KR100954422B1 - Structure of high voltage transistor with shallow trench isolation layer - Google Patents

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Abstract

본 발명은 셀로우 트렌치 소자 분리막을 갖는 고전압 트랜지스터의 구조에 관한 것으로, 특히 반도체 기판에 소자의 활성 영역과 비활성 영역을 구분하기 위한 셀로우 트렌치 소자 분리막과, 기판 상부에 게이트 절연막을 개재하여 형성된 게이트 전극과, 기판의 활성 영역내에 제 1도전형 불순물이 주입된 웰과, 게이트 전극의 측면 양쪽 웰내에 제 2도전형 불순물이 주입된 소오스 및 드레인 영역과, 게이트 전극의 측면 양쪽 웰내에서 셀로우 트렌치 소자 분리막과 설정된 간격을 두고 소오스 및 드레인 영역을 감싸도록 제 2도전형 불순물이 주입된 드리프트 영역을 구비한다. 그러므로 본 발명의 고전압 트랜지스터는 웰내에서 셀로우 트렌치 소자 분리막의 에지에 대해 설정된 간격을 두고 소오스 및 드레인 영역을 감싸는 드리프트 영역을 구비함으로써 셀로우 트렌치 소자 분리막의 에지에서 발생하는 험프 특성으로 인한 턴온 오동작을 미연에 방지할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a high voltage transistor having a shallow trench isolation layer, and in particular, a gate trench isolation layer for separating active and inactive regions of a device in a semiconductor substrate, and a gate formed on the substrate through a gate insulating film. A well in which the first conductive impurity is implanted into the electrode, the active region of the substrate, a source and drain region in which the second conductive impurity is implanted in both wells of the side of the gate electrode, and a cell trench in both wells of the side of the gate electrode And a drift region in which the second conductive type impurity is implanted to surround the source and drain regions at a predetermined interval from the device isolation layer. Therefore, the high-voltage transistor of the present invention has a drift region surrounding the source and drain regions at predetermined intervals in the well with respect to the edge of the shallow trench isolation layer, thereby preventing turn-on malfunction due to the hump characteristic occurring at the edge of the shallow trench isolation layer. It can prevent it beforehand.

셀로우 트렌치 소자 분리막, 고전압 트랜지스터, 채널 폭, 험프 특성Slow Trench Isolator, High Voltage Transistor, Channel Width, Hump Characteristics

Description

셀로우 트렌치 소자 분리막을 갖는 고전압 트랜지스터의 구조{STRUCTURE OF HIGH VOLTAGE TRANSISTOR WITH SHALLOW TRENCH ISOLATION LAYER} STRUCTURE OF HIGH VOLTAGE TRANSISTOR WITH SHALLOW TRENCH ISOLATION LAYER}             

도 1a 및 도 1b는 종래 기술에 의한 셀로우 트렌치 소자 분리막을 갖는 고전압 트랜지스터의 평면도 및 수직 단면도,1A and 1B are a plan view and a vertical cross-sectional view of a high voltage transistor having a shallow trench isolation layer according to the prior art,

도 2는 종래의 셀로우 트렌치 소자 분리막을 갖는 고전압 트랜지스터의 험프 특성에 따른 전류 및 전압의 관계 그래프,2 is a graph illustrating a relationship between current and voltage according to hump characteristics of a high voltage transistor having a conventional trench trench isolation layer;

도 3a 및 도 3b는 본 발명에 따른 셀로우 트렌치 소자 분리막을 갖는 고전압 트랜지스터의 평면도 및 수직 단면도. 3A and 3B are a plan view and a vertical sectional view of a high voltage transistor having a shallow trench element isolation film in accordance with the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 반도체 기판100: semiconductor substrate

102 : 드리프트 영역102: drift region

104 : 셀로우 트렌치 소자 분리막104: cell trench trench isolation

106 : 게이트 절연막106: gate insulating film

108 : 게이트 전극108: gate electrode

110 : 셀로우 트렌치 소자 분리막의 에지
110: edge of the shallow trench isolation layer

본 발명은 고전압 트랜지스터에 관한 것으로서, 특히 셀로우 트렌치 소자 분리막을 갖는 고전압 트랜지스터에서 소자 분리막의 에지에서 유발되는 험프(hump) 특성을 개선하는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to high voltage transistors, and more particularly to techniques for improving the hump characteristics caused at the edges of device isolation layers in high voltage transistors having a shallow trench device isolation layer.

반도체 소자의 활성 영역과 비활성 영역의 구분하는 소자 분리막은 고전압 트랜지스터에서 대개 로커스(LOCal Oxidation of Silicon: 이하 LOCOS라 함) 구조를 채택하였는데, 이 LOCOS 소자 분리막은 반도체 기판에 두꺼운 산화막을 선택적으로 성장시켜 소자 분리막을 형성한 것이다.The device isolation layer that separates the active and inactive regions of the semiconductor device adopts a LOCal Oxidation of Silicon (LOCOS) structure in a high voltage transistor, which selectively grows a thick oxide film on a semiconductor substrate. An element isolation film is formed.

하지만, 반도체 소자의 고집적화 추세에 따라 소자 크기가 줄어들고 있기 때문에 소자 분리막또한 LOCSO 구조에서 셀로우 트렌치 소자 분리(Shallow Trench Isolation)막으로 변경되고 있다. 이러한 셀로우 트렌치 소자 분리막은 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성하고 이 트렌치에 절연막을 갭필하고 이를 평탄화한 형태를 갖는다.However, the device isolation layer is also changed from the LOCSO structure to the shallow trench isolation layer because the device size is decreasing according to the trend of higher integration of semiconductor devices. The shallow trench isolation layer has a form in which a trench having a predetermined depth is formed in a semiconductor substrate, an insulating film is gap-filled in the trench, and the planarization is performed.

도 1a는 종래 기술에 의한 셀로우 트렌치 소자 분리막을 갖는 고전압 트랜지스터의 평면도이고, 도 1b는 도 1a의 2-2' 선에 따른 수직 단면도이다.FIG. 1A is a plan view of a high voltage transistor having a conventional trench trench isolation layer, and FIG. 1B is a vertical cross-sectional view taken along the line 2-2 ′ of FIG. 1A.

이들 도면을 참조하면, 종래 고전압 트랜지스터는 반도체 기판(10)의 웰(well)(미도시됨)내 드리프트 영역(drift region)(12)이 형성되어 있으며 웰에 셀로우 트렌치 소자 분리막(14)이 형성되어 있다. 그리고 웰 상부면에 게이트 절 연막(16)을 개재하여 게이트 전극(18)이 형성되어 있다. 도면에 미도시되어 있지만, 게이트 전극 측면의 양쪽 드리프트 영역(12) 내에 소오스 및 드레인 영역이 형성되어 있으며 이들 소오스 및 드레인 영역에 대응되는 게이트 전극 폭(width)(A)이 채널 폭이 된다.Referring to these drawings, in the conventional high voltage transistor, a drift region 12 is formed in a well (not shown) of the semiconductor substrate 10, and the trench trench isolation layer 14 is formed in the well. Formed. The gate electrode 18 is formed on the upper surface of the well via the gate insulating film 16. Although not shown in the drawing, source and drain regions are formed in both drift regions 12 on the side of the gate electrode, and the gate electrode width A corresponding to the source and drain regions is the channel width.

이러한 드리프트 영역(12)은 소오스 및 드레인 영역과 동일한 도전형 불순물로 주입하여 접합 깊이(junction depth)를 깊게 형성하고 이로 인해 전계(electric field)를 분산시킴으로서 전계 집중에 의한 항복 전압(breakdown voltage)을 증가시키고 있다.The drift region 12 is implanted with the same conductivity type impurities as the source and drain regions to form a junction depth, thereby distributing the electric field, thereby reducing breakdown voltage due to electric field concentration. It is increasing.

그런데 셀로우 트렌치 소자 분리막(14)을 채택한 고전압 트랜지스터는 LOCOS 소자 분리막에서 발생되지 않는 험프(hump) 특성이 발생하게 된다. 즉, 셀로우 트렌치 소자 분리막의 제조 공정시 도 1b와 같이 소자 분리막(14)의 에지(20)와 채널 사이에서 웰의 불순물 손실에 따른 취약한 부분이 발생하게 된다. 이에 따라 도 2의 그래프와 같이 고전압 트랜지스터가 높은 문턱 전압에서 2차 턴온(turn on)되는 전기적 특성을 갖지 않고 이보다 낮은 문턱 전압에서 1차로 턴온되는 오동작을 발생하게 된다.
However, the high voltage transistor adopting the shallow trench isolation layer 14 generates a hump characteristic that does not occur in the LOCOS isolation layer. That is, in the manufacturing process of the trench trench isolation layer, as shown in FIG. 1B, a weak part occurs due to the impurity loss of the well between the edge 20 and the channel of the isolation layer 14. Accordingly, as shown in the graph of FIG. 2, the high-voltage transistor does not have an electrical characteristic of being turned on at a high threshold voltage at a second threshold, but a malfunction that is first turned on at a lower threshold voltage.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 웰내에서 셀로우 트렌치 소자 분리막의 에지와 설정된 간격을 두고 소오스 및 드레인 영역을 감싸는 드리프트 영역을 형성함으로써 셀로우 트렌치 소자 분리막을 채택한 고전압 트랜지스터에서 발생하는 험프 특성으로 인한 1차 턴온 오동작을 미연에 방지할 수 있는 셀로우 트렌치 소자 분리막을 갖는 고전압 트랜지스터의 구조를 제공하는데 있다.
SUMMARY OF THE INVENTION An object of the present invention is to provide a high voltage transistor adopting a shallow trench isolation layer by forming a drift region surrounding the source and drain regions at a predetermined distance from an edge of the shallow trench isolation layer in a well to solve the problems of the related art. The present invention provides a structure of a high voltage transistor having a shallow trench isolation layer that can prevent first turn-on malfunction due to the hump characteristic generated in the circuit.

상기 목적을 달성하기 위하여 본 발명은 반도체 기판에 소자의 활성 영역과 비활성 영역을 구분하기 위한 셀로우 트렌치 소자 분리막; 상기 기판 상부에 게이트 절연막을 개재하여 형성된 게이트 전극; 상기 기판의 활성 영역내에 제 1도전형 불순물이 주입된 웰; 상기 게이트 전극의 측면 양쪽 웰내에 제 2도전형 불순물이 주입된 소오스 및 드레인 영역; 및 상기 게이트 전극의 측면 양쪽 웰내에서 상기 셀로우 트렌치 소자 분리막 사이의 간격에서 고전압 트랜지스터의 채널 폭을 뺀 간격으로 상기 셀로우 트렌치 소자 분리막에 대해 상기 활성영역의 내측으로 이격되고, 상기 게이트 전극 아래에 일부 중첩하게 연장되어 상기 게이트 전극에 중첩되는 부분이 인접하는 상기 소오스 및 드레인 영역 부분을 감싸게, 제2도전형 불순물이 주입된 드리프트 영역을 구비한 것을 특징으로 하는 셀로우 트렌치 소자 분리막을 갖는 고전압 트랜지스터의 구조를 제시한다. In order to achieve the above object, the present invention provides a semiconductor device, comprising: a trench trench isolation layer for separating active and inactive regions of a device on a semiconductor substrate; A gate electrode formed on the substrate via a gate insulating film; A well in which a first conductive impurity is implanted into an active region of the substrate; Source and drain regions in which second conductive impurities are implanted into both side wells of the gate electrode; And spaced inwardly of the active region from the cell trench isolation layer at intervals obtained by subtracting the channel width of the high voltage transistor from the gap between the cell trench trench isolation layers in both sidewalls of the gate electrode. A high voltage transistor having a shallow trench element isolation film, the drift region implanted with a second conductive impurity so as to partially overlap the source electrode and the drain region to overlap an overlapping portion of the source and drain regions Present the structure of.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 3a는 본 발명에 따른 셀로우 트렌치 소자 분리막을 갖는 고전압 트랜지스터의 평면도이고, 도 3b는 도 3a의 2-2' 선에 따른 수직 단면도이다.3A is a plan view of a high voltage transistor having a shallow trench isolation layer according to the present invention, and FIG. 3B is a vertical cross-sectional view taken along the line 2-2 ′ of FIG. 3A.

이들 도면을 참조하면 본 발명의 고전압 트랜지스터는 반도체 기판(100)에 소자의 활성 영역과 비활성 영역을 구분하기 위한 셀로우 트렌치 소자 분리막(104)이 형성되어 있으며 셀로우 트렌치 소자 분리막(104) 사이의 기판 활성 영역내에 제 1도전형 불순물로서 p-형 불순물이 주입된 웰(well)(미도시됨)이 형성되어 있다.Referring to these drawings, in the high voltage transistor of the present invention, a shallow trench isolation layer 104 is formed on the semiconductor substrate 100 to distinguish between active and inactive regions of the device, and between the trench trench isolation layers 104. A well (not shown) in which a p-type impurity is implanted as a first conductive impurity is formed in the substrate active region.

반도체 기판(100) 상부에 게이트 절연막(106)을 개재하여 게이트 전극(108)이 형성되어 있다. The gate electrode 108 is formed on the semiconductor substrate 100 via the gate insulating layer 106.

그리고 도면에 미도시되어 있지만, 게이트 전극(108) 측면의 양쪽 p-웰내에 제 2도전형 불순물로서 n-형 불순물이 주입된 소오스 및 드레인 영역(미도시됨)이 형성되어 있다. Although not shown in the figure, source and drain regions (not shown) in which n-type impurities are implanted as second conductive impurities are formed in both p-wells on the side of the gate electrode 108.

또한 게이트 전극(108)의 측면 양쪽 p-웰내에서 셀로우 트렌치 소자 분리막(104)과 설정된 간격(C)을 두고 소오스 및 드레인 영역을 감싸도록 제 2도전형 불순물로서 n-형 불순물이 주입된 드리프트 영역(102)이 형성되어 있다. 이때 드리프트 영역(102)과 오버랩되는 게이트 전극(108)의 폭(width)이 고전압 트랜지스터의 채널 폭(B)이 되는데, 종래 도 1b의 고전압 트랜지스터의 채널 폭(A)과 동일한 크기를 갖는다. 즉 본 발명의 드리프트 영역(102)의 폭은 디자인 룰에 따른 고전압 트랜지스터의 설정된 채널 폭(B)에 따라 조정된다.In addition, a drift in which n-type impurities are implanted as a second conductivity type impurity is formed in the p-wells on both sides of the gate electrode 108 to cover the source and drain regions at a predetermined distance C from the shallow trench device isolation layer 104. Region 102 is formed. At this time, the width of the gate electrode 108 overlapping the drift region 102 becomes the channel width B of the high voltage transistor, which has the same size as the channel width A of the high voltage transistor of FIG. 1B. That is, the width of the drift region 102 of the present invention is adjusted according to the set channel width B of the high voltage transistor according to the design rule.

본 발명의 고전압 트랜지스터는 셀로우 트렌치 소자 분리막(104)의 에지와 드리프트 영역(102) 사이가 설정된 간격(C)으로 서로 이격되기 때문에 소자 분리막의 제조 공정시 채널의 불순물 농도에 영향을 미치지 않아 험프 특성이 발생하지 않는다. 이에 따라 도 2의 그래프에서와 같이 정상적인 2차의 높은 문턱 전압에서 트랜지스터가 턴온된다.Since the high voltage transistor of the present invention is spaced apart from each other at a predetermined interval C between the edge of the shallow trench device isolation layer 104 and the drift region 102, the high voltage transistor does not affect the impurity concentration of the channel during the manufacturing process of the device isolation layer, and thus the hump The characteristic does not occur. As a result, the transistor is turned on at the normal secondary high threshold voltage as shown in the graph of FIG. 2.

한편, 본 발명의 고전압 트랜지스터에 있어서, 셀로우 트렌치 소자 분리막(104)과 드리프트 영역(102) 사이의 설정된 간격(C)은 셀로우 트렌치 소자 분리막 사이의 간격에서 설정된 채널 폭(B)을 뺀 크기이고 험프 특성이 유발되지 않는 최소 범위를 갖는 것이 바람직하다.
Meanwhile, in the high voltage transistor of the present invention, the set interval C between the shallow trench isolation layer 104 and the drift region 102 is the size obtained by subtracting the set channel width B from the interval between the shallow trench isolation layer. And a minimum range in which no hump characteristics are induced.

이상 설명한 바와 같이, 본 발명은 웰내에서 셀로우 트렌치 소자 분리막의 에지에 대해 설정된 간격을 두고 소오스 및 드레인 영역을 감싸는 드리프트 영역을 형성함으로써 셀로우 트렌치 소자 분리막을 채택한 고전압 트랜지스터에서 발생하는 험프 특성으로 인한 턴온 오동작을 미연에 방지할 수 있다. As described above, the present invention forms a drift region surrounding the source and drain regions at a predetermined interval with respect to the edge of the shallow trench isolation layer in the well, and thus, due to the hump characteristic generated in the high voltage transistor adopting the shallow trench isolation layer. Turn-on malfunction can be prevented beforehand.

한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.

Claims (3)

반도체 기판에 소자의 활성 영역과 비활성 영역을 구분하기 위한 셀로우 트렌치 소자 분리막;A shallow trench isolation layer for separating the active and inactive regions of the device from the semiconductor substrate; 상기 기판 상부에 게이트 절연막을 개재하여 형성된 게이트 전극;A gate electrode formed on the substrate via a gate insulating film; 상기 기판의 활성 영역내에 제 1도전형 불순물이 주입된 웰;A well in which a first conductive impurity is implanted into an active region of the substrate; 상기 게이트 전극의 측면 양쪽 웰내에 제 2도전형 불순물이 주입된 소오스 및 드레인 영역; 및Source and drain regions in which second conductive impurities are implanted into both side wells of the gate electrode; And 상기 게이트 전극의 측면 양쪽 웰내에서 In both wells of the sides of the gate electrode 상기 셀로우 트렌치 소자 분리막 사이의 간격에서 고전압 트랜지스터의 채널 폭을 뺀 간격으로 상기 셀로우 트렌치 소자 분리막에 대해 상기 활성영역의 내측으로 이격되고,Spaced apart from the channel width of the high-voltage transistor by the interval between the trench trench isolation layers and spaced apart from the inside of the active region with respect to the shallow trench isolation layer, 상기 게이트 전극 아래에 일부 중첩하게 연장되어 상기 게이트 전극에 중첩되는 부분이 인접하는 상기 소오스 및 드레인 영역 부분을 감싸게, A portion overlapping with the gate electrode to overlap the portion of the source and drain regions adjacent to the gate electrode; 제2도전형 불순물이 주입된 드리프트 영역을 구비한 것을 특징으로 하는 셀로우 트렌치 소자 분리막을 갖는 고전압 트랜지스터의 구조. And a drift region into which a second conductive type impurity is implanted. 삭제delete 삭제delete
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