JP2023117135A - Semiconductor device and method for manufacturing the same - Google Patents
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Abstract
Description
本発明は、半導体装置及びその製造方法に関するものである。 The present invention relates to a semiconductor device and its manufacturing method.
半導体装置では、各回路を構成するために膨大な数のＭＯＳトランジスタがシリコン基板上に構成される。 In a semiconductor device, a huge number of MOS transistors are constructed on a silicon substrate in order to form each circuit.
半導体装置において、低消費電力は重要なファクターである。このため、半導体装置に構成されるＭＯＳトランジスタはリーク電流が低減されることが好ましい。リーク電流は、例えばサブスレッショルド電流やＧＩＤＬ（ｇａｔｅ ｉｎｄｕｃｅｄ ｄｒａｉｎ ｌｅａｋａｇｅ）である。ＧＩＤＬとは、ゲートとドレインがオーバーラップする領域の電界強度が増加してバンド間をトンネルする電流が発生しこれがリーク電流となることである。 Low power consumption is an important factor in semiconductor devices. Therefore, it is preferable that the leakage current of the MOS transistor formed in the semiconductor device is reduced. Leakage current is, for example, subthreshold current or GIDL (gate induced drain leakage). GIDL means that the electric field strength in the region where the gate and the drain overlap increases to generate a current that tunnels between the bands, resulting in a leakage current.
リーク電流を低減するためにはゲート長を増加させる場合があるが、ゲート長を増加させるとＭＯＳトランジスタの面積が増加する。これは半導体装置全体のサイズの増加に起因する可能性がある。 Although the gate length may be increased in order to reduce the leakage current, increasing the gate length increases the area of the MOS transistor. This may be due to the increase in size of the overall semiconductor device.
本発明は、このような事情に鑑みてなされたものであって、回路面積の増加を抑制しつつリーク電流を抑制することのできる半導体装置及びその製造方法を提供することを目的とする。 SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device capable of suppressing leakage current while suppressing an increase in circuit area, and a method of manufacturing the same.
本発明の第１態様は、第１ＭＯＳＦＥＴと、第２ＭＯＳＦＥＴと、を備え、前記第１ＭＯＳＦＥＴのソース側のＬＤＤをソース側ＬＤＤ部とし、前記第１ＭＯＳＦＥＴのドレイン側のＬＤＤをドレイン側ＬＤＤ部とした場合に、前記ドレイン側ＬＤＤ部のＬＤＤ長は、前記ソース側ＬＤＤ部のＬＤＤ長よりも長く、前記ソース側ＬＤＤ部のＬＤＤ長は、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも短く、前記ドレイン側ＬＤＤ部のＬＤＤ長は、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも長い半導体装置である。 A first aspect of the present invention includes a first MOSFET and a second MOSFET, wherein the source-side LDD of the first MOSFET is a source-side LDD portion, and the drain-side LDD of the first MOSFET is a drain-side LDD portion. The LDD length of the drain-side LDD portion is longer than the LDD length of the source-side LDD portion, the LDD length of the source-side LDD portion is shorter than the LDD length of the LDD provided in the second MOSFET, and the In the semiconductor device, the LDD length of the drain side LDD portion is longer than the LDD length of the LDD provided in the second MOSFET.
上記のような構成によれば、ドレイン側ＬＤＤ部のＬＤＤ長は、ソース側ＬＤＤ部のＬＤＤ長よりも長いこととすることで、効果的にリーク電流を抑制することが可能となる。そして、ソース側ＬＤＤ部のＬＤＤ長は、第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも短く、ドレイン側ＬＤＤ部のＬＤＤ長は、第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも長いこととすることで、第２ＭＯＳＦＥＴと比較しても回路面積の増加を抑制することができる。すなわち、面積の増加を抑制しつつ、リーク電流を低減することができる。 According to the above configuration, the LDD length of the drain-side LDD portion is longer than the LDD length of the source-side LDD portion, thereby effectively suppressing the leak current. The LDD length of the source side LDD portion is shorter than the LDD length of the LDD provided in the second MOSFET, and the LDD length of the drain side LDD portion is longer than the LDD length of the LDD provided in the second MOSFET. Thus, an increase in circuit area can be suppressed even when compared with the second MOSFET. That is, leakage current can be reduced while suppressing an increase in area.
上記半導体装置において、前記ソース側ＬＤＤ部のＬＤＤ長と、前記ドレイン側ＬＤＤ部のＬＤＤ長とを加算した長さは、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長の２倍と等しいこととしてもよい。 In the above semiconductor device, the length obtained by adding the LDD length of the source side LDD portion and the LDD length of the drain side LDD portion may be equal to twice the LDD length of the LDD provided in the second MOSFET. good.
上記のような構成によれば、第２ＭＯＳＦＥＴと同様の回路面積としつつ、リーク電流を抑制することができる。 According to the configuration as described above, the leak current can be suppressed while maintaining the same circuit area as the second MOSFET.
上記半導体装置において、前記ソース側ＬＤＤ部の深さと、前記ドレイン側ＬＤＤ部の深さとは等しいこととしてもよい。 In the above semiconductor device, the depth of the source-side LDD portion and the depth of the drain-side LDD portion may be equal.
上記のような構成によれば、効果的にリーク電流を抑制することができる。 According to the configuration as described above, leakage current can be effectively suppressed.
上記半導体装置において、前記ソース側ＬＤＤ部の不純物濃度と、前記ドレイン側ＬＤＤ部の不純物濃度とは等しいこととしてもよい。 In the above semiconductor device, the impurity concentration of the source-side LDD portion and the impurity concentration of the drain-side LDD portion may be equal.
上記のような構成によれば、効果的にリーク電流を抑制することができる。 According to the configuration as described above, leakage current can be effectively suppressed.
上記半導体装置において、前記半導体装置において、前記第１ＭＯＳＦＥＴは複数設けられており、互いに隣接していることとしてもよい。 In the semiconductor device described above, a plurality of the first MOSFETs may be provided and may be adjacent to each other.
上記のような構成によれば、第１ＭＯＳＦＥＴが互いに隣接する場合でも面積の増加を抑制することができる。 According to the configuration as described above, it is possible to suppress an increase in area even when the first MOSFETs are adjacent to each other.
上記半導体装置において、前記半導体装置において、前記第１ＭＯＳＦＥＴは複数設けられており、各前記第１ＭＯＳＦＥＴのソースは互いに接続されており、各前記第１ＭＯＳＦＥＴのドレインは互いに接続されていることとしてもよい。 In the above semiconductor device, a plurality of the first MOSFETs may be provided, the sources of the first MOSFETs may be connected to each other, and the drains of the first MOSFETs may be connected to each other.
上記のような構成によれば、ソースが互いに接続されており、ドレインが互いに接続されている場合であっても、面積の増加を抑制することができる。 According to the configuration as described above, even when the sources are connected to each other and the drains are connected to each other, an increase in area can be suppressed.
上記半導体装置において、前記第１ＭＯＳＦＥＴは、電源電圧が２．５Ｖ以上８Ｖ以下の高電圧ＭＯＳＦＥＴであることとしてもよい。 In the semiconductor device described above, the first MOSFET may be a high-voltage MOSFET with a power supply voltage of 2.5 V or more and 8 V or less.
上記のような構成によれば、高電圧ＭＯＳＦＥＴであってもリーク電流を効果的に抑制することができる。 According to the configuration as described above, it is possible to effectively suppress leakage current even in a high-voltage MOSFET.
上記半導体装置において、前記第１ＭＯＳＦＥＴは、出力バッファ回路を構成することとしてもよい。 In the above semiconductor device, the first MOSFET may constitute an output buffer circuit.
上記のような構成によれば、第１ＭＯＳＦＥＴにより、回路面積の増加を抑制しつつリーク電流を抑制した出力バッファ回路を構成することができる。 According to the configuration as described above, it is possible to configure an output buffer circuit that suppresses leakage current while suppressing an increase in circuit area by using the first MOSFET.
上記半導体装置において、前記ソース側ＬＤＤ部のＬＤＤ長をｄ１とし、前記ドレイン側ＬＤＤ部のＬＤＤ長をｄ２とした場合に、ｄ２／ｄ１は２以上であることとしてもよい。 In the above semiconductor device, when the LDD length of the source side LDD portion is d1 and the LDD length of the drain side LDD portion is d2, d2/d1 may be 2 or more.
上記のような構成によれば、効果的にリーク電流を抑制することができる。 According to the configuration as described above, leakage current can be effectively suppressed.
上記半導体装置において、前記ソース側ＬＤＤ部のＬＤＤ長をｄ１とし、前記ドレイン側ＬＤＤ部のＬＤＤ長をｄ２とした場合に、ｄ２／ｄ１は６以上であることとしてもよい。 In the above semiconductor device, d2/d1 may be 6 or more, where d1 is the LDD length of the source-side LDD portion and d2 is the LDD length of the drain-side LDD portion.
上記のような構成によれば、より効果的にリーク電流を抑制することができる。 According to the configuration as described above, leakage current can be suppressed more effectively.
上記半導体装置において、前記ソース側ＬＤＤ部のＬＤＤ長をｄ１とし、前記ドレイン側ＬＤＤ部のＬＤＤ長をｄ２とした場合に、ｄ２／ｄ１は９以上であることとしてもよい。 In the above semiconductor device, d2/d1 may be 9 or more, where d1 is the LDD length of the source-side LDD portion and d2 is the LDD length of the drain-side LDD portion.
上記のような構成によれば、さらに効果的にリーク電流を抑制することができる。 According to the configuration as described above, leakage current can be suppressed more effectively.
本発明の第２態様は、第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとを備える半導体装置の製造方法であって、前記第１ＭＯＳＦＥＴのゲートを形成するゲート形成工程と、前記第１ＭＯＳＦＥＴのソース及びドレインを形成するソース－ドレイン形成工程と、前記第１ＭＯＳＦＥＴのソース側のＬＤＤであるソース側ＬＤＤ部と、前記第１ＭＯＳＦＥＴのドレイン側のＬＤＤであるドレイン側ＬＤＤ部とを形成するＬＤＤ注入工程と、を有し、前記ドレイン側ＬＤＤ部のＬＤＤ長は、前記ソース側ＬＤＤ部のＬＤＤ長よりも長く、前記ソース側ＬＤＤ部のＬＤＤ長は、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも短く、前記ドレイン側ＬＤＤ部のＬＤＤ長は、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも長い製造方法である。 A second aspect of the present invention is a method of manufacturing a semiconductor device comprising a first MOSFET and a second MOSFET, comprising: a gate forming step of forming a gate of the first MOSFET; a drain forming step; and an LDD injection step of forming a source-side LDD portion that is an LDD on the source side of the first MOSFET and a drain-side LDD portion that is an LDD on the drain side of the first MOSFET, wherein the drain The LDD length of the side LDD portion is longer than the LDD length of the source side LDD portion, the LDD length of the source side LDD portion is shorter than the LDD length of the LDD provided in the second MOSFET, and the drain side LDD portion is is longer than the LDD length of the LDD provided in the second MOSFET.
上記のような構成によれば、ドレイン側ＬＤＤ部のＬＤＤ長は、ソース側ＬＤＤ部のＬＤＤ長よりも長いこととすることで、効果的にリーク電流を抑制することが可能となる。そして、ソース側ＬＤＤ部のＬＤＤ長は、第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも短く、ドレイン側ＬＤＤ部のＬＤＤ長は、第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも長いこととすることで、第２ＭＯＳＦＥＴと比較しても回路面積の増加を抑制することができる。すなわち、面積の増加を抑制しつつ、リーク電流を低減することができる。 According to the above configuration, the LDD length of the drain-side LDD portion is longer than the LDD length of the source-side LDD portion, thereby effectively suppressing the leak current. The LDD length of the source side LDD portion is shorter than the LDD length of the LDD provided in the second MOSFET, and the LDD length of the drain side LDD portion is longer than the LDD length of the LDD provided in the second MOSFET. Thus, an increase in circuit area can be suppressed even when compared with the second MOSFET. That is, leakage current can be reduced while suppressing an increase in area.
上記製造方法において、前記ゲート形成工程は、ゲート酸化膜及びゲート電極を形成し、前記ＬＤＤ注入工程は、前記ゲート電極が成膜される前に行われることとしてもよい。 In the manufacturing method described above, the gate formation step may form a gate oxide film and a gate electrode, and the LDD injection step may be performed before the gate electrode is formed.
上記のような構成によれば、より効率的にＬＤＤ注入を行うことが可能となる。 According to the configuration as described above, it is possible to perform LDD implantation more efficiently.
上記製造方法において、前記ゲート形成工程は、ゲート酸化膜及びゲート電極を形成し、前記ＬＤＤ注入工程は、前記ゲート電極が所定のゲートパターンに形成された後に行われることとしてもよい。 In the above manufacturing method, the gate formation step may form a gate oxide film and a gate electrode, and the LDD injection step may be performed after the gate electrode is formed into a predetermined gate pattern.
上記のような構成によれば、効率的にＬＤＤ注入を行うことが可能となる。 According to the configuration as described above, it is possible to perform LDD implantation efficiently.
上記製造方法において、前記ゲート形成工程は、ゲート酸化膜及びゲート電極を形成し、前記ＬＤＤ注入工程は、前記ゲート電極が成膜された後であって、前記ゲート電極が所定のゲートパターンに形成される前に行われることとしてもよい。 In the above manufacturing method, the gate forming step forms a gate oxide film and a gate electrode, and the LDD injection step forms the gate electrode in a predetermined gate pattern after the gate electrode is formed. It may be done before the
上記のような構成によれば、効率的にＬＤＤ注入を行うことが可能となる。 According to the configuration as described above, it is possible to perform LDD implantation efficiently.
本発明によれば、回路面積の増加を抑制しつつリーク電流を抑制することができるという効果を奏する。 ADVANTAGE OF THE INVENTION According to this invention, it is effective in the ability to suppress a leak current, suppressing the increase in a circuit area.
以下に、本発明に係る半導体装置及びその製造方法の一実施形態について、図面を参照して説明する。 An embodiment of a semiconductor device and a method of manufacturing the same according to the present invention will be described below with reference to the drawings.
（半導体装置の構造）
図１は、本実施形態に係る半導体装置１０の断面図である。図１に示すように、半導体装置１０は、ＭＯＳ１（第１ＭＯＳＦＥＴ）と、ＭＯＳ２（第２ＭＯＳＦＥＴ）とを備えている。半導体装置１０において、同じ基板上に、ＭＯＳ１とＭＯＳ２とが混載されている。図１（その他の図も同様）では、混載されたＭＯＳ１とＭＯＳ２とをそれぞれ個別に示している。ＭＯＳ１及びＭＯＳ２は、ＭＯＳ構造の半導体素子（ＦＥＴ）である。なお、ＭＯＳ１及びＭＯＳ２の上面には絶縁膜ＩＦ及びコンタクトＣＴが形成され、さらにメタル層にメタル配線Ｍが設けられる。
(Structure of semiconductor device)
FIG. 1 is a cross-sectional view of a semiconductor device 10 according to this embodiment. As shown in FIG. 1, the semiconductor device 10 includes MOS1 (first MOSFET) and MOS2 (second MOSFET). In the semiconductor device 10, MOS1 and MOS2 are mixedly mounted on the same substrate. In FIG. 1 (the same applies to other figures), the MOS1 and MOS2 that are mounted together are individually shown. MOS1 and MOS2 are semiconductor elements (FET) of MOS structure. An insulating film IF and a contact CT are formed on the upper surfaces of the MOS1 and MOS2, and a metal wiring M is provided on the metal layer.
ＭＯＳ１は、ＭＯＳ構造として、ゲート（ゲート電極）Ｇ１と、ソースＳ１と、ドレインＤ１と、ウェルＷ１とを備える。ゲートＧ１は、ゲート酸化膜ＯＸの上に形成される。ＭＯＳ１は例えばＮＭＯＳである。 MOS1 has a gate (gate electrode) G1, a source S1, a drain D1, and a well W1 as a MOS structure. Gate G1 is formed on gate oxide film OX. MOS1 is, for example, an NMOS.
そして、ＭＯＳ１は、ＬＤＤが設けられる。ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）とは、ドレインＤ１やソースＳ１に対して（例えば端部）設けられ、ドレインＤ１やソースＳ１より不純物濃度が低い領域である。ソース側ＬＤＤ部Ｅ１は、ＭＯＳ１におけるソース側に設けられるＬＤＤである。ドレイン側ＬＤＤ部Ｅ２は、ＭＯＳ１におけるドレイン側に設けられるＬＤＤである。図１に示すように、ソース側ＬＤＤ部Ｅ１のＬＤＤ長をｄ１とし、ドレイン側ＬＤＤ部Ｅ２のＬＤＤ長をｄ２とする。ＬＤＤ長とは、ＬＤＤ領域におけるチャネル長Ｌと等しい方向の長さである。すなわち、ソースＳ１とドレインＤ１との間におけるＬＤＤ領域の長さをＬＤＤ長という。図１に示すように、ＭＯＳ１では、ＬＤＤ長ｄ１よりもＬＤＤ長ｄ２のほうが長い（ｄ１＜ｄ２）。すなわちＭＯＳ１は、ドレインＤ１側とソース側とでＬＤＤ長が異なるアンバランス構造となる。 MOS1 is provided with an LDD. An LDD (Lightly Doped Drain) is a region that is provided (for example, at an end) to the drain D1 and the source S1 and has a lower impurity concentration than the drain D1 and the source S1. The source-side LDD section E1 is an LDD provided on the source side of the MOS1. The drain-side LDD portion E2 is an LDD provided on the drain side of the MOS1. As shown in FIG. 1, the LDD length of the source-side LDD portion E1 is d1, and the LDD length of the drain-side LDD portion E2 is d2. The LDD length is the length in the same direction as the channel length L in the LDD region. That is, the length of the LDD region between the source S1 and the drain D1 is called the LDD length. As shown in FIG. 1, in MOS1, the LDD length d2 is longer than the LDD length d1 (d1<d2). That is, the MOS1 has an unbalanced structure in which the drain D1 side and the source side have different LDD lengths.
ＭＯＳ２は、ＭＯＳ１と同様のＭＯＳ構造であり、ゲートＧ２と、ソースＳ２と、ドレインＤ２と、ウェルＷ２とを備える。ゲートＧ２は、ゲート酸化膜ＯＸの上に形成される。そして、ＭＯＳ２は、ソースＳ２とドレインＤ２のそれぞれにＬＤＤ部Ｅ０が設けられている。ＭＯＳ２において、ソース側のＬＤＤ部Ｅ０のＬＤＤ長と、ドレイン側のＬＤＤ部Ｅ０のＬＤＤ長とは、等しくｄ０である。すなわち、ＭＯＳ２はドレイン側とソース側とでＬＤＤ長が等しい対称構造となる。ＭＯＳ２は例えばＮＭＯＳである。 MOS2 has the same MOS structure as MOS1, and includes a gate G2, a source S2, a drain D2 and a well W2. Gate G2 is formed on gate oxide film OX. The MOS2 is provided with an LDD portion E0 in each of the source S2 and the drain D2. In MOS2, the LDD length of the LDD portion E0 on the source side and the LDD length of the LDD portion E0 on the drain side are equal to d0. That is, the MOS2 has a symmetrical structure in which the LDD length is equal on the drain side and the source side. MOS2 is, for example, an NMOS.
半導体装置１０において、ＭＯＳ１では上述のようにｄ１＜ｄ２との関係となる。一方で、ＭＯＳ２では上述のように、形成されるＬＤＤ部Ｅ０のＬＤＤ長はｄ０として等しい。そして、互いには、ＭＯＳ１のソース側ＬＤＤ部Ｅ１のＬＤＤ長ｄ１は、ＭＯＳ２に設けられたＬＤＤ部Ｅ０のＬＤＤ長ｄ０よりも短く、ＭＯＳ１のドレイン側ＬＤＤ部Ｅ２のＬＤＤ長ｄ２は、ＭＯＳ２に設けられたＬＤＤ部Ｅ０のＬＤＤ長ｄ０よりも長いという関係となる。すなわち、ｄ１＜ｄ０＜ｄ２との関係となる。 In the semiconductor device 10, the MOS1 has a relationship of d1<d2 as described above. On the other hand, in the MOS2, as described above, the LDD length of the LDD portion E0 formed is equal to d0. The LDD length d1 of the source side LDD portion E1 of MOS1 is shorter than the LDD length d0 of the LDD portion E0 provided in MOS2, and the LDD length d2 of the drain side LDD portion E2 of MOS1 is provided in MOS2. is longer than the LDD length d0 of the LDD portion E0. That is, the relationship is d1<d0<d2.
さらに、ＭＯＳ１のソース側ＬＤＤ部Ｅ１のＬＤＤ長ｄ１と、ドレイン側ＬＤＤ部Ｅ２のＬＤＤ長ｄ２とを加算した長さは、ＭＯＳ２に設けられたＬＤＤ部Ｅ０のＬＤＤ長ｄ０の２倍と等しい。すなわち、ｄ１＋ｄ２＝ｄ０＋ｄ０＝２×ｄ０となる。ＭＯＳ１のゲートＧ１のゲート長と、ＭＯＳ２のゲートＧ２のゲート長とは、例えばプロセスにおける最小ゲート長で製造することができ、互いに同じゲート長Ｌｇとすることができる。 Furthermore, the sum of the LDD length d1 of the source side LDD portion E1 of MOS1 and the LDD length d2 of the drain side LDD portion E2 is equal to twice the LDD length d0 of the LDD portion E0 provided in MOS2. That is, d1+d2=d0+d0=2×d0. The gate length of the gate G1 of the MOS1 and the gate length of the gate G2 of the MOS2 can be manufactured with the minimum gate length in the process, for example, and can be the same gate length Lg.
この場合に、図１のように、ＭＯＳ１とＭＯＳ２とでは互いに等しいチャネル長Ｌとすることができる。すなわち、ｄ１＋ｄ２＋Ｌ＝ｄ０＋ｄ０＋Ｌ＝２×ｄ０＋Ｌの関係となる。 In this case, as shown in FIG. 1, the channel lengths L of MOS1 and MOS2 can be equal to each other. That is, the relationship is d1+d2+L=d0+d0+L=2*d0+L.
また、図１に示すようにゲート長Ｌｇ及びサイドウォールＳＷの長さを含めた長さをＬｔとすると、ゲート長ＬｇとサイドウォールＳＷの長さとは、ＭＯＳ１とＭＯＳ２とで互いに等しいため、Ｌｔ＝ｄ１＋ｄ２＋Ｌ＝ｄ０＋ｄ０＋Ｌ＝２×ｄ０＋Ｌとの関係となる。 In addition, assuming that the length including the gate length Lg and the length of the sidewall SW is Lt as shown in FIG. =d1+d2+L=d0+d0+L=2×d0+L.
すなわち、最小ゲート長でＭＯＳ２を形成した場合と比較して、ＭＯＳ１についても最小ゲート長でゲートＧ１を形成し、ＬＤＤの合計サイズ（ｄ１＋ｄ２）を同様とすることができるため、素子としてのサイズを同等とすることができる。 That is, compared with the case where MOS2 is formed with the minimum gate length, the gate G1 can be formed with the minimum gate length for MOS1 as well, and the total size (d1+d2) of the LDDs can be made the same. can be equivalent.
なお、図１に示すように、ＭＯＳ１において、ソース側ＬＤＤ部Ｅ１の深さと、ドレイン側ＬＤＤ部Ｅ２の深さとは互いにＬｄとして等しい。後述するようにドレイン側ＬＤＤ部Ｅ２とソース側ＬＤＤ部Ｅ１とは同じ工程（同じマスク）で形成されるため、積層方向の深さについて等しくなる。なお、ＭＯＳ２のＬＤＤの深さも同様にＬｄとなる。また、ソース側ＬＤＤ部Ｅ１とドレイン側ＬＤＤ部Ｅ２とは不純物濃度が等しい。例えば、後述するようにドレイン側ＬＤＤ部Ｅ２とソース側ＬＤＤ部Ｅ１とは同じ工程（同じマスク）で形成されるため、不純物濃度が等しくなる。なお、ＭＯＳ２のＬＤＤの不純物濃度も、ソース側ＬＤＤ部Ｅ１とドレイン側ＬＤＤ部Ｅ２と等しい。 As shown in FIG. 1, in the MOS1, the depth of the source-side LDD portion E1 and the depth of the drain-side LDD portion E2 are equal to each other as Ld. As will be described later, the drain-side LDD portion E2 and the source-side LDD portion E1 are formed in the same step (same mask), and therefore have the same depth in the stacking direction. The depth of LDD of MOS2 is also Ld. Further, the source-side LDD portion E1 and the drain-side LDD portion E2 have the same impurity concentration. For example, as will be described later, the drain-side LDD portion E2 and the source-side LDD portion E1 are formed in the same process (same mask), and therefore have the same impurity concentration. The impurity concentration of the LDD of the MOS2 is also equal to that of the source-side LDD portion E1 and the drain-side LDD portion E2.
図２は、シリコン基板上に形成される各回路の例を示した図である。例えば図２のように、ＭＯＳＦＥＴ ｒｏｗと、ＭＯＳＦＥＴ ｃｉｒｃｕｉｔと、Ｃｏｒｅ ｌｏｇｉｃ ｃｉｒｃｕｉｔとがシリコン基板上に形成される。ＭＯＳＦＥＴ ｒｏｗでは、例えば図３に示すように、複数のＭＯＳ１が設けられており、互いに隣接している。隣接とは、例えば素子同士が最小間隔で配置されているものである。例えば、隣接されたＭＯＳ１同士は、ソースＳ１が互いに接続されており、ドレインＤ１が互いに接続されていても良い。ＭＯＳＦＥＴ ｃｉｒｃｕｉｔとは、ＭＯＳの素子を用いた回路が構成される領域である。ＭＯＳＦＥＴ ｃｉｒｃｕｉｔでは、例えば容量性素子等の素子もＭＯＳと混在してレイアウトされる。Ｃｏｒｅ ｌｏｇｉｃ ｃｉｒｃｕｉｔとは、ロジック回路（コアロジック）である。ＭＯＳ１は例えばＭＯＳＦＥＴ ｒｏｗに形成される。ＭＯＳ２は例えばＭＯＳＦＥＴ ｃｉｒｃｕｉｔに形成される。半導体装置１０は、図２に示すようにマルチ電源に対応しており、例えばＭＯＳＦＥＴ ｒｏｗと、ＭＯＳＦＥＴ ｃｉｒｃｕｉｔとは６Ｖが供給され、Ｃｏｒｅ ｌｏｇｉｃ ｃｉｒｃｕｉｔは１．２Ｖが供給される。すなわち、ＭＯＳ１は、半導体装置１０の中で高電圧ＭＯＳＦＥＴに適用される。具体的には、ＭＯＳ１の電源電圧は、２．５Ｖ以上８Ｖ以下である。高電圧ＭＯＳＦＥＴに適用されることで、高電圧系であってもリーク電流を抑制することができる。 FIG. 2 is a diagram showing an example of each circuit formed on a silicon substrate. For example, as shown in FIG. 2, a MOSFET row, a MOSFET circuit, and a core logic circuit are formed on a silicon substrate. In the MOSFET row, for example, as shown in FIG. 3, a plurality of MOSs 1 are provided and adjacent to each other. Adjacent means, for example, that the elements are arranged with a minimum interval. For example, adjacent MOSs 1 may have their sources S1 connected to each other and their drains D1 connected to each other. A MOSFET circuit is an area in which a circuit using MOS elements is formed. In a MOSFET circuit, elements such as capacitive elements are laid out together with MOS elements. A core logic circuit is a logic circuit (core logic). MOS1 is formed, for example, in a MOSFET row. MOS2 is formed in a MOSFET circuit, for example. As shown in FIG. 2, the semiconductor device 10 is compatible with multiple power sources, for example, 6V is supplied to the MOSFET row and MOSFET circuit, and 1.2V is supplied to the core logic circuit. That is, MOS1 is applied to a high voltage MOSFET in the semiconductor device 10. FIG. Specifically, the power supply voltage of MOS1 is 2.5V or more and 8V or less. By being applied to a high voltage MOSFET, leakage current can be suppressed even in a high voltage system.
（ＭＯＳ１のＬＤＤのアンバランス）
次に、ＭＯＳ１のアンバランス構造の効果について説明する。
図４、図５、図６は、ＬＤＤ長のアンバランス構造のシミュレーション結果を示す図である。図４は、横軸をｄ２／ｄ１とし、縦軸をＩｏｆｆ（オフ電流）比としている。縦軸は、ｄ２／ｄ１＝１（すなわちｄ１＝ｄ２で対称構造）の場合のＩｏｆｆ比を基準（１００％）として示している。図４では、Ｖｄ（ドレイン電圧）＝８Ｖ、Ｖｇ（ゲート電圧）＝０Ｖとしている。図５は、横軸をｄ２／ｄ１とし、縦軸はΔＶｔｈ［ｍＶ］としている（Ｖｔｈはしきい値電圧）。縦軸は、ｄ２／ｄ１＝１（すなわちｄ１＝ｄ２で対称構造）の場合のΔＶｔｈを０ｍＶとしてこの０ｍＶからの差分を示している。図５では、Ｖｄ＝０．０５Ｖとしている。図６は、横軸をｄ２／ｄ１とし、縦軸はＩｄｓａｔ（飽和ドレイン電流）比としている。縦軸は、ｄ２／ｄ１＝１（すなわちｄ１＝ｄ２で対称構造）の場合のＩｄｓａｔ比を基準（１００％）として示している。図６では、Ｖｄ＝Ｖｇ＝８Ｖとしている。なお、図４、図５、図６では、ゲート長を０．９μｍとしている。
(Unbalance of LDD of MOS1)
Next, the effect of the unbalanced structure of MOS1 will be described.
4, 5, and 6 are diagrams showing simulation results of the unbalanced structure of the LDD length. In FIG. 4, the horizontal axis is d2/d1 and the vertical axis is Ioff (off current) ratio. The vertical axis shows the Ioff ratio in the case of d2/d1=1 (that is, a symmetrical structure with d1=d2) as a reference (100%). In FIG. 4, Vd (drain voltage)=8V and Vg (gate voltage)=0V. In FIG. 5, the horizontal axis is d2/d1 and the vertical axis is ΔVth [mV] (Vth is threshold voltage). The vertical axis indicates the difference from 0 mV when ΔVth is 0 mV when d2/d1=1 (that is, symmetrical structure with d1=d2). In FIG. 5, Vd=0.05V. In FIG. 6, the horizontal axis is d2/d1 and the vertical axis is Idsat (saturation drain current) ratio. The vertical axis shows the Idsat ratio when d2/d1=1 (that is, a symmetrical structure with d1=d2) as a reference (100%). In FIG. 6, Vd=Vg=8V. 4, 5, and 6, the gate length is 0.9 μm.
図４に示すように、ｄ１よりもｄ２が大きいほど（ｄ２／ｄ１＝１より大きい領域）、Ｉｏｆｆは低減される。そして、図５及び図６に示すように、ｄ２／ｄ１の増加によるＶｔｈとＩｄｓａｔへの影響は小さいことがわかる。例えば、ｄ２／ｄ１＝９では、ｄ２／ｄ１＝１の場合と比較してＩｏｆｆが２５％低減され、Ｖｔｈシフトは－１ｍＶ程度、Ｉｄｓａｔシフトは＋１．７％程度である。ｄ２／ｄ１に比率は１より大きく、１０以下にすることが好ましい。例えばｄ２／ｄ１＞１０の場合にはソースＳ１側のゲートオーバーラップが大きくなり抵抗が増加する可能性があるため、ｄ２／ｄ１は例えば９に保つことが好ましい。 As shown in FIG. 4, Ioff is reduced as d2 is larger than d1 (region larger than d2/d1=1). Further, as shown in FIGS. 5 and 6, it can be seen that an increase in d2/d1 has little effect on Vth and Idsat. For example, when d2/d1=9, Ioff is reduced by 25% compared to when d2/d1=1, the Vth shift is about −1 mV, and the Idsat shift is about +1.7%. The ratio of d2/d1 is preferably greater than 1 and 10 or less. For example, if d2/d1>10, the gate overlap on the source S1 side may increase and the resistance may increase, so d2/d1 is preferably kept at 9, for example.
一方で、ｄ１よりもｄ２が小さいほど（ｄ２／ｄ１＝１より小さい領域）、Ｉｏｆｆは増加する。ｄ１よりもｄ２が小さい場合には、Ｉｏｆｆの増加率は大きい。 On the other hand, Ioff increases as d2 is smaller than d1 (area smaller than d2/d1=1). When d2 is smaller than d1, the increase rate of Ioff is large.
図７及び図８は、ｄ２／ｄ１の比と、電界強度との関係を示す図である。図７では、ｄ２／ｄ１を変化させた場合のドレイン側ＬＤＤ部Ｅ２の様子（深さ［μｍ］）を示す図である。図７では、ｄ２／ｄ１＞１のパターン、ｄ２／ｄ１＝１のパターン、ｄ２／ｄ１＜１のパターンのそれぞれの様子を示している。図８は、ゲートＧ１とドレインＤ１がオーバーラップする図７における位置ＯＬの、深さ方向の電界強度の変化を示す図である。図８では、ｄ２／ｄ１＝１．０、ｄ２／ｄ１＝９．０、ｄ２／ｄ１＝０．９のそれぞれのパターンの場合が図示されている。ｄ２／ｄ１が大きいほど、ｄ２／ｄ１が１未満の場合と比較してドレインＤ１端の電界強度が小さくなる。ｄ２／ｄ１が小さいと局所的に電界が集中して増加するが、ｄ２／ｄ１が大きいと分散するため電界強度が低下する。 7 and 8 are diagrams showing the relationship between the d2/d1 ratio and the electric field strength. FIG. 7 is a diagram showing the state (depth [μm]) of the drain-side LDD portion E2 when d2/d1 is changed. FIG. 7 shows a pattern of d2/d1>1, a pattern of d2/d1=1, and a pattern of d2/d1<1. FIG. 8 is a diagram showing changes in the electric field strength in the depth direction at the position OL in FIG. 7 where the gate G1 and the drain D1 overlap. FIG. 8 shows the cases of patterns of d2/d1=1.0, d2/d1=9.0, and d2/d1=0.9. As d2/d1 increases, the electric field strength at the end of the drain D1 decreases compared to when d2/d1 is less than 1. When d2/d1 is small, the electric field concentrates locally and increases, but when d2/d1 is large, the electric field strength decreases because the electric field is dispersed.
このため、ＭＯＳ１のようにｄ１＜ｄ２との構造とすることによって、効果的にリーク電流を抑制することが可能となる。ｄ２／ｄ１は２以上とすることが好ましい。より好ましくは、ｄ２／ｄ１は６以上とすることがよい。さらに好ましくは、ｄ２／ｄ１は９以上とすることがよい。なお、上述のように、ｄ２／ｄ１は１０以下とすることが好ましい。また、上述したｄ１＋ｄ２＋Ｌ＝２×ｄ０＋Ｌとの関係により、対称構造のＭＯＳ（ＭＯＳ２）と比較しても専有面積の増加を抑制することができる。すなわち、ＭＯＳ１のアンバランス構造は、専有面積の増加を抑制しつつ、リーク電流を低減することができる構造となる。 Therefore, by adopting a structure where d1<d2 as in MOS1, it is possible to effectively suppress the leakage current. d2/d1 is preferably 2 or more. More preferably, d2/d1 is 6 or more. More preferably, d2/d1 is 9 or more. In addition, as described above, d2/d1 is preferably 10 or less. Further, due to the relationship d1+d2+L=2×d0+L described above, it is possible to suppress an increase in the area occupied by the MOS (MOS2) even when compared with the symmetrical structure MOS. In other words, the unbalanced structure of the MOS 1 is a structure capable of reducing the leak current while suppressing an increase in the occupied area.
また、ＭＯＳ１のようにｄ１＜ｄ２との構造とすることで、ＭＯＳ２のような対称構造のＭＯＳと比較して、リソグラフィミスアライメントに起因してｄ２／ｄ１＝１より小さい領域に入ってしまい、リーク電流が増加するというリスクが低減される。 In addition, by adopting a structure of d1<d2 like MOS1, compared to a symmetrically structured MOS like MOS2, it falls into a region smaller than d2/d1=1 due to lithography misalignment. Risk of increased leakage current is reduced.
なお、ＭＯＳ１のようなアンバランス構造において、ソース側ＬＤＤ部Ｅ１を設けない場合ドレイン電流が低下する可能性があるため、ソース側ＬＤＤ部Ｅ１（すなわちｄ１）を設けることが好ましい。 In an unbalanced structure such as MOS1, it is preferable to provide the source side LDD portion E1 (that is, d1) because the drain current may decrease if the source side LDD portion E1 is not provided.
（半導体装置の第１の製造方法）
次に、本実施形態における半導体装置１０の第１の製造方法（プロセスフロー）の一例について図面を参照して説明する。
製造工程では、ＭＯＳ１とＭＯＳ２とは同様の工程が行われる。例えば、ＭＯＳ１でＬＤＤ注入を行う場合にはＭＯＳ２でもＬＤＤ注入を行う。その他の対応する各部も同様である。後述する第２の製造方法や第３の製造方法でも同様である。
図９から図１１は、半導体装置１０の各製造工程を概略的に示した図である。各図では、左側にＭＯＳ１を構成し、右側にＭＯＳ２を構成する場合を例として示している。
(First method for manufacturing a semiconductor device)
Next, an example of a first manufacturing method (process flow) of the semiconductor device 10 according to this embodiment will be described with reference to the drawings.
In the manufacturing process, the same steps are performed for the MOS1 and the MOS2. For example, when LDD implantation is performed in MOS1, LDD implantation is also performed in MOS2. The same applies to other corresponding parts. The same applies to the second manufacturing method and the third manufacturing method, which will be described later.
9 to 11 are diagrams schematically showing each manufacturing process of the semiconductor device 10. FIG. Each figure shows an example in which MOS1 is configured on the left side and MOS2 is configured on the right side.
まず、シリコン基板表面上に例えば、深さ３００ｎｍ程度のＳＴＩが構成される。ＳＴＩは、素子分離のための構成であり、所定の位置に溝（トレンチ）を掘り、溝をシリコン酸化膜で埋めて形成される。ＳＴＩは絶縁体で構成されるため、シリコン基板表面に形成された各部を電気的に分離する。 First, an STI having a depth of about 300 nm, for example, is formed on the surface of a silicon substrate. The STI is a structure for element isolation, and is formed by digging a trench at a predetermined position and filling the trench with a silicon oxide film. Since the STI is made of an insulator, it electrically isolates each part formed on the surface of the silicon substrate.
そして、図９に示すように、例えば、ボロン（Ｂ）などのＰ型不純物を注入し、１×１０１７／ｃｍ３から５×１０１７／ｃｍ３程度の濃度となるＰ型ウェルを形成し、例えば、ＬＰＣＶＤ膜、Ｗｅｔ酸化膜、ドライ酸化膜、ＩＳＳＧ酸化膜或いはそれらの積層膜により、膜厚１５ｎｍ程度のゲート酸化膜ＯＸを成膜した後であって、ゲートＧ１が形成される前に、例えば、燐（Ｐ）などのＮ型不純物を注入し、１×１０１８／ｃｍ３から１×１０１９／ｃｍ３程度の濃度となるＬＤＤ注入が行われる。ＬＤＤ注入では、ＭＯＳを形成するシリコン基板表面（ゲート酸化膜ＯＸ上）においてＬＤＤを形成する領域以外の領域がフォトレジストマスク（図９のＰＲ）によって覆われた状態で、イオン注入がされる。ここで、後述するソースＳ１及びドレインＤ１が形成される領域を考慮して、マスクの位置が設計される。図９の例では、ＭＯＳ１ではアンバランス構造とし、ＭＯＳ２では対称構造とするため、ＭＯＳ２と比較して、ＭＯＳ１では左寄り（ソースＳ１寄り）にマスクが形成される。 Then, as shown in FIG. 9, a P-type impurity such as boron (B) is implanted to form a P-type well having a concentration of about 1×10 17 /cm 3 to 5×10 17 /cm 3 . After forming a gate oxide film OX having a film thickness of about 15 nm by, for example, an LPCVD film, a wet oxide film, a dry oxide film, an ISSG oxide film, or a laminated film thereof, and before the gate G1 is formed. For example, an N-type impurity such as phosphorus (P) is implanted to perform LDD implantation with a concentration of about 1.times.10.sup.18 / cm.sup.3 to 1.times.10.sup.19 / cm.sup.3 . In the LDD implantation, ions are implanted with a photoresist mask (PR in FIG. 9) covering the surface of the silicon substrate (on the gate oxide film OX) on which the MOS is formed, other than the region where the LDD is formed. Here, the position of the mask is designed in consideration of regions where a source S1 and a drain D1, which will be described later, are formed. In the example of FIG. 9, MOS1 has an unbalanced structure and MOS2 has a symmetrical structure.
ＬＤＤ注入が行われ、マスクが除去されると、図１０に示すように、ゲート酸化膜ＯＸの上に、例えば、１００ｎｍ程度のポリシリコンのゲートＧ１が形成される。なお、サイドウォールＳＷも形成される。また、予め設計された領域に、例えば、砒素（Ａｓ）などのＮ型不純物を注入し、１×１０２１／ｃｍ３程度の濃度となるソースＳ１及びドレインＤ１が形成される。これによって、ＭＯＳ１では、ＬＤＤ長がｄ１のソース側ＬＤＤ部Ｅ１が形成され、ＬＤＤ長がｄ２のドレイン側ＬＤＤ部Ｅ２が形成される。また、ＭＯＳ２では、ＬＤＤ長がｄ０のＬＤＤ部Ｅ０が形成される。 After the LDD implantation is performed and the mask is removed, a polysilicon gate G1 of about 100 nm, for example, is formed on the gate oxide film OX, as shown in FIG. Side walls SW are also formed. Also, an N-type impurity such as arsenic (As) is implanted into previously designed regions to form a source S1 and a drain D1 having a concentration of about 1×10 21 /cm 3 . As a result, in the MOS1, a source-side LDD portion E1 having an LDD length of d1 is formed, and a drain-side LDD portion E2 having an LDD length of d2 is formed. Also, in MOS2, an LDD portion E0 having an LDD length of d0 is formed.
各素子が構成されると、図１１に示すようにシリコン基板表面において、絶縁膜ＩＦ及びコンタクトＣＴが形成される。具体的には、シリコン基板表面においてＣＶＤ法等によって分厚いシリコン酸化膜を形成し、絶縁膜ＩＦを形成する。そして、素子の各端子と他の素子とを配線接続するためのコンタクトＣＴを形成する。コンタクトＣＴは、絶縁膜ＩＦにエッチングによりコンタクトホールが形成され、コンタクトホールにタングステン等を埋め込むことによって形成される。このように絶縁膜等形成工程においてＣＴ（コンタクト）層が形成され、ＣＴ層の表面にメタル配線等が敷設される（メタル層）。 After each element is constructed, an insulating film IF and a contact CT are formed on the surface of the silicon substrate as shown in FIG. Specifically, a thick silicon oxide film is formed on the surface of the silicon substrate by the CVD method or the like to form the insulating film IF. Then, a contact CT is formed for wiring connection between each terminal of the element and another element. The contact CT is formed by forming a contact hole in the insulating film IF by etching and filling the contact hole with tungsten or the like. In this manner, a CT (contact) layer is formed in the process of forming an insulating film and the like, and metal wiring and the like are laid on the surface of the CT layer (metal layer).
このように、第１の製造方法では、ＭＯＳ１のゲートＧ１を形成するゲート形成工程と、ＭＯＳ１のソースＳ１及びドレインＤ１を形成するソース－ドレイン形成工程と、ＭＯＳ１のソースＳ１側のＬＤＤであるソース側ＬＤＤ部Ｅ１と、ＭＯＳ１のドレイン側のＬＤＤであるドレイン側ＬＤＤ部Ｅ２とを形成するＬＤＤ注入工程とを有している。そして、ゲート形成工程は、ゲート酸化膜ＯＸ及びゲートＧ１を形成し、ＬＤＤ注入工程は、ゲートＧ１が成膜される前に行われる。特に、図９に示すように、ＬＤＤ注入工程は、ゲート酸化膜ＯＸの成膜後であって、ゲートＧ１が成膜される前に行われる。なお、ＬＤＤ注入工程は、ゲートＧ１の成膜前であれば、ゲート酸化膜ＯＸの成膜または形成前に行うこととしてもよい。 Thus, in the first manufacturing method, the gate forming step for forming the gate G1 of the MOS1, the source-drain forming step for forming the source S1 and the drain D1 of the MOS1, and the source which is the LDD on the source S1 side of the MOS1. and an LDD injection step for forming a side LDD portion E1 and a drain side LDD portion E2, which is an LDD on the drain side of the MOS1. Then, the gate formation process forms the gate oxide film OX and the gate G1, and the LDD injection process is performed before the gate G1 is formed. In particular, as shown in FIG. 9, the LDD injection step is performed after the formation of the gate oxide film OX and before the formation of the gate G1. The LDD injection process may be performed before the formation of the gate oxide film OX as long as it is before the formation of the gate G1.
特に、図９に示すようにゲート酸化膜ＯＸ及びゲートＧ１が形成される前に、ＬＤＤ注入を行うことによって、所定領域により効率的にＬＤＤを形成することができる。このため、効率的にＭＯＳ１のようなアンバランス構造のＭＯＳを構成することができる。 Particularly, as shown in FIG. 9, by performing the LDD implantation before the gate oxide film OX and the gate G1 are formed, the LDD can be efficiently formed in a predetermined region. Therefore, an unbalanced MOS such as MOS1 can be efficiently configured.
（半導体装置の第２の製造方法）
次に、本実施形態における半導体装置１０の第２の製造方法（プロセスフロー）の一例について図面を参照して説明する。
図１２から図１４は、半導体装置１０の各製造工程を概略的に示した図である。各図では、左側にＭＯＳ１を構成し、右側にＭＯＳ２を構成する場合を例として示している。
(Second Manufacturing Method of Semiconductor Device)
Next, an example of a second manufacturing method (process flow) of the semiconductor device 10 according to this embodiment will be described with reference to the drawings.
12 to 14 are diagrams schematically showing each manufacturing process of the semiconductor device 10. FIG. Each figure shows an example in which MOS1 is configured on the left side and MOS2 is configured on the right side.
図１２に示すように、まず、シリコン基板表面に対して、例えば、深さ３００ｎｍ程度のＳＴＩが構成される。ＳＴＩは、素子分離のための構成であり、所定の位置に溝（トレンチ）を掘り、溝をシリコン酸化膜で埋めて形成される。ＳＴＩは絶縁体で構成されるため、シリコン基板表面に形成された各部を電気的に分離する。 As shown in FIG. 12, first, for example, an STI with a depth of about 300 nm is formed on the surface of the silicon substrate. The STI is a structure for element isolation, and is formed by digging a trench at a predetermined position and filling the trench with a silicon oxide film. Since the STI is made of an insulator, it electrically isolates each part formed on the surface of the silicon substrate.
そして、シリコン基板上、例えば、ボロン（Ｂ）などのＰ型不純物を注入し、１×１０１７／ｃｍ３から５×１０１７／ｃｍ３程度の濃度となるＰ型ウェルを形成し、例えば、ＬＰＣＶＤ膜、Ｗｅｔ酸化膜、ドライ酸化膜、ＩＳＳＧ酸化膜或いはそれらの積層膜により、膜厚１５ｎｍ程度のゲート酸化膜ＯＸが成膜され、ゲート酸化膜ＯＸの上に、例えば１００ｎｍ程度のポリシリコンのゲートＧ１が形成される。ゲートＧ１は、ポリシリコンの層が形成された後に所定のゲートパターンにエッチングされる。 Then, a P-type impurity such as boron (B) is implanted into the silicon substrate to form a P-type well having a concentration of about 1×10 17 /cm 3 to 5×10 17 /cm 3 . A gate oxide film OX having a thickness of about 15 nm is formed by an LPCVD film, a wet oxide film, a dry oxide film, an ISSG oxide film, or a laminated film thereof. A gate G1 is formed. Gate G1 is etched into a predetermined gate pattern after the layer of polysilicon is formed.
そして、図１３に示すように、例えば、燐（Ｐ）などのＮ型不純物を注入し、１×１０１８／ｃｍ３から１×１０１９／ｃｍ３程度の濃度となるＬＤＤ注入が行われる。なお、図１３に示すように、ゲートＧ１は所定の形状にエッチングされているものの、ゲート酸化膜ＯＸについてはゲートＧ１に合わせて形状形成されず、層のまま（素子全体を覆う層）の形状となっている（すなわち成膜状態）。ＬＤＤ注入では、ＭＯＳを形成するシリコン基板表面（図１３ではゲートＧ１の上）においてＬＤＤを形成する領域以外の領域がフォトレジストマスク（図１３のＰＲ）された状態で、イオン注入がされる。ここで、後述するソースＳ１及びドレインＤ１が形成される領域を考慮して、マスクの位置が設計される。すなわち、図１３に示すように、チャネル長方向において、マスクはゲートＧ１よりも短い。図１３の例では、ＭＯＳ１ではアンバランス構造とし、ＭＯＳ２では対称構造とするため、ＭＯＳ２と比較して、ＭＯＳ１では左寄り（ソースＳ１寄り）にマスクが形成される。ＬＤＤ注入では、不純物はゲート酸化膜ＯＸを通過してシリコン基板表面に注入される。また、ゲートＧ１付近の不純物は、ゲートＧ１及びゲート酸化膜ＯＸを通過して、シリコン基板表面に注入される。 Then, as shown in FIG. 13, for example, an N-type impurity such as phosphorus (P) is implanted to perform LDD implantation with a concentration of about 1.times.10.sup.18 / cm.sup.3 to 1.times.10.sup.19 / cm.sup.3 . As shown in FIG. 13, although the gate G1 is etched into a predetermined shape, the gate oxide film OX is not shaped to match the gate G1, and is shaped as a layer (a layer covering the entire element). (that is, film formation state). In the LDD implantation, ions are implanted with a photoresist mask (PR in FIG. 13) on the surface of the silicon substrate where the MOS is formed (over the gate G1 in FIG. 13) except for the region where the LDD is formed. Here, the position of the mask is designed in consideration of regions where a source S1 and a drain D1, which will be described later, are formed. That is, as shown in FIG. 13, the mask is shorter than the gate G1 in the channel length direction. In the example of FIG. 13, the MOS1 has an unbalanced structure and the MOS2 has a symmetrical structure. In LDD implantation, impurities are implanted into the silicon substrate surface through the gate oxide film OX. Also, impurities near the gate G1 pass through the gate G1 and the gate oxide film OX and are implanted into the surface of the silicon substrate.
ＬＤＤ注入が行われ、マスクが除去されると、図１４に示すように、予め設計された領域に、例えば、砒素（Ａｓ）などのＮ型不純物を注入し、１×１０２１／ｃｍ３程度の濃度となるソースＳ１及びドレインＤ１が形成される。これによって、ＭＯＳ１では、ＬＤＤ長がｄ１のソース側ＬＤＤ部Ｅ１が形成され、ＬＤＤ長がｄ２のドレイン側ＬＤＤ部Ｅ２が形成される。また、ＭＯＳ２では、ＬＤＤ長がｄ０のＬＤＤ部Ｅ０が形成される。 After the LDD implantation is performed and the mask is removed, as shown in FIG. 14, an N-type impurity such as arsenic (As) is implanted into a pre-designed region to a density of about 1×10 21 /cm 3 . A source S1 and a drain D1 having a concentration of . As a result, in the MOS1, a source-side LDD portion E1 having an LDD length of d1 is formed, and a drain-side LDD portion E2 having an LDD length of d2 is formed. Also, in MOS2, an LDD portion E0 having an LDD length of d0 is formed.
各素子が構成されると、絶縁膜ＩＦ及びコンタクトＣＴが形成される。具体的には、シリコン基板表面においてＣＶＤ法等によって分厚いシリコン酸化膜を形成し、絶縁膜ＩＦを形成する。そして、素子の各端子と他の素子とを配線接続するためのコンタクトＣＴを形成する。コンタクトＣＴは、絶縁膜ＩＦにエッチングによりコンタクトホールが形成され、コンタクトホールにタングステン等を埋め込むことによって形成される。このように絶縁膜等形成工程においてＣＴ（コンタクト）層が形成され、ＣＴ層の表面にメタル配線等が敷設される（メタル層）。 After each element is constructed, an insulating film IF and a contact CT are formed. Specifically, a thick silicon oxide film is formed on the surface of the silicon substrate by the CVD method or the like to form the insulating film IF. Then, a contact CT is formed for wiring connection between each terminal of the element and another element. The contact CT is formed by forming a contact hole in the insulating film IF by etching and filling the contact hole with tungsten or the like. In this manner, a CT (contact) layer is formed in the process of forming an insulating film and the like, and metal wiring and the like are laid on the surface of the CT layer (metal layer).
このように、第２の製造方法では、ＭＯＳ１のゲートＧ１を形成するゲート形成工程と、ＭＯＳ１のソースＳ１及びドレインＤ１を形成するソース－ドレイン形成工程と、ＭＯＳ１のソースＳ１側のＬＤＤであるソース側ＬＤＤ部Ｅ１と、ＭＯＳ１のドレインＤ１側のＬＤＤであるドレイン側ＬＤＤ部Ｅ２とを形成するＬＤＤ注入工程とを有している。そして、ゲート形成工程は、ゲート酸化膜ＯＸ及びゲートＧ１を形成し、ＬＤＤ注入工程は、ゲートＧ１が所定のゲートパターンに形成（すなわちエッチング）された後に行われる。 Thus, in the second manufacturing method, the gate forming step for forming the gate G1 of the MOS1, the source-drain forming step for forming the source S1 and the drain D1 of the MOS1, and the source which is the LDD on the source S1 side of the MOS1. and an LDD injection step for forming a side LDD portion E1 and a drain side LDD portion E2, which is an LDD on the drain D1 side of the MOS1. The gate forming process forms the gate oxide film OX and the gate G1, and the LDD implanting process is performed after the gate G1 is formed (that is, etched) into a predetermined gate pattern.
図１３では、ＬＤＤ注入において、不純物の注入方向に角度をつけている。例えば、ゲートＧ１の下部に不純物が注入されやすいように積層方向に対して、例えば、３０度から４５度の角度をつけて不純物注入を行う。このようにすることで、ゲートＧ１の下方に不純物を効率的に注入することが可能となる。なお、図１５に示すように、積層方向に対して角度をつけずに不純物注入を行うこととしてもよい。 In FIG. 13, in the LDD implantation, the impurity implantation direction is angled. For example, the impurity is implanted at an angle of, for example, 30 to 45 degrees with respect to the stacking direction so that the impurity is easily implanted into the lower portion of the gate G1. By doing so, it is possible to efficiently implant the impurity below the gate G1. Incidentally, as shown in FIG. 15, impurity implantation may be performed without making an angle with respect to the lamination direction.
（半導体装置の第３の製造方法）
次に、本実施形態における半導体装置１０の第３の製造方法（プロセスフロー）の一例について図面を参照して説明する。
図１６から図１８は、半導体装置１０の各製造工程を概略的に示した図である。各図では、左側にＭＯＳ１を構成し、右側にＭＯＳ２を構成する場合を例として示している。
(Third Manufacturing Method of Semiconductor Device)
Next, an example of a third manufacturing method (process flow) of the semiconductor device 10 according to this embodiment will be described with reference to the drawings.
16 to 18 are diagrams schematically showing each manufacturing process of the semiconductor device 10. FIG. Each figure shows an example in which MOS1 is configured on the left side and MOS2 is configured on the right side.
図１６に示すように、まず、シリコン基板表面に対して、例えば、深さ３００ｎｍ程度のＳＴＩが構成される。ＳＴＩは、素子分離のための構成であり、所定の位置に溝（トレンチ）を掘り、溝をシリコン酸化膜で埋めて形成される。ＳＴＩは絶縁体で構成されるため、シリコン基板表面に形成された各部を電気的に分離する。 As shown in FIG. 16, first, an STI having a depth of about 300 nm, for example, is formed on the surface of the silicon substrate. The STI is a structure for element isolation, and is formed by digging a trench at a predetermined position and filling the trench with a silicon oxide film. Since the STI is made of an insulator, it electrically isolates each part formed on the surface of the silicon substrate.
そして、シリコン基板上に、例えば、ボロン（Ｂ）などのＰ型不純物を注入し、１×１０１７／ｃｍ３から５×１０１７／ｃｍ３程度の濃度となるＰ型ウェルを形成し、例えば、ＬＰＣＶＤ膜、Ｗｅｔ酸化膜、ドライ酸化膜、ＩＳＳＧ酸化膜或いはそれらの積層膜により、膜厚１５ｎｍ程度のゲート酸化膜ＯＸが形成され、ゲート酸化膜ＯＸの上にゲートＧ１のための、例えば１００ｎｍ程度のポリシリコンの層が形成される。すなわち、ゲート酸化膜ＯＸ及びゲートＧ１が成膜される。 Then, a P-type impurity such as boron (B) is implanted into the silicon substrate to form a P-type well having a concentration of about 1×10 17 /cm 3 to 5×10 17 /cm 3 . , an LPCVD film, a wet oxide film, a dry oxide film, an ISSG oxide film, or a laminated film thereof, to form a gate oxide film OX having a film thickness of about 15 nm. A layer of polysilicon is formed. That is, a gate oxide film OX and a gate G1 are formed.
そして、図１７に示すように、例えば、燐（Ｐ）などのＮ型不純物を注入し、１×１０１８／ｃｍ３から１×１０１９／ｃｍ３程度の濃度となるＬＤＤ注入が行われる。なお、図１７に示すように、ゲートＧ１のためのポリシリコン及びゲート酸化膜ＯＸについてはゲートＧ１に合わせて形状形成（すなわちエッチング）されず、層のまま（素子全体を覆う層）の形状となっている。ＬＤＤ注入では、ＭＯＳを形成するシリコン基板表面においてＬＤＤを形成する領域以外の領域がフォトレジストマスク（図１７のＰＲ）された状態で、イオン注入がされる。ここで、後述するソースＳ１及びドレインＤ１が形成される領域を考慮して、マスクの位置が設計される。図１７の例では、ＭＯＳ１ではアンバランス構造とし、ＭＯＳ２では対称構造とするため、ＭＯＳ２と比較して、ＭＯＳ１では左寄り（ソースＳ１寄り）にマスクが形成される。ＬＤＤ注入では、不純物はポリシリコン及びゲート酸化膜ＯＸを通過してシリコン基板表面に注入される。 Then, as shown in FIG. 17, for example, an N-type impurity such as phosphorus (P) is implanted to perform LDD implantation with a concentration of about 1.times.10.sup.18 / cm.sup.3 to 1.times.10.sup.19 / cm.sup.3 . As shown in FIG. 17, the polysilicon for the gate G1 and the gate oxide film OX are not shaped (that is, etched) in conformity with the gate G1, and are shaped as they are (the layer covering the entire element). It's becoming In the LDD implantation, ions are implanted with a photoresist mask (PR in FIG. 17) on the surface of the silicon substrate on which the MOS is to be formed, except for the region where the LDD is to be formed. Here, the position of the mask is designed in consideration of regions where a source S1 and a drain D1, which will be described later, are formed. In the example of FIG. 17, MOS1 has an unbalanced structure and MOS2 has a symmetrical structure. In LDD implantation, impurities are implanted into the silicon substrate surface through polysilicon and gate oxide film OX.
ＬＤＤ注入が行われ、マスクが除去されると、図１８に示すように、ポリシリコン及びゲート酸化膜ＯＸがゲートパターンに合わせてエッチングされる。また、予め設計された領域に、例えば、砒素（Ａｓ）などのＮ型不純物を注入し、１×１０２１／ｃｍ３程度の濃度となるソースＳ１及びドレインＤ１が形成される。これによって、ＭＯＳ１では、ＬＤＤ長がｄ１のソース側ＬＤＤ部Ｅ１が形成され、ＬＤＤ長がｄ２のドレイン側ＬＤＤ部Ｅ２が形成される。また、ＭＯＳ２では、ＬＤＤ長がｄ０のＬＤＤ部Ｅ０が形成される。 After the LDD implant is performed and the mask is removed, the polysilicon and gate oxide OX are etched to match the gate pattern, as shown in FIG. Also, an N-type impurity such as arsenic (As) is implanted into previously designed regions to form a source S1 and a drain D1 having a concentration of about 1×10 21 /cm 3 . As a result, in the MOS1, a source-side LDD portion E1 having an LDD length of d1 is formed, and a drain-side LDD portion E2 having an LDD length of d2 is formed. Also, in MOS2, an LDD portion E0 having an LDD length of d0 is formed.
各素子が構成されると、絶縁膜ＩＦ及びコンタクトＣＴが形成される。具体的には、シリコン基板表面においてＣＶＤ法等によって分厚いシリコン酸化膜を形成し、絶縁膜ＩＦを形成する。そして、素子の各端子と他の素子とを配線接続するためのコンタクトＣＴを形成する。コンタクトＣＴは、絶縁膜ＩＦにエッチングによりコンタクトホールが形成され、コンタクトホールにタングステン等を埋め込むことによって形成される。このように絶縁膜等形成工程においてＣＴ（コンタクト）層が形成され、ＣＴ層の表面にメタル配線等が敷設される（メタル層）。 After each element is constructed, an insulating film IF and a contact CT are formed. Specifically, a thick silicon oxide film is formed on the surface of the silicon substrate by the CVD method or the like to form the insulating film IF. Then, a contact CT is formed for wiring connection between each terminal of the element and another element. The contact CT is formed by forming a contact hole in the insulating film IF by etching and filling the contact hole with tungsten or the like. In this manner, a CT (contact) layer is formed in the process of forming an insulating film and the like, and metal wiring and the like are laid on the surface of the CT layer (metal layer).
このように、第３の製造方法では、ＭＯＳ１のゲートＧ１を形成するゲート形成工程と、ＭＯＳ１のソースＳ１及びドレインＤ１を形成するソース－ドレイン形成工程と、ＭＯＳ１のソースＳ１側のＬＤＤであるソース側ＬＤＤ部Ｅ１と、ＭＯＳ１のドレインＤ１側のＬＤＤであるドレイン側ＬＤＤ部Ｅ２とを形成するＬＤＤ注入工程とを有している。そして、ゲート形成工程は、ゲート酸化膜ＯＸ及びゲートＧ１を形成し、ＬＤＤ注入工程は、ゲートＧ１が成膜された後であって、ゲートＧ１が所定のゲートパターンに形成される前に行われる。 Thus, in the third manufacturing method, the gate forming step for forming the gate G1 of the MOS1, the source-drain forming step for forming the source S1 and the drain D1 of the MOS1, and the source which is the LDD on the source S1 side of the MOS1. and an LDD injection step for forming a side LDD portion E1 and a drain side LDD portion E2, which is an LDD on the drain D1 side of the MOS1. Then, the gate formation process forms the gate oxide film OX and the gate G1, and the LDD injection process is performed after the gate G1 is formed and before the gate G1 is formed into a predetermined gate pattern. .
（半導体装置の適用例）
次に、ＭＯＳ１の適用例を説明する。
図１９は、ソースドライバのブロック図を示している。ソースドライバは、例えば、シフトレジスタ、レベルシフタ、サンプルアンドホールド回路、出力バッファ回路により構成される。
(Application example of semiconductor device)
Next, application examples of the MOS1 will be described.
FIG. 19 shows a block diagram of the source driver. A source driver is composed of, for example, a shift register, a level shifter, a sample-and-hold circuit, and an output buffer circuit.
出力バッファ回路において、使用されるＭＯＳは例えば図３に示すように最小間隔でレイアウトされる。図２０は、出力バッファ回路の例を示す図である。図１８では１９２個の入出力を有しているが、図２０はそのうちの１つの入出力セットを示す回路である。図２０に示すように、信号は、入力端子ＶＩＮからバッファＢＦとインバータＩＮＶ（ＰＭＯＳ及びＮＭＯＳ）とを介して出力端子ＶＯＵＴへ出力される。ＭＯＳ１は、インバータＩＮＶにおけるＮＭＯＳに適用される。 In the output buffer circuit, the MOSs used are laid out at minimum intervals, for example, as shown in FIG. FIG. 20 is a diagram showing an example of an output buffer circuit. FIG. 18 has 192 inputs/outputs, and FIG. 20 is a circuit showing one input/output set of them. As shown in FIG. 20, a signal is output from the input terminal VIN to the output terminal VOUT via the buffer BF and the inverter INV (PMOS and NMOS). MOS1 is applied to the NMOS in inverter INV.
出力バッファ回路では、図２０に示す回路が１９２個レイアウトする必要があるが、ＮＭＯＳをＭＯＳ１のようにアンバランス構造とすることで、リーク電流を抑制しつつ、回路面積を抑えることが可能となる。 In the output buffer circuit, it is necessary to lay out 192 circuits shown in FIG. 20, but by making the NMOS an unbalanced structure like MOS1, it is possible to suppress the circuit area while suppressing the leakage current. .
以上説明したように、本実施形態に係る半導体装置及びその製造方法によれば、ドレイン側ＬＤＤ部Ｅ２のＬＤＤ長は、ソース側ＬＤＤ部Ｅ１のＬＤＤ長よりも長いこととすることで、効果的にリーク電流を抑制することが可能となる。そして、ソース側ＬＤＤ部Ｅ１のＬＤＤ長は、ＭＯＳ２に設けられたＬＤＤのＬＤＤ長よりも短く、ドレイン側ＬＤＤ部Ｅ２のＬＤＤ長は、ＭＯＳ２に設けられたＬＤＤのＬＤＤ長よりも長いこととすることで、ＭＯＳ２と比較しても回路面積の増加を抑制することができる。すなわち、面積の増加を抑制しつつ、リーク電流を低減することができる。 As described above, according to the semiconductor device and the manufacturing method thereof according to the present embodiment, the LDD length of the drain-side LDD portion E2 is set to be longer than the LDD length of the source-side LDD portion E1. Therefore, it is possible to suppress the leak current. The LDD length of the source side LDD portion E1 is shorter than the LDD length of the LDD provided in the MOS2, and the LDD length of the drain side LDD portion E2 is longer than the LDD length of the LDD provided in the MOS2. Thus, an increase in circuit area can be suppressed even when compared with the MOS2. That is, leakage current can be reduced while suppressing an increase in area.
本発明は、上述の実施形態のみに限定されるものではなく、発明の要旨を逸脱しない範囲において、種々変形実施が可能である。なお、各実施形態を組み合わせることも可能である。 The present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the gist of the invention. In addition, it is also possible to combine each embodiment.
１、２ ：ＭＯＳ
１０ ：半導体装置
ＢＦ ：バッファ
ＣＴ ：コンタクト
Ｄ１、Ｄ２：ドレイン
Ｅ０ ：ＬＤＤ部
Ｅ１ ：ソース側ＬＤＤ部
Ｅ２ ：ドレイン側ＬＤＤ部
Ｇ１、Ｇ２：ゲート
ＩＦ ：絶縁膜
ＩＮＶ ：インバータ
Ｌ ：チャネル長
Ｌｇ ：ゲート長
Ｍ ：メタル配線
ＯＸ ：ゲート酸化膜
Ｓ１、Ｓ２：ソース
ＳＷ ：サイドウォール
Ｗ１、Ｗ２：ウェル
ｄ０ ：ＬＤＤ長
ｄ１ ：ＬＤＤ長
ｄ２ ：ＬＤＤ長
1, 2: MOS
10: Semiconductor device BF: Buffer CT: Contacts D1, D2: Drain E0: LDD part E1: Source side LDD part E2: Drain side LDD part G1, G2: Gate IF: Insulating film INV: Inverter L: Channel length Lg: Gate Length M: Metal wiring OX: Gate oxide films S1, S2: Source SW: Side walls W1, W2: Well d0: LDD length d1: LDD length d2: LDD length
本発明の第２態様は、第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとを備える半導体装置の製造方法であって、前記第１ＭＯＳＦＥＴのゲートを形成するゲート形成工程と、前記第１ＭＯＳＦＥＴのソース及びドレインを形成するソース－ドレイン形成工程と、前記第１ＭＯＳＦＥＴのソース側のＬＤＤであるソース側ＬＤＤ部と、前記第１ＭＯＳＦＥＴのドレイン側のＬＤＤであるドレイン側ＬＤＤ部とを形成するＬＤＤ注入工程と、を有し、前記ドレイン側ＬＤＤ部のＬＤＤ長は、前記ソース側ＬＤＤ部のＬＤＤ長よりも長く、前記ソース側ＬＤＤ部のＬＤＤ長は、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも短く、前記ドレイン側ＬＤＤ部のＬＤＤ長は、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも長く、前記ソース側ＬＤＤ部のＬＤＤ長と、前記ドレイン側ＬＤＤ部のＬＤＤ長とを加算した長さは、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長の２倍と等しい製造方法である。 A second aspect of the present invention is a method of manufacturing a semiconductor device comprising a first MOSFET and a second MOSFET, comprising: a gate forming step of forming a gate of the first MOSFET; a drain forming step; and an LDD injection step of forming a source-side LDD portion that is an LDD on the source side of the first MOSFET and a drain-side LDD portion that is an LDD on the drain side of the first MOSFET, wherein the drain The LDD length of the side LDD portion is longer than the LDD length of the source side LDD portion, the LDD length of the source side LDD portion is shorter than the LDD length of the LDD provided in the second MOSFET, and the drain side LDD portion is is longer than the LDD length of the LDD provided in the second MOSFET, and the sum of the LDD length of the source side LDD portion and the LDD length of the drain side LDD portion is equal to the length of the second MOSFET The manufacturing method is equal to twice the LDD length of the LDD provided in the .
本発明の第３態様は、第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとを備える半導体装置の製造方法であって、前記第１ＭＯＳＦＥＴのゲートを形成するゲート形成工程と、前記第１ＭＯＳＦＥＴのソース及びドレインを形成するソース－ドレイン形成工程と、前記第１ＭＯＳＦＥＴのソース側のＬＤＤであるソース側ＬＤＤ部と、前記第１ＭＯＳＦＥＴのドレイン側のＬＤＤであるドレイン側ＬＤＤ部とを形成するＬＤＤ注入工程と、を有し、前記ドレイン側ＬＤＤ部のＬＤＤ長は、前記ソース側ＬＤＤ部のＬＤＤ長よりも長く、前記ソース側ＬＤＤ部のＬＤＤ長は、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも短く、前記ドレイン側ＬＤＤ部のＬＤＤ長は、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも長く、前記ゲート形成工程は、ゲート酸化膜及びゲート電極を形成し、前記ＬＤＤ注入工程は、前記ゲート電極が成膜された後であって、前記ゲート電極が所定のゲートパターンに形成される前に行われる製造方法である。
A third aspect of the present invention is a method of manufacturing a semiconductor device comprising a first MOSFET and a second MOSFET, comprising: a gate forming step of forming a gate of the first MOSFET; a drain forming step; and an LDD injection step of forming a source-side LDD portion that is an LDD on the source side of the first MOSFET and a drain-side LDD portion that is an LDD on the drain side of the first MOSFET, wherein the drain The LDD length of the side LDD portion is longer than the LDD length of the source side LDD portion, the LDD length of the source side LDD portion is shorter than the LDD length of the LDD provided in the second MOSFET, and the drain side LDD portion is is longer than the LDD length of the LDD provided in the second MOSFET, the gate forming step forms a gate oxide film and a gate electrode, and the LDD injection step forms the gate electrode. This manufacturing method is performed later and before the gate electrode is formed into a predetermined gate pattern.
Claims (15)
第２ＭＯＳＦＥＴと、
を備え、
前記第１ＭＯＳＦＥＴのソース側のＬＤＤをソース側ＬＤＤ部とし、前記第１ＭＯＳＦＥＴのドレイン側のＬＤＤをドレイン側ＬＤＤ部とした場合に、前記ドレイン側ＬＤＤ部のＬＤＤ長は、前記ソース側ＬＤＤ部のＬＤＤ長よりも長く、
前記ソース側ＬＤＤ部のＬＤＤ長は、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも短く、前記ドレイン側ＬＤＤ部のＬＤＤ長は、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも長い半導体装置。 a first MOSFET;
a second MOSFET;
with
When the source-side LDD of the first MOSFET is the source-side LDD portion and the drain-side LDD of the first MOSFET is the drain-side LDD portion, the LDD length of the drain-side LDD portion is equal to the LDD length of the source-side LDD portion. longer than long
The LDD length of the source side LDD portion is shorter than the LDD length of the LDD provided in the second MOSFET, and the LDD length of the drain side LDD portion is longer than the LDD length of the LDD provided in the second MOSFET. Device.
前記第１ＭＯＳＦＥＴのゲートを形成するゲート形成工程と、
前記第１ＭＯＳＦＥＴのソース及びドレインを形成するソース－ドレイン形成工程と、
前記第１ＭＯＳＦＥＴのソース側のＬＤＤであるソース側ＬＤＤ部と、前記第１ＭＯＳＦＥＴのドレイン側のＬＤＤであるドレイン側ＬＤＤ部とを形成するＬＤＤ注入工程と、
を有し、
前記ドレイン側ＬＤＤ部のＬＤＤ長は、前記ソース側ＬＤＤ部のＬＤＤ長よりも長く、
前記ソース側ＬＤＤ部のＬＤＤ長は、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも短く、前記ドレイン側ＬＤＤ部のＬＤＤ長は、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも長い製造方法。 A method for manufacturing a semiconductor device comprising a first MOSFET and a second MOSFET,
a gate forming step of forming a gate of the first MOSFET;
a source-drain forming step of forming the source and drain of the first MOSFET;
an LDD implantation step of forming a source-side LDD portion that is the LDD on the source side of the first MOSFET and a drain-side LDD portion that is the LDD on the drain side of the first MOSFET;
has
an LDD length of the drain-side LDD portion is longer than an LDD length of the source-side LDD portion;
The LDD length of the source side LDD portion is shorter than the LDD length of the LDD provided in the second MOSFET, and the LDD length of the drain side LDD portion is longer than the LDD length of the LDD provided in the second MOSFET. Method.
前記ＬＤＤ注入工程は、前記ゲート電極が成膜される前に行われる請求項１２に記載の製造方法。 The gate forming step forms a gate oxide film and a gate electrode,
13. The manufacturing method according to claim 12, wherein said LDD injection step is performed before said gate electrode is formed.
前記ＬＤＤ注入工程は、前記ゲート電極が所定のゲートパターンに形成された後に行われる請求項１２に記載の製造方法。 The gate forming step forms a gate oxide film and a gate electrode,
13. The manufacturing method of claim 12, wherein the LDD injection step is performed after the gate electrode is formed into a predetermined gate pattern.
前記ＬＤＤ注入工程は、前記ゲート電極が成膜された後であって、前記ゲート電極が所定のゲートパターンに形成される前に行われる請求項１２に記載の製造方法。
The gate forming step forms a gate oxide film and a gate electrode,
13. The manufacturing method according to claim 12, wherein said LDD injection step is performed after said gate electrode is formed and before said gate electrode is formed into a predetermined gate pattern.
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