JP2023117135A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】回路面積の増加を抑制しつつリーク電流を抑制することのできる半導体装置及びその製造方法を提供する。【解決手段】半導体装置１０は、ＭＯＳ１と、ＭＯＳ２とを備え、ＭＯＳ１のソースＳ１側のＬＤＤをソース側ＬＤＤ部Ｅ１とし、ＭＯＳ１のドレインＤ１側のＬＤＤをドレイン側ＬＤＤ部Ｅ２とした場合に、ドレイン側ＬＤＤ部Ｅ２のＬＤＤ長ｄ２は、ソース側ＬＤＤ部Ｅ１のＬＤＤ長ｄ１よりも長く、ソース側ＬＤＤ部Ｅ１のＬＤＤ長ｄ１は、ＭＯＳ２に設けられたＬＤＤ部Ｅ０のＬＤＤ長ｄ０よりも短く、ドレイン側ＬＤＤ部Ｅ２のＬＤＤ長ｄ２は、ＭＯＳ２に設けられたＬＤＤ部Ｅ０のＬＤＤ長ｄ０よりも長い。【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関するものである。
半導体装置では、各回路を構成するために膨大な数のＭＯＳトランジスタがシリコン基板上に構成される。
特開２０１７－１１１２２９号公報
半導体装置において、低消費電力は重要なファクターである。このため、半導体装置に構成されるＭＯＳトランジスタはリーク電流が低減されることが好ましい。リーク電流は、例えばサブスレッショルド電流やＧＩＤＬ（ｇａｔｅ ｉｎｄｕｃｅｄ ｄｒａｉｎ ｌｅａｋａｇｅ）である。ＧＩＤＬとは、ゲートとドレインがオーバーラップする領域の電界強度が増加してバンド間をトンネルする電流が発生しこれがリーク電流となることである。
リーク電流を低減するためにはゲート長を増加させる場合があるが、ゲート長を増加させるとＭＯＳトランジスタの面積が増加する。これは半導体装置全体のサイズの増加に起因する可能性がある。
本発明は、このような事情に鑑みてなされたものであって、回路面積の増加を抑制しつつリーク電流を抑制することのできる半導体装置及びその製造方法を提供することを目的とする。
本発明の第１態様は、第１ＭＯＳＦＥＴと、第２ＭＯＳＦＥＴと、を備え、前記第１ＭＯＳＦＥＴのソース側のＬＤＤをソース側ＬＤＤ部とし、前記第１ＭＯＳＦＥＴのドレイン側のＬＤＤをドレイン側ＬＤＤ部とした場合に、前記ドレイン側ＬＤＤ部のＬＤＤ長は、前記ソース側ＬＤＤ部のＬＤＤ長よりも長く、前記ソース側ＬＤＤ部のＬＤＤ長は、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも短く、前記ドレイン側ＬＤＤ部のＬＤＤ長は、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも長い半導体装置である。
上記のような構成によれば、ドレイン側ＬＤＤ部のＬＤＤ長は、ソース側ＬＤＤ部のＬＤＤ長よりも長いこととすることで、効果的にリーク電流を抑制することが可能となる。そして、ソース側ＬＤＤ部のＬＤＤ長は、第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも短く、ドレイン側ＬＤＤ部のＬＤＤ長は、第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも長いこととすることで、第２ＭＯＳＦＥＴと比較しても回路面積の増加を抑制することができる。すなわち、面積の増加を抑制しつつ、リーク電流を低減することができる。
上記半導体装置において、前記ソース側ＬＤＤ部のＬＤＤ長と、前記ドレイン側ＬＤＤ部のＬＤＤ長とを加算した長さは、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長の２倍と等しいこととしてもよい。
上記のような構成によれば、第２ＭＯＳＦＥＴと同様の回路面積としつつ、リーク電流を抑制することができる。
上記半導体装置において、前記ソース側ＬＤＤ部の深さと、前記ドレイン側ＬＤＤ部の深さとは等しいこととしてもよい。
上記のような構成によれば、効果的にリーク電流を抑制することができる。
上記半導体装置において、前記ソース側ＬＤＤ部の不純物濃度と、前記ドレイン側ＬＤＤ部の不純物濃度とは等しいこととしてもよい。
上記のような構成によれば、効果的にリーク電流を抑制することができる。
上記半導体装置において、前記半導体装置において、前記第１ＭＯＳＦＥＴは複数設けられており、互いに隣接していることとしてもよい。
上記のような構成によれば、第１ＭＯＳＦＥＴが互いに隣接する場合でも面積の増加を抑制することができる。
上記半導体装置において、前記半導体装置において、前記第１ＭＯＳＦＥＴは複数設けられており、各前記第１ＭＯＳＦＥＴのソースは互いに接続されており、各前記第１ＭＯＳＦＥＴのドレインは互いに接続されていることとしてもよい。
上記のような構成によれば、ソースが互いに接続されており、ドレインが互いに接続されている場合であっても、面積の増加を抑制することができる。
上記半導体装置において、前記第１ＭＯＳＦＥＴは、電源電圧が２．５Ｖ以上８Ｖ以下の高電圧ＭＯＳＦＥＴであることとしてもよい。
上記のような構成によれば、高電圧ＭＯＳＦＥＴであってもリーク電流を効果的に抑制することができる。
上記半導体装置において、前記第１ＭＯＳＦＥＴは、出力バッファ回路を構成することとしてもよい。
上記のような構成によれば、第１ＭＯＳＦＥＴにより、回路面積の増加を抑制しつつリーク電流を抑制した出力バッファ回路を構成することができる。
上記半導体装置において、前記ソース側ＬＤＤ部のＬＤＤ長をｄ１とし、前記ドレイン側ＬＤＤ部のＬＤＤ長をｄ２とした場合に、ｄ２／ｄ１は２以上であることとしてもよい。
上記のような構成によれば、効果的にリーク電流を抑制することができる。
上記半導体装置において、前記ソース側ＬＤＤ部のＬＤＤ長をｄ１とし、前記ドレイン側ＬＤＤ部のＬＤＤ長をｄ２とした場合に、ｄ２／ｄ１は６以上であることとしてもよい。
上記のような構成によれば、より効果的にリーク電流を抑制することができる。
上記半導体装置において、前記ソース側ＬＤＤ部のＬＤＤ長をｄ１とし、前記ドレイン側ＬＤＤ部のＬＤＤ長をｄ２とした場合に、ｄ２／ｄ１は９以上であることとしてもよい。
上記のような構成によれば、さらに効果的にリーク電流を抑制することができる。
本発明の第２態様は、第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとを備える半導体装置の製造方法であって、前記第１ＭＯＳＦＥＴのゲートを形成するゲート形成工程と、前記第１ＭＯＳＦＥＴのソース及びドレインを形成するソース－ドレイン形成工程と、前記第１ＭＯＳＦＥＴのソース側のＬＤＤであるソース側ＬＤＤ部と、前記第１ＭＯＳＦＥＴのドレイン側のＬＤＤであるドレイン側ＬＤＤ部とを形成するＬＤＤ注入工程と、を有し、前記ドレイン側ＬＤＤ部のＬＤＤ長は、前記ソース側ＬＤＤ部のＬＤＤ長よりも長く、前記ソース側ＬＤＤ部のＬＤＤ長は、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも短く、前記ドレイン側ＬＤＤ部のＬＤＤ長は、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも長い製造方法である。
上記のような構成によれば、ドレイン側ＬＤＤ部のＬＤＤ長は、ソース側ＬＤＤ部のＬＤＤ長よりも長いこととすることで、効果的にリーク電流を抑制することが可能となる。そして、ソース側ＬＤＤ部のＬＤＤ長は、第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも短く、ドレイン側ＬＤＤ部のＬＤＤ長は、第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも長いこととすることで、第２ＭＯＳＦＥＴと比較しても回路面積の増加を抑制することができる。すなわち、面積の増加を抑制しつつ、リーク電流を低減することができる。
上記製造方法において、前記ゲート形成工程は、ゲート酸化膜及びゲート電極を形成し、前記ＬＤＤ注入工程は、前記ゲート電極が成膜される前に行われることとしてもよい。
上記のような構成によれば、より効率的にＬＤＤ注入を行うことが可能となる。
上記製造方法において、前記ゲート形成工程は、ゲート酸化膜及びゲート電極を形成し、前記ＬＤＤ注入工程は、前記ゲート電極が所定のゲートパターンに形成された後に行われることとしてもよい。
上記のような構成によれば、効率的にＬＤＤ注入を行うことが可能となる。
上記製造方法において、前記ゲート形成工程は、ゲート酸化膜及びゲート電極を形成し、前記ＬＤＤ注入工程は、前記ゲート電極が成膜された後であって、前記ゲート電極が所定のゲートパターンに形成される前に行われることとしてもよい。
上記のような構成によれば、効率的にＬＤＤ注入を行うことが可能となる。
本発明によれば、回路面積の増加を抑制しつつリーク電流を抑制することができるという効果を奏する。
本発明の一実施形態に係る半導体装置の断面図である。 本発明の一実施形態に係るシリコン基板上に形成される各回路の例を示した図である。 本発明の一実施形態に係るＭＯＳＦＥＴ ｒｏｗの一例を示す図である。 本発明の一実施形態に係るアンバランス構造のシミュレーション結果を示す図である。 本発明の一実施形態に係るアンバランス構造のシミュレーション結果を示す図である。 本発明の一実施形態に係るアンバランス構造のシミュレーション結果を示す図である。 本発明の一実施形態に係るアンバランス構造と電界強度の関係を示す図である。 本発明の一実施形態に係るアンバランス構造と電界強度の関係を示す図である。 本発明の一実施形態に係る第１の製造方法の工程を示した図である。 本発明の一実施形態に係る第１の製造方法の工程を示した図である。 本発明の一実施形態に係る第１の製造方法の工程を示した図である。 本発明の一実施形態に係る第２の製造方法の工程を示した図である。 本発明の一実施形態に係る第２の製造方法の工程を示した図である。 本発明の一実施形態に係る第２の製造方法の工程を示した図である。 本発明の一実施形態に係る第２の製造方法の工程を示した図である。 本発明の一実施形態に係る第３の製造方法の工程を示した図である。 本発明の一実施形態に係る第３の製造方法の工程を示した図である。 本発明の一実施形態に係る第３の製造方法の工程を示した図である。 本発明の一実施形態に係るソースドライバのブロック図をである。 本発明の一実施形態に係る出力バッファ回路の例を示す図である。
以下に、本発明に係る半導体装置及びその製造方法の一実施形態について、図面を参照して説明する。
（半導体装置の構造）
図１は、本実施形態に係る半導体装置１０の断面図である。図１に示すように、半導体装置１０は、ＭＯＳ１（第１ＭＯＳＦＥＴ）と、ＭＯＳ２（第２ＭＯＳＦＥＴ）とを備えている。半導体装置１０において、同じ基板上に、ＭＯＳ１とＭＯＳ２とが混載されている。図１（その他の図も同様）では、混載されたＭＯＳ１とＭＯＳ２とをそれぞれ個別に示している。ＭＯＳ１及びＭＯＳ２は、ＭＯＳ構造の半導体素子（ＦＥＴ）である。なお、ＭＯＳ１及びＭＯＳ２の上面には絶縁膜ＩＦ及びコンタクトＣＴが形成され、さらにメタル層にメタル配線Ｍが設けられる。
ＭＯＳ１は、ＭＯＳ構造として、ゲート（ゲート電極）Ｇ１と、ソースＳ１と、ドレインＤ１と、ウェルＷ１とを備える。ゲートＧ１は、ゲート酸化膜ＯＸの上に形成される。ＭＯＳ１は例えばＮＭＯＳである。
そして、ＭＯＳ１は、ＬＤＤが設けられる。ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）とは、ドレインＤ１やソースＳ１に対して（例えば端部）設けられ、ドレインＤ１やソースＳ１より不純物濃度が低い領域である。ソース側ＬＤＤ部Ｅ１は、ＭＯＳ１におけるソース側に設けられるＬＤＤである。ドレイン側ＬＤＤ部Ｅ２は、ＭＯＳ１におけるドレイン側に設けられるＬＤＤである。図１に示すように、ソース側ＬＤＤ部Ｅ１のＬＤＤ長をｄ１とし、ドレイン側ＬＤＤ部Ｅ２のＬＤＤ長をｄ２とする。ＬＤＤ長とは、ＬＤＤ領域におけるチャネル長Ｌと等しい方向の長さである。すなわち、ソースＳ１とドレインＤ１との間におけるＬＤＤ領域の長さをＬＤＤ長という。図１に示すように、ＭＯＳ１では、ＬＤＤ長ｄ１よりもＬＤＤ長ｄ２のほうが長い（ｄ１＜ｄ２）。すなわちＭＯＳ１は、ドレインＤ１側とソース側とでＬＤＤ長が異なるアンバランス構造となる。
ＭＯＳ２は、ＭＯＳ１と同様のＭＯＳ構造であり、ゲートＧ２と、ソースＳ２と、ドレインＤ２と、ウェルＷ２とを備える。ゲートＧ２は、ゲート酸化膜ＯＸの上に形成される。そして、ＭＯＳ２は、ソースＳ２とドレインＤ２のそれぞれにＬＤＤ部Ｅ０が設けられている。ＭＯＳ２において、ソース側のＬＤＤ部Ｅ０のＬＤＤ長と、ドレイン側のＬＤＤ部Ｅ０のＬＤＤ長とは、等しくｄ０である。すなわち、ＭＯＳ２はドレイン側とソース側とでＬＤＤ長が等しい対称構造となる。ＭＯＳ２は例えばＮＭＯＳである。
半導体装置１０において、ＭＯＳ１では上述のようにｄ１＜ｄ２との関係となる。一方で、ＭＯＳ２では上述のように、形成されるＬＤＤ部Ｅ０のＬＤＤ長はｄ０として等しい。そして、互いには、ＭＯＳ１のソース側ＬＤＤ部Ｅ１のＬＤＤ長ｄ１は、ＭＯＳ２に設けられたＬＤＤ部Ｅ０のＬＤＤ長ｄ０よりも短く、ＭＯＳ１のドレイン側ＬＤＤ部Ｅ２のＬＤＤ長ｄ２は、ＭＯＳ２に設けられたＬＤＤ部Ｅ０のＬＤＤ長ｄ０よりも長いという関係となる。すなわち、ｄ１＜ｄ０＜ｄ２との関係となる。
さらに、ＭＯＳ１のソース側ＬＤＤ部Ｅ１のＬＤＤ長ｄ１と、ドレイン側ＬＤＤ部Ｅ２のＬＤＤ長ｄ２とを加算した長さは、ＭＯＳ２に設けられたＬＤＤ部Ｅ０のＬＤＤ長ｄ０の２倍と等しい。すなわち、ｄ１＋ｄ２＝ｄ０＋ｄ０＝２×ｄ０となる。ＭＯＳ１のゲートＧ１のゲート長と、ＭＯＳ２のゲートＧ２のゲート長とは、例えばプロセスにおける最小ゲート長で製造することができ、互いに同じゲート長Ｌｇとすることができる。
この場合に、図１のように、ＭＯＳ１とＭＯＳ２とでは互いに等しいチャネル長Ｌとすることができる。すなわち、ｄ１＋ｄ２＋Ｌ＝ｄ０＋ｄ０＋Ｌ＝２×ｄ０＋Ｌの関係となる。
また、図１に示すようにゲート長Ｌｇ及びサイドウォールＳＷの長さを含めた長さをＬｔとすると、ゲート長ＬｇとサイドウォールＳＷの長さとは、ＭＯＳ１とＭＯＳ２とで互いに等しいため、Ｌｔ＝ｄ１＋ｄ２＋Ｌ＝ｄ０＋ｄ０＋Ｌ＝２×ｄ０＋Ｌとの関係となる。
すなわち、最小ゲート長でＭＯＳ２を形成した場合と比較して、ＭＯＳ１についても最小ゲート長でゲートＧ１を形成し、ＬＤＤの合計サイズ（ｄ１＋ｄ２）を同様とすることができるため、素子としてのサイズを同等とすることができる。
なお、図１に示すように、ＭＯＳ１において、ソース側ＬＤＤ部Ｅ１の深さと、ドレイン側ＬＤＤ部Ｅ２の深さとは互いにＬｄとして等しい。後述するようにドレイン側ＬＤＤ部Ｅ２とソース側ＬＤＤ部Ｅ１とは同じ工程（同じマスク）で形成されるため、積層方向の深さについて等しくなる。なお、ＭＯＳ２のＬＤＤの深さも同様にＬｄとなる。また、ソース側ＬＤＤ部Ｅ１とドレイン側ＬＤＤ部Ｅ２とは不純物濃度が等しい。例えば、後述するようにドレイン側ＬＤＤ部Ｅ２とソース側ＬＤＤ部Ｅ１とは同じ工程（同じマスク）で形成されるため、不純物濃度が等しくなる。なお、ＭＯＳ２のＬＤＤの不純物濃度も、ソース側ＬＤＤ部Ｅ１とドレイン側ＬＤＤ部Ｅ２と等しい。
図２は、シリコン基板上に形成される各回路の例を示した図である。例えば図２のように、ＭＯＳＦＥＴ ｒｏｗと、ＭＯＳＦＥＴ ｃｉｒｃｕｉｔと、Ｃｏｒｅ ｌｏｇｉｃ ｃｉｒｃｕｉｔとがシリコン基板上に形成される。ＭＯＳＦＥＴ ｒｏｗでは、例えば図３に示すように、複数のＭＯＳ１が設けられており、互いに隣接している。隣接とは、例えば素子同士が最小間隔で配置されているものである。例えば、隣接されたＭＯＳ１同士は、ソースＳ１が互いに接続されており、ドレインＤ１が互いに接続されていても良い。ＭＯＳＦＥＴ ｃｉｒｃｕｉｔとは、ＭＯＳの素子を用いた回路が構成される領域である。ＭＯＳＦＥＴ ｃｉｒｃｕｉｔでは、例えば容量性素子等の素子もＭＯＳと混在してレイアウトされる。Ｃｏｒｅ ｌｏｇｉｃ ｃｉｒｃｕｉｔとは、ロジック回路（コアロジック）である。ＭＯＳ１は例えばＭＯＳＦＥＴ ｒｏｗに形成される。ＭＯＳ２は例えばＭＯＳＦＥＴ ｃｉｒｃｕｉｔに形成される。半導体装置１０は、図２に示すようにマルチ電源に対応しており、例えばＭＯＳＦＥＴ ｒｏｗと、ＭＯＳＦＥＴ ｃｉｒｃｕｉｔとは６Ｖが供給され、Ｃｏｒｅ ｌｏｇｉｃ ｃｉｒｃｕｉｔは１．２Ｖが供給される。すなわち、ＭＯＳ１は、半導体装置１０の中で高電圧ＭＯＳＦＥＴに適用される。具体的には、ＭＯＳ１の電源電圧は、２．５Ｖ以上８Ｖ以下である。高電圧ＭＯＳＦＥＴに適用されることで、高電圧系であってもリーク電流を抑制することができる。
（ＭＯＳ１のＬＤＤのアンバランス）
次に、ＭＯＳ１のアンバランス構造の効果について説明する。
図４、図５、図６は、ＬＤＤ長のアンバランス構造のシミュレーション結果を示す図である。図４は、横軸をｄ２／ｄ１とし、縦軸をＩｏｆｆ（オフ電流）比としている。縦軸は、ｄ２／ｄ１＝１（すなわちｄ１＝ｄ２で対称構造）の場合のＩｏｆｆ比を基準（１００％）として示している。図４では、Ｖｄ（ドレイン電圧）＝８Ｖ、Ｖｇ（ゲート電圧）＝０Ｖとしている。図５は、横軸をｄ２／ｄ１とし、縦軸はΔＶｔｈ［ｍＶ］としている（Ｖｔｈはしきい値電圧）。縦軸は、ｄ２／ｄ１＝１（すなわちｄ１＝ｄ２で対称構造）の場合のΔＶｔｈを０ｍＶとしてこの０ｍＶからの差分を示している。図５では、Ｖｄ＝０．０５Ｖとしている。図６は、横軸をｄ２／ｄ１とし、縦軸はＩｄｓａｔ（飽和ドレイン電流）比としている。縦軸は、ｄ２／ｄ１＝１（すなわちｄ１＝ｄ２で対称構造）の場合のＩｄｓａｔ比を基準（１００％）として示している。図６では、Ｖｄ＝Ｖｇ＝８Ｖとしている。なお、図４、図５、図６では、ゲート長を０．９μｍとしている。
図４に示すように、ｄ１よりもｄ２が大きいほど（ｄ２／ｄ１＝１より大きい領域）、Ｉｏｆｆは低減される。そして、図５及び図６に示すように、ｄ２／ｄ１の増加によるＶｔｈとＩｄｓａｔへの影響は小さいことがわかる。例えば、ｄ２／ｄ１＝９では、ｄ２／ｄ１＝１の場合と比較してＩｏｆｆが２５％低減され、Ｖｔｈシフトは－１ｍＶ程度、Ｉｄｓａｔシフトは＋１．７％程度である。ｄ２／ｄ１に比率は１より大きく、１０以下にすることが好ましい。例えばｄ２／ｄ１＞１０の場合にはソースＳ１側のゲートオーバーラップが大きくなり抵抗が増加する可能性があるため、ｄ２／ｄ１は例えば９に保つことが好ましい。
一方で、ｄ１よりもｄ２が小さいほど（ｄ２／ｄ１＝１より小さい領域）、Ｉｏｆｆは増加する。ｄ１よりもｄ２が小さい場合には、Ｉｏｆｆの増加率は大きい。
図７及び図８は、ｄ２／ｄ１の比と、電界強度との関係を示す図である。図７では、ｄ２／ｄ１を変化させた場合のドレイン側ＬＤＤ部Ｅ２の様子（深さ［μｍ］）を示す図である。図７では、ｄ２／ｄ１＞１のパターン、ｄ２／ｄ１＝１のパターン、ｄ２／ｄ１＜１のパターンのそれぞれの様子を示している。図８は、ゲートＧ１とドレインＤ１がオーバーラップする図７における位置ＯＬの、深さ方向の電界強度の変化を示す図である。図８では、ｄ２／ｄ１＝１．０、ｄ２／ｄ１＝９．０、ｄ２／ｄ１＝０．９のそれぞれのパターンの場合が図示されている。ｄ２／ｄ１が大きいほど、ｄ２／ｄ１が１未満の場合と比較してドレインＤ１端の電界強度が小さくなる。ｄ２／ｄ１が小さいと局所的に電界が集中して増加するが、ｄ２／ｄ１が大きいと分散するため電界強度が低下する。
このため、ＭＯＳ１のようにｄ１＜ｄ２との構造とすることによって、効果的にリーク電流を抑制することが可能となる。ｄ２／ｄ１は２以上とすることが好ましい。より好ましくは、ｄ２／ｄ１は６以上とすることがよい。さらに好ましくは、ｄ２／ｄ１は９以上とすることがよい。なお、上述のように、ｄ２／ｄ１は１０以下とすることが好ましい。また、上述したｄ１＋ｄ２＋Ｌ＝２×ｄ０＋Ｌとの関係により、対称構造のＭＯＳ（ＭＯＳ２）と比較しても専有面積の増加を抑制することができる。すなわち、ＭＯＳ１のアンバランス構造は、専有面積の増加を抑制しつつ、リーク電流を低減することができる構造となる。
また、ＭＯＳ１のようにｄ１＜ｄ２との構造とすることで、ＭＯＳ２のような対称構造のＭＯＳと比較して、リソグラフィミスアライメントに起因してｄ２／ｄ１＝１より小さい領域に入ってしまい、リーク電流が増加するというリスクが低減される。
なお、ＭＯＳ１のようなアンバランス構造において、ソース側ＬＤＤ部Ｅ１を設けない場合ドレイン電流が低下する可能性があるため、ソース側ＬＤＤ部Ｅ１（すなわちｄ１）を設けることが好ましい。
（半導体装置の第１の製造方法）
次に、本実施形態における半導体装置１０の第１の製造方法（プロセスフロー）の一例について図面を参照して説明する。
製造工程では、ＭＯＳ１とＭＯＳ２とは同様の工程が行われる。例えば、ＭＯＳ１でＬＤＤ注入を行う場合にはＭＯＳ２でもＬＤＤ注入を行う。その他の対応する各部も同様である。後述する第２の製造方法や第３の製造方法でも同様である。
図９から図１１は、半導体装置１０の各製造工程を概略的に示した図である。各図では、左側にＭＯＳ１を構成し、右側にＭＯＳ２を構成する場合を例として示している。
まず、シリコン基板表面上に例えば、深さ３００ｎｍ程度のＳＴＩが構成される。ＳＴＩは、素子分離のための構成であり、所定の位置に溝（トレンチ）を掘り、溝をシリコン酸化膜で埋めて形成される。ＳＴＩは絶縁体で構成されるため、シリコン基板表面に形成された各部を電気的に分離する。
そして、図９に示すように、例えば、ボロン（Ｂ）などのＰ型不純物を注入し、１×１０１７／ｃｍ３から５×１０１７／ｃｍ３程度の濃度となるＰ型ウェルを形成し、例えば、ＬＰＣＶＤ膜、Ｗｅｔ酸化膜、ドライ酸化膜、ＩＳＳＧ酸化膜或いはそれらの積層膜により、膜厚１５ｎｍ程度のゲート酸化膜ＯＸを成膜した後であって、ゲートＧ１が形成される前に、例えば、燐（Ｐ）などのＮ型不純物を注入し、１×１０１８／ｃｍ３から１×１０１９／ｃｍ３程度の濃度となるＬＤＤ注入が行われる。ＬＤＤ注入では、ＭＯＳを形成するシリコン基板表面（ゲート酸化膜ＯＸ上）においてＬＤＤを形成する領域以外の領域がフォトレジストマスク（図９のＰＲ）によって覆われた状態で、イオン注入がされる。ここで、後述するソースＳ１及びドレインＤ１が形成される領域を考慮して、マスクの位置が設計される。図９の例では、ＭＯＳ１ではアンバランス構造とし、ＭＯＳ２では対称構造とするため、ＭＯＳ２と比較して、ＭＯＳ１では左寄り（ソースＳ１寄り）にマスクが形成される。
ＬＤＤ注入が行われ、マスクが除去されると、図１０に示すように、ゲート酸化膜ＯＸの上に、例えば、１００ｎｍ程度のポリシリコンのゲートＧ１が形成される。なお、サイドウォールＳＷも形成される。また、予め設計された領域に、例えば、砒素（Ａｓ）などのＮ型不純物を注入し、１×１０２１／ｃｍ３程度の濃度となるソースＳ１及びドレインＤ１が形成される。これによって、ＭＯＳ１では、ＬＤＤ長がｄ１のソース側ＬＤＤ部Ｅ１が形成され、ＬＤＤ長がｄ２のドレイン側ＬＤＤ部Ｅ２が形成される。また、ＭＯＳ２では、ＬＤＤ長がｄ０のＬＤＤ部Ｅ０が形成される。
各素子が構成されると、図１１に示すようにシリコン基板表面において、絶縁膜ＩＦ及びコンタクトＣＴが形成される。具体的には、シリコン基板表面においてＣＶＤ法等によって分厚いシリコン酸化膜を形成し、絶縁膜ＩＦを形成する。そして、素子の各端子と他の素子とを配線接続するためのコンタクトＣＴを形成する。コンタクトＣＴは、絶縁膜ＩＦにエッチングによりコンタクトホールが形成され、コンタクトホールにタングステン等を埋め込むことによって形成される。このように絶縁膜等形成工程においてＣＴ（コンタクト）層が形成され、ＣＴ層の表面にメタル配線等が敷設される（メタル層）。
このように、第１の製造方法では、ＭＯＳ１のゲートＧ１を形成するゲート形成工程と、ＭＯＳ１のソースＳ１及びドレインＤ１を形成するソース－ドレイン形成工程と、ＭＯＳ１のソースＳ１側のＬＤＤであるソース側ＬＤＤ部Ｅ１と、ＭＯＳ１のドレイン側のＬＤＤであるドレイン側ＬＤＤ部Ｅ２とを形成するＬＤＤ注入工程とを有している。そして、ゲート形成工程は、ゲート酸化膜ＯＸ及びゲートＧ１を形成し、ＬＤＤ注入工程は、ゲートＧ１が成膜される前に行われる。特に、図９に示すように、ＬＤＤ注入工程は、ゲート酸化膜ＯＸの成膜後であって、ゲートＧ１が成膜される前に行われる。なお、ＬＤＤ注入工程は、ゲートＧ１の成膜前であれば、ゲート酸化膜ＯＸの成膜または形成前に行うこととしてもよい。
特に、図９に示すようにゲート酸化膜ＯＸ及びゲートＧ１が形成される前に、ＬＤＤ注入を行うことによって、所定領域により効率的にＬＤＤを形成することができる。このため、効率的にＭＯＳ１のようなアンバランス構造のＭＯＳを構成することができる。
（半導体装置の第２の製造方法）
次に、本実施形態における半導体装置１０の第２の製造方法（プロセスフロー）の一例について図面を参照して説明する。
図１２から図１４は、半導体装置１０の各製造工程を概略的に示した図である。各図では、左側にＭＯＳ１を構成し、右側にＭＯＳ２を構成する場合を例として示している。
図１２に示すように、まず、シリコン基板表面に対して、例えば、深さ３００ｎｍ程度のＳＴＩが構成される。ＳＴＩは、素子分離のための構成であり、所定の位置に溝（トレンチ）を掘り、溝をシリコン酸化膜で埋めて形成される。ＳＴＩは絶縁体で構成されるため、シリコン基板表面に形成された各部を電気的に分離する。
そして、シリコン基板上、例えば、ボロン（Ｂ）などのＰ型不純物を注入し、１×１０１７／ｃｍ３から５×１０１７／ｃｍ３程度の濃度となるＰ型ウェルを形成し、例えば、ＬＰＣＶＤ膜、Ｗｅｔ酸化膜、ドライ酸化膜、ＩＳＳＧ酸化膜或いはそれらの積層膜により、膜厚１５ｎｍ程度のゲート酸化膜ＯＸが成膜され、ゲート酸化膜ＯＸの上に、例えば１００ｎｍ程度のポリシリコンのゲートＧ１が形成される。ゲートＧ１は、ポリシリコンの層が形成された後に所定のゲートパターンにエッチングされる。
そして、図１３に示すように、例えば、燐（Ｐ）などのＮ型不純物を注入し、１×１０１８／ｃｍ３から１×１０１９／ｃｍ３程度の濃度となるＬＤＤ注入が行われる。なお、図１３に示すように、ゲートＧ１は所定の形状にエッチングされているものの、ゲート酸化膜ＯＸについてはゲートＧ１に合わせて形状形成されず、層のまま（素子全体を覆う層）の形状となっている（すなわち成膜状態）。ＬＤＤ注入では、ＭＯＳを形成するシリコン基板表面（図１３ではゲートＧ１の上）においてＬＤＤを形成する領域以外の領域がフォトレジストマスク（図１３のＰＲ）された状態で、イオン注入がされる。ここで、後述するソースＳ１及びドレインＤ１が形成される領域を考慮して、マスクの位置が設計される。すなわち、図１３に示すように、チャネル長方向において、マスクはゲートＧ１よりも短い。図１３の例では、ＭＯＳ１ではアンバランス構造とし、ＭＯＳ２では対称構造とするため、ＭＯＳ２と比較して、ＭＯＳ１では左寄り（ソースＳ１寄り）にマスクが形成される。ＬＤＤ注入では、不純物はゲート酸化膜ＯＸを通過してシリコン基板表面に注入される。また、ゲートＧ１付近の不純物は、ゲートＧ１及びゲート酸化膜ＯＸを通過して、シリコン基板表面に注入される。
ＬＤＤ注入が行われ、マスクが除去されると、図１４に示すように、予め設計された領域に、例えば、砒素（Ａｓ）などのＮ型不純物を注入し、１×１０２１／ｃｍ３程度の濃度となるソースＳ１及びドレインＤ１が形成される。これによって、ＭＯＳ１では、ＬＤＤ長がｄ１のソース側ＬＤＤ部Ｅ１が形成され、ＬＤＤ長がｄ２のドレイン側ＬＤＤ部Ｅ２が形成される。また、ＭＯＳ２では、ＬＤＤ長がｄ０のＬＤＤ部Ｅ０が形成される。
各素子が構成されると、絶縁膜ＩＦ及びコンタクトＣＴが形成される。具体的には、シリコン基板表面においてＣＶＤ法等によって分厚いシリコン酸化膜を形成し、絶縁膜ＩＦを形成する。そして、素子の各端子と他の素子とを配線接続するためのコンタクトＣＴを形成する。コンタクトＣＴは、絶縁膜ＩＦにエッチングによりコンタクトホールが形成され、コンタクトホールにタングステン等を埋め込むことによって形成される。このように絶縁膜等形成工程においてＣＴ（コンタクト）層が形成され、ＣＴ層の表面にメタル配線等が敷設される（メタル層）。
このように、第２の製造方法では、ＭＯＳ１のゲートＧ１を形成するゲート形成工程と、ＭＯＳ１のソースＳ１及びドレインＤ１を形成するソース－ドレイン形成工程と、ＭＯＳ１のソースＳ１側のＬＤＤであるソース側ＬＤＤ部Ｅ１と、ＭＯＳ１のドレインＤ１側のＬＤＤであるドレイン側ＬＤＤ部Ｅ２とを形成するＬＤＤ注入工程とを有している。そして、ゲート形成工程は、ゲート酸化膜ＯＸ及びゲートＧ１を形成し、ＬＤＤ注入工程は、ゲートＧ１が所定のゲートパターンに形成（すなわちエッチング）された後に行われる。
図１３では、ＬＤＤ注入において、不純物の注入方向に角度をつけている。例えば、ゲートＧ１の下部に不純物が注入されやすいように積層方向に対して、例えば、３０度から４５度の角度をつけて不純物注入を行う。このようにすることで、ゲートＧ１の下方に不純物を効率的に注入することが可能となる。なお、図１５に示すように、積層方向に対して角度をつけずに不純物注入を行うこととしてもよい。
（半導体装置の第３の製造方法）
次に、本実施形態における半導体装置１０の第３の製造方法（プロセスフロー）の一例について図面を参照して説明する。
図１６から図１８は、半導体装置１０の各製造工程を概略的に示した図である。各図では、左側にＭＯＳ１を構成し、右側にＭＯＳ２を構成する場合を例として示している。
図１６に示すように、まず、シリコン基板表面に対して、例えば、深さ３００ｎｍ程度のＳＴＩが構成される。ＳＴＩは、素子分離のための構成であり、所定の位置に溝（トレンチ）を掘り、溝をシリコン酸化膜で埋めて形成される。ＳＴＩは絶縁体で構成されるため、シリコン基板表面に形成された各部を電気的に分離する。
そして、シリコン基板上に、例えば、ボロン（Ｂ）などのＰ型不純物を注入し、１×１０１７／ｃｍ３から５×１０１７／ｃｍ３程度の濃度となるＰ型ウェルを形成し、例えば、ＬＰＣＶＤ膜、Ｗｅｔ酸化膜、ドライ酸化膜、ＩＳＳＧ酸化膜或いはそれらの積層膜により、膜厚１５ｎｍ程度のゲート酸化膜ＯＸが形成され、ゲート酸化膜ＯＸの上にゲートＧ１のための、例えば１００ｎｍ程度のポリシリコンの層が形成される。すなわち、ゲート酸化膜ＯＸ及びゲートＧ１が成膜される。
そして、図１７に示すように、例えば、燐（Ｐ）などのＮ型不純物を注入し、１×１０１８／ｃｍ３から１×１０１９／ｃｍ３程度の濃度となるＬＤＤ注入が行われる。なお、図１７に示すように、ゲートＧ１のためのポリシリコン及びゲート酸化膜ＯＸについてはゲートＧ１に合わせて形状形成（すなわちエッチング）されず、層のまま（素子全体を覆う層）の形状となっている。ＬＤＤ注入では、ＭＯＳを形成するシリコン基板表面においてＬＤＤを形成する領域以外の領域がフォトレジストマスク（図１７のＰＲ）された状態で、イオン注入がされる。ここで、後述するソースＳ１及びドレインＤ１が形成される領域を考慮して、マスクの位置が設計される。図１７の例では、ＭＯＳ１ではアンバランス構造とし、ＭＯＳ２では対称構造とするため、ＭＯＳ２と比較して、ＭＯＳ１では左寄り（ソースＳ１寄り）にマスクが形成される。ＬＤＤ注入では、不純物はポリシリコン及びゲート酸化膜ＯＸを通過してシリコン基板表面に注入される。
ＬＤＤ注入が行われ、マスクが除去されると、図１８に示すように、ポリシリコン及びゲート酸化膜ＯＸがゲートパターンに合わせてエッチングされる。また、予め設計された領域に、例えば、砒素（Ａｓ）などのＮ型不純物を注入し、１×１０２１／ｃｍ３程度の濃度となるソースＳ１及びドレインＤ１が形成される。これによって、ＭＯＳ１では、ＬＤＤ長がｄ１のソース側ＬＤＤ部Ｅ１が形成され、ＬＤＤ長がｄ２のドレイン側ＬＤＤ部Ｅ２が形成される。また、ＭＯＳ２では、ＬＤＤ長がｄ０のＬＤＤ部Ｅ０が形成される。
各素子が構成されると、絶縁膜ＩＦ及びコンタクトＣＴが形成される。具体的には、シリコン基板表面においてＣＶＤ法等によって分厚いシリコン酸化膜を形成し、絶縁膜ＩＦを形成する。そして、素子の各端子と他の素子とを配線接続するためのコンタクトＣＴを形成する。コンタクトＣＴは、絶縁膜ＩＦにエッチングによりコンタクトホールが形成され、コンタクトホールにタングステン等を埋め込むことによって形成される。このように絶縁膜等形成工程においてＣＴ（コンタクト）層が形成され、ＣＴ層の表面にメタル配線等が敷設される（メタル層）。
このように、第３の製造方法では、ＭＯＳ１のゲートＧ１を形成するゲート形成工程と、ＭＯＳ１のソースＳ１及びドレインＤ１を形成するソース－ドレイン形成工程と、ＭＯＳ１のソースＳ１側のＬＤＤであるソース側ＬＤＤ部Ｅ１と、ＭＯＳ１のドレインＤ１側のＬＤＤであるドレイン側ＬＤＤ部Ｅ２とを形成するＬＤＤ注入工程とを有している。そして、ゲート形成工程は、ゲート酸化膜ＯＸ及びゲートＧ１を形成し、ＬＤＤ注入工程は、ゲートＧ１が成膜された後であって、ゲートＧ１が所定のゲートパターンに形成される前に行われる。
（半導体装置の適用例）
次に、ＭＯＳ１の適用例を説明する。
図１９は、ソースドライバのブロック図を示している。ソースドライバは、例えば、シフトレジスタ、レベルシフタ、サンプルアンドホールド回路、出力バッファ回路により構成される。
出力バッファ回路において、使用されるＭＯＳは例えば図３に示すように最小間隔でレイアウトされる。図２０は、出力バッファ回路の例を示す図である。図１８では１９２個の入出力を有しているが、図２０はそのうちの１つの入出力セットを示す回路である。図２０に示すように、信号は、入力端子ＶＩＮからバッファＢＦとインバータＩＮＶ（ＰＭＯＳ及びＮＭＯＳ）とを介して出力端子ＶＯＵＴへ出力される。ＭＯＳ１は、インバータＩＮＶにおけるＮＭＯＳに適用される。
出力バッファ回路では、図２０に示す回路が１９２個レイアウトする必要があるが、ＮＭＯＳをＭＯＳ１のようにアンバランス構造とすることで、リーク電流を抑制しつつ、回路面積を抑えることが可能となる。
以上説明したように、本実施形態に係る半導体装置及びその製造方法によれば、ドレイン側ＬＤＤ部Ｅ２のＬＤＤ長は、ソース側ＬＤＤ部Ｅ１のＬＤＤ長よりも長いこととすることで、効果的にリーク電流を抑制することが可能となる。そして、ソース側ＬＤＤ部Ｅ１のＬＤＤ長は、ＭＯＳ２に設けられたＬＤＤのＬＤＤ長よりも短く、ドレイン側ＬＤＤ部Ｅ２のＬＤＤ長は、ＭＯＳ２に設けられたＬＤＤのＬＤＤ長よりも長いこととすることで、ＭＯＳ２と比較しても回路面積の増加を抑制することができる。すなわち、面積の増加を抑制しつつ、リーク電流を低減することができる。
本発明は、上述の実施形態のみに限定されるものではなく、発明の要旨を逸脱しない範囲において、種々変形実施が可能である。なお、各実施形態を組み合わせることも可能である。
１、２ ：ＭＯＳ
１０ ：半導体装置
ＢＦ ：バッファ
ＣＴ ：コンタクト
Ｄ１、Ｄ２：ドレイン
Ｅ０ ：ＬＤＤ部
Ｅ１ ：ソース側ＬＤＤ部
Ｅ２ ：ドレイン側ＬＤＤ部
Ｇ１、Ｇ２：ゲート
ＩＦ ：絶縁膜
ＩＮＶ ：インバータ
Ｌ ：チャネル長
Ｌｇ ：ゲート長
Ｍ ：メタル配線
ＯＸ ：ゲート酸化膜
Ｓ１、Ｓ２：ソース
ＳＷ ：サイドウォール
Ｗ１、Ｗ２：ウェル
ｄ０ ：ＬＤＤ長
ｄ１ ：ＬＤＤ長
ｄ２ ：ＬＤＤ長
本発明の第２態様は、第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとを備える半導体装置の製造方法であって、前記第１ＭＯＳＦＥＴのゲートを形成するゲート形成工程と、前記第１ＭＯＳＦＥＴのソース及びドレインを形成するソース－ドレイン形成工程と、前記第１ＭＯＳＦＥＴのソース側のＬＤＤであるソース側ＬＤＤ部と、前記第１ＭＯＳＦＥＴのドレイン側のＬＤＤであるドレイン側ＬＤＤ部とを形成するＬＤＤ注入工程と、を有し、前記ドレイン側ＬＤＤ部のＬＤＤ長は、前記ソース側ＬＤＤ部のＬＤＤ長よりも長く、前記ソース側ＬＤＤ部のＬＤＤ長は、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも短く、前記ドレイン側ＬＤＤ部のＬＤＤ長は、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも長く、前記ソース側ＬＤＤ部のＬＤＤ長と、前記ドレイン側ＬＤＤ部のＬＤＤ長とを加算した長さは、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長の２倍と等しい製造方法である。
本発明の第３態様は、第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとを備える半導体装置の製造方法であって、前記第１ＭＯＳＦＥＴのゲートを形成するゲート形成工程と、前記第１ＭＯＳＦＥＴのソース及びドレインを形成するソース－ドレイン形成工程と、前記第１ＭＯＳＦＥＴのソース側のＬＤＤであるソース側ＬＤＤ部と、前記第１ＭＯＳＦＥＴのドレイン側のＬＤＤであるドレイン側ＬＤＤ部とを形成するＬＤＤ注入工程と、を有し、前記ドレイン側ＬＤＤ部のＬＤＤ長は、前記ソース側ＬＤＤ部のＬＤＤ長よりも長く、前記ソース側ＬＤＤ部のＬＤＤ長は、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも短く、前記ドレイン側ＬＤＤ部のＬＤＤ長は、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも長く、前記ゲート形成工程は、ゲート酸化膜及びゲート電極を形成し、前記ＬＤＤ注入工程は、前記ゲート電極が成膜された後であって、前記ゲート電極が所定のゲートパターンに形成される前に行われる製造方法である。

Claims (15)

  1. 第１ＭＯＳＦＥＴと、
    第２ＭＯＳＦＥＴと、
    を備え、
    前記第１ＭＯＳＦＥＴのソース側のＬＤＤをソース側ＬＤＤ部とし、前記第１ＭＯＳＦＥＴのドレイン側のＬＤＤをドレイン側ＬＤＤ部とした場合に、前記ドレイン側ＬＤＤ部のＬＤＤ長は、前記ソース側ＬＤＤ部のＬＤＤ長よりも長く、
    前記ソース側ＬＤＤ部のＬＤＤ長は、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも短く、前記ドレイン側ＬＤＤ部のＬＤＤ長は、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも長い半導体装置。
  2. 前記ソース側ＬＤＤ部のＬＤＤ長と、前記ドレイン側ＬＤＤ部のＬＤＤ長とを加算した長さは、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長の２倍と等しい請求項１に記載の半導体装置。
  3. 前記ソース側ＬＤＤ部の深さと、前記ドレイン側ＬＤＤ部の深さとは等しい請求項１または２に記載の半導体装置。
  4. 前記ソース側ＬＤＤ部の不純物濃度と、前記ドレイン側ＬＤＤ部の不純物濃度とは等しい請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記半導体装置において、前記第１ＭＯＳＦＥＴは複数設けられており、互いに隣接している請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記半導体装置において、前記第１ＭＯＳＦＥＴは複数設けられており、各前記第１ＭＯＳＦＥＴのソースは互いに接続されており、各前記第１ＭＯＳＦＥＴのドレインは互いに接続されている請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記第１ＭＯＳＦＥＴは、電源電圧が２．５Ｖ以上８Ｖ以下の高電圧ＭＯＳＦＥＴである請求項１から６のいずれか１項に記載の半導体装置。
  8. 前記第１ＭＯＳＦＥＴは、出力バッファ回路を構成する請求項１から７のいずれか１項に記載の半導体装置。
  9. 前記ソース側ＬＤＤ部のＬＤＤ長をｄ１とし、前記ドレイン側ＬＤＤ部のＬＤＤ長をｄ２とした場合に、ｄ２／ｄ１は２以上である請求項１から８のいずれか１項に記載の半導体装置。
  10. 前記ソース側ＬＤＤ部のＬＤＤ長をｄ１とし、前記ドレイン側ＬＤＤ部のＬＤＤ長をｄ２とした場合に、ｄ２／ｄ１は６以上である請求項１から９のいずれか１項に記載の半導体装置。
  11. 前記ソース側ＬＤＤ部のＬＤＤ長をｄ１とし、前記ドレイン側ＬＤＤ部のＬＤＤ長をｄ２とした場合に、ｄ２／ｄ１は９以上である請求項１から１０のいずれか１項に記載の半導体装置。
  12. 第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとを備える半導体装置の製造方法であって、
    前記第１ＭＯＳＦＥＴのゲートを形成するゲート形成工程と、
    前記第１ＭＯＳＦＥＴのソース及びドレインを形成するソース－ドレイン形成工程と、
    前記第１ＭＯＳＦＥＴのソース側のＬＤＤであるソース側ＬＤＤ部と、前記第１ＭＯＳＦＥＴのドレイン側のＬＤＤであるドレイン側ＬＤＤ部とを形成するＬＤＤ注入工程と、
    を有し、
    前記ドレイン側ＬＤＤ部のＬＤＤ長は、前記ソース側ＬＤＤ部のＬＤＤ長よりも長く、
    前記ソース側ＬＤＤ部のＬＤＤ長は、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも短く、前記ドレイン側ＬＤＤ部のＬＤＤ長は、前記第２ＭＯＳＦＥＴに設けられたＬＤＤのＬＤＤ長よりも長い製造方法。
  13. 前記ゲート形成工程は、ゲート酸化膜及びゲート電極を形成し、
    前記ＬＤＤ注入工程は、前記ゲート電極が成膜される前に行われる請求項１２に記載の製造方法。
  14. 前記ゲート形成工程は、ゲート酸化膜及びゲート電極を形成し、
    前記ＬＤＤ注入工程は、前記ゲート電極が所定のゲートパターンに形成された後に行われる請求項１２に記載の製造方法。
  15. 前記ゲート形成工程は、ゲート酸化膜及びゲート電極を形成し、
    前記ＬＤＤ注入工程は、前記ゲート電極が成膜された後であって、前記ゲート電極が所定のゲートパターンに形成される前に行われる請求項１２に記載の製造方法。


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