JP2023087907A - 半導体装置、及び半導体装置の製造方法 - Google Patents
半導体装置、及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2023087907A JP2023087907A JP2021202458A JP2021202458A JP2023087907A JP 2023087907 A JP2023087907 A JP 2023087907A JP 2021202458 A JP2021202458 A JP 2021202458A JP 2021202458 A JP2021202458 A JP 2021202458A JP 2023087907 A JP2023087907 A JP 2023087907A
- Authority
- JP
- Japan
- Prior art keywords
- film
- substrate
- thermal expansion
- coefficient
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 103
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 45
- 238000000034 method Methods 0.000 title abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 251
- 238000010521 absorption reaction Methods 0.000 claims abstract description 27
- 239000000463 material Substances 0.000 claims description 42
- 239000012535 impurity Substances 0.000 claims description 16
- 238000002835 absorbance Methods 0.000 claims description 4
- 230000001678 irradiating effect Effects 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims 3
- 238000003475 lamination Methods 0.000 claims 2
- 239000012528 membrane Substances 0.000 description 34
- 230000004048 modification Effects 0.000 description 16
- 238000012986 modification Methods 0.000 description 16
- 230000006870 function Effects 0.000 description 9
- 238000010438 heat treatment Methods 0.000 description 7
- 238000000926 separation method Methods 0.000 description 7
- 230000020169 heat generation Effects 0.000 description 6
- 238000003780 insertion Methods 0.000 description 6
- 230000037431 insertion Effects 0.000 description 6
- 238000002360 preparation method Methods 0.000 description 6
- 230000003313 weakening effect Effects 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 230000001154 acute effect Effects 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000032798 delamination Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000004925 denaturation Methods 0.000 description 1
- 230000036425 denaturation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B32—LAYERED PRODUCTS
- B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
- B32B3/00—Layered products comprising a layer with external or internal discontinuities or unevennesses, or a layer of non-planar shape; Layered products comprising a layer having particular features of form
- B32B3/26—Layered products comprising a layer with external or internal discontinuities or unevennesses, or a layer of non-planar shape; Layered products comprising a layer having particular features of form characterised by a particular shape of the outline of the cross-section of a continuous layer; characterised by a layer with cavities or internal voids ; characterised by an apertured layer
- B32B3/30—Layered products comprising a layer with external or internal discontinuities or unevennesses, or a layer of non-planar shape; Layered products comprising a layer having particular features of form characterised by a particular shape of the outline of the cross-section of a continuous layer; characterised by a layer with cavities or internal voids ; characterised by an apertured layer characterised by a layer formed with recesses or projections, e.g. hollows, grooves, protuberances, ribs
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B32—LAYERED PRODUCTS
- B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
- B32B43/00—Operations specially adapted for layered products and not otherwise provided for, e.g. repairing; Apparatus therefor
- B32B43/006—Delaminating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02079—Cleaning for reclaiming
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B32—LAYERED PRODUCTS
- B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
- B32B2310/00—Treatment by energy or chemical effects
- B32B2310/08—Treatment by energy or chemical effects by wave energy or particle radiation
- B32B2310/0806—Treatment by energy or chemical effects by wave energy or particle radiation using electromagnetic radiation
- B32B2310/0843—Treatment by energy or chemical effects by wave energy or particle radiation using electromagnetic radiation using laser
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B32—LAYERED PRODUCTS
- B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
- B32B2457/00—Electrical equipment
- B32B2457/14—Semiconductor wafers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
- H01L2221/68386—Separation by peeling
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
- H01L2221/68386—Separation by peeling
- H01L2221/6839—Separation by peeling using peeling wedge or knife or bar
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Recrystallisation Techniques (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Laser Beam Processing (AREA)
Abstract
【課題】一つの実施形態は、基板の剥離が適切に行われることに適した半導体装置、及び半導体装置の製造方法を提供することを目的とする。【解決手段】一つの実施形態によれば、基板と第1の膜と第2の膜と第3の膜とを有する半導体装置が提供される。第1の膜は、基板の主面側に配される。第2の膜は、第1の膜を間にして基板の反対側に配される。第2の膜は、主面が第1の膜の主面に接触する。第3の膜は、第2の膜を間にして第1の膜の反対側に配される。第3の膜における基板側の主面は、2次元的に分布する凸部又は凹部を有する。第3の膜における基板と反対側の主面は、平坦である。第2の膜の赤外光の吸収率は、第3の膜の赤外光の吸収率より大きい。第3の膜の熱膨張係数は、第2の膜の熱膨張係数と異なる。【選択図】図1
Description
本実施形態は、半導体装置、及び半導体装置の製造方法に関する。
半導体装置を製造する際に、2つの基板を接合し、その後、2つの基板のうち一方の基板を剥離することがある。この基板の剥離が適切に行われることが望まれる。
一つの実施形態は、基板の剥離が適切に行われることに適した半導体装置、及び半導体装置の製造方法を提供することを目的とする。
一つの実施形態によれば、基板と第1の膜と第2の膜と第3の膜とを有する半導体装置が提供される。第1の膜は、基板の主面側に配される。第2の膜は、第1の膜を間にして基板の反対側に配される。第2の膜は、主面が第1の膜の主面に接触する。第3の膜は、第2の膜を間にして第1の膜の反対側に配される。第3の膜における基板側の主面は、2次元的に分布する凸部又は凹部を有する。第3の膜における基板と反対側の主面は、平坦である。第2の膜の赤外光の吸収率は、第3の膜の赤外光の吸収率より大きい。第3の膜の熱膨張係数は、第2の膜の熱膨張係数と異なる。
以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
(実施形態)
実施形態にかかる半導体装置は、2つの基板の接合で形成されるが、接合後に除去される基板が再利用されることに適した構造を有する。2つの基板の接合は、2つの基板の貼り合わせとも呼ばれる。
実施形態にかかる半導体装置は、2つの基板の接合で形成されるが、接合後に除去される基板が再利用されることに適した構造を有する。2つの基板の接合は、2つの基板の貼り合わせとも呼ばれる。
例えば、半導体装置1は、図1に示すように構成される。図1は、半導体装置1の構成を示す断面図である。以下では、基板2の主面2aに垂直な方向をZ方向とし、Z方向に垂直な面内で互いに直行する2方向をX方向及びY方向とする。
半導体装置1は、図1に示すように、基板2、膜3、膜4、膜5を有する。基板2は、XY方向に延びた板形状を有する。基板2は、+Z側に主面2aを有し、-Z側に主面2bを有する。主面2a及び主面2bは、それぞれ、XY方向に延びる。基板2は、半導体(例えば、シリコン)を主成分とする材料で形成される。
膜3は、基板2の+Z側(主面2a側)に配される。膜3は、主面2aに沿ってXY方向に延びる。膜3は、+Z側に主面3aを有し、-Z側に主面3bを有する。主面3aおよび主面3bは、それぞれ、XY方向に概ね平坦に延びる。膜3は、絶縁物を主成分とする材料で形成されてもよく、半導体酸化物(例えば、酸化シリコン)を主成分とする材料で形成されてもよい。
図1では、簡略化のため、膜3が基板2の主面2aを覆う構成が例示されるが、膜3と基板2との間には、他の膜が介在していてもよい。例えば、膜3と基板2との間において、導電層と絶縁層とが繰り返し積層された積層体が配され、その積層体内を半導体膜がZ方向に延びることで、3次元的なメモリセルアレイが構成されてもよい。
膜4は、膜3を間にして基板2の反対側に配される。膜4は、基板2、膜3の+Z側に配される。膜4は、主面2aに沿ってXY方向に延びる。膜4は、+Z側に主面4aを有し、-Z側に主面4bを有する。主面4aおよび主面4bは、それぞれ、XY方向に延びる。膜4は、赤外光の吸収率が基板2及び膜5より大きい任意の材料で形成され得る。膜4は、膜4がレーザー吸収層として機能するのに適したレーザー波長(好ましくは1117nm以上、より好ましくは9300nm近傍又は10600nm近傍など)の吸収率が基板2及び膜5より大きい任意の材料で形成されてもよい。膜4は、絶縁物を主成分とする材料で形成されてもよく、半導体酸化物(例えば、酸化シリコン)を主成分とする材料で形成されてもよい。
主面3a及び主面4bは、それぞれXY方向に平坦に延び、互いに接触している。膜3の主面3aの原子と膜4の主面4bの原子とは、水素結合又は共有結合で結合されていてもよい。半導体装置1は、後述のように2つの基板の接合で形成されるが、主面3a及び主面4bが接合面となる。
膜5は、膜4を間にして膜3の反対側に配される。膜5は、基板2、膜3、膜4の+Z側に配される。膜5は、主面2aに沿ってXY方向に延びる。膜5は、+Z側に主面5aを有し、-Z側に主面5bを有する。主面5aおよび主面5bは、それぞれ、XY方向に延びる。主面5aは、XY方向に平坦に延びる。
膜5は、赤外光の吸収率が膜4より小さく且つ熱膨張係数が膜4の熱膨張係数より大きい任意の材料で形成され得る。膜5は、膜4がレーザー吸収層として機能するのに適したレーザー波長(好ましくは1117nm以上、より好ましくは9300nm近傍又は10600nm近傍など)の吸収率が膜4より小さく且つ熱膨張係数が膜4の熱膨張係数より大きい任意の材料で形成され得る。
なお、膜5の熱膨張係数は、半導体装置1の製造工程で膜5の+Z側に配される基板100(図3(f)参照)の熱膨張係数より大きい。ただし、基板100は半導体装置1の構造に残らないため、基板100が基板2と同じ材料で形成される場合、膜5の熱膨張係数を基板2の熱膨張係数より大きくすることで、間接的に、膜5の熱膨張係数を基板100の熱膨張係数より大きくすることができる。
膜4が膜5の主面5bを覆う場合、膜5は、赤外光の吸収率が膜4より小さく且つ熱膨張係数が膜4より大きい任意の材料で形成され得る。膜5は、膜4がレーザー吸収層として機能するのに適したレーザー波長(好ましくは1117nm以上、より好ましくは9300nm近傍又は10600nm近傍など)の吸収率が膜4より小さく且つ熱膨張係数が膜4より大きい任意の材料で形成され得る。膜5は、半導体の多結晶材(例えば、多結晶シリコン)を主成分とする材料で形成されてもよいし、半導体のアモルファス材(例えば、アモルファスシリコン)を主成分とする材料で形成されてもよい。
膜4が膜5の主面5bを覆う場合、主面4a及び主面5bは、それぞれ、2次元的に分布する凸部又は凹部(図8参照)を有する。主面4aは、平坦面4a1と複数の凹部4a2とを有する。平坦面4a1は、XY方向に延び、主面4aの主要部を構成する。凹部4a2は、平坦面4a1から膜4の内側(-Z側)へ凹んでいる。主面5bは、平坦面5b1と複数の凸部5b2とを有する。平坦面5b1は、XY方向に延び、主面5bの主要部を構成する。複数の凸部5b2は、XY方向に互いに離間して配されている。凸部5b2は、凹部4a2に対応して、平坦面5b1から膜5の外側(-Z側)へ突出している。
図1では、簡略化のため、膜4が膜5の主面5bを覆う構成が例示されるが、膜4と膜5との間には、ある程度熱伝導性を有する膜であれば、他の膜が介在していてもよい。例えば、膜4と膜5との間において、半導体層、導電層、絶縁層などが積層され、CMOS構造が形成されることで、メモリセルアレイを制御するための制御回路が構成されてもよい。その場合、他の膜における膜5の主面5bを覆う主面が、図1に示す主面4aに相当する2次元的に分布する凹部を有していてもよい。
なお、後述するように、半導体装置1の製造工程で膜4がレーザー吸収層として機能し、膜5がレーザー吸収層(膜4)の局所発熱を受けて局所的に熱膨張する層として機能する。主面5bにおける複数の凸部5b2のそれぞれは、局所的な熱膨張で形成された構造である。
次に、半導体装置1の製造方法について図2~図9を用いて説明する。図2は、半導体装置1の製造方法を示すフローチャートである。図3(a)~図7、図9(a)~図9(e)は、半導体装置1の製造方法を示すYZ断面図である。図8は、半導体装置1の製造方法を示すXY平面図である。
半導体装置1の製造方法では、図2に示すように、下基板の準備(S1)と上基板の準備(S2)とが並行して行われる。下基板は、接合すべき2つの基板のうち接合時に-Z側に配される基板である。上基板は、接合すべき2つの基板のうち接合時に+Z側に配される基板である。
下基板の準備(S1)では、図3(a)に示すように、基板(下基板)2が準備される。基板2は、実質的に不純物を含まない半導体(例えば、シリコン)を主成分とする材料で形成されてもよい。
基板2の主面2a側(+Z側)に、図3(b)に示すように、CVD法等により、膜3を堆積する。膜3は、絶縁物を主成分とする材料で形成されてもよく、半導体酸化物(例えば、酸化シリコン)を主成分とする材料で形成されてもよい。
上基板の準備(S2)では、図3(c)に示すように、基板(上基板)100が準備される。基板100は、実質的に不純物を含まない半導体(例えば、シリコン)を主成分とする材料で形成されてもよい。
基板100の主面100b側(-Z側)に、図3(d)に示すように、CVD法等により、膜5を堆積する。膜5は、赤外光の吸収率が膜4より小さく且つ熱膨張係数が基板100より大きい任意の材料で形成され得る。膜5は、例えば、膜4がレーザー吸収層として機能するのに適したレーザー波長(好ましくは1117nm以上、より好ましくは9300nm近傍又は10600nm近傍など)の吸収率が膜4より小さく且つ熱膨張係数が基板100より大きい任意の材料で形成され得る。膜5は、半導体の多結晶材(例えば、多結晶シリコン)を主成分とする材料で形成されてもよいし、半導体のアモルファス材(例えば、アモルファスシリコン)を主成分とする材料で形成されてもよい。
膜5の-Z側に、図3(e)に示すように、CVD法等により、膜4を堆積する。膜4は、膜5より赤外光の吸収率が大きい任意の材料で形成され得る。膜4は、膜4がレーザー吸収層として機能するのに適したレーザー波長(好ましくは1117nm以上、より好ましくは9300nm近傍又は10600nm近傍など)の吸収率が膜5及び基板100より大きい任意の材料で形成されてもよい。膜4は、絶縁物を主成分とする材料で形成されてもよく、半導体酸化物(例えば、酸化シリコン)を主成分とする材料で形成されてもよい。
図2に示すように、下基板の準備(S1)と上基板の準備(S2)とがいずれも完了すると、上基板と下基板とが接合される(S3)。膜3の+Z側の主面3a(図3(b)参照)と膜4の-Z側の主面4b(図3(e)参照)とがそれぞれプラズマ照射等により活性化され、図3(f)に示すように、主面3a及び主面4bが向き合うように、基板2及び基板100がZ方向に対向配置される。図4(a)に示すように、基板2及び基板100がZ方向に互いに近付けられ、基板2側の主面3aと基板100側の主面4bとが接合される。このとき、主面3aの原子と主面4bの原子とは水素結合等で結合され、基板2及び基板100が仮接合された状態である。
そのため、図2に示すように、比較的低温度での熱処理(アニール)が行われる(S4)。熱処理(アニール)では、図4(b)に点線の矢印で示すように、基板2及び基板100が全体的に加熱される。熱処理では、例えば基板2及び基板100がそれぞれ比較的低温度(すなわち、デバイス構造の許容温度、例えば、200℃程度)に所定時間で加熱される。このとき、界面から水分子が抜けることなどにより、主面3aの原子と主面4bの原子とは共有結合等で結合され、基板2及び基板100が本接合された状態になる。
図2に示すS4が完了すると、焦点が膜4の近傍に位置するように基板100の側から赤外レーザー光200を照射する(S5)。レーザー光の照射は、レーザー吸収層である膜4の光吸収率が他の膜5、基板100よりも大きい波長帯 (レーザー吸収層がシリコン酸化膜の場合は、好ましくは1117nm以上、より好ましくは9300nm近傍又は10600nm近傍など)になる赤外レーザー光200で行う。赤外レーザー光200は、パルスレーザーが用いられる。赤外レーザー光200の吸収は、基板又は膜の吸収係数と厚みに依存して起こり、本構造では、レーザー吸収層となる膜4で最もレーザー吸収が起きる。赤外レーザー光200のパルス幅は、1~100kHz程度の低周波のものでもよい。
このとき、赤外レーザー光200の照射は、膜4内に複数の照射部が2次元的に分布するように行われる。赤外レーザー光200の照射は、複数の照射部がXY平面方向に互いに離間するように行われる(図8参照)。赤外レーザー光200の照射は、膜4での局所発熱による蓄熱影響を考慮して、剥離に適した照射間隔に調整される。
例えば、図5(a)に示すように、赤外レーザー光200を照射すべきXY平面位置が決められ、赤外レーザー光200の焦点が膜4内に位置するように調整される。膜4の赤外レーザー光200の吸収率は、基板100の赤外レーザー光200の吸収率より大きく、膜5の赤外レーザー光200の吸収率より大きい。これにより、基板100及び膜5を通して膜4に照射された赤外レーザー光200は、効率的に膜4内の照射箇所で吸収され、そのXY平面位置で膜4を局所発熱(局所加熱)させる。
膜4の局所発熱は、図5(b)に示すように、膜5に伝達され、そのXY平面位置で膜5を膨張させる。膜5の熱膨張係数は、基板100の熱膨張係数より大きく、膜4の熱膨張係数より大きい。これにより、そのXY平面位置において、膜5の膨張により、膜5における+Z側の主面5a内で+Z側に突出した凸部5a2と-Z側の主面5b内で-Z側に突出した凸部4b2とが形成される。それに応じて、基板100の-Z側の主面100b内で+Z側に凹んだ凹部100b2が形成され、膜4の+Z側の主面4a内で-Z側に凹んだ凹部4a2が形成される。
図5(c)に示すように、赤外レーザー光200を照射すべきXY平面位置が図5(a)のXY平面位置からXY平面方向にシフトした位置に決められ、赤外レーザー光200の焦点が膜4内に位置するように調整される。膜4の赤外レーザー光200の吸収率は、基板100の赤外レーザー光200の吸収率より大きく、膜5の赤外レーザー光200の吸収率より大きい。これにより、基板100及び膜5を通して膜4に照射された赤外レーザー光200は、効率的に膜4内の照射箇所で吸収され、そのXY平面位置で膜4を局所発熱(局所加熱)させる。
膜4の局所発熱は、図6(a)に示すように、膜5に伝達され、そのXY平面位置で膜5を膨張させる。膜5の熱膨張係数は、基板100の熱膨張係数より大きく、膜4の熱膨張係数より大きい。これにより、そのXY平面位置において、膜5の膨張により、膜5における+Z側の主面5a内で+Z側に突出した凸部5a2と-Z側の主面5b内で-Z側に突出した凸部4b2とが形成される。それに応じて、基板100の-Z側の主面100b内で+Z側に凹んだ凹部100b2が形成され、膜4の+Z側の主面4a内で-Z側に凹んだ凹部4a2が形成される。
照射すべきXY平面位置をシフトさせながら図5(c)、図6(a)と同様の処理を繰り返していく。
図6(b)に示すように、赤外レーザー光200を照射すべき最終のXY平面位置が決められ、赤外レーザー光200の焦点が膜4内に位置するように調整される。膜4の赤外レーザー光200の吸収率は、基板100の赤外レーザー光200の吸収率より大きく、膜5の赤外レーザー光200の吸収率より大きい。これにより、基板100及び膜5を通して膜4に照射された赤外レーザー光200は、効率的に膜4内の照射箇所で吸収され、最終のXY平面位置で膜4を局所発熱(局所加熱)させる。
膜4の局所発熱は、図6(c)に示すように、膜5に伝達され、最終のXY平面位置で膜5を膨張させる。膜5の熱膨張係数は、基板100の熱膨張係数より大きく、膜4の熱膨張係数より大きい。これにより、最終のXY平面位置において、膜5の膨張により、膜5における+Z側の主面5a内で+Z側に突出した凸部5a2と-Z側の主面5b内で-Z側に突出した凸部4b2とが形成される。それに応じて、基板100の-Z側の主面100b内で+Z側に凹んだ凹部100b2が形成され、膜4の+Z側の主面4a内で-Z側に凹んだ凹部4a2が形成される。
膜4内に複数の照射部が2次元的に分布するように赤外レーザー光200の照射が行われたことにより、図7及び図8に示すように、膜5の+Z側の主面5aは、2次元的に分布する凸部を有する状態になる。主面5aにおいて、複数の凸部5b2がXY方向に互いに離間して配された状態になる。これにより、図7及び図8に点線の矢印で示すように、主面5aにおける複数の凸部5a2のそれぞれがXY方向外側に基板100を主面100b近傍で押し出す局所応力が発生し得る。
なお、膜5及び基板100の界面と膜5及び膜4の界面とは、それぞれ、XY方向に互いに離間した複数個所で局所応力が発生する。膜5及び基板100の熱膨張係数差が膜5及び膜4の熱膨張係数差より大きければ、膜5及び基板100の界面で発生する局所応力の方が膜5及び膜4の界面で発生する局所応力より大きい。図7及び図8では、簡略化のため、比較的大きい膜5及び基板100の界面で発生する局所応力を選択的に示している。
すなわち、膜5及び基板100の界面においてXY方向に互いに離間した複数個所で局所応力が発生することにより、界面における接合状態の不均一性が生じ、界面における接合力が弱められる。このとき、膜5及び基板100の界面が剥離しやすい面になる。
これに応じて、膜5及び基板100の界面で剥離が行われる(S6)。剥離では、図9(a)に示すように、基板2に膜3、膜4、膜5が積層された積層体6から基板100が剥離される。例えば、膜5の主面5aと基板100の主面100bとの界面にブレード部材300の先端を挿入させる。ブレード部材300の先端は、鋭角を成す鋭利な形状を有する。界面における接合力が弱められているため、ブレード部材300の先端の挿入による比較的小さな応力で、積層体6から基板100が容易に剥離される。
その後の加工等を考慮し、積層体6は、図2に示すように、剥離面が処理される(S7)。積層体6では、図9(b)に示すように、膜5の+Z側の主面5aにおいて、複数の凸部5a2がXY方向に分布している。CMP法等により、主面5aを研磨して平坦化する。これにより、図9(c)に示すように、基板2に膜3、膜4、膜5が積層され、膜5の主面5aが平坦化された半導体装置1(図1参照)が得られる。
一方、剥離された基板100は、図2に示すように、再利用される(S8)。基板100は、図2に実線の矢印で示すように、上基板100として再利用されてもよい。
剥離直後の基板100は、図9(d)に示すように、-Z側の主面100bにおいて、複数の凹部100b2がXY方向に分布している。CMP法等により、主面100bを研磨して平坦化する。これにより、図9(e)に示すように、主面100bが平坦化された基板100が得られる。図9(e)に示す基板100は、主面100bが平坦化されているので、例えば上基板100としての再利用が容易である。
なお、剥離された基板100は、図2に点線の矢印で示すように、上基板100として再利用される代わりに、下基板2として再利用されてもよい。
以上のように、本実施形態では、膜3が積層された基板2と膜5及び膜4が積層された基板100とが接合された後、焦点が膜4の近傍に位置するように基板100の側から赤外レーザー光200が照射される。例えば、赤外レーザー光200の照射は、膜4内に複数の照射部が2次元的に分布するように行われる。これにより、例えば膜4及び基板100の界面における2次元的に離間した複数個所で局所応力を発生させることができ、界面における接合力を弱めることができる。この結果、ブレード部材300等による小さい応力で基板100を剥離して、半導体装置1及び基板100を得ることができる。これにより、剥離時のダメージを抑制しながら半導体装置1及び基板100を得ることができるので、半導体装置1の製造歩留まりを向上でき、基板100を容易に再利用できる。すなわち、半導体装置1の製造時における基板100の剥離を適切に行うことができる。
また、本実施形態では、半導体装置1は、基板2に膜3、膜4、膜5が積層され、膜5の基板側の主面5bが2次元的に分布する凸部5b2を有し、膜5の主面5aが平坦化されている。膜4の赤外光の吸収率は、膜5の赤外光の吸収率より大きい。膜5の熱膨張係数は、膜4の熱膨張係数より大きい。この構成は、複数の基板2,100の接合後に赤外レーザー光200で膜5及び基板100の界面の接合力を弱めて基板100を剥離するのに適している。このような構成によれば、基板100の剥離が適切に行われることに適した半導体装置1を提供できる。
例えば、複数の基板の接合で半導体装置を製造する際に、基板を研削加工によって除去することがある。この場合、除去される基板は廃棄されることになる。
それに対して、本実施形態では、除去される基板100を再利用できるので、新たに基板100を用意するコストを削減できるなど、大幅なコストダウンを見込むことができる。
あるいは、複数の基板の接合で半導体装置を製造する際に、剥離層を介して除去すべき基板を接合し、その後、基板全体を高温加熱して剥離層を熱変性により脆弱化させ、剥離層から基板を剥離させることがある。この場合、基板全体が高温加熱されるため、デバイス構造(例えば、メモリセルアレイの構造や制御回路の構造)が熱的なダメージを受ける可能性がある。
それに対して、本実施形態では、赤外レーザー光200による膜4の加熱が局所加熱であり、基板全体の熱処理が比較的低温度(例えば、200℃程度)に限られるので、デバイス構造(例えば、メモリセルアレイの構造や制御回路の構造)への熱的なダメージを抑制できる。
あるいは、複数の基板の接合で半導体装置を製造する際に、ブレード部材の挿入による比較的大きな応力で基板を機械的に除去することがある。この場合、除去される基板はクラックの発生などの機械的なダメージを受ける可能性がある。
それに対して、本実施形態では、膜4内に複数の照射部が2次元的に分布するように赤外レーザー光200の照射が行われ膜5及び基板100の界面の接合力が弱められた状態で、ブレード部材の挿入による小さな応力で基板100を除去する。これにより、除去される基板への機械的なダメージを抑制できる。
なお、剥離は、デボンダ装置を用いて行われてもよい。例えば、デボンダ装置は、下ステージ、下ステージにZ方向に対向する上ステージ、下ステージ及び上ステージの間の空間へ挿入可能に構成されたブレード部材を有する。例えば、図9(a)に示す工程では、下ステージで基板2を把持し上ステージで基板100を把持した状態で膜5及び基板100の界面のZ位置でXY方向からブレード部材の先端を挿入させ、上ステージで基板100を+Z方向に下ステージから遠ざける。これにより、図9(a)に示す工程を実行可能である。
また、第1の変形例として、基板100の剥離は、膜5の+Z側の主面5aで剥離される代わりに、膜5の-Z側の主面5bで剥離されることで実現されてもよい。例えば、膜5及び膜4の熱膨張係数差が膜5及び基板100の熱膨張係数差より大きければ、膜5及び膜4の界面で発生する局所応力の方が膜5及び基板100の界面で発生する局所応力より大きい。この場合、図6(c)に示す工程の後、図10に点線の矢印で示すように、主面5bにおける複数の凸部5b2のそれぞれがXY方向外側に膜4を主面4a近傍で押し出す局所応力が発生し得る。すなわち、膜5及び膜4の界面においてXY方向に互いに離間した複数個所で局所応力が発生することにより、界面における接合状態の不均一性が生じ、界面における接合力が弱められる。このとき、膜5及び膜4の界面が剥離しやすい面になる。
これに応じて、膜5及び膜4の界面で剥離が行われる(S6)。剥離では、図11(a)に示すように、基板2に膜3、膜4が積層された積層体6aから、基板100に膜5が積層された積層体7が剥離される。例えば、膜5の主面5bと膜4の主面4aとの界面にブレード部材300の先端を挿入させる。ブレード部材300の先端は、鋭角を成す鋭利な形状を有する。界面における接合力が弱められているため、ブレード部材300の先端の挿入による比較的小さな応力で、積層体6aから積層体7が容易に剥離される。
その後の加工等を考慮し、積層体6aは、剥離面が処理される(S7)。積層体6aでは、図11(b)に示すように、膜4の+Z側の主面4aにおいて、複数の凹部4a2がXY方向に分布している。CMP法等により、主面4aを研磨して平坦化する。これにより、図11(c)に示すように、基板2に膜3、膜4が積層され、膜4の主面4aが平坦化された半導体装置1aが得られる。
一方、剥離された基板100は、再利用される(S8)。剥離直後の基板100は、図11(d)に示すように、-Z側の主面100bにおいて、膜5で覆われているとともに、複数の凹部100b2がXY方向に分布している。膜5がドライエッチング又はウェットエッチングで除去された後、CMP法等により、主面100bを研磨して平坦化する。これにより、図11(e)に示すように、主面100bが平坦化された基板100が得られる。図11(e)に示す基板100は、主面100bが平坦化されているので、例えば上基板100としての再利用が容易である。
このように、図10及び図11に示す製造方法によっても、剥離時のダメージを抑制しながら半導体装置1及び基板100を得ることができるので、半導体装置1の製造歩留まりを向上でき、基板100を容易に再利用できる。
また、剥離が促進されるための工夫が行われてもよい。例えば、第2の変形例として、図3(c)~図3(e)に示す工程に代えて、図12(a)~図12(d)に示す工程が行われてもよい。
図3(a)、図3(b)の処理と並行して、次の処理が行われる。上基板の準備(S2)では、図12(a)に示すように基板(上基板)100が準備された後、基板100における主面100b近傍の領域に、図12(b)に示すように、イオン注入法等により不純物が導入される。不純物は、半導体(例えば、シリコン)の熱膨張係数を下げるような不純物である。不純物は、半導体の熱膨張係数を膜4の熱膨張係数より下げるような不純物であってもよい。これにより、基板100において、下地領域102の-Z側に不純物領域101が形成される。不純物領域101は、主面100bのほぼ全面に渡って形成されてもよい。基板100の主面100b側(-Z側)に、図12(c)に示す膜5が堆積され、膜5の-Z側に、図12(d)に示す膜4が堆積される。
ここで、不純物領域101の熱膨張係数は、下地領域102の熱膨張係数より小さい。膜5の熱膨張係数は、下地領域102の熱膨張係数より大きい。これにより、膜5及び基板100(不純物領域101)の熱膨張係数差は、実施形態における膜5及び基板100の熱膨張係数差より大きい。
このため、図3(f)~図6(c)に示す処理が行われた後、図13に点線の矢印で示すように、主面5bにおける複数の凸部5b2のそれぞれがXY方向外側に基板100を主面100b近傍で押し出すより大きな局所応力が発生し得る。すなわち、膜5及び不純物領域101の界面においてXY方向に互いに離間した複数個所で局所応力が発生することにより、界面における接合状態の不均一性が増大し、界面における接合力がさらに弱められる。このとき、実施形態における膜5及び基板100の界面に比べて、膜5及び不純物領域101の界面(膜5及び基板100の界面)がさらに剥離しやすい面になる。
これに応じて、実施形態と同様に、膜5及び不純物領域101の界面(膜5及び基板100の界面)で剥離が行われ(S6)、半導体装置1aが得られるとともに、剥離された基板100は、再利用される(S8)。
このように、図12及び図13に示す製造方法によれば、膜5及び基板100の熱膨張係数差を増大でき、膜5及び基板100の界面をさらに剥離しやすくすることができる。これにより、その後の基板100の剥離をブレード部材300等によるさらに小さい応力で行うことができるので、剥離時のダメージをさらに抑制しながら半導体装置1及び基板100を得ることができる。
あるいは、剥離の促進は、基板100への不純物の導入に代えて、膜8の追加で行われてもよい。例えば、第3の変形例として、図3(c)~図3(e)に示す工程に代えて、図14(a)~図14(d)に示す工程が行われてもよい。
図3(a)、図3(b)の処理と並行して、次の処理が行われる。上基板の準備(S2)では、図14(a)に示すように基板(上基板)100が準備された後、基板100の主面100b側(-Z側)に、図14(b)に示す膜8が堆積される。膜8は、基板100より熱膨張係数が小さい物質で形成され得る。膜8は、基板100より熱膨張係数が小さく且つ膜4より熱膨張係数が小さい物質で形成されてもよい。膜8の主面8b側(-Z側)に、図14(c)に示す膜5が堆積される。膜5は、基板100より熱膨張係数が大きい物質(例えば、半導体の多結晶材又は半導体のアモルファス材)で形成され得る。膜5の-Z側に、図15(d)に示す膜4が堆積される。
ここで、膜8の熱膨張係数は、基板100の熱膨張係数より小さい。膜5の熱膨張係数は、基板100の熱膨張係数より大きい。これにより、膜5及び膜8の熱膨張係数差は、実施形態における膜5及び基板100の熱膨張係数差より大きい。
このため、図3(f)~図6(c)に示す処理が行われた後、図15に点線の矢印で示すように、主面5aにおける複数の凸部5a2のそれぞれがXY方向外側に膜8を-Z側の主面8b近傍で押し出すより大きな局所応力が発生し得る。すなわち、膜5及び膜8の界面においてXY方向に互いに離間した複数個所で局所応力が発生することにより、界面における接合状態の不均一性が増大し、界面における接合力がさらに弱められる。このとき、実施形態における膜5及び基板100の界面に比べて、膜5及び膜8の界面がさらに剥離しやすい面になる。
これに応じて、膜5及び膜8の界面で剥離が行われる(S6)。剥離では、図16(a)に示すように、基板2に膜3、膜4、膜5が積層された積層体6bから、基板100に膜8が積層された積層体7bが剥離される。例えば、膜8の主面8bと膜5の主面5aとの界面にブレード部材300の先端を挿入させる。ブレード部材300の先端は、鋭角を成す鋭利な形状を有する。界面における接合力が弱められているため、ブレード部材300の先端の挿入による比較的小さな応力で、積層体6bから積層体7bが容易に剥離される。
その後の加工等を考慮し、積層体6bは、剥離面が処理される(S7)。積層体6bでは、図16(b)に示すように、膜5の+Z側の主面5aにおいて、複数の凸部5a2がXY方向に分布している。CMP法等により、主面5aを研磨して平坦化する。これにより、図16(c)に示すように、基板2に膜3、膜4、膜5が積層され、膜5の主面5aが平坦化された半導体装置1が得られる。
一方、剥離された基板100は、再利用される(S8)。剥離直後の基板100は、図16(d)に示すように、-Z側の主面100bが膜8で覆われている。膜8がドライエッチング又はウェットエッチングで除去される。これにより、図16(e)に示すように、基板100が得られる。図16(e)に示す基板100は、例えば上基板100としての再利用が容易である。また、CMP法等による研磨が不要なので、基板100がほぼ元の状態で再利用可能である。
このように、図14~図16に示す製造方法によれば、膜5及び膜8の熱膨張係数差を増大でき、実施形態における膜5及び基板100の界面に比べて、膜5及び膜8の界面をさらに剥離しやすい界面として実現できる。これにより、その後の基板100の剥離をブレード部材300等によるより小さい応力で行うことができるので、剥離時のダメージをさらに抑制しながら半導体装置1及び基板100を得ることができる。
あるいは、半導体装置1cは、熱膨張係数差が熱膨張係数の小さい膜の追加で実現されるように構成されてもよい。例えば、第4の変形例として、半導体装置1cは、図17に示すように、膜5(図1参照)に代えて膜9を有する。図17は、実施形態の第4の変形例にかかる半導体装置1cの構成を示す断面図である。
膜9は、膜4を間にして膜3の反対側に配される。膜9は、基板2、膜3、膜4の+Z側に配される。膜9は、主面2aに沿ってXY方向に延びる。膜9は、+Z側に主面9aを有し、-Z側に主面9bを有する。主面9aおよび主面9bは、それぞれ、XY方向に延びる。主面9aは、XY方向に平坦に延びる。
膜9は、赤外光の吸収率が膜4より小さく且つ熱膨張係数が膜4の熱膨張係数より小さい任意の材料で形成され得る。膜9は、膜4がレーザー吸収層として機能するのに適したレーザー波長(好ましくは1117nm以上、より好ましくは9300nm近傍又は10600nm近傍など)の吸収率が膜4より小さく且つ熱膨張係数が膜4の熱膨張係数より小さい任意の材料で形成され得る。
なお、膜9の熱膨張係数は、半導体装置1cの製造工程で膜9の+Z側に配される基板100(図18参照)の熱膨張係数より大きい。ただし、基板100は半導体装置1cの構造に残らないため、基板100が基板2と同じ材料で形成される場合、膜9の熱膨張係数を基板2の熱膨張係数より大きくすることで、間接的に、膜9の熱膨張係数を基板100の熱膨張係数より大きくすることができる。
膜4が膜9の主面9bを覆う場合、膜9は、赤外光の吸収率が膜4より小さく且つ熱膨張係数が基板2より大きい任意の材料で形成され得る。膜9は、膜4がレーザー吸収層として機能するのに適したレーザー波長(好ましくは1117nm以上、より好ましくは9300nm近傍又は10600nm近傍など)の吸収率が膜4より小さく且つ熱膨張係数が膜4より小さい任意の材料で形成され得る。
膜4が膜9の主面9bを覆う場合、主面4a及び主面9bは、それぞれ、2次元的に分布する凸部又は凹部(図8参照)を有する。主面4aは、平坦面4a1と複数の凸部4a3とを有する。平坦面4a1は、XY方向に延び、主面4aの主要部を構成する。凸部4a3は、平坦面4a1から膜4の外側(+Z側)へ突出している。主面9bは、平坦面9b1と複数の凹部9b3とを有する。平坦面9b1は、XY方向に延び、主面9bの主要部を構成する。複数の凹部9b3は、XY方向に互いに離間して配されている。凹部9b3は、凸部4a3に対応して、平坦面9b1から膜9の内側(+Z側)へ凹んでいる。
また、図17に示す半導体装置1cは、図18及び図19に示すように製造されてもよい。図18、図19(a)~図19(e)は、それぞれ、実施形態の第4の変形例にかかる半導体装置の製造方法を示すYZ断面図である。
例えば、図3(a)~図6(c)の工程の説明で、膜5を膜9に置き換え、「基板100より熱膨張係数が大きい」を「基板100より熱膨張係数が小さい」に置き換え、主面5a,5bを主面9a,9bに置き換え、凸部5a2,5b2を凹部9a3,9b3に置き換え、凹部100b2を凸部100b3に置き換え、凹部4a2を凸部4b3に置き換える。この置き換えが施された図3(a)~図6(c)の工程を行った場合、図6(c)に示す工程の後、図18に点線の矢印で示すように、主面100bにおける複数の凸部100b3のそれぞれがXY方向外側に膜9を主面9a近傍で押し出す局所応力が発生し得る。すなわち、膜9及び基板100の界面においてXY方向に互いに離間した複数個所で局所応力が発生することにより、界面における接合状態の不均一性が生じ、界面における接合力が弱められる。このとき、膜9及び基板100の界面が剥離しやすい面になる。
これに応じて、膜9及び基板100の界面で剥離が行われる(S6)。剥離では、図19(a)に示すように、基板2に膜3、膜4、膜9が積層された積層体6cから、基板100が剥離される。例えば、基板100の主面100bと膜9の主面9aとの界面にブレード部材300の先端を挿入させる。ブレード部材300の先端は、鋭角を成す鋭利な形状を有する。界面における接合力が弱められているため、ブレード部材300の先端の挿入による比較的小さな応力で、積層体6cから基板100が容易に剥離される。
その後の加工等を考慮し、積層体6cは、剥離面が処理される(S7)。積層体6cでは、図19(b)に示すように、膜9の+Z側の主面9aにおいて、複数の凹部9a3がXY方向に分布している。CMP法等により、主面9aを研磨して平坦化する。これにより、図19(c)に示すように、基板2に膜3、膜4、膜9が積層され、膜9の主面9aが平坦化された半導体装置1cが得られる。
一方、剥離された基板100は、再利用される(S8)。剥離直後の基板100は、図19(d)に示すように、-Z側の主面100bにおいて、複数の凸部100b3がXY方向に分布している。CMP法等により、主面100bを研磨して平坦化する。これにより、図19(e)に示すように、主面100bが平坦化された基板100が得られる。図19(e)に示す基板100は、主面100bが平坦化されているので、例えば上基板100としての再利用が容易である。
このように、図18及び図19に示す製造方法によっても、剥離時のダメージを抑制しながら半導体装置1c及び基板100を得ることができるので、半導体装置1cの製造歩留まりを向上でき、基板100を容易に再利用できる。
なお、図示しないが、基板100の剥離は、膜9の+Z側の主面9aで剥離される代わりに、膜9の-Z側の主面9bで剥離されることで実現されてもよい。例えば、膜9及び膜4の熱膨張係数差が膜9及び基板100の熱膨張係数差より大きければ、膜9及び膜4の界面で発生する局所応力の方が膜9及び基板100の界面で発生する局所応力より大きい。この場合、図6(c)に示す工程の後、主面4aにおける複数の凸部4a3(図17参照)のそれぞれがXY方向外側に膜9を主面9b近傍で押し出す局所応力が発生し得る。すなわち、膜9及び膜4の界面においてXY方向に互いに離間した複数個所で局所応力が発生することにより、界面における接合状態の不均一性が生じ、界面における接合力が弱められる。このとき、膜9及び膜4の界面が剥離しやすい面になる。これに応じて、第1の変形例と同様に、剥離(S6)、剥離面の処理(S7)、剥離された基板100の再離床(S8)が行われ得る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1,1a,1c 半導体装置、2,100 基板、3~5,9 膜。
Claims (12)
- 基板と、
前記基板の主面側に配される第1の膜と、
前記第1の膜を間にして前記基板の反対側に配され、主面が前記第1の膜の主面に接触する第2の膜と、
前記第2の膜を間にして前記第1の膜の反対側に配された第3の膜と、
を備え、
前記第3の膜における前記基板側の主面は、2次元的に分布する凸部又は凹部を有し、
前記第3の膜における前記基板と反対側の主面は、平坦であり、
前記第2の膜の赤外光の吸収率は、前記第3の膜の前記赤外光の吸収率より大きく、
前記第3の膜の熱膨張係数は、前記第2の膜の熱膨張係数と異なる
半導体装置。 - 前記第1の膜及び前記第2の膜は、それぞれ、半導体酸化物を含み、
前記第3の膜は、半導体の多結晶材又は半導体のアモルファス材を含む
請求項1に記載の半導体装置。 - 前記第3の膜の熱膨張係数は、前記第2の膜の熱膨張係数より大きい
請求項1に記載の半導体装置。 - 前記第3の膜の熱膨張係数は、前記第2の膜の熱膨張係数より小さい
請求項1に記載の半導体装置。 - 前記赤外光は、赤外パルスレーザー光であり、
前記第2の膜の前記赤外パルスレーザー光の吸収率は、前記第3の膜の前記赤外パルスレーザー光の吸収率より大きい
請求項1に記載の半導体装置。 - 第1の基板に第1の膜を積層し、第2の基板に第3の膜、第2の膜を積層することと、
前記第1の膜における前記第1の基板の反対側の主面と前記第2の膜における前記第2の基板の反対側の主面とを接合することと、
焦点が前記第2の膜の近傍に位置するように前記第2の基板の側から赤外レーザー光を照射することと、
前記第2の基板を剥離することと、
を備え、
前記第2の膜の前記赤外レーザー光の吸収率は、前記第2の基板の前記赤外レーザー光の吸収率より大きい
前記第3の膜の熱膨張係数は、前記第3の膜に接触する膜の熱膨張係数と異なる
半導体装置の製造方法。 - 前記照射は、前記第2の膜内に複数の照射部が2次元的に分布するように赤外レーザー光を照射することを含む
請求項6に記載の半導体装置の製造方法。 - 前記赤外レーザー光は、パルスレーザーが用いられる
請求項7に記載の半導体装置の製造方法。 - 前記第3の膜の熱膨張係数は、前記第2の基板の熱膨張係数と異なり、
前記剥離は、前記第3の膜における前記第2の基板の側の主面で剥離することを含む
請求項6に記載の半導体装置の製造方法。 - 前記第3の膜の熱膨張係数は、前記第2の基板の反対側の主面で接触する膜の熱膨張係数と異なり、
前記剥離は、前記第3の膜における前記第2の基板の反対側の主面で剥離することを含む
請求項6に記載の半導体装置の製造方法。 - 前記積層は、前記第2の基板に第4の膜、前記第3の膜、前記第2の膜を積層することを含み、
前記第3の膜の熱膨張係数は、前記第2の基板の熱膨張係数より大きく、
前記第4の膜の熱膨張係数は、前記第2の基板の熱膨張係数より小さく、
前記剥離は、前記第3の膜及び前記第4の膜の界面で前記第4の膜を剥離することで前記第2の基板を剥離することを含む
請求項9に記載の半導体装置の製造方法。 - 前記積層の前に、前記第2の基板に熱膨張係数を低減させる不純物を導入することをさらに備え、
前記第3の膜の熱膨張係数は、前記第2の膜の熱膨張係数より大きく、
前記剥離は、前記第3の膜及び前記第2の基板の界面で前記第2の基板を剥離することを含む
請求項9に記載の半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021202458A JP2023087907A (ja) | 2021-12-14 | 2021-12-14 | 半導体装置、及び半導体装置の製造方法 |
CN202210978416.5A CN116314035A (zh) | 2021-12-14 | 2022-08-16 | 半导体装置、及半导体装置的制造方法 |
TW111130942A TWI837774B (zh) | 2021-12-14 | 2022-08-17 | 半導體裝置及半導體裝置之製造方法 |
US17/902,692 US20230187255A1 (en) | 2021-12-14 | 2022-09-02 | Semiconductor device and manufacturing method of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021202458A JP2023087907A (ja) | 2021-12-14 | 2021-12-14 | 半導体装置、及び半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2023087907A true JP2023087907A (ja) | 2023-06-26 |
Family
ID=86695009
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021202458A Pending JP2023087907A (ja) | 2021-12-14 | 2021-12-14 | 半導体装置、及び半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20230187255A1 (ja) |
JP (1) | JP2023087907A (ja) |
CN (1) | CN116314035A (ja) |
TW (1) | TWI837774B (ja) |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4405246B2 (ja) * | 2003-11-27 | 2010-01-27 | スリーエム イノベイティブ プロパティズ カンパニー | 半導体チップの製造方法 |
JP2008028120A (ja) * | 2006-07-20 | 2008-02-07 | Sumitomo Electric Ind Ltd | 面発光型半導体素子 |
KR20130043526A (ko) * | 2011-10-20 | 2013-04-30 | 삼성전자주식회사 | 플렉시블 표시장치 |
KR101802558B1 (ko) * | 2013-04-09 | 2017-11-29 | 주식회사 엘지화학 | 디스플레이 소자의 제조방법 및 이를 이용하여 제조된 디스플레이 소자 |
JP6210152B2 (ja) * | 2014-04-10 | 2017-10-11 | 富士電機株式会社 | 半導体基板の処理方法及び該処理方法を用いる半導体装置の製造方法 |
CN110023059B (zh) * | 2016-12-02 | 2021-09-17 | 马克弗巨德有限公司 | 减小增材制造的零件中的变形的方法 |
JP7000652B2 (ja) * | 2018-09-11 | 2022-02-10 | エルジー・ケム・リミテッド | フレキシブルディスプレイ製造用積層体及びそれを用いたフレキシブルディスプレイの製造方法 |
JP7115511B2 (ja) * | 2019-06-06 | 2022-08-09 | Agc株式会社 | 積層基板、電子デバイスの製造方法、および積層基板の製造方法 |
-
2021
- 2021-12-14 JP JP2021202458A patent/JP2023087907A/ja active Pending
-
2022
- 2022-08-16 CN CN202210978416.5A patent/CN116314035A/zh active Pending
- 2022-08-17 TW TW111130942A patent/TWI837774B/zh active
- 2022-09-02 US US17/902,692 patent/US20230187255A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
US20230187255A1 (en) | 2023-06-15 |
CN116314035A (zh) | 2023-06-23 |
TWI837774B (zh) | 2024-04-01 |
TW202323024A (zh) | 2023-06-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4839818B2 (ja) | 貼り合わせ基板の製造方法 | |
JP2024515032A (ja) | 担体の直接接合及び剥離 | |
US7045878B2 (en) | Selectively bonded thin film layer and substrate layer for processing of useful devices | |
JP4674844B2 (ja) | 層転位を介して絶縁体上に緩和したシリコンゲルマニウムを作製する方法 | |
JP5462289B2 (ja) | 熱膨張係数が局所的に適合するヘテロ構造の生成方法 | |
JP4277469B2 (ja) | 貼り合わせウエーハの製造方法及び貼り合わせウエーハ | |
WO2001073831A1 (fr) | Procede d'obtention de tranches de silicium ou de soi et tranches ainsi obtenues | |
CN102194667A (zh) | 使用热机械作用通过修整制造多层结构的过程 | |
TWI456689B (zh) | Soi晶圓的製造方法 | |
JP5336101B2 (ja) | Soi基板の製造方法 | |
US8551862B2 (en) | Method of manufacturing laminated wafer by high temperature laminating method | |
JPWO2019013212A1 (ja) | 高熱伝導性のデバイス基板およびその製造方法 | |
JP4802624B2 (ja) | 貼り合わせsoiウェーハの製造方法 | |
TWI685019B (zh) | 絕緣體上矽晶圓的製造方法 | |
JP2005347302A (ja) | 基板の製造方法 | |
JP5280015B2 (ja) | Soi基板の製造方法 | |
JP2023087907A (ja) | 半導体装置、及び半導体装置の製造方法 | |
JP5471379B2 (ja) | 圧電デバイスの製造方法 | |
JP6396756B2 (ja) | 複合体およびその製造方法ならびに複合基板の製造方法 | |
JP2012038932A (ja) | 半導体ウェーハの薄厚化方法および貼り合せウェーハの製造方法 | |
JP2007194349A (ja) | 基板の製造方法 | |
TWI821854B (zh) | 半導體製造裝置及半導體裝置之製造方法 | |
JP6349121B2 (ja) | 積層デバイスの製造方法 | |
JP7182105B2 (ja) | Iii族窒化物半導体デバイスの製造方法 | |
TWI771565B (zh) | 用於藉由層轉移製造在絕緣體上半導體型結構之方法 |