JP2023065913A - ゲート制御回路、半導体装置、電子機器、車両 - Google Patents

ゲート制御回路、半導体装置、電子機器、車両 Download PDF

Info

Publication number
JP2023065913A
JP2023065913A JP2021176335A JP2021176335A JP2023065913A JP 2023065913 A JP2023065913 A JP 2023065913A JP 2021176335 A JP2021176335 A JP 2021176335A JP 2021176335 A JP2021176335 A JP 2021176335A JP 2023065913 A JP2023065913 A JP 2023065913A
Authority
JP
Japan
Prior art keywords
voltage
current
gate
control circuit
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021176335A
Other languages
English (en)
Inventor
徹 宅間
Toru TAKUMA
エイドリアン ジョイタ
Adrian Joyita
俊太郎 高橋
Shuntaro Takahashi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2021176335A priority Critical patent/JP2023065913A/ja
Priority to US18/049,731 priority patent/US20230133872A1/en
Publication of JP2023065913A publication Critical patent/JP2023065913A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/06—Modifications for ensuring a fully conducting state
    • H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Electronic Switches (AREA)

Abstract

【課題】異なる電圧ドメイン間でのゲート制御を適切に行う。【解決手段】ゲート制御回路２５は、電源電圧ＶＢの印加端と出力電圧ＶＯＵＴの印加端との間に接続される出力トランジスタ９のゲート制御信号ＶＧを生成する。ゲート制御回路２５は、電源電圧ＶＢの印加端と出力電圧ＶＯＵＴの印加端との間に接続される第１電流源ＣＳ２１と、定常時には電源電圧ＶＢよりも高い電圧値まで引き上げられる昇圧電圧ＶＣＰの印加端と基準電圧ＧＮＤの印加端との間に接続される第２電流源ＣＳ２２と、第１電流源ＣＳ２１及び第２電流源ＣＳ２２の少なくとも一方を用いて出力トランジスタ９のゲート容量を充電するためのゲート充電電流Ｉｃｈｇを生成する出力段ＯＵＴＳと、出力電圧ＶＯＵＴに応じて第１電流源ＣＳ２１及び第２電流源ＣＳ２２の少なくとも一方を用いるコントローラＣＴＲＬと、を備える。【選択図】図４

Description

本明細書中に開示されている発明は、ゲート制御回路、及びこれを用いた半導体装置、電子機器並びに車両に関する。
本願出願人は、車載ＩＰＤ［intelligent power device］などの半導体装置に関して、これまでに数多くの新技術を提案している（例えば特許文献１を参照）。
また、半導体装置に組み込まれるゲート制御回路の関連技術としては、例えば、特許文献２を挙げることができる。
国際公開第２０１７／１８７７８５号 米国特許第９７８７１８０号明細書
しかしながら、従来のゲート制御回路では、異なる電圧ドメイン間でのゲート制御について改善の余地があった。
特に、近年では、車載用ＩＣに対して、ＩＳＯ２６２６２（自動車の電気／電子に関する機能安全についての国際規格）を順守することが求められており、車載ＩＰＤについても、より高い信頼性設計が重要となっている。
本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、異なる電圧ドメイン間でのゲート制御を適切に行うことのできるゲート制御回路、及び、これを用いた半導体装置、電子機器並びに車両を提供することを目的とする。
例えば、本明細書中に開示されているゲート制御回路は、電源電圧の印加端と出力電圧の印加端との間に接続されるように構成された出力トランジスタのゲート制御信号を生成するように構成されたものであって、前記電源電圧の印加端と前記出力電圧の印加端との間に接続されるように構成された第１電流源と、定常時には前記電源電圧よりも高い電圧値まで引き上げられる昇圧電圧の印加端と基準電圧の印加端との間に接続されるように構成された第２電流源と、前記第１電流源及び前記第２電流源の少なくとも一方を用いて前記出力トランジスタのゲート容量を充電するためのゲート充電電流を生成するように構成された出力段と、前記出力電圧に応じて前記第１電流源及び前記第２電流源の少なくとも一方を用いるように構成されたコントローラと、を備える。
なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。
本明細書中に開示されている発明によれば、異なる電圧ドメイン間でのゲート制御を適切に行うことのできるゲート制御回路、及び、これを用いた半導体装置、電子機器並びに車両を提供することが可能となる。
図１は、半導体装置を備えた電子機器の一構成例を示す図である。 図２は、半導体装置の電気的構造を示すブロック回路図である。 図３は、ゲート制御回路の比較例を示す図である。 図４は、ゲート制御回路の第１実施形態を示す図である。 図５は、ゲート制御回路の第２実施形態を示す図である。 図６は、ゲート制御回路の第３実施形態を示す図である。 図７は、ゲート制御回路の各部信号波形を示す図である。 図８は、ゲート制御回路の第４実施形態を示す図である。 図９は、ゲート制御回路の第５実施形態を示す図である。 図１０は、車両の一構成例を示す外観図である。
＜電子機器＞
図１は、半導体装置を備えた電子機器の一構成例を示す図である。本構成例の電子機器Ａは、半導体装置１と、直流電源２と、負荷３と、を備える。
半導体装置１は、直流電源２と負荷３との間を導通／遮断するハイサイドスイッチＩＣ（ＩＰＤの一種）であり、パワーＭＩＳＦＥＴ［metal insulator semiconductor field effect transistor］９と、コントロールＩＣ［integrated circuit］１０と、を集積化して成る。
また、半導体装置１は、装置外部との電気的な接続を確立するための手段として、複数の外部電極を備える。本図に即して述べると、半導体装置１は、ドレイン電極１１（＝電源電極ＶＢＢに相当）と、ソース電極１２（＝出力電極ＯＵＴに相当）と、基準電圧電極１４（＝接地電極ＧＮＤに相当）と、を備える。
パワーＭＩＳＦＥＴ９は、絶縁ゲート型パワートランジスタ（＝出力トランジスタ）の一例であり、ドレイン電極１１とソース電極１２との間を導通／遮断するハイサイドスイッチ素子として機能する。
コントロールＩＣ１０は、種々の機能を実現する複数種の機能回路を含む。例えば、複数種の機能回路は、外部からの電気信号に基づいてパワーＭＩＳＦＥＴ９を駆動制御するゲート制御信号ＶＧを生成する回路を含む。
ドレイン電極１１は、パワーＭＩＳＦＥＴ９のドレインとコントロールＩＣ１０の各種回路に電源電圧ＶＢを伝える。ソース電極１２は、パワーＭＩＳＦＥＴ９のソースに接続されており、出力電圧ＶＯＵＴ及び出力電流ＩＯＵＴを負荷３に伝達する。なお、ソース電極１２と負荷３との間に敷設される信号線（例えばワイヤーハーネス）には、一般にインダクタンス成分Ｌ（及び抵抗成分）が付随する。入力電極１３は、コントロールＩＣ１０を駆動するための入力電圧（＝入力信号ＩＮ）を伝達する。基準電圧電極１４は、コントロールＩＣ１０に基準電圧（たとえば接地電圧ＧＮＤ）を伝達する。なお、基準電圧電極１４と接地端との間には、一般に抵抗成分Ｒが付随する。
＜半導体装置＞
図２は、図１に示す半導体装置１の電気的構造を示すブロック回路図である。以下では半導体装置１が車両に搭載される場合を例にとって説明する。なお、半導体装置１は、車両への搭載に際して、バルブランプ若しくはＬＥＤ［light emitting diode］ランプなどの光源、又は、その他の種類の電子制御デバイスへの通電制御を行うためのハイサイドスイッチとして適用され得る。
半導体装置１は、ドレイン電極１１、ソース電極１２、入力電極１３、基準電圧電極１４、イネーブル電極１５、センス電極１６、ゲート制御配線１７、パワーＭＩＳＦＥＴ９及びコントロールＩＣ１０を含む。
ドレイン電極１１（＝電源電極ＶＢＢ）は、直流電源２に接続される。ドレイン電極１１は、パワーＭＩＳＦＥＴ９及びコントロールＩＣ１０に電源電圧ＶＢを提供する。電源電圧ＶＢは、１０Ｖ以上２０Ｖ以下であってもよい。一方、ソース電極１２（＝出力電極ＯＵＴ）は、負荷３に接続される。
入力電極１３（＝入力電極ＩＮ）は、ＭＣＵ［micro controller unit］、ＤＣ／ＤＣコンバータ、ＬＤＯ［Low Drop Out］レギュレータなどに接続されてもよい。入力電極１３は、コントロールＩＣ１０に入力電圧を提供する。入力電圧は、１Ｖ以上１０Ｖ以下であってもよい。基準電圧電極１４は、基準電圧配線（接地端）に接続される。基準電圧電極１４は、パワーＭＩＳＦＥＴ９及びコントロールＩＣ１０に基準電圧を提供する。
イネーブル電極１５は、ＭＣＵに接続されてもよい。イネーブル電極１５には、コントロールＩＣ１０の一部または全部の機能を有効または無効にするための電気信号が入力される。センス電極１６は、コントロールＩＣ１０の異常を検出するための電気信号を装置外部に伝達する。なお、センス電極１６は、抵抗器によりプルアップまたはプルダウンされてもよい。
パワーＭＩＳＦＥＴ９のゲートは、ゲート制御配線１７を介してコントロールＩＣ１０（後述のゲート制御回路２５）に接続されている。パワーＭＩＳＦＥＴ９のドレインは、ドレイン電極１１に接続されている。パワーＭＩＳＦＥＴ９のソースは、コントロールＩＣ１０（後述する電流検出回路２７）およびソース電極１２に接続されている。
コントロールＩＣ１０は、センサＭＩＳＦＥＴ２１、入力回路２２、電流・電圧制御回路２３、保護回路２４、ゲート制御回路２５、アクティブクランプ回路２６、電流検出回路２７、電源逆接続保護回路２８および異常検出回路２９を含む。
センサＭＩＳＦＥＴ２１のゲートは、ゲート制御回路２５に接続されている。センサＭＩＳＦＥＴ２１のドレインは、ドレイン電極１１に接続されている。センサＭＩＳＦＥＴ２１のソースは、電流検出回路２７に接続されている。
入力回路２２は、入力電極１３および電流・電圧制御回路２３に接続されている。入力回路２２は、シュミットトリガ回路を含んでいてもよい。入力回路２２は、入力電極１３に印加された電気信号の波形を整形する。入力回路２２により生成された信号は、電流・電圧制御回路２３に入力される。
電流・電圧制御回路２３は、保護回路２４、ゲート制御回路２５、電源逆接続保護回路２８および異常検出回路２９に接続されている。電流・電圧制御回路２３は、ロジック回路を含んでいてもよい。
電流・電圧制御回路２３は、入力回路２２からの電気信号および保護回路２４からの電気信号に応じて種々の電圧を生成する。電流・電圧制御回路２３は、この形態では、駆動電圧生成回路３０、第１定電圧生成回路３１、第２定電圧生成回路３２および基準電圧・基準電流生成回路３３を含む。
駆動電圧生成回路３０は、ゲート制御回路２５を駆動するための駆動電圧を生成する。駆動電圧は、電源電圧ＶＢから所定値を差し引いた値に設定されてもよい。駆動電圧生成回路３０は、電源電圧ＶＢから５Ｖを差し引いた５Ｖ以上１５Ｖ以下の駆動電圧を生成してもよい。駆動電圧は、ゲート制御回路２５に入力される。
第１定電圧生成回路３１は、保護回路２４を駆動するための第１定電圧を生成する。第１定電圧生成回路３１は、ツェナーダイオードまたはレギュレータ回路（ここではツェナーダイオード）を含んでいてもよい。第１定電圧は、１Ｖ以上５Ｖ以下であってもよい。第１定電圧は、保護回路２４（より具体的には、後述する負荷オープン検出回路３５等）に入力される。
第２定電圧生成回路３２は、保護回路２４を駆動するための第２定電圧を生成する。第２定電圧生成回路３２は、ツェナーダイオードまたはレギュレータ回路（ここではレギュレータ回路）を含んでいてもよい。第２定電圧は、１Ｖ以上５Ｖ以下であってもよい。第２定電圧は、保護回路２４（より具体的には、後述する過熱保護回路３６及び低電圧誤動作抑制回路３７）に入力される。
基準電圧・基準電流生成回路３３は、各種回路の基準電圧および基準電流を生成する。基準電圧は、１Ｖ以上５Ｖ以下であってもよい。基準電流は、１ｍＡ以上１Ａ以下であってもよい。基準電圧および基準電流は、各種回路に入力される。各種回路がコンパレータを含む場合、基準電圧および基準電流は、当該コンパレータに入力されてもよい。
保護回路２４は、電流・電圧制御回路２３、ゲート制御回路２５、異常検出回路２９、パワーＭＩＳＦＥＴ９のソース及びセンサＭＩＳＦＥＴ２１のソースに接続されている。保護回路２４は、過電流保護回路３４、負荷オープン検出回路３５、過熱保護回路３６および低電圧誤動作抑制回路３７を含む。
過電流保護回路３４は、過電流からパワーＭＩＳＦＥＴ９を保護する。過電流保護回路３４は、ゲート制御回路２５およびセンサＭＩＳＦＥＴ２１のソースに接続されている。過電流保護回路３４は、電流モニタ回路を含んでいてもよい。過電流保護回路３４によって生成された信号は、ゲート制御回路２５（より具体的には、後述する駆動信号出力回路４０）に入力される。
負荷オープン検出回路３５は、パワーＭＩＳＦＥＴ９のショート状態及びオープン状態を検出する。負荷オープン検出回路３５は、電流・電圧制御回路２３及びパワーＭＩＳＦＥＴ９のソースに接続されている。負荷オープン検出回路３５により生成された信号は、電流・電圧制御回路２３に入力される。
過熱保護回路３６は、パワーＭＩＳＦＥＴ９の温度を監視し、過度な温度上昇からパワーＭＩＳＦＥＴ９を保護する。過熱保護回路３６は、電流・電圧制御回路２３に接続されている。過熱保護回路３６は、感温ダイオードまたはサーミスタ等の感温デバイスを含んでいてもよい。過熱保護回路３６によって生成された信号は、電流・電圧制御回路２３に入力される。
低電圧誤動作抑制回路３７は、電源電圧ＶＢが所定値未満である場合にパワーＭＩＳＦＥＴ９が誤動作するのを抑制する。低電圧誤動作抑制回路３７は、電流・電圧制御回路２３に接続されている。低電圧誤動作抑制回路３７によって生成された信号は、電流・電圧制御回路２３に入力される。
ゲート制御回路２５は、パワーＭＩＳＦＥＴ９のオン状態並びにオフ状態、及び、センサＭＩＳＦＥＴ２１のオン状態並びにオフ状態を制御する。ゲート制御回路２５は、電流・電圧制御回路２３、保護回路２４、パワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに接続されている。
ゲート制御回路２５は、電流・電圧制御回路２３からの電気信号および保護回路２４からの電気信号に応じて、ゲート制御配線１７にゲート制御信号ＶＧを出力する。ゲート制御信号ＶＧは、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートにそれぞれ入力される。ゲート制御回路２５は、具体的に述べると、入力電極１３に印加された電気信号（入力信号ＩＮ）に応じてゲート制御信号ＶＧを制御することによりパワーＭＩＳＦＥＴ９をオン／オフする。
ゲート制御回路２５は、より具体的には、発振回路３８、チャージポンプ回路３９および駆動信号出力回路４０を含む。発振回路３８は、電流・電圧制御回路２３からの電気信号に応じて発振し、所定の電気信号を生成する。発振回路３８によって生成された電気信号は、チャージポンプ回路３９に入力される。チャージポンプ回路３９は、発振回路３８からの電気信号に基づいて昇圧電圧ＶＣＰを生成する。チャージポンプ回路３９によって生成される昇圧電圧ＶＣＰは、駆動信号出力回路４０に入力される。
駆動信号出力回路４０は、チャージポンプ回路３９から出力される昇圧電圧ＶＣＰを受けて動作し、保護回路２４（より具体的には、過電流保護回路３４）からの電気信号に応じてゲート制御信号ＶＧを生成する。ゲート制御信号ＶＧは、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに入力される。センサＭＩＳＦＥＴ２１およびパワーＭＩＳＦＥＴ９は、ゲート制御回路２５によって同時に制御される。
アクティブクランプ回路２６は、逆起電力からパワーＭＩＳＦＥＴ９を保護する。アクティブクランプ回路２６は、ドレイン電極１１、パワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに接続されている。アクティブクランプ回路２６は、複数のダイオードを含んでいてもよい。
アクティブクランプ回路２６は、互いに順バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに順バイアス接続された複数のダイオード、および、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。
複数のダイオードは、ｐｎ接合ダイオード、または、ツェナーダイオード、もしくは、ｐｎ接合ダイオードおよびツェナーダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いにバイアス接続された複数のツェナーダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに逆バイアス接続されたツェナーダイオードおよびｐｎ接合ダイオードを含んでいてもよい。
電流検出回路２７は、パワーＭＩＳＦＥＴ９およびセンサＭＩＳＦＥＴ２１を流れる電流を検出する。電流検出回路２７は、保護回路２４、異常検出回路２９、パワーＭＩＳＦＥＴ９のソースおよびセンサＭＩＳＦＥＴ２１のソースに接続されている。電流検出回路２７は、パワーＭＩＳＦＥＴ９によって生成された電気信号（＝出力電流ＩＯＵＴ）およびセンサＭＩＳＦＥＴ２１によって生成された電気信号（＝出力電流ＩＯＵＴと同じ挙動を示すセンス電流）に応じて、電流検出信号を生成する。電流検出信号は、異常検出回路２９に入力される。
電源逆接続保護回路２８は、直流電源２が逆接続された際に、逆電圧から電流・電圧制御回路２３及びパワーＭＩＳＦＥＴ９等を保護する。電源逆接続保護回路２８は、基準電圧電極１４および電流・電圧制御回路２３に接続されている。
異常検出回路２９は、保護回路２４の電圧を監視する。異常検出回路２９は、電流・電圧制御回路２３、保護回路２４および電流検出回路２７に接続されている。過電流保護回路３４、負荷オープン検出回路３５、過熱保護回路３６および低電圧誤動作抑制回路３７のいずれかに異常（電圧の変動等）が生じた場合、異常検出回路２９は、保護回路２４の電圧に応じた異常検出信号を生成し、外部に出力する。
異常検出回路２９は、より具体的には、第１マルチプレクサ回路４１および第２マルチプレクサ回路４２を含む。第１マルチプレクサ回路４１は、２つの入力部、１つの出力部および１つの選択制御入力部を含む。第１マルチプレクサ回路４１の入力部には、保護回路２４および電流検出回路２７がそれぞれ接続されている。第１マルチプレクサ回路４１の出力部には、第２マルチプレクサ回路４２が接続されている。第１マルチプレクサ回路４１の選択制御入力部には、電流・電圧制御回路２３が接続されている。
第１マルチプレクサ回路４１は、電流・電圧制御回路２３からの電気信号、保護回路２４からの電圧検出信号および電流検出回路２７からの電流検出信号に応じて、異常検出信号を生成する。第１マルチプレクサ回路４１によって生成された異常検出信号は、第２マルチプレクサ回路４２に入力される。
第２マルチプレクサ回路４２は、２つの入力部および１つの出力部を含む。第２マルチプレクサ回路４２の入力部には、第２マルチプレクサ回路４２の出力部およびイネーブル電極１５がそれぞれ接続されている。第２マルチプレクサ回路４２の出力部には、センス電極１６が接続されている。
イネーブル電極１５にＭＣＵが接続され、センス電極１６にプルアップ用またはプルダウン用の抵抗器が接続されている場合、ＭＣＵからイネーブル電極１５にオン信号が入力され、センス電極１６から異常検出信号が取り出される。異常検出信号は、センス電極１６に接続された抵抗器によって電気信号に変換される。半導体装置１の状態異常は、この電気信号に基づいて検出される。
＜異なる電圧ドメイン間でのゲート制御に関する考察＞
Ｎチャネル型ＭＩＳＦＥＴは、同じ素子面積のＰチャネル型ＭＩＳＦＥＴと比べてオン抵抗が２～３倍ほど優れている（オン抵抗が低い）。これを鑑み、電源スイッチ素子（例えばハイサイドスイッチ素子）としては、Ｎチャネル型ＭＩＳＦＥＴが優先的に用いられる。ただし、Ｎチャネル型ＭＩＳＦＥＴを完全にオン状態とするためには、Ｎチャネル型ＭＩＳＦＥＴに正極性のゲート・ソース間電圧を印加する必要がある。そこで、電源電圧（例えばバッテリ電圧）よりも高い昇圧電圧を生成する回路、例えば、比較的安価なチャージポンプ回路が半導体装置に内蔵されることが多い。特に、大電流及び高電圧を取り扱うＩＰＤでは、チャージポンプ回路と他のフローティング電源回路が統合されており、縦型構造のＮチャネル型ＭＩＳＦＥＴが適切に制御される。
ところで、殆ど全ての半導体装置では、低耐圧デバイス（例えば耐圧５Ｖ）と高耐圧デバイス（例えば４０Ｖ耐圧）が組み合わせてモノリシック実装される。高耐圧デバイスを使用すれば、半導体装置の電圧ロバスト性を向上し得る。ただし、システム全体のコスト削減を鑑みると、高耐圧デバイスの使用は必要最小限に止めて、できる限り低耐圧デバイスを使用することが望ましい。
このように、低耐圧デバイスと高耐圧デバイスが混在する半導体装置において、異なる電圧ドメイン間（低電位系と高電位系との間）で内部信号を伝達する場合には、一般に、レベルシフタが必要となる。以下、図面を参照しながら具体的に説明する。
＜ゲート制御回路（比較例）＞
図３は、ゲート制御回路２５の比較例（＝後出の各種実施形態と対比される一般的な構成）を示す図である。本比較例のゲート制御回路２５は、レベルシフタＬＶＳと、トランジスタＭ１１～Ｍ１３（例えばＰチャネル型ＭＩＳＦＥＴ）と、トランジスタＭ１４及びＭ１５（例えばＮチャネル型ＭＩＳＦＥＴ）と、電流源ＣＳ１１と、スイッチＳＷ１１及びＳＷ１２と、を含む。
レベルシフタＬＶＳは、電流・電圧制御回路２３から入力制御信号Ｓ１の入力を受け付けてスイッチ制御信号Ｓ２を生成し、スイッチＳＷ１１及びＳＷ１２に出力する。
入力制御信号Ｓ１は、電源電圧ＶＢと接地電圧ＧＮＤとの間でパルス駆動される低電位系（ＶＢ／ＧＮＤドメイン）の論理信号である。例えば、入力制御信号Ｓ１は、入力信号ＩＮがハイレベル（＝パワーＭＩＳＦＥＴ９をオン状態とするときの論理レベル）であるときにハイレベル（＝ＶＢ）となり、入力信号ＩＮがローレベル（＝パワーＭＩＳＦＥＴ９をオフ状態とするときの論理レベル）であるときにローレベル（＝ＧＮＤ）となる。つまり、入力制御信号Ｓ１は、パワーＭＩＳＦＥＴ９のオン／オフ制御信号に相当する。
一方、スイッチ制御信号Ｓ２は、昇圧電圧ＶＣＰと出力電圧ＶＯＵＴとの間でパルス駆動される高電位系（ＶＣＰ／ＶＯＵＴドメイン）の論理信号である。例えば、スイッチ制御信号Ｓ２は、入力制御信号Ｓ１がハイレベル（＝パワーＭＩＳＦＥＴ９をオン状態とするときの論理レベル）であるときにハイレベル（＝ＶＣＰ）となり、入力制御信号Ｓ１がローレベル（＝パワーＭＩＳＦＥＴ９をオフ状態とするときの論理レベル）であるときにローレベル（＝ＶＯＵＴ）となる。なお、スイッチ制御信号Ｓ２は、スイッチＳＷ１１及びＳ１２それぞれのオン／オフ制御信号として用いられる。
トランジスタＭ１１～Ｍ１３それぞれのソースは、いずれも昇圧電圧ＶＣＰの印加端に接続されている。トランジスタＭ１１～Ｍ１３それぞれのゲートは、いずれもトランジスタＭ１１のドレインに接続されている。このように接続されたトランジスタＭ１１～Ｍ１３は、トランジスタＭ１１のドレインに入力される基準電流Ｉｇａｔｅをミラーし、トランジスタＭ１２及びＭ１３それぞれのドレインからミラー電流Ｉｍ及びゲート充電電流Ｉｃｈｇとして出力するカレントミラーＣＭ１１として機能する。
トランジスタＭ１４及びＭ１５それぞれのソースは、いずれも出力電圧ＶＯＵＴの印加端に接続されている。トランジスタＭ１４及びＭ１５それぞれのゲートは、いずれもトランジスタＭ１４のドレインに接続されている。トランジスタＭ１４のドレインは、トランジスタＭ１２のドレインに接続されている。このように接続されたトランジスタＭ１４及びＭ１５は、トランジスタＭ１４のドレインに入力されるミラー電流Ｉｍをミラーし、トランジスタＭ１５のドレインからゲート放電電流Ｉｄｃｈｇとして出力するカレントミラーＣＭ１２として機能する。
スイッチＳＷ１１の第１端は、トランジスタＭ１１のドレインに接続されている。スイッチＳＷ１１の第２端は、電流源ＣＳ１１の第１端に接続されている。電流源ＣＳ１１の第２端は、出力電圧ＶＯＵＴの印加端に接続されている。トランジスタＭ１３のドレインとスイッチＳＷ１２の第１端は、いずれもパワーＭＩＳＦＥＴ９のゲートに接続されている。スイッチＳＷ１２の第２端は、トランジスタＭ１５のドレインに接続されている。
電流源ＣＳ１１は、基準電流Ｉｇａｔｅを生成する。なお、電流源ＣＳ１１は、一般に低電位系（ＶＢ－ＧＮＤ系）から基準電流Ｉｇａｔｅの元となる電流の入力を受け付けるカレントミラーとして実装される。
スイッチ制御信号Ｓ２がハイレベル（＝パワーＭＩＳＦＥＴ９をオン状態とするときの論理レベル）であるときには、スイッチＳＷ１１がオン状態となり、スイッチＳＷ１２がオフ状態となる。その結果、パワーＭＩＳＦＥＴ９のゲート容量（不図示）がゲート充電電流Ｉｃｈｇにより充電されるので、ゲート制御信号ＶＧがハイレベル（＝ＶＣＰ）に立ち上がり、パワーＭＩＳＦＥＴ９がオン状態となる。
一方、スイッチ制御信号Ｓ２がローレベル（＝パワーＭＩＳＦＥＴ９をオフ状態とするときの論理レベル）であるときには、スイッチＳＷ１１及びＳＷ１２がいずれもオン状態となる。その結果、パワーＭＩＳＦＥＴ９のゲート容量（不図示）がゲート放電電流Ｉｄｃｈｇ（ただしＩｄｃｈｇ＞Ｉｃｈｇ）により放電されるので、ゲート制御信号ＶＧがローレベル（＝ＶＯＵＴ）に立ち下がり、パワーＭＩＳＦＥＴ９がオフ状態となる。
ところで、例えば、半導体装置１がバッテリに接続された車載ＩＰＤである場合には、出力電圧ＶＯＵＴが正電圧（例えば＋数十Ｖ）から負電圧（例えば－数十Ｖ）まで広い動作範囲を持ち得る。この場合、半導体装置１の内部信号（電流信号又は電圧信号）を低電位系（ＶＢ／ＧＮＤドメイン）から高電位系（ＶＣＰ－ＶＯＵＴ）へレベルシフトする際に一つの問題が発生する。
先述の通り、半導体装置１には、低耐圧デバイスと高耐圧デバイスの両方が組み込まれている。昇圧電圧ＶＣＰは、電源電圧ＶＢよりも高電圧であり、殆どの場合には出力電圧ＶＯＵＴよりも所定値（例えば５Ｖ）だけ高い電圧にクランプされる。なお、パワーＭＩＳＦＥＴ９がオン状態であるときには、パワーＭＩＳＦＥＴ９のゲート容量（不図示）をチャージポンプ回路３９からのゲート充電電流Ｉｃｈｇにより充電する必要がある。
一方、パワーＭＩＳＦＥＴ９がオン状態であるときには、出力電圧ＶＯＵＴが電源電圧ＶＢとほぼ等しい電圧（＝電源電圧ＶＢの数ｍＶ以内）まで引き上げられていなければならない。ただし、ＶＯＵＴ≒ＶＢであるときには、レベルシフタＬＶＳが適切に機能するためのヘッドルーム電圧が乏しくなる。具体的に述べると、スイッチＳＷ１１又はＳＷ１２をオン／オフするためのヘッドルーム電圧、或いは、電流源ＣＳ１１で基準電流Ｉｇａｔｅを生成するためのヘッドルーム電圧に余裕がなくなる。
なお、電流源ＣＳ１１としてゲート・ソース間を短絡したデプレションＮチャネル型ＭＩＳＦＥＴを用いれば、ヘッドルーム電圧の余裕を確保しやすくなる。ただし、デプレションＮチャネル型ＭＩＳＦＥＴは、特性ばらつき（温度特性及び製造ばらつきなど）が非常に大きい（例えば全ての特性ばらつきを合わせると±５０％以上）。そのため、パワーＭＩＳＦＥＴ９のオン遷移時におけるスルーレートを高精度に制御することが難しくなり、延いては、ＥＭＣ［electromagnetic compatibility］の向上と消費電力の低減を両立することが困難となる。
また、アクティブクランプ回路２６の働きにより、出力電圧ＶＯＵＴが負電圧（＜ＧＮＤ）となっているときには、基準電流Ｉｇａｔｅを流すことができない。そのため、パワーＭＩＳＦＥＴ９のオン／オフ制御を高速に繰り返すアプリケーションでは、適切なゲート制御を行うことが難しい。
以下では、上記の考察を鑑み、異なる電圧ドメイン間でのゲート制御を適切に行うことのできるゲート制御回路２５の第１実施形態を提案する。
＜ゲート制御回路（第１実施形態）＞
図４は、ゲート制御回路２５の第１実施形態を示す図である。第１実施形態のゲート制御回路２５は、電源電圧ＶＢの印加端と出力電圧ＶＯＵＴの印加端との間に接続されるパワーＭＩＳＦＥＴ９のゲート制御信号ＶＧを生成する回路ブロックであり、コントローラＣＴＲＬと、出力段ＯＵＴＳと、電流源ＣＳ２１及びＣＳ２２と、スイッチＳＷ２１及びＳＷ２２と、逆流防止素子ＭＸ（例えば高耐圧Ｎチャネル型ＭＩＳＦＥＴ）と、を含む。
コントローラＣＴＲＬは、電流・電圧制御回路２３から入力制御信号Ｓ２０の入力を受け付けてスイッチ制御信号Ｓ２１及びＳ２２をそれぞれ生成し、スイッチＳＷ２１及びＳＷ２２にそれぞれ出力する。
入力制御信号Ｓ２０は、電源電圧ＶＢと接地電圧ＧＮＤとの間でパルス駆動される低電位系（ＶＢ／ＧＮＤドメイン）の論理信号である。例えば入力制御信号Ｓ２０は、入力信号ＩＮがハイレベル（＝パワーＭＩＳＦＥＴ９をオン状態とするときの論理レベル）であるときにハイレベル（＝ＶＢ）となり、入力信号ＩＮがローレベル（＝パワーＭＩＳＦＥＴ９をオフ状態とするときの論理レベル）であるときにローレベル（＝ＧＮＤ）となる。つまり、入力制御信号Ｓ１は、パワーＭＩＳＦＥＴ９のオン／オフ制御信号に相当する。
スイッチ制御信号Ｓ２１は、電源電圧ＶＢと第１中間電圧ＶＢＭ５（＝ＶＢ－５Ｖ）との間でパルス駆動される低電位系（ＶＢ／ＶＢＭ５ドメイン）の論理信号である。スイッチ制御信号Ｓ２１は、例えば、入力制御信号Ｓ２０がハイレベル（＝パワーＭＩＳＦＥＴ９をオン状態とするときの論理レベル）であり、かつ、出力電圧ＶＯＵＴが閾値電圧Ｖｔｈ（例えば第１中間電圧ＶＢＭ５）よりも低いときにローレベル（＝ＶＢＭ５）となる。また、スイッチ制御信号Ｓ２１は、例えば、入力制御信号Ｓ２０がハイレベルであり、かつ、出力電圧ＶＯＵＴが閾値電圧Ｖｔｈよりも高いときにハイレベル（＝ＶＢ）となる。なお、スイッチ制御信号Ｓ２１は、スイッチＳＷ２１のオン／オフ制御信号に相当する。
スイッチ制御信号Ｓ２２は、第２中間電圧ＶＲＥＦ（＝５Ｖ）と接地電圧ＧＮＤとの間でパルス駆動される低電位系（ＶＲＥＦ／ＧＮＤドメイン）の論理信号である。スイッチ制御信号Ｓ２２は、例えば、入力制御信号Ｓ２０がハイレベルであり、かつ、出力電圧ＶＯＵＴが閾値電圧Ｖｔｈよりも低いときにローレベル（＝ＧＮＤ）となる。また、スイッチ制御信号Ｓ２２は、例えば、入力制御信号Ｓ２０がハイレベルであり、かつ、出力電圧ＶＯＵＴが閾値電圧Ｖｔｈよりも高いときにハイレベル（＝ＶＲＥＦ）となる。なお、スイッチ制御信号Ｓ２２は、スイッチＳＷ２２のオン／オフ制御信号に相当する。
また、電源電圧ＶＢ、第１中間電圧ＶＢＭ５、第２中間電圧ＶＲＥＦ、及び、接地電圧ＧＮＤの間には、ＧＮＤ＜ＶＲＥＦ≦ＶＢＭ５＜ＶＢという大小関係が成立している。
このように、コントローラＣＴＲＬは、パワーＭＩＳＦＥＴ９のゲート容量を充電するときに、出力電圧ＶＯＵＴに応じてスイッチＳＷ２１及びＳＷ２２を排他的（相補的）にオン／オフすることにより、出力段ＯＵＴＳで電流源ＣＳ２１及びＣＳ２２のいずれを用いるかを切り替える（詳細については後述）。
電流源ＣＳ２１は、電源電圧ＶＢの印加端と出力電圧ＶＯＵＴの印加端との間に接続されており、電源電圧ＶＢの印加端から出力段ＯＵＴＳに向けて流れるソース側の基準電流Ｉｇａｔｅを生成する。
電流源ＣＳ２２は、昇圧電圧ＶＣＰの印加端と接地電圧ＧＮＤの印加端との間に接続されており、出力段ＯＵＴＳから接地電圧ＧＮＤの印加端に向けて流れるシンク側の基準電流Ｉｇａｔｅを生成する。なお、昇圧電圧ＶＣＰは、半導体装置１の定常時において、電源電圧ＶＢよりも高い電圧値まで引き上げられる。
スイッチＳＷ２１は、電流源ＣＳ２１と出力段ＯＵＴＳ（本図では後述するトランジスタＭ２５のドレイン）との間に接続されており、スイッチ制御信号Ｓ２１に応じてオン／オフされる。スイッチＳＷ２１は、例えば、スイッチ制御信号Ｓ２１がローレベル（＝ＶＢ）であるときにオン状態となり、スイッチ制御信号Ｓ２１がハイレベル（＝ＶＢＭ５）であるときにオフ状態となる。
スイッチＳＷ２２は、電流源ＣＳ２２と出力段ＯＵＴＳ（本図では後述のトランジスタＭ２１のドレイン）との間に接続されており、スイッチ制御信号Ｓ２２に応じてオン／オフされる。スイッチＳＷ２２は、例えば、スイッチ制御信号Ｓ２２がハイレベル（＝ＶＲＥＦ）であるときにオン状態となり、スイッチ制御信号Ｓ２２がローレベル（＝ＧＮＤ）であるときにオフ状態となる。
逆流防止素子ＭＸは、スイッチＳＷ２２と出力段ＯＵＴＳ（本図では後述するトランジスタＭ２１のドレイン）との間に接続されており、出力電圧ＶＯＵＴが接地電圧ＧＮＤよりも低くなったときに出力電圧ＶＯＵＴの印加端からの電流逆流経路を遮断する。
逆流防止素子ＭＸのソースは、出力段ＯＵＴＳ（本図では後述するトランジスタＭ２１のドレイン）に接続されている。逆流防止素子ＭＸのドレインは、スイッチＳＷ２２に接続されている。なお、逆流防止素子ＭＸは、そのゲート・ソース間が短絡されている。
次に、逆流防止素子ＭＸに付随する寄生素子について述べる。逆流防止素子ＭＸがＰ型半導体基板に形成されている場合、逆流防止素子ＭＸには、逆流防止素子ＭＸのバックゲートをアノードとし、逆流防止素子ＭＸのソース及びドレインそれぞれをカソードとするボディダイオードが付随する。なお、パワーＭＩＳＦＥＴ９が縦型構造である場合、Ｐ型半導体基板は、出力電圧ＶＯＵＴの印加端（＝ソース電極１２）と電気的に導通される。
従って、逆流防止素子ＭＸに付随するボディダイオードは、出力電圧ＶＯＵＴが接地電圧ＧＮＤよりも低くなるとき（例えばアクティブクランプ動作時）に逆バイアスとなる。従って、出力電圧ＶＯＵＴが接地電圧ＧＮＤよりも低くなったときに出力電圧ＶＯＵＴの印加端からの電流逆流経路を遮断することができる。
出力段ＯＵＴＳは、電流源ＣＳ２１及びＣＳ２２の一方を用いてパワーＭＩＳＦＥＴ９のゲート容量を充電するためのゲート充電電流Ｉｃｈｇを生成する回路ブロックであり、トランジスタＭ２１～Ｍ２４（例えばＰチャネル型ＭＩＳＦＥＴ）と、トランジスタＭ２５及びＭ２６（例えばＮチャネル型ＭＩＳＦＥＴ）と、電流源ＣＳ２３と、を含む。
トランジスタＭ２５及びＭ２６それぞれのソースは、いずれも出力電圧ＶＯＵＴの印加端に接続されている。トランジスタＭ２５及びＭ２６それぞれのゲートは、いずれもトランジスタＭ２５のドレインに接続されている。トランジスタＭ２５のドレインは、スイッチＳＷ２１を介して電流源ＣＳ２１に接続されている。このように接続されたトランジスタＭ２５及びＭ２６は、トランジスタＭ２５のドレインに入力される基準電流ＩｇａｔｅをトランジスタＭ２６のドレインにミラーするカレントミラーＣＭ２１として機能する。
トランジスタＭ２１及びＭ２２それぞれのソースは、いずれも昇圧電圧ＶＣＰの印加端に接続されている。トランジスタＭ２１及びＭ２２それぞれのゲートは、いずれもトランジスタＭ２１のドレインに接続されている。トランジスタＭ２１のドレインは、トランジスタＭ２６のドレイン及び逆流防止素子ＭＸのソースに接続されている。トランジスタＭ２２のドレインは、パワーＭＩＳＦＥＴ９のゲートに接続されている。このように接続されたトランジスタＭ２１及びＭ２２は、トランジスタＭ２１のドレインに入力される基準電流Ｉｇａｔｅ（＝電流源ＣＳ２１及びＣＳ２２の一方から入力される基準電流に相当）をミラーし、トランジスタＭ２２のドレインからゲート充電電流Ｉｃｈｇとして出力するカレントミラーＣＭ２２として機能する。
トランジスタＭ２３及びＭ２４それぞれのソースは、いずれも昇圧電圧ＶＣＰの印加端に接続されている。トランジスタＭ２３及びＭ２４それぞれのゲートは、いずれもトランジスタＭ２４のドレインに接続されている。トランジスタＭ２４のドレインは、電流源ＣＳ２３に接続されている。トランジスタＭ２３のドレインは、トランジスタＭ２１及びＭ２２それぞれのゲートに接続されている。このように接続されたトランジスタＭ２３及びＭ２４は、トランジスタＭ２４のドレインに入力されるデプレション電流ＩｄｅｐｌをトランジスタＭ２６のドレインにミラーするカレントミラーＣＭ２３として機能する。
電流源ＣＳ２３は、トランジスタＭ２４のドレインと出力電圧ＶＯＵＴの印加端との間に接続されており、微小なデプレション電流Ｉｄｅｐｌを生成する。なお、電流源ＣＳ２３としては、例えば、ゲート・ソース間を短絡したデプレションＮチャネル型ＭＩＳＦＥＴを用いてもよい。
次に、本実施形態のゲート制御回路２５によるゲート制御信号ＶＧのハイレベル遷移動作（＝ゲート容量の充電動作）について詳細に説明する。
出力電圧ＶＯＵＴが閾値電圧Ｖｔｈ（＝ＶＢＭ５＝ＶＢ－５Ｖ）よりも低いときには、スイッチＳＷ２１がオン状態となり、スイッチＳＷ２２がオフ状態となる。その結果、出力段ＯＵＴＳには、電源電圧ＶＢの印加端から電流源ＣＳ２１及びスイッチＳＷ２１を介して出力段ＯＵＴＳに向かうソース側の基準電流Ｉｇａｔｅが入力される。出力段ＯＵＴＳは、カレントミラーＣＭ２１及びＣＭ２２を用いて上記の基準電流Ｉｇａｔｅをミラーすることにより、昇圧電圧ＶＣＰの印加端からパワーＭＩＳＦＥＴ９のゲートに向けて流れるゲート充電電流Ｉｃｈｇを出力する。従って、パワーＭＩＳＦＥＴ９のゲート容量が充電されるので、パワーＭＩＳＦＥＴ９がオン状態となる。
一方、出力電圧ＶＯＵＴが閾値電圧Ｖｔｈよりも高いときには、スイッチＳＷ２１がオフ状態となり、スイッチＳＷ２２がオン状態となる。その結果、出力段ＯＵＴＳには、出力段ＯＵＴＳから逆流防止素子ＭＸ、スイッチＳＷ２２及び電流源ＣＳ２２を介して接地電圧ＧＮＤの印加端に向かうシンク側の基準電流Ｉｇａｔｅが入力される。出力段ＯＵＴＳは、カレントミラーＣＭ２２を用いて上記の基準電流Ｉｇａｔｅをミラーすることにより、昇圧電圧ＶＣＰの印加端からパワーＭＩＳＦＥＴ９のゲートに向けて流れるゲート充電電流Ｉｃｈｇを出力する。従って、パワーＭＩＳＦＥＴ９のゲート容量が充電されるので、パワーＭＩＳＦＥＴ９がオン状態となる。
このように、本実施形態のゲート制御回路２５であれば、先出の比較例（図３）と異なり、低電位系（ＶＢ－ＧＮＤドメイン）と高電位系（ＶＣＰ－ＶＯＵＴドメイン）との間で電圧制御信号を受け渡すためのレベルシフタＬＶＳを必要としない。従って、レベルシフタＬＶＳのヘッドルーム電圧を考慮することなく、異なる電圧ドメイン間でのゲート制御を適切に行うことが可能となる。
また、本実施形態のゲート制御回路２５であれば、電流源ＣＳ２１及びＣＳ２２として精度に難のあるデプレションＮチャネル型ＭＩＳＦＥＴを用いる必要がない。従って、パワーＭＩＳＦＥＴ９のオン遷移時におけるスルーレートを高精度に制御することができるので、ＥＭＣの向上と消費電力の低減を両立することが可能となる。
また、本実施形態のゲート制御回路２５において、先出のカレントミラーＣＭ２３は、昇圧電圧ＶＣＰの印加端からトランジスタＭ２１及びＭ２２のゲートに向けて、常に微小なデプレション電流Ｉｄｅｐｌを流し込んでいる。従って、カレントミラーＣＭ２１及びＣＭ２２に基準電流Ｉｇａｔｅが入力されていないときには、トランジスタＭ２１及びＭ２２のゲート・ソース間電圧が低下し、カレントミラーＣＭ２２が完全に非動作状態となる。その結果、例えば、パワーＭＩＳＦＥＴ９がオフ状態とされているときに、意図しないゲート充電電流Ｉｃｈｇの生成を未然に防止することが可能となる。
なお、電流源ＣＳ２３で生成されるデプレション電流Ｉｄｅｐｌは、基準電流Ｉｇａｔｅに比べて十分に小さいので、ゲート充電電流Ｉｃｈｇの精度には影響を及ぼさない。
また、仮に、トランジスタＭ２１及びＭ２２のゲート・ソース間に短絡スイッチを設けた場合には、短絡スイッチの制御信号を異なる電圧ドメイン間で受け渡すためのレベルシフタが必要となるので、ヘッドルーム電圧の確保という先述の問題が再燃してしまう。一方、本実施形態のゲート制御回路２５であれば、カレントミラーＣＭ２２を完全に非動作状態とするための制御信号が不要なので、レベルシフタを設ける必要がない。
＜ゲート制御回路（第２実施形態）＞
図５は、ゲート制御回路２５の第２実施形態を示す図である。第２実施形態のゲート制御回路２５は、先出の第１実施形態（図４）を基本としつつ、逆流防止素子ＭＸのゲートがトランジスタＭ２１のドレインではなくトランジスタＭ２１のソース（＝昇圧電圧ＶＣＰの印加端）に接続されている。
このような構成を採用することにより、第１実施形態（図４）と同様の作用・効果を奏しつつ、半導体装置１の通常動作中により多くのマージンを確保して、逆流防止素子ＭＸのドレイン電圧を出力電圧ＶＯＵＴよりも高い電位に維持することが可能となる。
すなわち、スイッチＳＷ２２がオン状態であり、電流源ＣＳ２２を用いてゲート充電電流Ｉｃｈｇが生成されている場合には、逆流防止素子ＭＸのドレイン電圧がトランジスタＭ２１のゲート電圧に近くなる。
＜ゲート制御回路（第３実施形態）＞
図６は、ゲート制御回路２５の第３実施形態を示す図である。第３実施形態のゲート制御回路２５は、先出の第２実施形態（図５）を基本としつつ、スイッチＳＷ２１及びＳＷ２２として、それぞれ、トランジスタＭ３１（例えば高耐圧Ｐチャネル型ＭＩＳＦＥＴ）及びトランジスタＭ３２（例えば高耐圧Ｎチャネル型ＭＩＳＦＥＴ）が用いられている。また、電流源ＣＳ２２は、昇圧電圧ＶＣＰの印加端と基準電圧ＶＢＭ５（＝先出の第１中間電圧ＶＢＭ５を読み替え）との間に接続されている。さらに、先出のスイッチ制御信号Ｓ２１及びＳ２２に代えて、単一のスイッチ制御信号ＥＮが用いられている。以下では、既出の構成要素についての説明を省略し、本実施形態の特徴部分について詳述する。
トランジスタＭ３１のソースは、電流源ＣＳ２１に接続されている。トランジスタＭ３１のドレインは、トランジスタＭ２５のドレインに接続されている。トランジスタＭ３１のゲートは、スイッチ制御信号ＥＮの印加端に接続されている。トランジスタＭ３１は、スイッチ制御信号ＥＮがローレベル（＝ＶＢＭ５）であるときにオン状態となり、スイッチ制御信号ＥＮがハイレベル（＝ＶＢ）であるときにオフ状態となる。
トランジスタＭ３２のドレインは、逆流防止素子ＭＸのドレインに接続されている。トランジスタＭ３２のソースは、電流源ＣＳ２２に接続されている。トランジスタＭ３２のゲートは、スイッチ制御信号ＥＮの印加端に接続されている。トランジスタＭ３２は、スイッチ制御信号ＥＮがハイレベル（＝ＶＢ）であるときにオン状態となり、スイッチ制御信号ＥＮがローレベル（＝ＶＢＭ５）であるときにオフ状態となる。
なお、スイッチ制御信号ＥＮは、例えば、パワーＭＩＳＦＥＴ９のドレイン・ソース間電圧Ｖｄｓを監視するコンパレータ（不図示）により生成してもよい。ただし、スイッチ制御信号ＥＮの生成手法については、何らこれに限定されるものではなく、その他の生成手法を採用してもよい。
図７は、第３実施形態におけるゲート制御回路２５の各部信号波形を示す図であって、上段には入力信号ＩＮが描写されており、下段には出力電圧ＶＯＵＴ（実線）、昇圧電圧ＶＣＰ（小破線）及びスイッチ制御信号ＥＮ（大破線）が描写されている。
チャージポンプ回路３９で生成される昇圧電圧ＶＣＰは、常に出力電圧ＶＯＵＴよりも所定値（＝内部クランプ又はその他の調整構造により定義される電圧値であり、例えば、約５Ｖ）だけ上回っている。
入力信号ＩＮがハイレベルに立ち上げられた直後には、出力電圧ＶＯＵＴが低いので、ヘッドルーム電圧に十分な余裕がある。従って、スイッチ制御信号ＥＮがローレベル（＝ＶＢＭ５）となる。このとき、トランジスタＭ３１がオン状態となり、トランジスタＭ３２がオフ状態となる。その結果、電源電圧ＶＢの印加端と出力段ＯＵＴＳとの間に設けられた電流源ＣＳ２１を用いて、出力段ＯＵＴＳにソース側の基準電流Ｉｇａｔｅを供給することができる。
なお、出力電圧ＶＯＵＴが低いか否かを判定するための閾値電圧Ｖｔｈとしては、例えば、基準電圧ＶＢＭ５を用いるとよい。もちろん、閾値電圧Ｖｔｈは、何らこれに限定されるものではなく、他の任意の内部フローティング電圧を用いてもよい。
その後、出力電圧ＶＯＵＴが閾値電圧Ｖｔｈ（＝基準電圧ＶＢＭ５）を上回ると、スイッチ制御信号ＥＮがハイレベル（＝ＶＢ）となる。このとき、トランジスタＭ３１がオフ状態となり、トランジスタＭ３２がオン状態となる。従って、出力段ＯＵＴＳと基準電圧ＶＢＭ５の印加端との間に設けられた電流源ＣＳ２２を用いて、出力段ＯＵＴＳにシンク側の基準電流Ｉｇａｔｅを供給することができる。
さらに、入力信号ＩＮがローレベルに立ち下がり、アクティブクランプ回路２６が動作すると、出力電圧ＶＯＵＴが接地電圧ＧＮＤを下回る。このとき、パワーＭＩＳＦＥＴ９のドレイン・ソース間電圧Ｖｄｓは、当然のことながらＶＢ－ＶＢＭ５（＝５Ｖ）よりも高くなる。従って、スイッチ制御信号ＥＮがローレベルとなるので、トランジスタＭ３１がオン状態となり、トランジスタＭ３２がオフ状態となる。このような状態は、先にも述べたように、ヘッドルーム電圧に十分な余裕がある状態に他ならない。
従って、例えば、パワーＭＩＳＦＥＴ９のオン／オフ制御を高速に繰り返すアプリケーションでも適切なゲート制御を行うことが可能となり、延いては、顧客の厳しい要望にも応えることが可能となる。
＜ゲート制御回路（第４実施形態）＞
図８は、ゲート制御回路２５の第４実施形態を示す図である。第４実施形態のゲート制御回路２５は、先出の第３実施形態（図６）を基本としつつ、逆流防止素子ＭＸのゲートがトランジスタＭ２１のドレインではなくトランジスタＭ２１のソース（＝昇圧電圧ＶＣＰの印加端）に接続されている。
このような構成を採用することにより、第３実施形態（図６）と同様の作用・効果を奏しつつ、半導体装置１の通常動作中により多くのマージンを確保して、逆流防止素子ＭＸのドレイン電圧を出力電圧ＶＯＵＴよりも高い電位に維持することが可能となる。
すなわち、スイッチＳＷ２２がオン状態であり、電流源ＣＳ２２を用いてゲート充電電流Ｉｃｈｇが生成されている場合には、逆流防止素子ＭＸのドレイン電圧がトランジスタＭ２１のゲート電圧に近くなる。これらの点については、先述の第２実施形態（図５）と同様である。
＜ゲート制御回路（第５実施形態）＞
図９は、ゲート制御回路２５の第５実施形態を示す図である。第５実施形態のゲート制御回路２５は、先出の第１実施形態（図４）を基本としつつ、出力段ＯＵＴＳの構成要素として、トランジスタＭ２７及びＭ２８（例えばＰチャネル型ＭＩＳＦＥＴ）と、トランジスタＭ２９（例えばデプレションＮチャネル型ＭＩＳＦＥＴ）と、電流源ＣＳ２４が追加されている。
トランジスタＭ２７のソースは、昇圧電圧ＶＣＰの印加端に接続されている。トランジスタＭ２７のゲートは、トランジスタＭ２１のゲートに接続されている。トランジスタＭ２７のドレインは、トランジスタＭ２８のゲート及びトランジスタＭ２９のドレインに接続されている。
このように接続されたトランジスタＭ２７は、先出のカレントミラーＣＭ２２の一部として機能し、トランジスタＭ２１のドレインに流れる基準電流ＩｇａｔｅをトランジスタＭ２７のドレイン電流Ｉｄとしてミラーする。
トランジスタＭ２８のソースは、パワーＭＩＳＦＥＴ９のゲートに接続されている。トランジスタＭ２８のドレインは、電流源ＣＳ２４の第１端に接続されている。電流源ＣＳ２４の第２端と、トランジスタＭ２９のゲート及びソースは、いずれも出力電圧ＶＯＵＴの印加端に接続されている。
なお、電流源ＣＳ２４は、所定のゲート放電電流Ｉｄｃｈｇを生成する。また、トランジスタＭ２９は、ドレイン電流Ｉｄが流れていないときにトランジスタＭ２８のゲート電圧をローレベル（＝ＶＯＵＴ）にプルダウンするための論理固定素子として機能する。
本実施形態のゲート制御回路２５において、パワーＭＩＳＦＥＴ９のゲート容量を充電するときには、先に説明したように、スイッチＳＷ２１又はＳＷ２２がオン状態となる。従って、出力段ＯＵＴＳに基準電流Ｉｇａｔｅが入力されるので、パワーＭＩＳＦＥＴ９のゲートにゲート充電電流Ｉｃｈｇが供給される。このとき、トランジスタＭ２７にドレイン電流Ｉｄが流れて、トランジスタＭ２８のゲート電圧がハイレベルとなるので、トランジスタＭ２８がオフ状態となる。その結果、パワーＭＩＳＦＥＴ９のゲートと電流源ＣＳ２４との間が遮断されるので、パワーＭＩＳＦＥＴ９のゲートからゲート放電電流Ｉｄｃｈｇが引き抜かれることはない。
一方、パワーＭＩＳＦＥＴ９のゲート容量を放電するときには、例えば、スイッチＳＷ２１及びＳＷ２２がいずれもオフ状態となる。従って、出力段ＯＵＴＳに基準電流Ｉｇａｔｅが入力されないので、カレントミラーＣＭ２２が非動作状態となり、パワーＭＩＳＦＥＴ９のゲートにゲート充電電流Ｉｃｈｇが供給されなくなる。このとき、トランジスタＭ２７のドレイン電流Ｉｄも流れなくなり、トランジスタＭ２８のゲート電圧がローレベルにプルダウンされるので、トランジスタＭ２８がオン状態となる。その結果、パワーＭＩＳＦＥＴ９のゲートと電流源ＣＳ２４との間が導通されるので、パワーＭＩＳＦＥＴ９のゲートからゲート放電電流Ｉｄｃｈｇが引き抜かれる。
このように、本実施形態のゲート制御回路２５において、出力段ＯＵＴＳは、カレントミラーＣＭ２２に基準電流Ｉｇａｔｅが入力されていないときにパワーＭＩＳＦＥＴ９のゲート容量を放電するためのゲート放電電流Ｉｄｃｈｇを生成する機能を備えている。従って、パワーＭＩＳＦＥＴ９のターンオンフェイズのみならず、ターンオフフェイズにもこれまでに説明してきたトポロジを適用することができる。
＜変形例＞
なお、これまでの第１～第５実施形態では、パワーＭＩＳＦＥＴ９のゲート充電時に電流源ＣＳ２１及びＣＳ２２のいずれを用いるかを切り替える例を挙げたが、コントローラＣＴＲＬは、出力電圧に応じて電流源ＣＳ２１及びＣＳ２２の少なくとも一方を用いてもよい。すなわち、パワーＭＩＳＦＥＴ９のゲート充電時に電流源ＣＳ２１及びＣＳ２２の両方を用いても構わない。
＜車両への適用＞
図１０は、車両Ｘの一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電力供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８と、を搭載している。
車両Ｘには、エンジン車のほか、電動車（ＢＥＶ［battery electric vehicle］、ＨＥＶ［hybrid electric vehicle］、ＰＨＥＶ／ＰＨＶ（plug-in hybrid electric vehicle／plug-in hybrid vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel cell electric vehicle／fuel cell vehicle］などのｘＥＶ）も含まれる。
なお、本図における電子機器Ｘ１１～Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。
電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）、または、モータに関する制御（トルク制御、及び、電力回生制御など）を行う電子制御ユニットである。
電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］及びＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。
電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行う制動ユニットである。
電子機器Ｘ１５は、ドアロック及び防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品またはメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。
電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。
電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。
なお、先に説明した電子機器Ａは、電子機器Ｘ１１～Ｘ１８として理解することができる。すなわち、先に説明した半導体装置１は、電子機器Ｘ１１～Ｘ１８のいずれにも組み込むことが可能である。
＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。
例えば、本明細書中に開示されているゲート制御回路は、電源電圧の印加端と出力電圧の印加端との間に接続されるように構成された出力トランジスタのゲート制御信号を生成するように構成されたものであって、前記電源電圧の印加端と前記出力電圧の印加端との間に接続されるように構成された第１電流源と、定常時には前記電源電圧よりも高い電圧値まで引き上げられる昇圧電圧の印加端と基準電圧の印加端との間に接続されるように構成された第２電流源と、前記第１電流源及び前記第２電流源の少なくとも一方を用いて前記出力トランジスタのゲート容量を充電するためのゲート充電電流を生成するように構成された出力段と、前記出力電圧に応じて前記第１電流源及び前記第２電流源の少なくとも一方を用いように構成されたコントローラとを備える構成（第１の構成）とされている。
なお、上記第１の構成によるゲート制御回路は、前記第１電流源と前記出力段との間に接続されるように構成された第１スイッチと、前記第２電流源と前記出力段との間に接続されるように構成された第２スイッチとをさらに備え、前記コントローラは、前記出力電圧に応じて前記第１スイッチ及び前記第２スイッチをオン／オフする構成（第２の構成）にしてもよい。
また、上記第２の構成によるゲート制御回路において、前記コントローラは、前記電源電圧と前記基準電圧との間でパルス駆動される入力制御信号の入力を受け付けて、前記電源電圧と第１中間電圧（ただし前記第１中間電圧＜前記電源電圧）との間でパルス駆動される第１スイッチ制御信号、及び、第２中間電圧と前記基準電圧（ただし前記基準電圧＜前記第２中間電圧≦前記第１中間電圧）との間でパルス駆動される第２スイッチ制御信号をそれぞれ生成し、前記第１スイッチ制御信号及び前記第２スイッチ制御信号をそれぞれ前記第１スイッチ及び前記第２スイッチに出力する構成（第３の構成）にしてもよい。
また、上記第３の構成によるゲート制御回路は、前記基準電圧＜前記第２中間電圧≦前記第１中間電圧＜前記電源電圧が成立する構成（第４の構成）にしてもよい。
また、上記第１～第４いずれかの構成によるゲート制御回路において、前記出力段は、前記第１電流源及び前記第２電流源の一方から入力される基準電流をミラーして前記ゲート充電電流を生成するように構成されたカレントミラーを含む構成（第５の構成）にしてもよい。
また、上記第５の構成によるゲート制御回路において、前記出力段は、前記カレントミラーに前記基準電流が入力されていないときに前記カレントミラーを非動作状態とする機能を備えている構成（第６の構成）にしてもよい。
上記第５又は第６の構成によるゲート制御回路において、前記出力段は、前記カレントミラーに前記基準電流が入力されていないときに前記出力トランジスタのゲートを放電するためのゲート放電電流を生成する機能を備えている構成（第７の構成）にしてもよい。
また、上記第１～第７いずれかの構成によるゲート制御回路は、前記出力電圧が前記基準電圧よりも低くなったときに前記出力電圧の印加端からの電流逆流経路を遮断するように構成された逆流防止素子をさらに備える構成（第８の構成）にしてもよい。
また、例えば、本明細書中に開示されている半導体装置は、電源電圧の印加端と出力電圧の印加端との間に接続されるように構成された出力トランジスタと、前記出力トランジスタのゲート制御信号を生成するように構成された上記第１～第８いずれかの構成によるゲート制御回路と、を備える構成（第９の構成）とされている。
また、例えば、本明細書中に開示されている電子機器は、上記第９の構成による半導体装置を備える構成（第１０の構成）とされている。
また、例えば、本明細書中に開示されている車両は、上記第１０の構成による電子機器を備える構成（第１１の構成）とされている。
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換、又は、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
１ 半導体装置（ハイサイドスイッチＩＣ）
２ 直流電源
３ 負荷
９ パワーＭＩＳＦＥＴ（出力トランジスタ）
１０ コントロールＩＣ
１１ ドレイン電極（電源電極）
１２ ソース電極（出力電極）
１３ 入力電極
１４ 基準電圧電極
１５ イネーブル電極
１６ センス電極
１７ ゲート制御配線
２１ センサＭＩＳＦＥＴ
２２ 入力回路
２３ 電流・電圧制御回路
２４ 保護回路
２５ ゲート制御回路
２６ アクティブクランプ回路
２７ 電流検出回路
２８ 電源逆接続保護回路
２９ 異常検出回路
３０ 駆動電圧生成回路
３１ 第１定電圧生成回路
３２ 第２定電圧生成回路
３３ 基準電圧・基準電流生成回路
３４ 過電流保護回路
３５ 負荷オープン検出回路
３６ 過熱保護回路
３７ 低電圧誤動作抑制回路
３８ 発振回路
３９ チャージポンプ回路
４０ 駆動信号出力回路
４１ 第１マルチプレクサ回路
４２ 第２マルチプレクサ回路
Ａ 電子機器
ＣＭ１１、ＣＭ１２、ＣＭ２１～ＣＭ２３ カレントミラー
ＣＳ１１、ＣＳ２１～ＣＳ２４ 電流源
ＣＴＲＬ コントローラ
Ｌ インダクタンス成分
ＬＶＳ レベルシフタ
Ｍ１１～Ｍ１３ トランジスタ（Ｐチャネル型ＭＩＳＦＥＴ）
Ｍ１４、Ｍ１５ トランジスタ（Ｎチャネル型ＭＩＳＦＥＴ）
Ｍ２１～Ｍ２４、Ｍ２７、Ｍ２８ トランジスタ（Ｐチャネル型ＭＩＳＦＥＴ）
Ｍ２５～Ｍ２６ トランジスタ（Ｎチャネル型ＭＩＳＦＥＴ）
Ｍ２９ トランジスタ（デプレションＮチャネル型ＭＩＳＦＥＴ）
Ｍ３１ トランジスタ（Ｐチャネル型ＭＩＳＦＥＴ）
Ｍ３２ トランジスタ（Ｎチャネル型ＭＩＳＦＥＴ）
ＭＸ 逆流防止素子（高耐圧Ｎチャネル型ＭＩＳＦＥＴ）
ＯＵＴＳ 出力段
Ｒ 抵抗成分
ＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２ スイッチ
Ｘ 車両
Ｘ１１～Ｘ１８ 電子機器

Claims (11)

  1. 電源電圧の印加端と出力電圧の印加端との間に接続されるように構成された出力トランジスタのゲート制御信号を生成するように構成されたゲート制御回路であって、
    前記電源電圧の印加端と前記出力電圧の印加端との間に接続されるように構成された第１電流源と、
    定常時には前記電源電圧よりも高い電圧値まで引き上げられる昇圧電圧の印加端と基準電圧の印加端との間に接続されるように構成された第２電流源と、
    前記第１電流源及び前記第２電流源の少なくとも一方を用いて前記出力トランジスタのゲートを充電するためのゲート充電電流を生成するように構成された出力段と、
    前記出力電圧に応じて前記第１電流源及び前記第２電流源の少なくとも一方を用いるように構成されたコントローラと、
    を備える、ゲート制御回路。
  2. 前記第１電流源と前記出力段との間に接続されるように構成された第１スイッチと、
    前記第２電流源と前記出力段との間に接続されるように構成された第２スイッチと、
    をさらに備え、
    前記コントローラは、前記出力電圧に応じて前記第１スイッチ及び前記第２スイッチをオン／オフする、請求項１に記載のゲート制御回路。
  3. 前記コントローラは、前記電源電圧と前記基準電圧との間でパルス駆動される入力制御信号の入力を受け付けて、前記電源電圧と第１中間電圧との間でパルス駆動される第１スイッチ制御信号、及び、第２中間電圧と前記基準電圧との間でパルス駆動される第２スイッチ制御信号をそれぞれ生成し、前記第１スイッチ制御信号及び前記第２スイッチ制御信号をそれぞれ前記第１スイッチ及び前記第２スイッチに出力する、請求項２に記載のゲート制御回路。
  4. 前記基準電圧＜前記第２中間電圧≦前記第１中間電圧＜前記電源電圧が成立する、請求項３に記載のゲート制御回路。
  5. 前記出力段は、前記第１電流源及び前記第２電流源の一方から入力される基準電流をミラーして前記ゲート充電電流を生成するように構成されたカレントミラーを含む、請求項１～４のいずれか一項に記載のゲート制御回路。
  6. 前記出力段は、前記カレントミラーに前記基準電流が入力されていないときに前記カレントミラーを非動作状態とする機能を備えている、請求項５に記載のゲート制御回路。
  7. 前記出力段は、前記カレントミラーに前記基準電流が入力されていないときに前記出力トランジスタのゲートを放電するためのゲート放電電流を生成する機能を備えている、請求項５又は６に記載のゲート制御回路。
  8. 前記出力電圧が前記基準電圧よりも低くなったときに前記出力電圧の印加端からの電流逆流経路を遮断するように構成された逆流防止素子をさらに備える、請求項１～７のいずれか一項に記載のゲート制御回路。
  9. 電源電圧の印加端と出力電圧の印加端との間に接続されるように構成された出力トランジスタと、前記出力トランジスタのゲート制御信号を生成するように構成された請求項１～８のいずれか一項に記載のゲート制御回路と、を備える、半導体装置。
  10. 請求項９に記載の半導体装置を備える、電子機器。
  11. 請求項１０に記載の電子機器を備える、車両。
JP2021176335A 2021-10-28 2021-10-28 ゲート制御回路、半導体装置、電子機器、車両 Pending JP2023065913A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021176335A JP2023065913A (ja) 2021-10-28 2021-10-28 ゲート制御回路、半導体装置、電子機器、車両
US18/049,731 US20230133872A1 (en) 2021-10-28 2022-10-26 Gate control circuit, semiconductor device, electronic apparatus, and vehicle

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021176335A JP2023065913A (ja) 2021-10-28 2021-10-28 ゲート制御回路、半導体装置、電子機器、車両

Publications (1)

Publication Number Publication Date
JP2023065913A true JP2023065913A (ja) 2023-05-15

Family

ID=86146164

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021176335A Pending JP2023065913A (ja) 2021-10-28 2021-10-28 ゲート制御回路、半導体装置、電子機器、車両

Country Status (2)

Country Link
US (1) US20230133872A1 (ja)
JP (1) JP2023065913A (ja)

Also Published As

Publication number Publication date
US20230133872A1 (en) 2023-05-04

Similar Documents

Publication Publication Date Title
US11876508B2 (en) Switch device
JP7201385B2 (ja) スイッチ装置
US11569654B2 (en) Power control device
US20200028503A1 (en) Semiconductor device and electronic control device
EP3208940B1 (en) A driver circuit, corresponding device and method
JP7145745B2 (ja) スイッチ装置
US11581887B2 (en) Overcurrent protection circuit
JP2017073872A (ja) チャージポンプ回路
JP2023065913A (ja) ゲート制御回路、半導体装置、電子機器、車両
JP2021065040A (ja) スイッチ装置
JP2017073657A (ja) 誤出力防止回路
WO2017073215A1 (ja) スイッチ駆動回路、スイッチ回路、および電源装置
JP2023102546A (ja) クランパ、入力回路、半導体装置
JP2021005276A (ja) スイッチ装置
JP2023102544A (ja) 半導体装置、電子機器、車両
WO2022201817A1 (ja) スイッチ装置、電子機器、車両
US20230102188A1 (en) Overcurrent protection circuit, semiconductor device, electronic apparatus, and vehicle
JP2020108142A (ja) スイッチ装置
WO2024075407A1 (ja) スイッチ装置、電子機器、車両
JP2020136288A (ja) 半導体装置
JP7257137B2 (ja) スイッチ装置
JP6894957B2 (ja) 誤出力防止回路
US20240235190A1 (en) Semiconductor device, electronic device, and vehicle
JP7257164B2 (ja) クランプ回路
JP2023115986A (ja) 電源回路及び車両