<半導体集積回路装置(第1実施形態)>
図1は、半導体集積回路装置の第1実施形態を示す図である。本実施形態の半導体集積回路装置1は、ECU[electronic control unit]2からの指示に応じて電源電圧VBBの印加端と負荷3との間を導通/遮断する車載用ハイサイドスイッチLSI(=車載IPDの一種)である。
なお、半導体集積回路装置1は、装置外部との電気的な接続を確立するための手段として、外部端子T1〜T4を備えている。外部端子T1は、不図示のバッテリから電源電圧VBB(例えば12V)の供給を受け付けるための電源端子(VBBピン)である。外部端子T2は、負荷3(バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータなど)を外部接続するための負荷接続端子ないしは出力端子(OUTピン)である。外部端子T3は、ECU2から外部制御信号Siの外部入力を受け付けるための信号入力端子(INピン)である。外部端子T4は、ECU2に状態報知信号Soを外部出力するための信号出力端子(SENSEピン)である。なお、外部端子T4と接地端との間には、外部センス抵抗4が外付けされている。
また、半導体集積回路装置1は、NMOSFET10と、出力電流監視部20と、ゲート制御部30と、制御ロジック部40と、信号入力部50と、内部電源部60と、異常保護部70と、出力電流検出部80と、信号出力部90と、を集積化して成る。
NMOSFET10は、ドレインが外部端子T1に接続されてソースが外部端子T2に接続された高耐圧(例えば42V耐圧)のパワートランジスタである。このように接続されたNMOSFET10は、電源電圧VBBの印加端から負荷3を介して接地端に至る電流経路を導通/遮断するためのスイッチ素子(ハイサイドスイッチ)として機能する。なお、NMOSFET10は、ゲート駆動信号G1がハイレベルであるときにオンし、ゲート駆動信号G1がローレベルであるときにオフする。
また、NMOSFET10は、オン抵抗値が数十mΩとなるように設計すればよい。ただし、NMOSFET10のオン抵抗値が低いほど、外部端子T2の地絡(=接地端ないしはこれに準ずる低電位端への短絡異常)が発生したときに過電流が流れやすくなり、異常発熱を生じやすくなる。従って、NMOSFET10のオン抵抗値を下げるほど、後述する過電流保護回路71や温度保護回路73の重要性が高くなる。
出力電流監視部20は、NMOSFET21及び21’とセンス抵抗22を含み、NMOSFET10に流れる出力電流Ioに応じたセンス電圧Vs(=センス信号に相当)を生成する。
NMOSFET21及び21’は、いずれもNMOSFET10に対して並列接続されたミラートランジスタであり、出力電流Ioに応じたセンス電流Is及びIs’を生成する。NMOSFET10とNMOSFET21及び21’とのサイズ比は、m:1(ただしm>1)である。従って、センス電流Is及びIs’は、出力電流Ioを1/mに減じた大きさとなる。なお、NMOSFET21及び21’は、NMOSFET10と同様、ゲート駆動信号G1がハイレベルであるときにオンし、ゲート電圧G1がローレベルであるときにオフする。
センス抵抗22(抵抗値:Rs)は、NMOSFET21のソースと外部端子T2との間に接続されており、センス電流Isに応じたセンス電圧Vs(=Is×Rs+Vo、ただし、Voは外部端子T2に現れる出力電圧)を生成する電流/電圧変換素子である。
ゲート制御部30は、ゲート制御信号S1の電流能力を高めたゲート駆動信号G1を生成してNMOSFET10及び21それぞれのゲートに出力することにより、NMOSFET10及び21のオン/オフ制御を行う。なお、ゲート制御部30は、過電流保護信号S71に応じて出力電流Ioを制限するようにNMOSFET10(並びにNMOSFET21及び21’)を制御する機能を備えている。
制御ロジック部40は、内部電源電圧Vregの供給を受けてゲート制御信号S1を生成する。例えば、外部制御信号Siがハイレベル(=NMOSFET10をオンさせるときの論理レベル)であるときには、内部電源部60から内部電源電圧Vregが供給されるので、制御ロジック部40が動作状態となり、ゲート制御信号S1がハイレベル(=Vreg)となる。一方、外部制御信号Siがローレベル(=NMOSFET10をオフさせるときの論理レベル)であるときには、内部電源部60から内部電源電圧Vregが供給されないので、制御ロジック部40が非動作状態となり、ゲート制御信号S1がローレベル(=GND)となる。また、制御ロジック部40は、各種の異常保護信号(過電流保護信号S71、オープン保護信号S72、温度保護信号S73、及び、減電圧保護信号S74)を監視している。なお、制御ロジック部40は、上記した異常保護信号のうち、過電流保護信号S71、オープン保護信号S72、及び、温度保護信号S73の監視結果に応じて出力切替信号S2を生成する機能も備えている。
信号入力部50は、外部端子T3から外部制御信号Siの入力を受け付けて制御ロジック部40や内部電源部60に伝達するシュミットトリガである。なお、外部制御信号Siは、例えば、NMOSFET10をオンさせるときにハイレベルとなり、NMOSFET10をオフさせるときにローレベルとなる。
内部電源部60は、電源電圧VBBから所定の内部電源電圧Vregを生成して半導体集積回路装置1の各部に供給する。なお、内部電源部60の動作可否は、外部制御信号Siに応じて制御される。より具体的に述べると、内部電源部60は、外部制御信号Siがハイレベルであるときに動作状態となり、外部制御信号Siがローレベルであるときに非動作状態となる。
異常保護部70は、半導体集積回路装置1の各種異常を検出する回路ブロックであり、過電流保護回路71と、オープン保護回路72と、温度保護回路73と、減電圧保護回路74と、を含む。
過電流保護回路71は、センス電圧Vsの監視結果(=出力電流Ioの過電流異常が生じているか否か)に応じた過電流保護信号S71を生成する。なお、過電流保護信号S71は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。
オープン保護回路72は、出力電圧Voの監視結果(=負荷3のオープン異常が生じているか否か)に応じたオープン保護信号S72を生成する。なお、オープン保護信号S72は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。
温度保護回路73は、半導体集積回路装置1(特にNMOSFET10周辺)の異常発熱を検出する温度検出素子(不図示)を含み、その検出結果(=異常発熱が生じているか否か)に応じた温度保護信号S73を生成する。なお、温度保護信号S73は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。
減電圧保護回路74は、電源電圧VBBないしは内部電源電圧Vregの監視結果(=減電圧異常が生じているか否か)に応じた減電圧保護信号S74を生成する。なお、減電圧保護信号S74は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。
出力電流検出部80は、不図示のバイアス手段を用いてNMOSFET21’のソース電圧と出力電圧Voとを一致させることにより、出力電流Ioに応じたセンス電流Is’(=Io/m)を生成して信号出力部90に出力する。
信号出力部90は、出力選択信号S2に基づいてセンス電流Is’(=出力電流Ioの検出結果に相当)と固定電圧V90(=異常フラグに相当、本図では明示せず)の一方を外部端子T4に選択出力する。センス電流Is’が選択出力された場合には、状態報知信号Soとして、センス電流Is’を外部センス抵抗4(抵抗値:R4)で電流/電圧変換した出力検出電圧V80(=Is’×R4)がECU2に伝達される。出力検出電圧V80は、出力電流Ioが大きいほど高くなり、出力電流Ioが小さいほど低くなる。一方、固定電圧V90が選択出力された場合には、状態報知信号Soとして、固定電圧V90がECU2に伝達される。なお、状態報知信号Soから出力電流Ioの電流値を読み取る場合には、状態報知信号SoをA/D[analog-to-digital]変換してやればよい。一方、状態報知信号Soから異常フラグを読み取る場合には、固定電圧V90よりもやや低い閾値を用いて状態報知信号Soの論理レベルを判定してやればよい。
<ゲート制御部(第1実施形態)>
図2は、第1実施形態におけるゲート制御部30の一構成例を示す図である。本構成例のゲート制御部30は、ゲートドライバ31と、オシレータ32と、チャージポンプ33と、クランパ34と、NMOSFET35と、抵抗36(抵抗値:R36)と、キャパシタ37(容量値:C37)と、ツェナダイオード38と、を含む。
ゲートドライバ31は、チャージポンプ33の出力端(=昇圧電圧VGの印加端)と外部端子T2(=出力電圧Voの印加端)との間に接続されており、ゲート制御信号S1の電流能力を高めたゲート駆動信号G1を生成する。なお、ゲート駆動信号G1は、ゲート制御信号S1がハイレベルであるときにハイレベル(=VG)となり、ゲート制御信号S1がローレベルであるときにローレベル(=Vo)となる。
オシレータ32は、所定周波数のクロック信号CLKを生成してチャージポンプ33に出力する。なお、オシレータ32の動作可否は、制御ロジック部40からのイネーブル信号Saに応じて制御される。
チャージポンプ33は、クロック信号CLKを用いてフライングキャパシタを駆動することにより、電源電圧VBBよりも高い昇圧電圧VGを生成してゲートドライバ31に供給する昇圧部の一例である。なお、チャージポンプ33の動作可否は、制御ロジック部40からのイネーブル信号Sbに応じて制御される。
クランパ34は、外部端子T1(=電源電圧VBBの印加端)とNMOSFET10のゲートとの間に接続されている。外部端子T2に誘導性の負荷3が接続されるアプリケーションでは、NMOSFET10をオンからオフへ切り替える際、負荷3の逆起電力により、出力電圧Voが負電圧(<GND)となる。そのため、エネルギー吸収用にクランパ34(いわゆるアクティブクランプ回路)が設けられている。
NMOSFET35のドレインは、NMOSFET10のゲートに接続されている。NMOSFET35のソースは、外部端子T2に接続されている。NMOSFET35のゲートは、過電流保護信号S71の印加端に接続されている。また、NMOSFET35のドレイン・ゲート間には、抵抗36とキャパシタ37が直列に接続されている。
ツェナダイオード38のカソードは、NMOSFET10のゲートに接続されている。ツェナダイオード38のアノードは、NMOSFET10のソースに接続されている。このように接続されたツェナダイオード38は、NMOSFET10のゲート・ソース間電圧(=VG−Vo)を所定値以下に制限するクランプ素子として機能する。
本構成例のゲート制御部30において、過電流保護信号S71がハイレベルに立ち上げられると、ゲート駆動信号G1が定常時のハイレベル(=VG)から所定の時定数τ(=R36×C37)で引き下げられていく。その結果、NMOSFET10の導通度が徐々に低下していくので、出力電流Ioに制限が掛けられる。一方、過電流保護信号S71がローレベルに立ち下げられると、ゲート駆動信号G1が所定の時定数τで引き上げられていく。その結果、NMOSFET10の導通度が徐々に上昇していくので、出力電流Ioの制限が解除される。
このように、本構成例のゲート制御部30は、過電流保護信号S71に応じて出力電流Ioを制限するようにゲート駆動信号G1を制御する機能を備えている。
<過電流保護に関する考察>
ところで、車載IPDとして高い信頼性が要求される半導体集積回路装置1には、インダクタンス(例えば5μH)を持つ経路を介して外部端子T2(=出力端子)を天絡または地絡した状態で、NMOSFET10のオン/オフを複数サイクル(グレードに応じて300サイクル〜100万サイクル)に亘って繰り返す負荷ショート信頼性試験(AEC−Q100−012)が課せられる。
ここで、近年におけるNMOSFET10の低オン抵抗化に伴い、過電流保護回路71の過電流制限値Iocdが数十A〜100Aに設定されていた場合には、NMOSFET10で数百W〜1000Wもの大電力が消費される。そのため、半導体集積回路装置1では、過熱検出状態(高温状態)でNMOSFET10のオン/オフが繰り返される。
このような高温時には、熱の影響によりNMOSFET10の耐久性も低下していく。そのため、負荷ショート信頼性試験をクリアするためには、過電流制限値Iocdを引き下げて、NMOSFET10の消費電力(延いては発熱)を抑えることが一般的である。
しかしながら、半導体集積回路装置1には、非常に大きな出力電流Io(100A級)を必要とする負荷3も接続され得る。そのため、過電流制限値Iocdを単純に引き下げることは望ましくない。
上記の考察に鑑み、以下では、通常時の電流能力確保と高温時の安全性向上を両立することのできる過電流保護回路71を提案する。
<過電流保護回路(第1実施形態)>
図3は、過電流保護回路71の一構成例を示す図である。本構成例の過電流保護回路71は、温度検出部71Aと、短絡検出部71Bと、制限値設定部71Cと、過電流検出部71Dと、を含む。
温度検出部71Aは、チップ温度Tjを検出して温度検出信号SAを生成する。なお、チップ温度Tjは、例えば、NMOSFET10近傍のpnジャンクション温度である。また、温度検出信号SAは、例えば、チップ温度Tjに応じたアナログ電圧信号である。
短絡検出部71Bは、出力電圧Voを監視することにより、外部端子T2の地絡を検出して短絡検出信号SBを生成する。なお、短絡検出信号SBは、例えば、地絡検出時にローレベルとなり、地絡未検出時にハイレベルとなる2値信号である。
制限値設定部71Cは、温度検出信号SA及び短絡検出信号SBの双方に応じて過電流制限値Iocd(本明細書中では、過電流検出電流Iocdと呼ぶこともある)を設定する。より具体的に述べると、制限値設定部71Cは、外部端子T2の地絡が生じていないとき(SB=H)には、温度検出信号SA(延いてはチップ温度Tj)に依ることなく、過電流制限値Iocdを所定の基準値に設定する。一方、制限値設定部71Cは、外部端子T2の地絡が生じているとき(SB=L)には、温度検出信号SAに応じてチップ温度Tjが高いほど過電流制限値Iocdを基準値から引き下げる。例えば、過電流制限値Iocdは、チップ温度Tjに反比例する(Iocd∝1/Tj)。
過電流検出部71Dは、センス電圧Vsを監視することにより、センス電流Is(延いては出力電流Io)が過電流制限値Iocdに達しているか否かを検出して過電流保護信号S71を生成する。
上記構成から成る過電流保護回路71において、外部端子T2の地絡が生じていないときには、チップ温度Tjに依ることなく過電流制限値Iocdが所定の基準値に設定される。従って、NMOSFET10の電流能力を最大限に活かすことが可能となる。
一方、外部端子T2の地絡が生じているときには、チップ温度Tjの上昇に伴い過電流制限値Iocdがその基準値から引き下げられる。従って、チップ温度Tjが高いほど出力電流Ioを小さく絞ることができるので、NMOSFET10の消費電力(延いては発熱)を抑制することが可能となる。
このように、温度検出信号SA及び短絡検出信号SBの双方に応じた過電流制限値Iocdの可変制御機能を実装することにより、通常時の電流能力確保と高温時の安全性向上を両立することが可能となる。
図4は、負荷ショート信頼性試験での過電流保護動作を示す図であり、上から順に、出力電流Io(実線)及び過電流制限値Iocd(大破線)、チップ温度Tj、並びに、短絡検出信号SBが描写されている。なお、出力電流Ioと過電流制限値Iocdは、本来直接的に比較されるものではないが、本図では、説明の便宜上、両者が直接的に比較されるものとして描写されている。
本図で示すように、負荷ショート信頼性試験において、外部端子T2が地絡された状態(SB=L)でNMOSFET10のオン/オフが繰り返されると、NMOSFET10が発熱するので、チップ温度Tjが上昇していく。このとき、過電流制限値Iocdは、チップ温度Tjの上昇に伴い基準値から引き下げられていくので、NMOSFET10の発熱が抑制される。従って、熱の影響によるNMOSFET10の耐久性劣化を防止し、負荷ショート信頼性試験の規格を十分に満足することが可能となる。
<短絡検出部の導入意義>
次に、短絡検出部71Bの導入意義について補足的に説明する。仮に、短絡検出部71Bを導入せず、温度検出信号SAのみに基づいて過電流制限値Iocdの可変制御を行う場合には、外部端子T2の地絡が生じていないときでも、チップ温度Tjの上昇に伴い、過電流制限値Iocdがその基準値から引き下げられることになる。そのため、半導体集積回路装置1の通常動作や起動動作に支障を来すおそれがある。以下、図面を参照しながら具体的に説明する。
図5及び図6は、それぞれ、短絡検出を行わない場合の過電流保護動作(第1例及び第2例)を示す図であり、上から順に、外部制御信号Si、出力電流Io(実線)及び過電流制限値Iocd(大破線)、並びに、チップ温度Tjが描写されている。なお、出力電流Ioと過電流制限値Iocdは、本来直接的に比較されるものではないが、各図では、説明の便宜上、両者が直接的に比較されるものとして描写されている。
例えば、図5で示すように、通常動作時におけるチップ温度Tjの上昇に伴い、過電流制限値Iocdが出力電流Ioの通常値(=負荷3から要求される電流値、図中の小破線を参照)を下回るまで引き下げられると、負荷3に十分な出力電流Ioを供給することができなくなる。
また、例えば、負荷3が容量性負荷(バルブランプなど)である場合には、図6で示すように、半導体集積回路装置1の起動時に大きな出力電流Io(=容量性負荷のチャージ電流、図中の小破線を参照)を出力する必要がある。しかし、起動時の発熱により過電流制限値Iocdが基準値から引き下げられると、出力電流Ioが小さく制限されるので、容量性負荷のチャージに長時間を要することになり、起動遅延の原因となり得る。
一方、チップ温度Tjに応じた過電流制限値Iocdの可変制御を行うか否かのトリガ手段として、短絡検出部71Bを導入しておけば、外部端子T2の地絡が生じていない限り、過電流制限値Iocdが基準値から引き下げられることはないので、半導体集積回路装置1の通常動作や起動動作に支障を来さずに済む。
続いて、過電流保護回路71の各部(温度検出部71A、短絡検出部71B、制限値設定部71C、及び、過電流検出部71D)について、それぞれ、図面を参照しながら具体的に詳述する。
<温度検出部(第1実施形態)>
図7は、温度検出部71Aの一構成例(=温度保護回路73の一部を温度検出部71Aとして流用した例)を示す図である。本構成例の温度検出部71A(ないし温度保護回路73)は、Pチャネル型MOS電界効果トランジスタA1〜A3と、電流源A4と、ダイオードA5〜A7と、抵抗A8及びA9と、コンパレータA10と、Nチャネル型MOS電界効果トランジスタA11と、インバータA12と、を含む。
トランジスタA1〜A3それぞれのソースは、いずれも内部電源電圧Vregの印加端に接続されている。トランジスタA1〜A3それぞれのゲートは、いずれもトランジスタA1のドレインに接続されている。トランジスタA1のドレインは、電流源A4(=基準電流IREFの生成手段)に接続されている。このように接続されたトランジスタA1〜A3は、トランジスタA1のドレインに入力される基準電流IREFをミラーしてトランジスタA2及びA3それぞれのドレインから出力するカレントミラーを形成している。
トランジスタA2のドレインとダイオードA5のアノードは、いずれもノード電圧VA1の印加端に接続されている。ダイオードA5のカソードは、ダイオードA6のアノードに接続されている。ダイオードA6のカソードは、ダイオードA7のアノードに接続されている。ダイオードA7のカソードは、接地端に接続されている。このように接続されたダイオードA5〜A7は、チップ温度Tjに応じたノード電圧VA1(=温度依存電圧)を生成する温度検出素子として機能する。
より具体的に述べると、ノード電圧VA1は、ダイオードA5〜A7それぞれの順方向降下電圧Vfを足し合わせた電圧(=3Vf)であり、チップ温度Tjに対して負の温度特性を持つ。すなわち、ノード電圧VAは、チップ温度Tjが高いほど低下し、チップ温度Tjが低いほど上昇する。なお、温度検出部71Aは、ノード電圧VA1を温度検出信号SAとして出力する。
トランジスタA3のドレインと抵抗A8の第1端は、ノード電圧VA2の印加端に接続されている。抵抗A8の第2端は、抵抗A9の第1端に接続されている。抵抗A9の第2端は、接地端に接続されている。
コンパレータA10は、非反転入力端(+)に入力されるノード電圧VA1と、反転入力端(−)に入力されるノード電圧VA2とを比較して比較信号VA3を生成する。比較信号VA3は、VA1>VA2であるときにハイレベルとなり、VA1<VA2であるときにローレベルとなる。
トランジスタA11のドレインは、抵抗A8及びA9相互間の接続ノードに接続されている。トランジスタA11のソースは、接地端に接続されている。トランジスタA11のゲートは、比較信号VA3の印加端に接続されている。トランジスタA11は、VA3=Hであるときにオンし、VA3=Lであるときにオフする。トランジスタA11がオンしているときには、抵抗A9の両端間が短絡されるので、ノード電圧VA2が低下する。一方、トランジスタA11がオフしているときには、抵抗A9の両端間が開放されるので、ノード電圧VA2が上昇する。このように比較信号VA3に応じてトランジスタA11をオン/オフすることにより、ノード電圧VA2にヒステリシスを持たせることができる。
インバータA12は、比較信号VA3の論理レベルを反転させることにより、温度保護信号S73(=反転比較信号VA3B)を生成する。従って、温度保護信号S73は、VA1>VA2であるときにローレベル(=異常未検出時の論理レベル)となり、VA<VA2であるときにハイレベル(=異常検出時の論理レベル)となる。なお、チップ温度Tjの高温異常時(S73=H)には、NMOSFET10が強制オフされる。
このように、温度検出部71Aは、温度保護回路73の温度検出素子であるダイオードA5〜A7を流用して温度検出信号SA(=ノード電圧VA1)を生成するとよい。本構成によれば、回路規模の増大を招くことなく温度検出部71Aを実装することができる。
<短絡検出部(第1実施形態)>
図8は、短絡検出部71B(地絡検出部)の一構成例を示す図である。本構成例の短絡検出部71Bは、抵抗B1及びB2と、電流源B3と、コンパレータB4と、論理ゲートB5と、Pチャネル型MOS電界効果トランジスタB6と、を含む。
抵抗B1の第1端は、電源電圧VBBの印加端(=外部端子T1)に接続されている。抵抗B1の第2端は、抵抗B2の第1端に接続されている。抵抗B2の第2端と電流源B3の第1端は、いずれもノード電圧VBの印加端に接続されている。電流源B3の第2端は、基準電圧VREG(=VBB−5V)の印加端に接続されている。
コンパレータB4は、外部端子T2から非反転入力端(+)に入力される出力電圧Voと、反転入力端(−)に入力されるノード電圧VB1とを比較して比較信号VB2を生成する。比較信号VB2は、Vo>VB1であるときにハイレベルとなり、Vo<VB1であるときにローレベルとなる。
論理ゲートB5は、比較信号VB2の入力を受け付けて短絡検出信号SBを出力する。なお、論理ゲートB5としてバッファを用いた場合、短絡検出信号SBは、VB2=Hであるときにハイレベル(=地絡未検出時の論理レベル)となり、VB2=Lであるときにローレベル(=地絡検出時の論理レベル)となる。
トランジスタB6のソースは、電源電圧VBBの印加端に接続されている。トランジスタB6のドレインは、抵抗B1及びB2相互間の接続ノードに接続されている。トランジスタB6のゲートは、短絡検出信号SB(または比較信号VB2でも可)の印加端に接続されている。トランジスタB6は、SB=Lであるときにオンし、SB=Hであるときにオフする。トランジスタB6がオンしているときには、抵抗B1の両端間が短絡されるので、ノード電圧VB1が上昇する。一方、トランジスタB6がオフしているときには、抵抗B1の両端間が開放されるので、ノード電圧VB1が低下する。このように、短絡検出信号SBに応じてトランジスタB6をオン/オフすることにより、ノード電圧VB1にヒステリシスを持たせることができる。
図9は、短絡検出部71Bにおける短絡検出動作(地絡検出動作)の一例を示す図であり、上から順に、出力電圧Voと短絡検出信号SBが描写されている。短絡検出信号SBがハイレベル(=地絡未検出時の論理レベル)であるときには、トランジスタB6がオフするので、ノード電圧VB1が下側閾値VB1L(=地絡検出閾値)に設定される。
外部端子T2に地絡が生じて出力電圧Voが下側閾値VB1Lを下回ると、短絡検出信号SBがローレベル(=地絡検出時の論理レベル)に立ち下がる。このとき、トランジスタB6がオンするので、ノード電圧VB1が上側閾値VB1H(=地絡解除閾値)に引き上げられる。
外部端子T2の地絡が解消して出力電圧Voが上側閾値VB1Hを上回ると、短絡検出信号SBがハイレベルに立ち上がる。このとき、トランジスタB6がオフするので、ノード電圧VB1が再び下側閾値VB1Lに引き下げられる。
<制限値設定部(第1実施形態)>
図10は、制限値設定部71Cの一構成例を示す図である。本構成例の制限値設定部71Cは、第1設定電流生成部C1と、第2設定電流生成部C2と、レベルシフタC3と、Pチャネル型MOS電界効果トランジスタC4〜C7と、Nチャネル型MOS電界効果トランジスタC8〜C12と、を含む。
第1設定電流生成部C1は、所定の固定電流値(例えば2μA)に設定された第1設定電流Iocd1を生成する。
第2設定電流生成部C2は、温度検出信号SAに応じてチップ温度Tjが高いほど増大する可変電流値(例えば最大1μA)の第2設定電流Iocd2を生成する。
レベルシフタC3は、短絡検出信号SBを適切な信号レベルにシフトさせてトランジスタC8のゲートに出力する。
トランジスタC4及びC5それぞれのソースは、いずれも電源電圧VBBの印加端に接続されている。トランジスタC4及びC5それぞれのゲートは、いずれもトランジスタC4のドレインに接続されている。トランジスタC4のドレインは、第2設定電流生成部C2の出力端に接続されている。このように接続されたトランジスタC4及びC5は、トランジスタC4のドレインに入力される第2設定電流Iocd2をミラーしてトランジスタC5のドレインから出力するカレントミラーCM1を形成している。
トランジスタC6及びC7それぞれのソースは、いずれも電源電圧VBBの印加端に接続されている。トランジスタC6及びC7それぞれのゲートは、いずれもトランジスタC6のドレインに接続されている。トランジスタC6のドレインは、第1設定電流生成部C1の出力端に接続されている。このように接続されたトランジスタC6及びC7は、トランジスタC6のドレインに入力される第1設定電流Iocd1をミラーしてトランジスタC7のドレインから出力するカレントミラーCM2を形成している。
トランジスタC9及びC10それぞれのソースは、いずれも基準電圧VBBM5(=VBB−5V)の印加端に接続されている。なお、基準電圧VBBM5は、先述の基準電圧VREG(=VBB−5V)と異なり、アクティブクランプ動作時に出力電圧Voと共に負電圧まで低下する。トランジスタC9及びC10それぞれのゲートは、いずれもトランジスタC9のドレインに接続されている。トランジスタC9のドレインは、トランジスタC5のドレイン(=第2設定電流Iocd2のミラー出力端)に接続されている。このように接続されたトランジスタC9及びC10は、トランジスタC9のドレインに入力される第2設定電流Iocd2をミラーしてトランジスタC10のドレインから出力するカレントミラーCM3を形成している。
トランジスタC8のドレインは、トランジスタC9のドレインに接続されている。トランジスタC8のソースは、トランジスタC9のソースに接続されている。トランジスタC8のゲートは、レベルシフタC3を介して短絡検出信号SBの入力端に接続されている。トランジスタC8は、SB=H(地絡未検出時の論理レベル)であるときにオンし、SB=L(地絡検出時の論理レベル)であるときにオフする。
トランジスタC8がオンしているときには、トランジスタC9のドレインに第2設定電流Iocd2が流れないので、カレントミラーCM3がディセーブル状態となる。一方、トランジスタC8がオフしているときには、トランジスタC9のドレインに第2設定電流Iocd2が流れるので、カレントミラーCM3がイネーブル状態となる。なお、カレントミラーCM3のイネーブル状態/ディセーブル状態は、それぞれ、第2設定電流生成部C2のイネーブル状態/ディセーブル状態と等価である。
このように、制限値設定部71Cは、短絡検出信号SBに応じてトランジスタC8のオン/オフ制御を行うことにより、外部端子T2の地絡が生じていないとき(SB=H)に第2設定電流生成部C2をディセーブル状態とし、外部端子T2の地絡が生じているとき(SB=L)に第2設定電流生成部C2をイネーブル状態とする。
トランジスタC11及びC12それぞれのソースは、いずれも基準電圧VBBM5の印加端に接続されている。トランジスタC11及びC12それぞれのゲートは、いずれもトランジスタC11のドレインに接続されている。トランジスタC11のドレインは、トランジスタC7およびC10それぞれのドレインに接続されている。従って、トランジスタC11のドレインには、第1設定電流Iocd1から第2設定電流Iocd2を差し引いた差分電流(=Iocd1−Iocd2)が入力される。このように接続されたトランジスタC11及びC12は、トランジスタC11のドレインに入力される差分電流(=Iocd1−Iocd2)をミラーしてトランジスタC12のドレインから過電流検出電流Iocdとして出力するカレントミラーCM4を形成している。
上記構成から成る制限値設定部71Cにおいて、例えば、SB=H(地絡未検出時の論理レベル)であるときには、カレントミラーCM3がディセーブル状態となるので、過電流検出電流Iocdとして第1設定電流Iocd1(=2μA)がそのまま出力される。この状態は、過電流制限値Iocdが基準値に設定された状態に相当する。
一方、SB=L(地絡検出時の論理レベル)であるときには、カレントミラーCM3がイネーブル状態となるので、過電流検出電流Iocdとして差分電流(=Iocd1−Iocd2)が出力される。すなわち、過電流検出電流Iocdは、チップ温度Tjの上昇(延いては第2設定電流Iocd2の増大)に伴って減少する。この状態は、過電流制限値Iocdが基準値から引き下げられた状態に相当する。
なお、カレントミラーCM1〜CM4は、第1設定電流Iocd1から第2設定電流Iocd2を差し引いて過電流検出電流Iocdを生成するだけでなく、前段の第1設定電流生成部C1及び第2設定電流生成部C2と後段の過電流検出部71Dとを繋ぐレベルシフタとしての機能も備えている。
図11は、第1設定電流生成部C1及び第2設定電流生成部C2それぞれの一構成例を示す図である。本構成例の第1設定電流生成部C1(一点鎖線枠)は、Pチャネル型MOS電界効果トランジスタP1及びP2と、Nチャネル型MOS電界効果トランジスタN1及びN2と、電流源CSと、を含む。一方、本構成例の第2設定電流生成部C2(二点鎖線枠)は、Pチャネル型MOS電界効果トランジスタP1及びP3〜P6と、Nチャネル型MOS電界効果トランジスタN3〜N6と、抵抗R1と、電流源CSと、を含む。すなわち、トランジスタP1と電流源CSは、第1設定電流生成部C1と第2設定電流生成部C2の双方に共有されている。
トランジスタP1〜P4それぞれのソースは、いずれも内部電源電圧Vregの印加端に接続されている。トランジスタP1〜P4それぞれのゲートは、いずれもトランジスタP1のドレインに接続されている。トランジスタP1のドレインは、電流源CS(基準電流IREFの生成手段)に接続されている。このように接続されたトランジスタP1〜P4は、トランジスタP1のドレインに入力される基準電流IREFをミラーしてトランジスタP2〜P4それぞれのドレインから出力するカレントミラーを形成している。なお、トランジスタP1及び電流源CSは、温度検出部71AのトランジスタA1及び電流源A4(図7を参照)を流用しても構わない。
トランジスタN1及びN2それぞれのソースは、いずれも接地端に接続されている。トランジスタN1及びN2それぞれのゲートは、いずれもトランジスタN1のドレインに接続されている。トランジスタN1のドレインは、トランジスタP2のドレイン(=基準電流IREFのミラー出力端)に接続されている。このように接続されたトランジスタN1及びN2は、トランジスタN1のドレインに入力される基準電流IREFをミラーしてトランジスタN2のドレインから第1設定電流Iocd1として出力するカレントミラーを形成している。
トランジスタP2のドレインと抵抗R1の第1端は、いずれもノード電圧VCの印加端に接続されている。抵抗R1の第2端は、接地端に接続されている。なお、ノード電圧VCは、温度ディレーティング用の閾値電圧に相当する。トランジスタP5及びP6それぞれのソースは、いずれもトランジスタP4のドレインに接続されている。トランジスタP5のゲートは、温度検出信号SAの入力端に接続されている。トランジスタP6のゲートは、ノード電圧VCの印加端に接続されている。トランジスタN3のドレインは、トランジスタP5のドレインに接続されている。トランジスタN4のドレインは、トランジスタP6のドレインに接続されている。トランジスタN3及びN4それぞれのソースは、いずれも接地端に接続されている。トランジスタN3及びN4それぞれのゲートは、いずれもトランジスタN4のドレインに接続されている。
このように接続されたトランジスタP5及びP6並びにトランジスタN3及びN4は、温度検出信号SAとノード電圧VCとの差分(=VC−SA)に応じた電流信号ICを生成してトランジスタN3のドレインから出力するgmアンプ(トランスコンダクタンスアンプ)として機能する。
なお、電流信号ICは、例えば、SA>VCであるときには0Aとなり、SA<VCであるときには上記差分(=VC−SA)に応じて0Aから最大1μAまで増大していく。
トランジスタN5及びN6それぞれのソースは、いずれも接地端に接続されている。トランジスタN5及びN6それぞれのゲートは、いずれもトランジスタN5のドレインに接続されている。トランジスタN5のドレインは、トランジスタN3のドレイン(電流信号SCの出力端)に接続されている。このように接続されたトランジスタN5及びN6は、トランジスタN5のドレインに入力される電流信号ICをミラーしてトランジスタN6のドレインから第2設定電流Iocd2として出力するカレントミラーを形成している。
<過電流検出部(第1実施形態)>
図12は、過電流検出部71Dの一構成例を示す図である。本構成例の過電流検出部71Dは、Pチャネル型MOS電界効果トランジスタD1〜D3と、Nチャネル型MOS電界効果トランジスタD4及びD5と、抵抗D6と、を含む。
トランジスタD1〜D3それぞれのソースは、いずれも昇圧電圧VGの印加端に接続されている。トランジスタD1〜D3それぞれのゲートは、いずれもトランジスタD1のドレインに接続されている。トランジスタD1のドレインは、過電流検出電流Iocd(=過電流制限値Iocdに相当)の入力端に接続されている。
このように接続されたトランジスタD1〜D3は、トランジスタD1のドレインに入力される過電流検出電流IocdをミラーしてトランジスタD2及びD3それぞれのドレインから基準電流Irefとして出力するカレントミラーを形成している。
トランジスタD2のドレインは、トランジスタD4のドレインに接続されている。トランジスタD3のドレインは、トランジスタD5のドレインと過電流保護信号S71の出力端に接続されている。トランジスタD4及びD5それぞれのゲートは、いずれもトランジスタD4のドレインに接続されている。
トランジスタD4のソースは、抵抗D6(抵抗値:Rref)の第1端に接続されている。抵抗D6の第2端は、出力電圧Voの印加端(=外部端子T2)に接続されている。トランジスタD5のソースは、センス電圧Vsの印加端に接続されている。
上記構成から成る過電流検出部71Dにおいて、トランジスタD4のソースには、基準電圧Vref(=Iref×Rref+Vo)が印加される。一方、トランジスタD5のソースには、センス電流Is(延いては出力電流Io)に応じたセンス電圧Vs(=Is×Rs+Vo)が印加される。従って、トランジスタD5のドレインから引き出される過電流保護信号S71は、センス電圧Vsが基準電圧Vrefよりも低いときにローレベル(=異常未検出時の論理レベル)となり、センス電圧Vsが基準電圧Vrefよりも高いときにハイレベル(=異常検出時の論理レベル)となる。
<半導体集積回路装置(第2実施形態)>
図13は、半導体集積回路装置の第2実施形態を示す図である。本実施形態の半導体集積回路装置1は、負荷3と接地端との間を導通/遮断する車載用ローサイドスイッチLSI(=車載IPDの一種)である。
なお、半導体集積回路装置1は、装置外部との電気的な接続を確立するための手段として、外部端子T11〜T13を備えている。外部端子T11は、負荷3(バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータなど)を外部接続するための負荷接続端子ないしは出力端子(OUTピン)である。外部端子T12は、接地端に接続される接地端子(GNDピン)である。外部端子T13は、外部制御信号INの外部入力を受け付けるための信号入力端子(INピン)である。
また、半導体集積回路装置1は、NMOSFET110と、出力電流監視部120と、ゲート制御部130と、過電流保護回路171と、を集積化して成る。また、半導体集積回路装置1には、これ以外の回路ブロック(例えば図1を参照)も集積化されているが、ここでは描写及び説明を割愛する。
NMOSFET110は、ドレインが外部端子T11に接続されてソースが外部端子T12に接続された高耐圧(例えば42V耐圧)のパワートランジスタである。このように接続されたNMOSFET110は、電源電圧VBBの印加端から負荷3を介して接地端に至る電流経路を導通/遮断するためのスイッチ素子(ローサイドスイッチ)として機能する。なお、NMOSFET110は、ゲート駆動信号G1がハイレベルであるときにオンし、ゲート駆動信号G1がローレベルであるときにオフする。
また、NMOSFET110は、先出のNMOSFET10と同じく、オン抵抗値が数十mΩとなるように設計すればよい。ただし、NMOSFET110のオン抵抗値が低いほど、外部端子T11の天絡(=電源電圧VBBの印加端ないしはこれに準ずる高電位端への短絡異常)が生じたときに過電流が流れやすくなり、異常発熱を生じやすくなる。従って、NMOSFET110のオン抵抗値を下げるほど、過電流保護回路171や温度保護回路(不図示)の重要性が高くなる。
出力電流監視部120は、NMOSFET121とセンス抵抗122を含み、NMOSFET110に流れる出力電流Ioに応じたセンス電圧Vsを生成する。
NMOSFET121は、NMOSFET110に対して並列接続されたミラートランジスタであり、出力電流Ioに応じたセンス電流Isを生成する。NMOSFET110とNMOSFET121とのサイズ比は、m:1(ただしm>1)である。従って、センス電流Isは、出力電流Ioを1/mに減じた大きさとなる。なお、NMOSFET121は、NMOSFET110と同様、ゲート駆動信号G1がハイレベルであるときにオンし、ゲート電圧G1がローレベルであるときにオフする。
センス抵抗122(抵抗値:Rs)は、NMOSFET121のソースと外部端子T12との間に接続されており、センス電流Isに応じたセンス電圧Vs(=Is×Rs)を生成する電流/電圧変換素子である。
ゲート制御部130は、外部制御信号INに応じてゲート駆動信号G1を生成することにより、NMOSFET110及び121のオン/オフ制御を行う回路ブロックであり、ゲートドライバ131と、クランパ134と、NMOSFET135と、抵抗136と、キャパシタ137と、を含む。
ゲートドライバ131は、スイッチ131aと、Pチャネル型MOS電界効果トランジスタ131bと、抵抗131c及び131dと、を含む。スイッチ131aの第1端とトランジスタ131bのゲートは、いずれも、外部端子T13に接続されている。スイッチ131aの第2端は、抵抗131cの第1端に接続されている。トランジスタ131bのソースと抵抗131cの第2端は、いずれもゲート駆動信号G1の出力端に接続されている。トランジスタ131bのドレインは、抵抗131dの第1端に接続されている。抵抗131dの第2端は、外部端子T12に接続されている。
スイッチ131aは、反転低電圧検出信号UVLOB(=低電圧検出信号UVLOの論理反転信号)に応じてオン/オフされる。より具体的に述べると、スイッチ131aは、UVLOB=H(UVLO=L)であるときにオンし、UVLOB=L(UVLO=H)であるときにオフする。
なお、ローサイドスイッチLSIである半導体集積回路装置1では、外部制御信号INが、NMOSFET110のオン/オフ制御信号として機能するだけでなく、半導体集積回路装置1の各部を駆動するための駆動電圧としても用いられている。
従って、外部制御信号INが投入されているか否かに応じて反転低電圧検出信号UVLOB(及び低電圧検出信号UVLO)の論理レベルが切り替わり、延いては、スイッチ131aのオン/オフ状態が切り替わる。より具体的に述べると、IN=LであるときにはUVLOB=L(低電圧検出時の論理レベル)となり、スイッチ131aがオフする。一方、IN=HであるときにはUVLOB=H(低電圧未検出時の論理レベル)となり、スイッチ131aがオンする。
また、トランジスタ131bは、外部制御信号INに応じてオン/オフされる。より具体的に述べると、トランジスタ131bは、IN=Hであるときにオフし、IN=Lであるときにオンする。
すなわち、本構成例のゲートドライバ131において、IN=Hであるときには、スイッチ131aがオンしてトランジスタ131bがオフする。その結果、ゲート駆動信号G1がハイレベルに立ち上げられるので、NMOSFET110がオンする。なお、ゲート駆動信号G1の立上り速度(=オン時のスルーレート)は、抵抗131cを調整することにより任意に設定することができる。
一方、IN=Lであるときには、スイッチ131aがオフしてトランジスタ131bがオンする。その結果、ゲート駆動信号G1がローレベルに立ち下げられるので、NMOSFET110がオフする。なお、ゲート駆動信号G1の立下り速度(=オフ時のスルーレート)は、抵抗131dを調整することにより任意に設定することができる。
クランパ134は、外部端子T11(=出力電圧Voの印加端)とNMOSFET110のゲートとの間に接続されている。外部端子T11に誘導性の負荷3が接続されるアプリケーションでは、NMOSFET110をオンからオフへ切り替える際、負荷3の逆起電力により、出力電圧Voが電源電圧VBBよりも高い正電圧(>VBB)となる。そのため、エネルギー吸収用にクランパ134(いわゆるアクティブクランプ回路)が設けられている。
NMOSFET135のドレインは、NMOSFET110のゲート(=ゲート駆動信号G1の印加端)に接続されている。NMOSFET135のソースは、外部端子T12に接続されている。NMOSFET135のゲートは、過電流保護信号S171の印加端に接続されている。また、NMOSFET135のドレイン・ゲート間には、抵抗136とキャパシタ137が直列に接続されている。
本構成例のゲート制御部130において、過電流保護信号S171がハイレベル(=過電流検出時の論理レベル)に立ち上げられると、ゲート駆動信号G1が定常時のハイレベル(=IN)から所定の時定数τ(=R136×C137)で引き下げられていく。その結果、NMOSFET110の導通度が徐々に低下していくので、出力電流Ioに制限が掛けられる。一方、過電流保護信号S171がローレベル(=過電流未検出時の論理レベル)に立ち下げられると、ゲート駆動信号G1が所定の時定数τで引き上げられていく。その結果、NMOSFET110の導通度が徐々に上昇していくので、出力電流Ioの制限が解除される。
このように、本構成例のゲート制御部130は、過電流保護信号S171に応じて出力電流Ioを制限するようにゲート駆動信号G1を制御する機能を備えている。この点については、第1実施形態(図2)のゲート制御部30と同様である。
過電流保護回路171は、センス電圧Vsの監視結果(=出力電流Ioの過電流異常が生じているか否か)に応じた過電流保護信号S171を生成する。なお、過電流保護信号S171は、例えば異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。
<過電流保護回路(第2実施形態)>
図14は、過電流保護回路171の一構成例を示す図である。本構成例の過電流保護回路171は、温度検出部171Aと、短絡検出部171Bと、制限値設定部171Cと、過電流検出部171Dと、を含む。
なお、上記の各機能部171A〜171Dは、それぞれ、第1実施形態(図3)の過電流保護回路71を形成する各機能部71A〜71Dに相当する。
このように、過電流保護回路171は、基本的に第1実施形態(図3)の過電流保護回路71と同様であり、温度検出信号SA及び短絡検出信号SBの双方に応じて過電流制限値Iocdの可変制御を行うことにより、通常時の電流能力確保と高温時の安全性向上を両立することが可能となる。
以下では、過電流保護回路171の各部(温度検出部171A、短絡検出部171B、制限値設定部171C、及び、過電流検出部171D)について、それぞれ、図面を参照しながら、第1実施形態からの変更点を中心に説明する。
<温度検出部(第2実施形態)>
図15は、温度検出部171Aの一構成例を示す図である。本構成例の温度検出部171Aは、チップ温度Tjを検出して温度検出信号SAを生成する機能部であり、第1実施形態の温度検出部71A(図7)を基本としつつ、いくつかの変更が加えられている。
第1の変更点は、先出のトランジスタA3、抵抗A8及びA9、コンパレータA10、並びに、トランジスタA11が割愛されている点である。このように、温度検出部171Aは、温度保護回路から独立して実装してもよい。
第2の変更点は、温度検出部171Aの駆動電圧として、内部電源電圧Vregではなく、外部制御信号INが印加されている点である。このように、ローサイドスイッチLSIである半導体集積回路装置1では、外部制御信号INを温度検出部171Aの駆動電圧として用いることが可能である。
第3の変更点は、トランジスタA1及びA2それぞれのソースと電源端(=外部制御信号INの印加端)との間に、抵抗A13が挿入されている点である。本構成によれば、外部制御信号INに重畳するノイズ成分やサージ成分の内部伝播を抑制することができる。
<短絡検出部(第2実施形態)>
図16は、短絡検出部171B(天絡検出部)の一構成例を示す図である。本構成例の短絡検出部171Bは、出力電圧Voを監視することにより、外部端子T2の天絡を検出して短絡検出信号SBを生成する機能部であり、コンパレータB7と、抵抗B8と、電圧源B9と、を含む。
コンパレータB7は、外部端子T11から抵抗B8(=サージ保護素子)を介して反転入力端(−)に入力される出力電圧Voと、電圧源B9から非反転入力端(+)に入力されるノード電圧VB3とを比較して短絡検出信号SBを生成する。短絡検出信号SBは、Vo<VB3であるときにハイレベル(=天絡未検出時の論理レベル)となり、Vo>VB3であるときにローレベル(=天絡検出時の論理レベル)となる。
なお、第1実施形態の短絡検出部71B(図8)に倣い、ノード電圧VB3にヒステリシスを持たせてもよいし、或いは、コンパレータB7の出力端に論理ゲート(バッファやインバータなど)を接続することも任意である。
図17は、短絡検出部171Bにおける短絡検出動作(天絡検出動作)の一例を示す図であり、上から順に、出力電圧Voと短絡検出信号SBが描写されている。
外部端子T11に天絡が生じて出力電圧Voがノード電圧VB3を上回ると、短絡検出信号SBがローレベル(=天絡検出時の論理レベル)に立ち下がる。一方、外部端子T11の天絡が解消して出力電圧Voがノード電圧VB3を下回ると、短絡検出信号SBがハイレベル(天絡未検出時の論理レベル)に立ち上がる。
<制限値設定部(第2実施形態)>
図18は、制限値設定部171Cの一構成例を示す図である。本構成例の制限値設定部171Cは、温度検出信号SA及び短絡検出信号SBの双方に応じて過電流制限値Iocd(過電流検出電流Iocd)を設定する機能部であり、先出の図11を基本としつつ、いくつかの変更が加えられている。
第1の変更点は、トランジスタN6のドレインがトランジスタN1のドレインに接続されている点である。このような回路変更により、第1設定電流Iocd1から第2設定電流Iocd2を差し引いた差分電流(=Iocd1−Iocd2)がトランジスタN1のドレインに入力されるので、トランジスタN2のドレインから上記の差分電流をミラーした過電流検出電流Iocdが出力される。
すなわち、制限値設定部171Cは、第1実施形態の制限値設定部71C(図10)からレベルシフタC3とカレントミラーCM1〜CM4を割愛し、第1設定電流生成部C1と第2設定電流生成部C2を直結した構成として理解することができる。
第2の変更点は、第2設定電流生成部C2に含まれる構成要素として、Nチャネル型MOS電界効果トランジスタN7が追加されている点である。トランジスタN7のドレインは、トランジスタN3のドレインに接続されている。トランジスタN7のソースは、トランジスタN3のソースに接続されている。トランジスタN7のゲートは、短絡検出信号SBの入力端に接続されている。トランジスタN7は、SB=H(天絡未検出時の論理レベル)であるときにオンし、SB=L(天絡検出時の論理レベル)であるときにオフする。
トランジスタN7がオンしているときには、トランジスタN5のドレインに電流信号ICが流れないので、トランジスタN6のドレインに第2設定電流Iocd2が流れなくなる。一方、トランジスタN7がオフしているときには、トランジスタN5のドレインに電流信号ICが流れるので、トランジスタN6のドレインにも第2設定電流Iocd2が流れるようになる。
このように、制限値設定部171Cは、短絡検出信号SBに応じたトランジスタN7のオン/オフ制御により、外部端子T11の天絡が生じていないとき(SB=H)に第2設定電流生成部C2をディセーブル状態とし、外部端子T11の天絡が生じているとき(SB=L)に第2設定電流生成部C2をイネーブル状態とする。
第3の変更点は、制限値設定部171Cの駆動電圧として、内部電源電圧Vregではなく、外部制御信号INが印加されている点である。このように、ローサイドスイッチLSIである半導体集積回路装置1では、外部制御信号INを制限値設定部171Cの駆動電圧として用いることが可能である。
第4の変更点は、トランジスタP1〜P4それぞれのソースと電源端(=外部制御信号INの印加端)との間に抵抗R2が挿入されている点である。本構成によれば、外部制御信号INに重畳するノイズ成分やサージ成分の内部伝播を抑制することができる。なお、トランジスタP1、電流源CS及び抵抗R2は、それぞれ、温度検出部171AのトランジスタA1、電流源A4及び抵抗A13(図15を参照)を流用しても構わない。
<過電流検出部(第2実施形態)>
図19は、過電流検出部171Dの一構成例を示す図である。本構成例の過電流検出部171Dは、センス電圧Vsを監視することにより、センス電流Is(延いては出力電流Io)が過電流制限値Iocdに達しているか否かを検出して過電流保護信号S171を生成する機能部であり、第1実施形態の過電流検出部71D(図12)を基本としつつ、いくつかの変更が加えられている。
第1の変更点は、先出の昇圧電圧VG及び出力電圧Voに代えて、それぞれ、外部制御信号IN及び接地電圧GNDが印加されている点である。このように、過電流検出部171Dは、VG−Vo間ではなくIN−GND間で動作する。
第2の変更点は、トランジスタD1〜D3それぞれのソースと電源端(=外部制御信号INの印加端)との間に、抵抗D7が挿入されている点である。本構成によれば、外部制御信号INに重畳するノイズ成分やサージ成分の内部伝播を抑制することができる。
<車両への適用>
図20は、車両の一構成例を示す外観図である。本構成例の車両Xは、バッテリ(本図では不図示)と、バッテリから電力供給を受けて動作する種々の電子機器X11〜X18とを搭載している。なお、本図における電子機器X11〜X18の搭載位置については、図示の便宜上、実際とは異なる場合がある。
電子機器X11は、エンジンに関連する制御(インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など)を行うエンジンコントロールユニットである。
電子機器X12は、HID[high intensity discharged lamp]やDRL[daytime running lamp]などの点消灯制御を行うランプコントロールユニットである。
電子機器X13は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
電子機器X14は、車両Xの運動に関連する制御(ABS[anti-lock brake system]制御、EPS[electric power steering]制御、電子サスペンション制御など)を行うボディコントロールユニットである。
電子機器X15は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
電子機器X16は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー(ショックアブソーバー)、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Xに組み込まれている電子機器である。
電子機器X17は、車載A/V[audio/visual]機器、カーナビゲーションシステム、及び、ETC[electronic toll collection system]など、ユーザオプション品として任意で車両Xに装着される電子機器である。
電子機器X18は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。
なお、先に説明した半導体集積回路装置1、ECU2、及び、負荷3は、電子機器X11〜X18のいずれにも組み込むことが可能である。
<その他の変形例>
また、上記の実施形態では、車載用のハイサイドスイッチLSIないしはローサイドスイッチLSIを例に挙げて説明を行ったが、本明細書中に開示されている発明の適用対象は、これに限定されるものではなく、例えば、その他の車載用IPD(車載用電源LSIなど)はもちろん、車載用途以外の半導体集積回路装置(例えば汎用的な電源制御回路)にも広く適用することができる。
また、上記の実施形態では、出力端子の短絡異常を検出したときにチップ温度に応じて過電流の制限値を引き下げる例を挙げたが、これと同様の安全設計思想に基づき、何らかの異常(短絡異常や温度異常など)が検出されたときに、別の異常を検出するための判定値(過電圧検出値など)をより安全性の高い値に切り替えるといった応用も考えられる。
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。