JP2021065040A - スイッチ装置 - Google Patents

Abstract

【課題】適切な過電流保護を掛ける。【解決手段】スイッチ装置１は、負荷３が接続される出力端子Ｔ２と、出力端子Ｔ２に接続されるスイッチ素子１０と、スイッチ素子１０に流れる出力電流Ｉｏを過電流制限値Ｉｏｃｄ以下に制限する過電流保護回路７１と、を有する。過電流保護回路７１は、出力端子Ｔ２の短絡異常が生じていないときにはチップ温度Ｔｊに依ることなく過電流制限値Ｉｏｃｄを所定の基準値に設定する一方、出力端子Ｔ２の短絡異常が生じているときにはチップ温度Ｔｊが高いほど過電流制限値Ｉｏｃｄを基準値から引き下げる。【選択図】図１

Description

本明細書中に開示されている発明は、スイッチ装置に関する。

本願出願人は、以前より、車載ＩＰＤ［intelligent power device］などのスイッチ装置に関して、数多くの新技術を提案している（例えば特許文献１を参照）。

国際公開第２０１７／１８７７８５号

しかしながら、従来のスイッチ装置では、その過電流保護機能について更なる改善の余地があった。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、適切な過電流保護を掛けることのできるスイッチ装置を提供することを目的とする。

本明細書中に開示されているスイッチ装置は、負荷が接続される出力端子と、前記出力端子に接続されるスイッチ素子と、前記スイッチ素子に流れる出力電流を過電流制限値以下に制限する過電流保護回路と、を有し、前記過電流保護回路は、前記出力端子の短絡異常が生じていないときにはチップ温度に依ることなく前記過電流制限値を所定の基準値に設定する一方、前記出力端子の短絡異常が生じているときには前記チップ温度が高いほど前記過電流制限値を前記基準値から引き下げる構成（第１の構成）とされている。

なお、上記第１の構成から成るスイッチ装置において、前記過電流保護回路は、前記チップ温度を検出する温度検出部と、前記出力端子の短絡異常を検出する短絡検出部と、前記温度検出部及び前記短絡検出部双方の検出結果に応じて前記過電流制限値を設定する制限値設定部と、前記出力電流が前記過電流制限値に達しているか否かを検出する過電流検出部と、を含む構成（第２の構成）にするとよい。

また、上記第２の構成から成るスイッチ装置において、前記温度検出部は、前記チップ温度の高温異常時に前記スイッチ素子を強制オフする温度保護回路の温度検出素子を流用する構成（第３の構成）にするとよい。

また、上記第２又は第３の構成から成るスイッチ装置において、前記スイッチ素子は、電源端子と前記出力端子との間に接続されるハイサイドスイッチであり、前記短絡検出部は、前記出力端子の地絡を検出する構成（第４の構成）にするとよい。

また、上記第２又は第３の構成から成るスイッチ装置において、前記スイッチ素子は、前記出力端子と接地端子との間に接続されるローサイドスイッチであり、前記短絡検出部は、前記出力端子の天絡を検出する構成（第５の構成）にしてもよい。

また、上記第２〜第５いずれかの構成から成るスイッチ装置において、前記制限値設定部は、所定の第１設定電流を生成する第１設定電流生成部と、前記チップ温度が高いほど増大する第２設定電流を生成する第２設定電流生成部と、を含み、前記第１設定電流から前記第２設定電流を差し引いた差分電流を前記過電流制限値として設定する構成（第６の構成）にするとよい。

また、上記第６の構成から成るスイッチ装置において、前記制限値設定部は、前記出力端子の短絡異常が生じていないときに前記第２設定電流生成部をディセーブル状態とし、前記出力端子の短絡異常が生じているときに前記第２設定電流生成部をイネーブル状態とする構成（第７の構成）にするとよい。

また、本明細書中に開示されている電子機器は、上記第１〜第７いずれかの構成から成るスイッチ装置と、前記スイッチ装置に接続される負荷と、を有する構成（第８の構成）とされている。

なお、上記第８の構成から成る電子機器において、前記負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータである構成（第９の構成）にするとよい。

また、本明細書中に開示されている車両は、上記８または第９の構成から成る電子機器を有する構成（第１０の構成）とされている。

本明細書中に開示されている発明によれば、適切な過電流保護を掛けることのできるスイッチ装置を提供することが可能となる。

半導体集積回路装置の第１実施形態を示す図 第１実施形態におけるゲート制御部の一構成例を示す図 第１実施形態における過電流保護回路の一構成例を示す図 負荷ショート信頼性試験での過電流保護動作を示す図 短絡検出を行わない場合の過電流保護動作（第１例）を示す図 短絡検出を行わない場合の過電流保護動作（第２例）を示す図 第１実施形態における温度検出部の一構成例を示す図 第１実施形態における短絡検出部の一構成例を示す図 第１実施形態における短絡検出動作（地絡検出動作）の一例を示す図 第１実施形態における制限値設定部の一構成例を示す図 第１設定電流生成部及び第２設定電流生成部の一構成例を示す図 第１実施形態における過電流検出部の一構成例を示す図 半導体集積回路装置の第２実施形態を示す図 第２実施形態における過電流保護回路の一構成例を示す図 第２実施形態における温度検出部の一構成例を示す図 第２実施形態における短絡検出部の一構成例を示す図 第２実施形態における短絡検出動作（天絡検出動作）の一例を示す図 第２実施形態における制限値設定部の一構成例を示す図 第２実施形態における過電流検出部の一構成例を示す図 車両の一構成例を示す外観図

＜半導体集積回路装置（第１実施形態）＞
図１は、半導体集積回路装置の第１実施形態を示す図である。本実施形態の半導体集積回路装置１は、ＥＣＵ［electronic control unit］２からの指示に応じて電源電圧ＶＢＢの印加端と負荷３との間を導通／遮断する車載用ハイサイドスイッチＬＳＩ（＝車載ＩＰＤの一種）である。

なお、半導体集積回路装置１は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１〜Ｔ４を備えている。外部端子Ｔ１は、不図示のバッテリから電源電圧ＶＢＢ（例えば１２Ｖ）の供給を受け付けるための電源端子（ＶＢＢピン）である。外部端子Ｔ２は、負荷３（バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータなど）を外部接続するための負荷接続端子ないしは出力端子（ＯＵＴピン）である。外部端子Ｔ３は、ＥＣＵ２から外部制御信号Ｓｉの外部入力を受け付けるための信号入力端子（ＩＮピン）である。外部端子Ｔ４は、ＥＣＵ２に状態報知信号Ｓｏを外部出力するための信号出力端子（ＳＥＮＳＥピン）である。なお、外部端子Ｔ４と接地端との間には、外部センス抵抗４が外付けされている。

また、半導体集積回路装置１は、ＮＭＯＳＦＥＴ１０と、出力電流監視部２０と、ゲート制御部３０と、制御ロジック部４０と、信号入力部５０と、内部電源部６０と、異常保護部７０と、出力電流検出部８０と、信号出力部９０と、を集積化して成る。

ＮＭＯＳＦＥＴ１０は、ドレインが外部端子Ｔ１に接続されてソースが外部端子Ｔ２に接続された高耐圧（例えば４２Ｖ耐圧）のパワートランジスタである。このように接続されたＮＭＯＳＦＥＴ１０は、電源電圧ＶＢＢの印加端から負荷３を介して接地端に至る電流経路を導通／遮断するためのスイッチ素子（ハイサイドスイッチ）として機能する。なお、ＮＭＯＳＦＥＴ１０は、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート駆動信号Ｇ１がローレベルであるときにオフする。

また、ＮＭＯＳＦＥＴ１０は、オン抵抗値が数十ｍΩとなるように設計すればよい。ただし、ＮＭＯＳＦＥＴ１０のオン抵抗値が低いほど、外部端子Ｔ２の地絡（＝接地端ないしはこれに準ずる低電位端への短絡異常）が発生したときに過電流が流れやすくなり、異常発熱を生じやすくなる。従って、ＮＭＯＳＦＥＴ１０のオン抵抗値を下げるほど、後述する過電流保護回路７１や温度保護回路７３の重要性が高くなる。

出力電流監視部２０は、ＮＭＯＳＦＥＴ２１及び２１’とセンス抵抗２２を含み、ＮＭＯＳＦＥＴ１０に流れる出力電流Ｉｏに応じたセンス電圧Ｖｓ（＝センス信号に相当）を生成する。

ＮＭＯＳＦＥＴ２１及び２１’は、いずれもＮＭＯＳＦＥＴ１０に対して並列接続されたミラートランジスタであり、出力電流Ｉｏに応じたセンス電流Ｉｓ及びＩｓ’を生成する。ＮＭＯＳＦＥＴ１０とＮＭＯＳＦＥＴ２１及び２１’とのサイズ比は、ｍ：１（ただしｍ＞１）である。従って、センス電流Ｉｓ及びＩｓ’は、出力電流Ｉｏを１／ｍに減じた大きさとなる。なお、ＮＭＯＳＦＥＴ２１及び２１’は、ＮＭＯＳＦＥＴ１０と同様、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート電圧Ｇ１がローレベルであるときにオフする。

センス抵抗２２（抵抗値：Ｒｓ）は、ＮＭＯＳＦＥＴ２１のソースと外部端子Ｔ２との間に接続されており、センス電流Ｉｓに応じたセンス電圧Ｖｓ（＝Ｉｓ×Ｒｓ＋Ｖｏ、ただし、Ｖｏは外部端子Ｔ２に現れる出力電圧）を生成する電流／電圧変換素子である。

ゲート制御部３０は、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成してＮＭＯＳＦＥＴ１０及び２１それぞれのゲートに出力することにより、ＮＭＯＳＦＥＴ１０及び２１のオン／オフ制御を行う。なお、ゲート制御部３０は、過電流保護信号Ｓ７１に応じて出力電流Ｉｏを制限するようにＮＭＯＳＦＥＴ１０（並びにＮＭＯＳＦＥＴ２１及び２１’）を制御する機能を備えている。

制御ロジック部４０は、内部電源電圧Ｖｒｅｇの供給を受けてゲート制御信号Ｓ１を生成する。例えば、外部制御信号Ｓｉがハイレベル（＝ＮＭＯＳＦＥＴ１０をオンさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されるので、制御ロジック部４０が動作状態となり、ゲート制御信号Ｓ１がハイレベル（＝Ｖｒｅｇ）となる。一方、外部制御信号Ｓｉがローレベル（＝ＮＭＯＳＦＥＴ１０をオフさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されないので、制御ロジック部４０が非動作状態となり、ゲート制御信号Ｓ１がローレベル（＝ＧＮＤ）となる。また、制御ロジック部４０は、各種の異常保護信号（過電流保護信号Ｓ７１、オープン保護信号Ｓ７２、温度保護信号Ｓ７３、及び、減電圧保護信号Ｓ７４）を監視している。なお、制御ロジック部４０は、上記した異常保護信号のうち、過電流保護信号Ｓ７１、オープン保護信号Ｓ７２、及び、温度保護信号Ｓ７３の監視結果に応じて出力切替信号Ｓ２を生成する機能も備えている。

信号入力部５０は、外部端子Ｔ３から外部制御信号Ｓｉの入力を受け付けて制御ロジック部４０や内部電源部６０に伝達するシュミットトリガである。なお、外部制御信号Ｓｉは、例えば、ＮＭＯＳＦＥＴ１０をオンさせるときにハイレベルとなり、ＮＭＯＳＦＥＴ１０をオフさせるときにローレベルとなる。

内部電源部６０は、電源電圧ＶＢＢから所定の内部電源電圧Ｖｒｅｇを生成して半導体集積回路装置１の各部に供給する。なお、内部電源部６０の動作可否は、外部制御信号Ｓｉに応じて制御される。より具体的に述べると、内部電源部６０は、外部制御信号Ｓｉがハイレベルであるときに動作状態となり、外部制御信号Ｓｉがローレベルであるときに非動作状態となる。

異常保護部７０は、半導体集積回路装置１の各種異常を検出する回路ブロックであり、過電流保護回路７１と、オープン保護回路７２と、温度保護回路７３と、減電圧保護回路７４と、を含む。

過電流保護回路７１は、センス電圧Ｖｓの監視結果（＝出力電流Ｉｏの過電流異常が生じているか否か）に応じた過電流保護信号Ｓ７１を生成する。なお、過電流保護信号Ｓ７１は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

オープン保護回路７２は、出力電圧Ｖｏの監視結果（＝負荷３のオープン異常が生じているか否か）に応じたオープン保護信号Ｓ７２を生成する。なお、オープン保護信号Ｓ７２は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

温度保護回路７３は、半導体集積回路装置１（特にＮＭＯＳＦＥＴ１０周辺）の異常発熱を検出する温度検出素子（不図示）を含み、その検出結果（＝異常発熱が生じているか否か）に応じた温度保護信号Ｓ７３を生成する。なお、温度保護信号Ｓ７３は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

減電圧保護回路７４は、電源電圧ＶＢＢないしは内部電源電圧Ｖｒｅｇの監視結果（＝減電圧異常が生じているか否か）に応じた減電圧保護信号Ｓ７４を生成する。なお、減電圧保護信号Ｓ７４は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

出力電流検出部８０は、不図示のバイアス手段を用いてＮＭＯＳＦＥＴ２１’のソース電圧と出力電圧Ｖｏとを一致させることにより、出力電流Ｉｏに応じたセンス電流Ｉｓ’（＝Ｉｏ／ｍ）を生成して信号出力部９０に出力する。

信号出力部９０は、出力選択信号Ｓ２に基づいてセンス電流Ｉｓ’（＝出力電流Ｉｏの検出結果に相当）と固定電圧Ｖ９０（＝異常フラグに相当、本図では明示せず）の一方を外部端子Ｔ４に選択出力する。センス電流Ｉｓ’が選択出力された場合には、状態報知信号Ｓｏとして、センス電流Ｉｓ’を外部センス抵抗４（抵抗値：Ｒ４）で電流／電圧変換した出力検出電圧Ｖ８０（＝Ｉｓ’×Ｒ４）がＥＣＵ２に伝達される。出力検出電圧Ｖ８０は、出力電流Ｉｏが大きいほど高くなり、出力電流Ｉｏが小さいほど低くなる。一方、固定電圧Ｖ９０が選択出力された場合には、状態報知信号Ｓｏとして、固定電圧Ｖ９０がＥＣＵ２に伝達される。なお、状態報知信号Ｓｏから出力電流Ｉｏの電流値を読み取る場合には、状態報知信号ＳｏをＡ／Ｄ［analog-to-digital］変換してやればよい。一方、状態報知信号Ｓｏから異常フラグを読み取る場合には、固定電圧Ｖ９０よりもやや低い閾値を用いて状態報知信号Ｓｏの論理レベルを判定してやればよい。

＜ゲート制御部（第１実施形態）＞
図２は、第１実施形態におけるゲート制御部３０の一構成例を示す図である。本構成例のゲート制御部３０は、ゲートドライバ３１と、オシレータ３２と、チャージポンプ３３と、クランパ３４と、ＮＭＯＳＦＥＴ３５と、抵抗３６（抵抗値：Ｒ３６）と、キャパシタ３７（容量値：Ｃ３７）と、ツェナダイオード３８と、を含む。

ゲートドライバ３１は、チャージポンプ３３の出力端（＝昇圧電圧ＶＧの印加端）と外部端子Ｔ２（＝出力電圧Ｖｏの印加端）との間に接続されており、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成する。なお、ゲート駆動信号Ｇ１は、ゲート制御信号Ｓ１がハイレベルであるときにハイレベル（＝ＶＧ）となり、ゲート制御信号Ｓ１がローレベルであるときにローレベル（＝Ｖｏ）となる。

オシレータ３２は、所定周波数のクロック信号ＣＬＫを生成してチャージポンプ３３に出力する。なお、オシレータ３２の動作可否は、制御ロジック部４０からのイネーブル信号Ｓａに応じて制御される。

チャージポンプ３３は、クロック信号ＣＬＫを用いてフライングキャパシタを駆動することにより、電源電圧ＶＢＢよりも高い昇圧電圧ＶＧを生成してゲートドライバ３１に供給する昇圧部の一例である。なお、チャージポンプ３３の動作可否は、制御ロジック部４０からのイネーブル信号Ｓｂに応じて制御される。

クランパ３４は、外部端子Ｔ１（＝電源電圧ＶＢＢの印加端）とＮＭＯＳＦＥＴ１０のゲートとの間に接続されている。外部端子Ｔ２に誘導性の負荷３が接続されるアプリケーションでは、ＮＭＯＳＦＥＴ１０をオンからオフへ切り替える際、負荷３の逆起電力により、出力電圧Ｖｏが負電圧（＜ＧＮＤ）となる。そのため、エネルギー吸収用にクランパ３４（いわゆるアクティブクランプ回路）が設けられている。

ＮＭＯＳＦＥＴ３５のドレインは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ＮＭＯＳＦＥＴ３５のソースは、外部端子Ｔ２に接続されている。ＮＭＯＳＦＥＴ３５のゲートは、過電流保護信号Ｓ７１の印加端に接続されている。また、ＮＭＯＳＦＥＴ３５のドレイン・ゲート間には、抵抗３６とキャパシタ３７が直列に接続されている。

ツェナダイオード３８のカソードは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ツェナダイオード３８のアノードは、ＮＭＯＳＦＥＴ１０のソースに接続されている。このように接続されたツェナダイオード３８は、ＮＭＯＳＦＥＴ１０のゲート・ソース間電圧（＝ＶＧ−Ｖｏ）を所定値以下に制限するクランプ素子として機能する。

本構成例のゲート制御部３０において、過電流保護信号Ｓ７１がハイレベルに立ち上げられると、ゲート駆動信号Ｇ１が定常時のハイレベル（＝ＶＧ）から所定の時定数τ（＝Ｒ３６×Ｃ３７）で引き下げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に低下していくので、出力電流Ｉｏに制限が掛けられる。一方、過電流保護信号Ｓ７１がローレベルに立ち下げられると、ゲート駆動信号Ｇ１が所定の時定数τで引き上げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に上昇していくので、出力電流Ｉｏの制限が解除される。

このように、本構成例のゲート制御部３０は、過電流保護信号Ｓ７１に応じて出力電流Ｉｏを制限するようにゲート駆動信号Ｇ１を制御する機能を備えている。

＜過電流保護に関する考察＞
ところで、車載ＩＰＤとして高い信頼性が要求される半導体集積回路装置１には、インダクタンス（例えば５μＨ）を持つ経路を介して外部端子Ｔ２（＝出力端子）を天絡または地絡した状態で、ＮＭＯＳＦＥＴ１０のオン／オフを複数サイクル（グレードに応じて３００サイクル〜１００万サイクル）に亘って繰り返す負荷ショート信頼性試験（ＡＥＣ−Ｑ１００−０１２）が課せられる。

ここで、近年におけるＮＭＯＳＦＥＴ１０の低オン抵抗化に伴い、過電流保護回路７１の過電流制限値Ｉｏｃｄが数十Ａ〜１００Ａに設定されていた場合には、ＮＭＯＳＦＥＴ１０で数百Ｗ〜１０００Ｗもの大電力が消費される。そのため、半導体集積回路装置１では、過熱検出状態（高温状態）でＮＭＯＳＦＥＴ１０のオン／オフが繰り返される。

このような高温時には、熱の影響によりＮＭＯＳＦＥＴ１０の耐久性も低下していく。そのため、負荷ショート信頼性試験をクリアするためには、過電流制限値Ｉｏｃｄを引き下げて、ＮＭＯＳＦＥＴ１０の消費電力（延いては発熱）を抑えることが一般的である。

しかしながら、半導体集積回路装置１には、非常に大きな出力電流Ｉｏ（１００Ａ級）を必要とする負荷３も接続され得る。そのため、過電流制限値Ｉｏｃｄを単純に引き下げることは望ましくない。

上記の考察に鑑み、以下では、通常時の電流能力確保と高温時の安全性向上を両立することのできる過電流保護回路７１を提案する。

＜過電流保護回路（第１実施形態）＞
図３は、過電流保護回路７１の一構成例を示す図である。本構成例の過電流保護回路７１は、温度検出部７１Ａと、短絡検出部７１Ｂと、制限値設定部７１Ｃと、過電流検出部７１Ｄと、を含む。

温度検出部７１Ａは、チップ温度Ｔｊを検出して温度検出信号ＳＡを生成する。なお、チップ温度Ｔｊは、例えば、ＮＭＯＳＦＥＴ１０近傍のｐｎジャンクション温度である。また、温度検出信号ＳＡは、例えば、チップ温度Ｔｊに応じたアナログ電圧信号である。

短絡検出部７１Ｂは、出力電圧Ｖｏを監視することにより、外部端子Ｔ２の地絡を検出して短絡検出信号ＳＢを生成する。なお、短絡検出信号ＳＢは、例えば、地絡検出時にローレベルとなり、地絡未検出時にハイレベルとなる２値信号である。

制限値設定部７１Ｃは、温度検出信号ＳＡ及び短絡検出信号ＳＢの双方に応じて過電流制限値Ｉｏｃｄ（本明細書中では、過電流検出電流Ｉｏｃｄと呼ぶこともある）を設定する。より具体的に述べると、制限値設定部７１Ｃは、外部端子Ｔ２の地絡が生じていないとき（ＳＢ＝Ｈ）には、温度検出信号ＳＡ（延いてはチップ温度Ｔｊ）に依ることなく、過電流制限値Ｉｏｃｄを所定の基準値に設定する。一方、制限値設定部７１Ｃは、外部端子Ｔ２の地絡が生じているとき（ＳＢ＝Ｌ）には、温度検出信号ＳＡに応じてチップ温度Ｔｊが高いほど過電流制限値Ｉｏｃｄを基準値から引き下げる。例えば、過電流制限値Ｉｏｃｄは、チップ温度Ｔｊに反比例する（Ｉｏｃｄ∝１／Ｔｊ）。

過電流検出部７１Ｄは、センス電圧Ｖｓを監視することにより、センス電流Ｉｓ（延いては出力電流Ｉｏ）が過電流制限値Ｉｏｃｄに達しているか否かを検出して過電流保護信号Ｓ７１を生成する。

上記構成から成る過電流保護回路７１において、外部端子Ｔ２の地絡が生じていないときには、チップ温度Ｔｊに依ることなく過電流制限値Ｉｏｃｄが所定の基準値に設定される。従って、ＮＭＯＳＦＥＴ１０の電流能力を最大限に活かすことが可能となる。

一方、外部端子Ｔ２の地絡が生じているときには、チップ温度Ｔｊの上昇に伴い過電流制限値Ｉｏｃｄがその基準値から引き下げられる。従って、チップ温度Ｔｊが高いほど出力電流Ｉｏを小さく絞ることができるので、ＮＭＯＳＦＥＴ１０の消費電力（延いては発熱）を抑制することが可能となる。

このように、温度検出信号ＳＡ及び短絡検出信号ＳＢの双方に応じた過電流制限値Ｉｏｃｄの可変制御機能を実装することにより、通常時の電流能力確保と高温時の安全性向上を両立することが可能となる。

図４は、負荷ショート信頼性試験での過電流保護動作を示す図であり、上から順に、出力電流Ｉｏ（実線）及び過電流制限値Ｉｏｃｄ（大破線）、チップ温度Ｔｊ、並びに、短絡検出信号ＳＢが描写されている。なお、出力電流Ｉｏと過電流制限値Ｉｏｃｄは、本来直接的に比較されるものではないが、本図では、説明の便宜上、両者が直接的に比較されるものとして描写されている。

本図で示すように、負荷ショート信頼性試験において、外部端子Ｔ２が地絡された状態（ＳＢ＝Ｌ）でＮＭＯＳＦＥＴ１０のオン／オフが繰り返されると、ＮＭＯＳＦＥＴ１０が発熱するので、チップ温度Ｔｊが上昇していく。このとき、過電流制限値Ｉｏｃｄは、チップ温度Ｔｊの上昇に伴い基準値から引き下げられていくので、ＮＭＯＳＦＥＴ１０の発熱が抑制される。従って、熱の影響によるＮＭＯＳＦＥＴ１０の耐久性劣化を防止し、負荷ショート信頼性試験の規格を十分に満足することが可能となる。

＜短絡検出部の導入意義＞
次に、短絡検出部７１Ｂの導入意義について補足的に説明する。仮に、短絡検出部７１Ｂを導入せず、温度検出信号ＳＡのみに基づいて過電流制限値Ｉｏｃｄの可変制御を行う場合には、外部端子Ｔ２の地絡が生じていないときでも、チップ温度Ｔｊの上昇に伴い、過電流制限値Ｉｏｃｄがその基準値から引き下げられることになる。そのため、半導体集積回路装置１の通常動作や起動動作に支障を来すおそれがある。以下、図面を参照しながら具体的に説明する。

図５及び図６は、それぞれ、短絡検出を行わない場合の過電流保護動作（第１例及び第２例）を示す図であり、上から順に、外部制御信号Ｓｉ、出力電流Ｉｏ（実線）及び過電流制限値Ｉｏｃｄ（大破線）、並びに、チップ温度Ｔｊが描写されている。なお、出力電流Ｉｏと過電流制限値Ｉｏｃｄは、本来直接的に比較されるものではないが、各図では、説明の便宜上、両者が直接的に比較されるものとして描写されている。

例えば、図５で示すように、通常動作時におけるチップ温度Ｔｊの上昇に伴い、過電流制限値Ｉｏｃｄが出力電流Ｉｏの通常値（＝負荷３から要求される電流値、図中の小破線を参照）を下回るまで引き下げられると、負荷３に十分な出力電流Ｉｏを供給することができなくなる。

また、例えば、負荷３が容量性負荷（バルブランプなど）である場合には、図６で示すように、半導体集積回路装置１の起動時に大きな出力電流Ｉｏ（＝容量性負荷のチャージ電流、図中の小破線を参照）を出力する必要がある。しかし、起動時の発熱により過電流制限値Ｉｏｃｄが基準値から引き下げられると、出力電流Ｉｏが小さく制限されるので、容量性負荷のチャージに長時間を要することになり、起動遅延の原因となり得る。

一方、チップ温度Ｔｊに応じた過電流制限値Ｉｏｃｄの可変制御を行うか否かのトリガ手段として、短絡検出部７１Ｂを導入しておけば、外部端子Ｔ２の地絡が生じていない限り、過電流制限値Ｉｏｃｄが基準値から引き下げられることはないので、半導体集積回路装置１の通常動作や起動動作に支障を来さずに済む。

続いて、過電流保護回路７１の各部（温度検出部７１Ａ、短絡検出部７１Ｂ、制限値設定部７１Ｃ、及び、過電流検出部７１Ｄ）について、それぞれ、図面を参照しながら具体的に詳述する。

＜温度検出部（第１実施形態）＞
図７は、温度検出部７１Ａの一構成例（＝温度保護回路７３の一部を温度検出部７１Ａとして流用した例）を示す図である。本構成例の温度検出部７１Ａ（ないし温度保護回路７３）は、Ｐチャネル型ＭＯＳ電界効果トランジスタＡ１〜Ａ３と、電流源Ａ４と、ダイオードＡ５〜Ａ７と、抵抗Ａ８及びＡ９と、コンパレータＡ１０と、Ｎチャネル型ＭＯＳ電界効果トランジスタＡ１１と、インバータＡ１２と、を含む。

トランジスタＡ１〜Ａ３それぞれのソースは、いずれも内部電源電圧Ｖｒｅｇの印加端に接続されている。トランジスタＡ１〜Ａ３それぞれのゲートは、いずれもトランジスタＡ１のドレインに接続されている。トランジスタＡ１のドレインは、電流源Ａ４（＝基準電流ＩＲＥＦの生成手段）に接続されている。このように接続されたトランジスタＡ１〜Ａ３は、トランジスタＡ１のドレインに入力される基準電流ＩＲＥＦをミラーしてトランジスタＡ２及びＡ３それぞれのドレインから出力するカレントミラーを形成している。

トランジスタＡ２のドレインとダイオードＡ５のアノードは、いずれもノード電圧ＶＡ１の印加端に接続されている。ダイオードＡ５のカソードは、ダイオードＡ６のアノードに接続されている。ダイオードＡ６のカソードは、ダイオードＡ７のアノードに接続されている。ダイオードＡ７のカソードは、接地端に接続されている。このように接続されたダイオードＡ５〜Ａ７は、チップ温度Ｔｊに応じたノード電圧ＶＡ１（＝温度依存電圧）を生成する温度検出素子として機能する。

より具体的に述べると、ノード電圧ＶＡ１は、ダイオードＡ５〜Ａ７それぞれの順方向降下電圧Ｖｆを足し合わせた電圧（＝３Ｖｆ）であり、チップ温度Ｔｊに対して負の温度特性を持つ。すなわち、ノード電圧ＶＡは、チップ温度Ｔｊが高いほど低下し、チップ温度Ｔｊが低いほど上昇する。なお、温度検出部７１Ａは、ノード電圧ＶＡ１を温度検出信号ＳＡとして出力する。

トランジスタＡ３のドレインと抵抗Ａ８の第１端は、ノード電圧ＶＡ２の印加端に接続されている。抵抗Ａ８の第２端は、抵抗Ａ９の第１端に接続されている。抵抗Ａ９の第２端は、接地端に接続されている。

コンパレータＡ１０は、非反転入力端（＋）に入力されるノード電圧ＶＡ１と、反転入力端（−）に入力されるノード電圧ＶＡ２とを比較して比較信号ＶＡ３を生成する。比較信号ＶＡ３は、ＶＡ１＞ＶＡ２であるときにハイレベルとなり、ＶＡ１＜ＶＡ２であるときにローレベルとなる。

トランジスタＡ１１のドレインは、抵抗Ａ８及びＡ９相互間の接続ノードに接続されている。トランジスタＡ１１のソースは、接地端に接続されている。トランジスタＡ１１のゲートは、比較信号ＶＡ３の印加端に接続されている。トランジスタＡ１１は、ＶＡ３＝Ｈであるときにオンし、ＶＡ３＝Ｌであるときにオフする。トランジスタＡ１１がオンしているときには、抵抗Ａ９の両端間が短絡されるので、ノード電圧ＶＡ２が低下する。一方、トランジスタＡ１１がオフしているときには、抵抗Ａ９の両端間が開放されるので、ノード電圧ＶＡ２が上昇する。このように比較信号ＶＡ３に応じてトランジスタＡ１１をオン／オフすることにより、ノード電圧ＶＡ２にヒステリシスを持たせることができる。

インバータＡ１２は、比較信号ＶＡ３の論理レベルを反転させることにより、温度保護信号Ｓ７３（＝反転比較信号ＶＡ３Ｂ）を生成する。従って、温度保護信号Ｓ７３は、ＶＡ１＞ＶＡ２であるときにローレベル（＝異常未検出時の論理レベル）となり、ＶＡ＜ＶＡ２であるときにハイレベル（＝異常検出時の論理レベル）となる。なお、チップ温度Ｔｊの高温異常時（Ｓ７３＝Ｈ）には、ＮＭＯＳＦＥＴ１０が強制オフされる。

このように、温度検出部７１Ａは、温度保護回路７３の温度検出素子であるダイオードＡ５〜Ａ７を流用して温度検出信号ＳＡ（＝ノード電圧ＶＡ１）を生成するとよい。本構成によれば、回路規模の増大を招くことなく温度検出部７１Ａを実装することができる。

＜短絡検出部（第１実施形態）＞
図８は、短絡検出部７１Ｂ（地絡検出部）の一構成例を示す図である。本構成例の短絡検出部７１Ｂは、抵抗Ｂ１及びＢ２と、電流源Ｂ３と、コンパレータＢ４と、論理ゲートＢ５と、Ｐチャネル型ＭＯＳ電界効果トランジスタＢ６と、を含む。

抵抗Ｂ１の第１端は、電源電圧ＶＢＢの印加端（＝外部端子Ｔ１）に接続されている。抵抗Ｂ１の第２端は、抵抗Ｂ２の第１端に接続されている。抵抗Ｂ２の第２端と電流源Ｂ３の第１端は、いずれもノード電圧ＶＢの印加端に接続されている。電流源Ｂ３の第２端は、基準電圧ＶＲＥＧ（＝ＶＢＢ−５Ｖ）の印加端に接続されている。

コンパレータＢ４は、外部端子Ｔ２から非反転入力端（＋）に入力される出力電圧Ｖｏと、反転入力端（−）に入力されるノード電圧ＶＢ１とを比較して比較信号ＶＢ２を生成する。比較信号ＶＢ２は、Ｖｏ＞ＶＢ１であるときにハイレベルとなり、Ｖｏ＜ＶＢ１であるときにローレベルとなる。

論理ゲートＢ５は、比較信号ＶＢ２の入力を受け付けて短絡検出信号ＳＢを出力する。なお、論理ゲートＢ５としてバッファを用いた場合、短絡検出信号ＳＢは、ＶＢ２＝Ｈであるときにハイレベル（＝地絡未検出時の論理レベル）となり、ＶＢ２＝Ｌであるときにローレベル（＝地絡検出時の論理レベル）となる。

トランジスタＢ６のソースは、電源電圧ＶＢＢの印加端に接続されている。トランジスタＢ６のドレインは、抵抗Ｂ１及びＢ２相互間の接続ノードに接続されている。トランジスタＢ６のゲートは、短絡検出信号ＳＢ（または比較信号ＶＢ２でも可）の印加端に接続されている。トランジスタＢ６は、ＳＢ＝Ｌであるときにオンし、ＳＢ＝Ｈであるときにオフする。トランジスタＢ６がオンしているときには、抵抗Ｂ１の両端間が短絡されるので、ノード電圧ＶＢ１が上昇する。一方、トランジスタＢ６がオフしているときには、抵抗Ｂ１の両端間が開放されるので、ノード電圧ＶＢ１が低下する。このように、短絡検出信号ＳＢに応じてトランジスタＢ６をオン／オフすることにより、ノード電圧ＶＢ１にヒステリシスを持たせることができる。

図９は、短絡検出部７１Ｂにおける短絡検出動作（地絡検出動作）の一例を示す図であり、上から順に、出力電圧Ｖｏと短絡検出信号ＳＢが描写されている。短絡検出信号ＳＢがハイレベル（＝地絡未検出時の論理レベル）であるときには、トランジスタＢ６がオフするので、ノード電圧ＶＢ１が下側閾値ＶＢ１Ｌ（＝地絡検出閾値）に設定される。

外部端子Ｔ２に地絡が生じて出力電圧Ｖｏが下側閾値ＶＢ１Ｌを下回ると、短絡検出信号ＳＢがローレベル（＝地絡検出時の論理レベル）に立ち下がる。このとき、トランジスタＢ６がオンするので、ノード電圧ＶＢ１が上側閾値ＶＢ１Ｈ（＝地絡解除閾値）に引き上げられる。

外部端子Ｔ２の地絡が解消して出力電圧Ｖｏが上側閾値ＶＢ１Ｈを上回ると、短絡検出信号ＳＢがハイレベルに立ち上がる。このとき、トランジスタＢ６がオフするので、ノード電圧ＶＢ１が再び下側閾値ＶＢ１Ｌに引き下げられる。

＜制限値設定部（第１実施形態）＞
図１０は、制限値設定部７１Ｃの一構成例を示す図である。本構成例の制限値設定部７１Ｃは、第１設定電流生成部Ｃ１と、第２設定電流生成部Ｃ２と、レベルシフタＣ３と、Ｐチャネル型ＭＯＳ電界効果トランジスタＣ４〜Ｃ７と、Ｎチャネル型ＭＯＳ電界効果トランジスタＣ８〜Ｃ１２と、を含む。

第１設定電流生成部Ｃ１は、所定の固定電流値（例えば２μＡ）に設定された第１設定電流Ｉｏｃｄ１を生成する。

第２設定電流生成部Ｃ２は、温度検出信号ＳＡに応じてチップ温度Ｔｊが高いほど増大する可変電流値（例えば最大１μＡ）の第２設定電流Ｉｏｃｄ２を生成する。

レベルシフタＣ３は、短絡検出信号ＳＢを適切な信号レベルにシフトさせてトランジスタＣ８のゲートに出力する。

トランジスタＣ４及びＣ５それぞれのソースは、いずれも電源電圧ＶＢＢの印加端に接続されている。トランジスタＣ４及びＣ５それぞれのゲートは、いずれもトランジスタＣ４のドレインに接続されている。トランジスタＣ４のドレインは、第２設定電流生成部Ｃ２の出力端に接続されている。このように接続されたトランジスタＣ４及びＣ５は、トランジスタＣ４のドレインに入力される第２設定電流Ｉｏｃｄ２をミラーしてトランジスタＣ５のドレインから出力するカレントミラーＣＭ１を形成している。

トランジスタＣ６及びＣ７それぞれのソースは、いずれも電源電圧ＶＢＢの印加端に接続されている。トランジスタＣ６及びＣ７それぞれのゲートは、いずれもトランジスタＣ６のドレインに接続されている。トランジスタＣ６のドレインは、第１設定電流生成部Ｃ１の出力端に接続されている。このように接続されたトランジスタＣ６及びＣ７は、トランジスタＣ６のドレインに入力される第１設定電流Ｉｏｃｄ１をミラーしてトランジスタＣ７のドレインから出力するカレントミラーＣＭ２を形成している。

トランジスタＣ９及びＣ１０それぞれのソースは、いずれも基準電圧ＶＢＢＭ５（＝ＶＢＢ−５Ｖ）の印加端に接続されている。なお、基準電圧ＶＢＢＭ５は、先述の基準電圧ＶＲＥＧ（＝ＶＢＢ−５Ｖ）と異なり、アクティブクランプ動作時に出力電圧Ｖｏと共に負電圧まで低下する。トランジスタＣ９及びＣ１０それぞれのゲートは、いずれもトランジスタＣ９のドレインに接続されている。トランジスタＣ９のドレインは、トランジスタＣ５のドレイン（＝第２設定電流Ｉｏｃｄ２のミラー出力端）に接続されている。このように接続されたトランジスタＣ９及びＣ１０は、トランジスタＣ９のドレインに入力される第２設定電流Ｉｏｃｄ２をミラーしてトランジスタＣ１０のドレインから出力するカレントミラーＣＭ３を形成している。

トランジスタＣ８のドレインは、トランジスタＣ９のドレインに接続されている。トランジスタＣ８のソースは、トランジスタＣ９のソースに接続されている。トランジスタＣ８のゲートは、レベルシフタＣ３を介して短絡検出信号ＳＢの入力端に接続されている。トランジスタＣ８は、ＳＢ＝Ｈ（地絡未検出時の論理レベル）であるときにオンし、ＳＢ＝Ｌ（地絡検出時の論理レベル）であるときにオフする。

トランジスタＣ８がオンしているときには、トランジスタＣ９のドレインに第２設定電流Ｉｏｃｄ２が流れないので、カレントミラーＣＭ３がディセーブル状態となる。一方、トランジスタＣ８がオフしているときには、トランジスタＣ９のドレインに第２設定電流Ｉｏｃｄ２が流れるので、カレントミラーＣＭ３がイネーブル状態となる。なお、カレントミラーＣＭ３のイネーブル状態／ディセーブル状態は、それぞれ、第２設定電流生成部Ｃ２のイネーブル状態／ディセーブル状態と等価である。

このように、制限値設定部７１Ｃは、短絡検出信号ＳＢに応じてトランジスタＣ８のオン／オフ制御を行うことにより、外部端子Ｔ２の地絡が生じていないとき（ＳＢ＝Ｈ）に第２設定電流生成部Ｃ２をディセーブル状態とし、外部端子Ｔ２の地絡が生じているとき（ＳＢ＝Ｌ）に第２設定電流生成部Ｃ２をイネーブル状態とする。

トランジスタＣ１１及びＣ１２それぞれのソースは、いずれも基準電圧ＶＢＢＭ５の印加端に接続されている。トランジスタＣ１１及びＣ１２それぞれのゲートは、いずれもトランジスタＣ１１のドレインに接続されている。トランジスタＣ１１のドレインは、トランジスタＣ７およびＣ１０それぞれのドレインに接続されている。従って、トランジスタＣ１１のドレインには、第１設定電流Ｉｏｃｄ１から第２設定電流Ｉｏｃｄ２を差し引いた差分電流（＝Ｉｏｃｄ１−Ｉｏｃｄ２）が入力される。このように接続されたトランジスタＣ１１及びＣ１２は、トランジスタＣ１１のドレインに入力される差分電流（＝Ｉｏｃｄ１−Ｉｏｃｄ２）をミラーしてトランジスタＣ１２のドレインから過電流検出電流Ｉｏｃｄとして出力するカレントミラーＣＭ４を形成している。

上記構成から成る制限値設定部７１Ｃにおいて、例えば、ＳＢ＝Ｈ（地絡未検出時の論理レベル）であるときには、カレントミラーＣＭ３がディセーブル状態となるので、過電流検出電流Ｉｏｃｄとして第１設定電流Ｉｏｃｄ１（＝２μＡ）がそのまま出力される。この状態は、過電流制限値Ｉｏｃｄが基準値に設定された状態に相当する。

一方、ＳＢ＝Ｌ（地絡検出時の論理レベル）であるときには、カレントミラーＣＭ３がイネーブル状態となるので、過電流検出電流Ｉｏｃｄとして差分電流（＝Ｉｏｃｄ１−Ｉｏｃｄ２）が出力される。すなわち、過電流検出電流Ｉｏｃｄは、チップ温度Ｔｊの上昇（延いては第２設定電流Ｉｏｃｄ２の増大）に伴って減少する。この状態は、過電流制限値Ｉｏｃｄが基準値から引き下げられた状態に相当する。

なお、カレントミラーＣＭ１〜ＣＭ４は、第１設定電流Ｉｏｃｄ１から第２設定電流Ｉｏｃｄ２を差し引いて過電流検出電流Ｉｏｃｄを生成するだけでなく、前段の第１設定電流生成部Ｃ１及び第２設定電流生成部Ｃ２と後段の過電流検出部７１Ｄとを繋ぐレベルシフタとしての機能も備えている。

図１１は、第１設定電流生成部Ｃ１及び第２設定電流生成部Ｃ２それぞれの一構成例を示す図である。本構成例の第１設定電流生成部Ｃ１（一点鎖線枠）は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１及びＰ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１及びＮ２と、電流源ＣＳと、を含む。一方、本構成例の第２設定電流生成部Ｃ２（二点鎖線枠）は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１及びＰ３〜Ｐ６と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ３〜Ｎ６と、抵抗Ｒ１と、電流源ＣＳと、を含む。すなわち、トランジスタＰ１と電流源ＣＳは、第１設定電流生成部Ｃ１と第２設定電流生成部Ｃ２の双方に共有されている。

トランジスタＰ１〜Ｐ４それぞれのソースは、いずれも内部電源電圧Ｖｒｅｇの印加端に接続されている。トランジスタＰ１〜Ｐ４それぞれのゲートは、いずれもトランジスタＰ１のドレインに接続されている。トランジスタＰ１のドレインは、電流源ＣＳ（基準電流ＩＲＥＦの生成手段）に接続されている。このように接続されたトランジスタＰ１〜Ｐ４は、トランジスタＰ１のドレインに入力される基準電流ＩＲＥＦをミラーしてトランジスタＰ２〜Ｐ４それぞれのドレインから出力するカレントミラーを形成している。なお、トランジスタＰ１及び電流源ＣＳは、温度検出部７１ＡのトランジスタＡ１及び電流源Ａ４（図７を参照）を流用しても構わない。

トランジスタＮ１及びＮ２それぞれのソースは、いずれも接地端に接続されている。トランジスタＮ１及びＮ２それぞれのゲートは、いずれもトランジスタＮ１のドレインに接続されている。トランジスタＮ１のドレインは、トランジスタＰ２のドレイン（＝基準電流ＩＲＥＦのミラー出力端）に接続されている。このように接続されたトランジスタＮ１及びＮ２は、トランジスタＮ１のドレインに入力される基準電流ＩＲＥＦをミラーしてトランジスタＮ２のドレインから第１設定電流Ｉｏｃｄ１として出力するカレントミラーを形成している。

トランジスタＰ２のドレインと抵抗Ｒ１の第１端は、いずれもノード電圧ＶＣの印加端に接続されている。抵抗Ｒ１の第２端は、接地端に接続されている。なお、ノード電圧ＶＣは、温度ディレーティング用の閾値電圧に相当する。トランジスタＰ５及びＰ６それぞれのソースは、いずれもトランジスタＰ４のドレインに接続されている。トランジスタＰ５のゲートは、温度検出信号ＳＡの入力端に接続されている。トランジスタＰ６のゲートは、ノード電圧ＶＣの印加端に接続されている。トランジスタＮ３のドレインは、トランジスタＰ５のドレインに接続されている。トランジスタＮ４のドレインは、トランジスタＰ６のドレインに接続されている。トランジスタＮ３及びＮ４それぞれのソースは、いずれも接地端に接続されている。トランジスタＮ３及びＮ４それぞれのゲートは、いずれもトランジスタＮ４のドレインに接続されている。

このように接続されたトランジスタＰ５及びＰ６並びにトランジスタＮ３及びＮ４は、温度検出信号ＳＡとノード電圧ＶＣとの差分（＝ＶＣ−ＳＡ）に応じた電流信号ＩＣを生成してトランジスタＮ３のドレインから出力するｇｍアンプ（トランスコンダクタンスアンプ）として機能する。

なお、電流信号ＩＣは、例えば、ＳＡ＞ＶＣであるときには０Ａとなり、ＳＡ＜ＶＣであるときには上記差分（＝ＶＣ−ＳＡ）に応じて０Ａから最大１μＡまで増大していく。

トランジスタＮ５及びＮ６それぞれのソースは、いずれも接地端に接続されている。トランジスタＮ５及びＮ６それぞれのゲートは、いずれもトランジスタＮ５のドレインに接続されている。トランジスタＮ５のドレインは、トランジスタＮ３のドレイン（電流信号ＳＣの出力端）に接続されている。このように接続されたトランジスタＮ５及びＮ６は、トランジスタＮ５のドレインに入力される電流信号ＩＣをミラーしてトランジスタＮ６のドレインから第２設定電流Ｉｏｃｄ２として出力するカレントミラーを形成している。

＜過電流検出部（第１実施形態）＞
図１２は、過電流検出部７１Ｄの一構成例を示す図である。本構成例の過電流検出部７１Ｄは、Ｐチャネル型ＭＯＳ電界効果トランジスタＤ１〜Ｄ３と、Ｎチャネル型ＭＯＳ電界効果トランジスタＤ４及びＤ５と、抵抗Ｄ６と、を含む。

トランジスタＤ１〜Ｄ３それぞれのソースは、いずれも昇圧電圧ＶＧの印加端に接続されている。トランジスタＤ１〜Ｄ３それぞれのゲートは、いずれもトランジスタＤ１のドレインに接続されている。トランジスタＤ１のドレインは、過電流検出電流Ｉｏｃｄ（＝過電流制限値Ｉｏｃｄに相当）の入力端に接続されている。

このように接続されたトランジスタＤ１〜Ｄ３は、トランジスタＤ１のドレインに入力される過電流検出電流ＩｏｃｄをミラーしてトランジスタＤ２及びＤ３それぞれのドレインから基準電流Ｉｒｅｆとして出力するカレントミラーを形成している。

トランジスタＤ２のドレインは、トランジスタＤ４のドレインに接続されている。トランジスタＤ３のドレインは、トランジスタＤ５のドレインと過電流保護信号Ｓ７１の出力端に接続されている。トランジスタＤ４及びＤ５それぞれのゲートは、いずれもトランジスタＤ４のドレインに接続されている。

トランジスタＤ４のソースは、抵抗Ｄ６（抵抗値：Ｒｒｅｆ）の第１端に接続されている。抵抗Ｄ６の第２端は、出力電圧Ｖｏの印加端（＝外部端子Ｔ２）に接続されている。トランジスタＤ５のソースは、センス電圧Ｖｓの印加端に接続されている。

上記構成から成る過電流検出部７１Ｄにおいて、トランジスタＤ４のソースには、基準電圧Ｖｒｅｆ（＝Ｉｒｅｆ×Ｒｒｅｆ＋Ｖｏ）が印加される。一方、トランジスタＤ５のソースには、センス電流Ｉｓ（延いては出力電流Ｉｏ）に応じたセンス電圧Ｖｓ（＝Ｉｓ×Ｒｓ＋Ｖｏ）が印加される。従って、トランジスタＤ５のドレインから引き出される過電流保護信号Ｓ７１は、センス電圧Ｖｓが基準電圧Ｖｒｅｆよりも低いときにローレベル（＝異常未検出時の論理レベル）となり、センス電圧Ｖｓが基準電圧Ｖｒｅｆよりも高いときにハイレベル（＝異常検出時の論理レベル）となる。

＜半導体集積回路装置（第２実施形態）＞
図１３は、半導体集積回路装置の第２実施形態を示す図である。本実施形態の半導体集積回路装置１は、負荷３と接地端との間を導通／遮断する車載用ローサイドスイッチＬＳＩ（＝車載ＩＰＤの一種）である。

なお、半導体集積回路装置１は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１１〜Ｔ１３を備えている。外部端子Ｔ１１は、負荷３（バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータなど）を外部接続するための負荷接続端子ないしは出力端子（ＯＵＴピン）である。外部端子Ｔ１２は、接地端に接続される接地端子（ＧＮＤピン）である。外部端子Ｔ１３は、外部制御信号ＩＮの外部入力を受け付けるための信号入力端子（ＩＮピン）である。

また、半導体集積回路装置１は、ＮＭＯＳＦＥＴ１１０と、出力電流監視部１２０と、ゲート制御部１３０と、過電流保護回路１７１と、を集積化して成る。また、半導体集積回路装置１には、これ以外の回路ブロック（例えば図１を参照）も集積化されているが、ここでは描写及び説明を割愛する。

ＮＭＯＳＦＥＴ１１０は、ドレインが外部端子Ｔ１１に接続されてソースが外部端子Ｔ１２に接続された高耐圧（例えば４２Ｖ耐圧）のパワートランジスタである。このように接続されたＮＭＯＳＦＥＴ１１０は、電源電圧ＶＢＢの印加端から負荷３を介して接地端に至る電流経路を導通／遮断するためのスイッチ素子（ローサイドスイッチ）として機能する。なお、ＮＭＯＳＦＥＴ１１０は、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート駆動信号Ｇ１がローレベルであるときにオフする。

また、ＮＭＯＳＦＥＴ１１０は、先出のＮＭＯＳＦＥＴ１０と同じく、オン抵抗値が数十ｍΩとなるように設計すればよい。ただし、ＮＭＯＳＦＥＴ１１０のオン抵抗値が低いほど、外部端子Ｔ１１の天絡（＝電源電圧ＶＢＢの印加端ないしはこれに準ずる高電位端への短絡異常）が生じたときに過電流が流れやすくなり、異常発熱を生じやすくなる。従って、ＮＭＯＳＦＥＴ１１０のオン抵抗値を下げるほど、過電流保護回路１７１や温度保護回路（不図示）の重要性が高くなる。

出力電流監視部１２０は、ＮＭＯＳＦＥＴ１２１とセンス抵抗１２２を含み、ＮＭＯＳＦＥＴ１１０に流れる出力電流Ｉｏに応じたセンス電圧Ｖｓを生成する。

ＮＭＯＳＦＥＴ１２１は、ＮＭＯＳＦＥＴ１１０に対して並列接続されたミラートランジスタであり、出力電流Ｉｏに応じたセンス電流Ｉｓを生成する。ＮＭＯＳＦＥＴ１１０とＮＭＯＳＦＥＴ１２１とのサイズ比は、ｍ：１（ただしｍ＞１）である。従って、センス電流Ｉｓは、出力電流Ｉｏを１／ｍに減じた大きさとなる。なお、ＮＭＯＳＦＥＴ１２１は、ＮＭＯＳＦＥＴ１１０と同様、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート電圧Ｇ１がローレベルであるときにオフする。

センス抵抗１２２（抵抗値：Ｒｓ）は、ＮＭＯＳＦＥＴ１２１のソースと外部端子Ｔ１２との間に接続されており、センス電流Ｉｓに応じたセンス電圧Ｖｓ（＝Ｉｓ×Ｒｓ）を生成する電流／電圧変換素子である。

ゲート制御部１３０は、外部制御信号ＩＮに応じてゲート駆動信号Ｇ１を生成することにより、ＮＭＯＳＦＥＴ１１０及び１２１のオン／オフ制御を行う回路ブロックであり、ゲートドライバ１３１と、クランパ１３４と、ＮＭＯＳＦＥＴ１３５と、抵抗１３６と、キャパシタ１３７と、を含む。

ゲートドライバ１３１は、スイッチ１３１ａと、Ｐチャネル型ＭＯＳ電界効果トランジスタ１３１ｂと、抵抗１３１ｃ及び１３１ｄと、を含む。スイッチ１３１ａの第１端とトランジスタ１３１ｂのゲートは、いずれも、外部端子Ｔ１３に接続されている。スイッチ１３１ａの第２端は、抵抗１３１ｃの第１端に接続されている。トランジスタ１３１ｂのソースと抵抗１３１ｃの第２端は、いずれもゲート駆動信号Ｇ１の出力端に接続されている。トランジスタ１３１ｂのドレインは、抵抗１３１ｄの第１端に接続されている。抵抗１３１ｄの第２端は、外部端子Ｔ１２に接続されている。

スイッチ１３１ａは、反転低電圧検出信号ＵＶＬＯＢ（＝低電圧検出信号ＵＶＬＯの論理反転信号）に応じてオン／オフされる。より具体的に述べると、スイッチ１３１ａは、ＵＶＬＯＢ＝Ｈ（ＵＶＬＯ＝Ｌ）であるときにオンし、ＵＶＬＯＢ＝Ｌ（ＵＶＬＯ＝Ｈ）であるときにオフする。

なお、ローサイドスイッチＬＳＩである半導体集積回路装置１では、外部制御信号ＩＮが、ＮＭＯＳＦＥＴ１１０のオン／オフ制御信号として機能するだけでなく、半導体集積回路装置１の各部を駆動するための駆動電圧としても用いられている。

従って、外部制御信号ＩＮが投入されているか否かに応じて反転低電圧検出信号ＵＶＬＯＢ（及び低電圧検出信号ＵＶＬＯ）の論理レベルが切り替わり、延いては、スイッチ１３１ａのオン／オフ状態が切り替わる。より具体的に述べると、ＩＮ＝ＬであるときにはＵＶＬＯＢ＝Ｌ（低電圧検出時の論理レベル）となり、スイッチ１３１ａがオフする。一方、ＩＮ＝ＨであるときにはＵＶＬＯＢ＝Ｈ（低電圧未検出時の論理レベル）となり、スイッチ１３１ａがオンする。

また、トランジスタ１３１ｂは、外部制御信号ＩＮに応じてオン／オフされる。より具体的に述べると、トランジスタ１３１ｂは、ＩＮ＝Ｈであるときにオフし、ＩＮ＝Ｌであるときにオンする。

すなわち、本構成例のゲートドライバ１３１において、ＩＮ＝Ｈであるときには、スイッチ１３１ａがオンしてトランジスタ１３１ｂがオフする。その結果、ゲート駆動信号Ｇ１がハイレベルに立ち上げられるので、ＮＭＯＳＦＥＴ１１０がオンする。なお、ゲート駆動信号Ｇ１の立上り速度（＝オン時のスルーレート）は、抵抗１３１ｃを調整することにより任意に設定することができる。

一方、ＩＮ＝Ｌであるときには、スイッチ１３１ａがオフしてトランジスタ１３１ｂがオンする。その結果、ゲート駆動信号Ｇ１がローレベルに立ち下げられるので、ＮＭＯＳＦＥＴ１１０がオフする。なお、ゲート駆動信号Ｇ１の立下り速度（＝オフ時のスルーレート）は、抵抗１３１ｄを調整することにより任意に設定することができる。

クランパ１３４は、外部端子Ｔ１１（＝出力電圧Ｖｏの印加端）とＮＭＯＳＦＥＴ１１０のゲートとの間に接続されている。外部端子Ｔ１１に誘導性の負荷３が接続されるアプリケーションでは、ＮＭＯＳＦＥＴ１１０をオンからオフへ切り替える際、負荷３の逆起電力により、出力電圧Ｖｏが電源電圧ＶＢＢよりも高い正電圧（＞ＶＢＢ）となる。そのため、エネルギー吸収用にクランパ１３４（いわゆるアクティブクランプ回路）が設けられている。

ＮＭＯＳＦＥＴ１３５のドレインは、ＮＭＯＳＦＥＴ１１０のゲート（＝ゲート駆動信号Ｇ１の印加端）に接続されている。ＮＭＯＳＦＥＴ１３５のソースは、外部端子Ｔ１２に接続されている。ＮＭＯＳＦＥＴ１３５のゲートは、過電流保護信号Ｓ１７１の印加端に接続されている。また、ＮＭＯＳＦＥＴ１３５のドレイン・ゲート間には、抵抗１３６とキャパシタ１３７が直列に接続されている。

本構成例のゲート制御部１３０において、過電流保護信号Ｓ１７１がハイレベル（＝過電流検出時の論理レベル）に立ち上げられると、ゲート駆動信号Ｇ１が定常時のハイレベル（＝ＩＮ）から所定の時定数τ（＝Ｒ１３６×Ｃ１３７）で引き下げられていく。その結果、ＮＭＯＳＦＥＴ１１０の導通度が徐々に低下していくので、出力電流Ｉｏに制限が掛けられる。一方、過電流保護信号Ｓ１７１がローレベル（＝過電流未検出時の論理レベル）に立ち下げられると、ゲート駆動信号Ｇ１が所定の時定数τで引き上げられていく。その結果、ＮＭＯＳＦＥＴ１１０の導通度が徐々に上昇していくので、出力電流Ｉｏの制限が解除される。

このように、本構成例のゲート制御部１３０は、過電流保護信号Ｓ１７１に応じて出力電流Ｉｏを制限するようにゲート駆動信号Ｇ１を制御する機能を備えている。この点については、第１実施形態（図２）のゲート制御部３０と同様である。

過電流保護回路１７１は、センス電圧Ｖｓの監視結果（＝出力電流Ｉｏの過電流異常が生じているか否か）に応じた過電流保護信号Ｓ１７１を生成する。なお、過電流保護信号Ｓ１７１は、例えば異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

＜過電流保護回路（第２実施形態）＞
図１４は、過電流保護回路１７１の一構成例を示す図である。本構成例の過電流保護回路１７１は、温度検出部１７１Ａと、短絡検出部１７１Ｂと、制限値設定部１７１Ｃと、過電流検出部１７１Ｄと、を含む。

なお、上記の各機能部１７１Ａ〜１７１Ｄは、それぞれ、第１実施形態（図３）の過電流保護回路７１を形成する各機能部７１Ａ〜７１Ｄに相当する。

このように、過電流保護回路１７１は、基本的に第１実施形態（図３）の過電流保護回路７１と同様であり、温度検出信号ＳＡ及び短絡検出信号ＳＢの双方に応じて過電流制限値Ｉｏｃｄの可変制御を行うことにより、通常時の電流能力確保と高温時の安全性向上を両立することが可能となる。

以下では、過電流保護回路１７１の各部（温度検出部１７１Ａ、短絡検出部１７１Ｂ、制限値設定部１７１Ｃ、及び、過電流検出部１７１Ｄ）について、それぞれ、図面を参照しながら、第１実施形態からの変更点を中心に説明する。

＜温度検出部（第２実施形態）＞
図１５は、温度検出部１７１Ａの一構成例を示す図である。本構成例の温度検出部１７１Ａは、チップ温度Ｔｊを検出して温度検出信号ＳＡを生成する機能部であり、第１実施形態の温度検出部７１Ａ（図７）を基本としつつ、いくつかの変更が加えられている。

第１の変更点は、先出のトランジスタＡ３、抵抗Ａ８及びＡ９、コンパレータＡ１０、並びに、トランジスタＡ１１が割愛されている点である。このように、温度検出部１７１Ａは、温度保護回路から独立して実装してもよい。

第２の変更点は、温度検出部１７１Ａの駆動電圧として、内部電源電圧Ｖｒｅｇではなく、外部制御信号ＩＮが印加されている点である。このように、ローサイドスイッチＬＳＩである半導体集積回路装置１では、外部制御信号ＩＮを温度検出部１７１Ａの駆動電圧として用いることが可能である。

第３の変更点は、トランジスタＡ１及びＡ２それぞれのソースと電源端（＝外部制御信号ＩＮの印加端）との間に、抵抗Ａ１３が挿入されている点である。本構成によれば、外部制御信号ＩＮに重畳するノイズ成分やサージ成分の内部伝播を抑制することができる。

＜短絡検出部（第２実施形態）＞
図１６は、短絡検出部１７１Ｂ（天絡検出部）の一構成例を示す図である。本構成例の短絡検出部１７１Ｂは、出力電圧Ｖｏを監視することにより、外部端子Ｔ２の天絡を検出して短絡検出信号ＳＢを生成する機能部であり、コンパレータＢ７と、抵抗Ｂ８と、電圧源Ｂ９と、を含む。

コンパレータＢ７は、外部端子Ｔ１１から抵抗Ｂ８（＝サージ保護素子）を介して反転入力端（−）に入力される出力電圧Ｖｏと、電圧源Ｂ９から非反転入力端（＋）に入力されるノード電圧ＶＢ３とを比較して短絡検出信号ＳＢを生成する。短絡検出信号ＳＢは、Ｖｏ＜ＶＢ３であるときにハイレベル（＝天絡未検出時の論理レベル）となり、Ｖｏ＞ＶＢ３であるときにローレベル（＝天絡検出時の論理レベル）となる。

なお、第１実施形態の短絡検出部７１Ｂ（図８）に倣い、ノード電圧ＶＢ３にヒステリシスを持たせてもよいし、或いは、コンパレータＢ７の出力端に論理ゲート（バッファやインバータなど）を接続することも任意である。

図１７は、短絡検出部１７１Ｂにおける短絡検出動作（天絡検出動作）の一例を示す図であり、上から順に、出力電圧Ｖｏと短絡検出信号ＳＢが描写されている。

外部端子Ｔ１１に天絡が生じて出力電圧Ｖｏがノード電圧ＶＢ３を上回ると、短絡検出信号ＳＢがローレベル（＝天絡検出時の論理レベル）に立ち下がる。一方、外部端子Ｔ１１の天絡が解消して出力電圧Ｖｏがノード電圧ＶＢ３を下回ると、短絡検出信号ＳＢがハイレベル（天絡未検出時の論理レベル）に立ち上がる。

＜制限値設定部（第２実施形態）＞
図１８は、制限値設定部１７１Ｃの一構成例を示す図である。本構成例の制限値設定部１７１Ｃは、温度検出信号ＳＡ及び短絡検出信号ＳＢの双方に応じて過電流制限値Ｉｏｃｄ（過電流検出電流Ｉｏｃｄ）を設定する機能部であり、先出の図１１を基本としつつ、いくつかの変更が加えられている。

第１の変更点は、トランジスタＮ６のドレインがトランジスタＮ１のドレインに接続されている点である。このような回路変更により、第１設定電流Ｉｏｃｄ１から第２設定電流Ｉｏｃｄ２を差し引いた差分電流（＝Ｉｏｃｄ１−Ｉｏｃｄ２）がトランジスタＮ１のドレインに入力されるので、トランジスタＮ２のドレインから上記の差分電流をミラーした過電流検出電流Ｉｏｃｄが出力される。

すなわち、制限値設定部１７１Ｃは、第１実施形態の制限値設定部７１Ｃ（図１０）からレベルシフタＣ３とカレントミラーＣＭ１〜ＣＭ４を割愛し、第１設定電流生成部Ｃ１と第２設定電流生成部Ｃ２を直結した構成として理解することができる。

第２の変更点は、第２設定電流生成部Ｃ２に含まれる構成要素として、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ７が追加されている点である。トランジスタＮ７のドレインは、トランジスタＮ３のドレインに接続されている。トランジスタＮ７のソースは、トランジスタＮ３のソースに接続されている。トランジスタＮ７のゲートは、短絡検出信号ＳＢの入力端に接続されている。トランジスタＮ７は、ＳＢ＝Ｈ（天絡未検出時の論理レベル）であるときにオンし、ＳＢ＝Ｌ（天絡検出時の論理レベル）であるときにオフする。

トランジスタＮ７がオンしているときには、トランジスタＮ５のドレインに電流信号ＩＣが流れないので、トランジスタＮ６のドレインに第２設定電流Ｉｏｃｄ２が流れなくなる。一方、トランジスタＮ７がオフしているときには、トランジスタＮ５のドレインに電流信号ＩＣが流れるので、トランジスタＮ６のドレインにも第２設定電流Ｉｏｃｄ２が流れるようになる。

このように、制限値設定部１７１Ｃは、短絡検出信号ＳＢに応じたトランジスタＮ７のオン／オフ制御により、外部端子Ｔ１１の天絡が生じていないとき（ＳＢ＝Ｈ）に第２設定電流生成部Ｃ２をディセーブル状態とし、外部端子Ｔ１１の天絡が生じているとき（ＳＢ＝Ｌ）に第２設定電流生成部Ｃ２をイネーブル状態とする。

第３の変更点は、制限値設定部１７１Ｃの駆動電圧として、内部電源電圧Ｖｒｅｇではなく、外部制御信号ＩＮが印加されている点である。このように、ローサイドスイッチＬＳＩである半導体集積回路装置１では、外部制御信号ＩＮを制限値設定部１７１Ｃの駆動電圧として用いることが可能である。

第４の変更点は、トランジスタＰ１〜Ｐ４それぞれのソースと電源端（＝外部制御信号ＩＮの印加端）との間に抵抗Ｒ２が挿入されている点である。本構成によれば、外部制御信号ＩＮに重畳するノイズ成分やサージ成分の内部伝播を抑制することができる。なお、トランジスタＰ１、電流源ＣＳ及び抵抗Ｒ２は、それぞれ、温度検出部１７１ＡのトランジスタＡ１、電流源Ａ４及び抵抗Ａ１３（図１５を参照）を流用しても構わない。

＜過電流検出部（第２実施形態）＞
図１９は、過電流検出部１７１Ｄの一構成例を示す図である。本構成例の過電流検出部１７１Ｄは、センス電圧Ｖｓを監視することにより、センス電流Ｉｓ（延いては出力電流Ｉｏ）が過電流制限値Ｉｏｃｄに達しているか否かを検出して過電流保護信号Ｓ１７１を生成する機能部であり、第１実施形態の過電流検出部７１Ｄ（図１２）を基本としつつ、いくつかの変更が加えられている。

第１の変更点は、先出の昇圧電圧ＶＧ及び出力電圧Ｖｏに代えて、それぞれ、外部制御信号ＩＮ及び接地電圧ＧＮＤが印加されている点である。このように、過電流検出部１７１Ｄは、ＶＧ−Ｖｏ間ではなくＩＮ−ＧＮＤ間で動作する。

第２の変更点は、トランジスタＤ１〜Ｄ３それぞれのソースと電源端（＝外部制御信号ＩＮの印加端）との間に、抵抗Ｄ７が挿入されている点である。本構成によれば、外部制御信号ＩＮに重畳するノイズ成分やサージ成分の内部伝播を抑制することができる。

＜車両への適用＞
図２０は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電力供給を受けて動作する種々の電子機器Ｘ１１〜Ｘ１８とを搭載している。なお、本図における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明した半導体集積回路装置１、ＥＣＵ２、及び、負荷３は、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。

＜その他の変形例＞
また、上記の実施形態では、車載用のハイサイドスイッチＬＳＩないしはローサイドスイッチＬＳＩを例に挙げて説明を行ったが、本明細書中に開示されている発明の適用対象は、これに限定されるものではなく、例えば、その他の車載用ＩＰＤ（車載用電源ＬＳＩなど）はもちろん、車載用途以外の半導体集積回路装置（例えば汎用的な電源制御回路）にも広く適用することができる。

また、上記の実施形態では、出力端子の短絡異常を検出したときにチップ温度に応じて過電流の制限値を引き下げる例を挙げたが、これと同様の安全設計思想に基づき、何らかの異常（短絡異常や温度異常など）が検出されたときに、別の異常を検出するための判定値（過電圧検出値など）をより安全性の高い値に切り替えるといった応用も考えられる。

また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、車載用ＩＰＤなどに利用することが可能である。

１ 半導体集積回路装置（スイッチ装置）
２ ＥＣＵ
３ 負荷
４ 外部センス抵抗
１０、１１０ ＮＭＯＳＦＥＴ（スイッチ素子）
２０、１２０ 出力電流監視部
２１、２１’、１２１ ＮＭＯＳＦＥＴ
２２、１２２ センス抵抗
３０、１３０ ゲート制御部
３１、１３１ ゲートドライバ
１３１ａ スイッチ
１３１ｂ Ｐチャネル型ＭＯＳ電界効果トランジスタ
１３１ｃ、１３１ｄ 抵抗
３２ オシレータ
３３ チャージポンプ（昇圧部）
３４、１３４ クランパ
３５、１３５ ＮＭＯＳＦＥＴ
３６、１３６ 抵抗
３７、１３７ キャパシタ
３８ ツェナダイオード（クランプ素子）
４０ 制御ロジック部
５０ 信号入力部
６０ 内部電源部
７０ 異常保護部
７１、１７１ 過電流保護回路
７１Ａ、１７１Ａ 温度検出部
７１Ｂ、１７１Ｂ 短絡検出部
７１Ｃ、１７１Ｃ 制限値設定部
７１Ｄ、１７１Ｄ 過電流検出部
７２ オープン保護回路
７３ 温度保護回路
７４ 減電圧保護回路
８０ 出力電流検出部
９０ 信号出力部
Ａ１〜Ａ３ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ａ４ 電流源
Ａ５〜Ａ７ ダイオード
Ａ８、Ａ９ 抵抗
Ａ１０ コンパレータ
Ａ１１ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ａ１２ インバータ
Ａ１３ 抵抗
Ｂ１、Ｂ２ 抵抗
Ｂ３ 電流源
Ｂ４ コンパレータ
Ｂ５ 論理ゲート
Ｂ６ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｂ７ コンパレータ
Ｂ８ 抵抗
Ｂ９ 電圧源
Ｃ１ 第１設定電流生成部
Ｃ２ 第２設定電流生成部
Ｃ３ レベルシフタ
Ｃ４〜Ｃ７ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｃ８〜Ｃ１２ Ｎチャネル型ＭＯＳ電界効果トランジスタ
ＣＭ１〜ＣＭ４ カレントミラー
ＣＳ 電流源
Ｄ１〜Ｄ３ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｄ４、Ｄ５ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｄ６、Ｄ７ 抵抗
Ｎ１〜Ｎ６ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐ１〜Ｐ６ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｒ１、Ｒ２ 抵抗
Ｔ１〜Ｔ４、Ｔ１１〜Ｔ１３ 外部端子
Ｘ 車両
Ｘ１１〜Ｘ１８ 電子機器

Claims (10)

1. 負荷が接続される出力端子と、
   前記出力端子に接続されるスイッチ素子と、
   前記スイッチ素子に流れる出力電流を過電流制限値以下に制限する過電流保護回路と、
   を有し、
   前記過電流保護回路は、前記出力端子の短絡異常が生じていないときにはチップ温度に依ることなく前記過電流制限値を所定の基準値に設定する一方、前記出力端子の短絡異常が生じているときには前記チップ温度が高いほど前記過電流制限値を前記基準値から引き下げることを特徴とするスイッチ装置。
2. 前記過電流保護回路は、
   前記チップ温度を検出する温度検出部と、
   前記出力端子の短絡異常を検出する短絡検出部と、
   前記温度検出部及び前記短絡検出部双方の検出結果に応じて前記過電流制限値を設定する制限値設定部と、
   前記出力電流が前記過電流制限値に達しているか否かを検出する過電流検出部と、
   を含むことを特徴とする請求項１に記載のスイッチ装置。
3. 前記温度検出部は、前記チップ温度の高温異常時に前記スイッチ素子を強制オフする温度保護回路の温度検出素子を流用することを特徴とする請求項２に記載のスイッチ装置。
4. 前記スイッチ素子は、電源端子と前記出力端子との間に接続されるハイサイドスイッチであり、前記短絡検出部は、前記出力端子の地絡を検出することを特徴とする請求項２または請求項３に記載のスイッチ装置。
5. 前記スイッチ素子は、前記出力端子と接地端子との間に接続されるローサイドスイッチであり、前記短絡検出部は、前記出力端子の天絡を検出することを特徴とする請求項２または請求項３に記載のスイッチ装置。
6. 前記制限値設定部は、
   所定の第１設定電流を生成する第１設定電流生成部と、
   前記チップ温度が高いほど増大する第２設定電流を生成する第２設定電流生成部と、
   を含み、
   前記第１設定電流から前記第２設定電流を差し引いた差分電流を前記過電流制限値として設定することを特徴とする請求項２〜請求項５のいずれか一項に記載のスイッチ装置。
7. 前記制限値設定部は、前記出力端子の短絡異常が生じていないときに前記第２設定電流生成部をディセーブル状態とし、前記出力端子の短絡異常が生じているときに前記第２設定電流生成部をイネーブル状態とすることを特徴とする請求項６に記載のスイッチ装置。
8. 請求項１〜請求項７のいずれか一項に記載のスイッチ装置と、
   前記スイッチ装置に接続される負荷と、
   を有することを特徴とする電子機器。
9. 前記負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータであることを特徴とする請求項８に記載の電子機器。
10. 請求項８または請求項９に記載の電子機器を有することを特徴とする車両。

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