JP2023053145A - Ｒｃ－ｉｇｂｔ半導体装置 - Google Patents

Abstract

【課題】ピーク順方向サージ電流耐量の向上を図ることができるＲＣ－ＩＧＢＴ半導体装置を提供する。【解決手段】表面および裏面２ｂを有する半導体層２と、平面視において表面の一辺からＸ方向に離間して表面を被覆し、ゲート構造に電気的に接続されたゲートパッド９と、裏面２ｂの表層部に形成されたｐ型のコレクタ領域２３と、 前記半導体層を前記第２主面側から見た底面視において、前記コレクタ領域内に設けられ、底面視円形状の複数のカソード領域と、を含み、前記複数のカソード領域は、前記第１方向Ｘおよび前記第２方向Ｙに沿って間隔を空けて行列状に規則的な配列で均等に形成されている、ＲＣ－ＩＧＢＴ半導体装置１を提供する。【選択図】図５

Description

本発明は、ＲＣ－ＩＧＢＴ（Reverse Conducting - Insulated Gate Bipolar Transistor）半導体装置に関する。

特許文献１の図２には、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）およびダイオードを含む半導体装置の一例として、ＲＣ（Reverse Conducting）－ＩＧＢＴと称される逆導電絶縁ゲートバイポーラトランジスタが開示されている。
特許文献１の図２に係る逆導電絶縁ゲートバイポーラトランジスタは、半導体層を備えている。半導体層の表面側の表層部には、ｐ型のチャネル領域が形成されている。チャネル領域の表層部には、ｎ型のエミッタ領域が形成されている。チャネル領域に対して半導体層の裏面側には、チャネル領域と電気的に接続されるように、ｎ型のドリフト領域が形成されている。半導体層の裏面側の表層部には、ドリフト領域と電気的に接続されるようにｐ型のコレクタ領域および複数のｎ型のカソード領域が形成されている。複数のｎ型のカソード領域は、半導体層の裏面に対して、一方方向および当該一方方向の直交方向に沿って間隔を空けて行列状に規則的な配列で形成されている。

特開２０１０－２６３２１５号公報

特許文献１の図２に開示された構成では、複数のカソード領域の平面視面積を増加させると半導体装置のピーク順方向サージ電流Ｉ_ＦＳＭに対する耐量であるピーク順方向サージ電流耐量が向上するという傾向がある。その一方で、複数のカソード領域の平面視面積を減少させると半導体装置のピーク順方向サージ電流耐量が低下するという傾向がある。つまり、特許文献１の図２に開示された構成では、複数のカソード領域の平面視面積と半導体装置のピーク順方向サージ電流耐量との間に大凡リニアな関係が成立する。

したがって、複数のカソード領域の平面視面積を調整したとしても、結果として前記リニアな関係の中でしか半導体装置のピーク順方向サージ電流耐量を調整することができないため、当該リニアな関係から切り離して半導体装置のピーク順方向サージ電流耐量を調整することが困難であるという問題がある。
そこで、本発明は、ピーク順方向サージ電流耐量の向上を図ることができるＲＣ－ＩＧＢＴ半導体装置を提供することを目的とする。

本発明の一実施形態は、一方側の第１主面および他方側の第２主面を有する半導体層と、平面視において第１方向Ｘに間隔を空けて前記第１主面に配列され、前記第１方向Ｘに直交する第２方向Ｙに延びる帯状にそれぞれ形成されたストライプパターンの複数のゲート構造と、平面視において前記第１主面の一辺から前記第１方向Ｘに離間して前記第１主面を被覆し、前記ゲート構造に電気的に接続されたゲートパッドと、前記第２主面の表層部に形成された第１導電型のコレクタ領域と、前記半導体層を前記第２主面側から見た底面視において、前記コレクタ領域内に設けられ、底面視円形状の複数のカソード領域と、を含み、前記複数のカソード領域は、前記第１方向Ｘおよび前記第２方向Ｙに沿って間隔を空けて行列状に規則的な配列で均等に形成されている、ＲＣ－ＩＧＢＴ（Reverse Conducting - Insulated Gate Bipolar Transistor）半導体装置を提供する。

この構造によれば、カソード領域の平面視面積と半導体装置の耐圧との間にリニアな関係が成立する従来の半導体装置と異なり、当該リニアな関係から切り離してＲＣ－ＩＧＢＴ半導体装置の耐圧を高めることができる。

図１は、本発明の第１実施形態に係る半導体装置の半導体基板を表面側から見た模式的な上面図である。 図２は、図１の二点鎖線IIにより取り囲まれた領域の模式的な一部切欠き斜視図である。 図３は、図１の半導体装置の電気的構造を示す回路図である。 図４は、図１の半導体装置の半導体基板を裏面側から見た模式的な底面図である。 図５は、参考例に係る半導体装置の半導体基板を裏面側から見た模式的な底面図である。 図６は、第１実施形態に係る半導体装置のピーク順方向サージ電流および参考例に係る半導体装置のピーク順方向サージ電流のシミュレーション結果を示すグラフである。 図７は、第１実施形態に係る半導体装置において、コレクタ電極およびエミッタ電極間にコレクタ－エミッタ電圧を印加してＩＧＢＴとして動作させたときの、コレクタ電流のシミュレーション結果を示すグラフである。 図８は、第１実施形態に係る半導体装置において、コレクタ電極およびエミッタ電極間に順方向電圧を印加して還流ダイオードとして動作させたときの、順方向電流のシミュレーション結果を示すグラフである。 図９は、本発明の第２実施形態に係る半導体装置の模式的な断面図である。 図１０は、半導体基板を裏面側から見た模式的な底面図であって、カソード領域の第１変形例を示す図である。 図１１は、半導体基板を裏面側から見た模式的な底面図であって、カソード領域の第２変形例を示す図である。 図１２は、半導体基板を裏面側から見た模式的な底面図であって、カソード領域の第３変形例を示す図である。

以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
＜第１実施形態＞
図１は、本発明の第１実施形態に係る半導体装置１の半導体基板２を表面２ａ側から見た模式的な上面図である。図２は、図１の二点鎖線IIにより取り囲まれた領域の模式的な一部切欠き斜視図である。図３は、図１の半導体装置１の電気的構造を示す回路図である。

本実施形態に係る半導体装置１は、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）および還流ダイオード（Free Wheeling Diode）を含むＲＣ（Reverse Conducting）－ＩＧＢＴ（逆導電絶縁ゲートバイポーラトランジスタ）を備えている。図１および図２を参照して、半導体装置１は、本発明の半導体層の一例としての半導体基板２を含む。半導体基板２は、本実施形態では、ＦＺ(Floating Zone)法によって形成されたシリコン製のＦＺ基板である。半導体基板２は、平面視四角形状のチップ形状に形成されており、表面２ａと、その反対側の裏面２ｂと、表面２ａおよび裏面２ｂを接続する側面２ｃを含む。

半導体基板２には、ＩＧＢＴの一部および還流ダイオードの一部が形成されるアクティブ領域３と、その外側の外方領域４とが設定されている。アクティブ領域３は、本実施形態では、半導体基板２の内方領域において、半導体基板２の各側面２ｃに平行な４辺を有する平面視四角形状に設定されている。外方領域４は、アクティブ領域３を取り囲むように平面視四角環状に設定されている。

半導体基板２の表面２ａ上には、アクティブ領域３に電力を供給するための表面電極５が形成されている。この表面電極５には、平面視においてアクティブ領域３の周囲に沿って形成されたゲート電極６と、アクティブ領域３を被覆するように形成されたエミッタ電極７とが含まれる。
ゲート電極６は、本実施形態では、ゲートフィンガー８とゲートパッド９とを含む。ゲートフィンガー８は、アクティブ領域３を取り囲むように外方領域４に配置されており、半導体基板２の各側面２Ｃに沿って延びる平面視四角環状に形成されている。ゲートフィンガー８は、アクティブ領域３を３方向から挟み込むように、半導体基板２の三つの側面２Ｃに沿って形成されていてもよい。また、ゲートフィンガー８は、アクティブ領域３のサイズに応じて、各側面２Ｃ側からアクティブ領域３内を横断するように形成されていてもよい。

ゲートパッド９は、半導体基板２の一つの側面２Ｃに沿って延びる１つのゲートフィンガー８の長手方向中央部において、当該ゲートフィンガー８と接続されている。ゲートパッド９は、半導体基板２の各側面２ｃに平行な４辺を有する平面視四角形状に形成されている。ゲートパッド９は、半導体基板２の１つの角部において、互いに直交する方向に延びる２つのゲートフィンガー８と接続されていてもよい。また、アクティブ領域３を横断するようにゲートフィンガー８が形成されている場合、当該アクティブ領域３を横断するように形成されたゲートフィンガー８にゲートパッド９が接続されていてもよい。

ゲート電極６によって取り囲まれた領域内には、ゲートフィンガー８の内縁およびゲートパッド９の内縁に沿って帯状に延び、かつ、平面視において無端状（閉環状）を成す絶縁領域１０が形成されている。絶縁領域１０は、電極材料が存在せずに、後述する絶縁層４３がゲート電極６およびエミッタ電極７から露出する領域である。エミッタ電極７は、絶縁領域１０によって取り囲まれた領域内に形成されている。

図２を参照して、アクティブ領域３において、半導体基板２の表面２ａ側の表層部には、ｐ^－型のチャネル領域２１が形成されている。アクティブ領域３とは、本実施形態では、平面視においてチャネル領域２１の周縁によって取り囲まれた領域によって定義される。つまり、アクティブ領域３は、本実施形態では、チャネル領域２１を半導体基板２の表面２ａおよび裏面２ｂに投影した領域である。

アクティブ領域３において、チャネル領域２１に対して半導体基板２の裏面２ｂ側には、チャネル領域２１と電気的に接続されるようにｎ^－型のドリフト領域２２が形成されている。本実施形態では、ｎ^－型の半導体基板が半導体基板２として用いられており、ドリフト領域２２は、半導体基板２の一部を利用して形成されている。
アクティブ領域３において、半導体基板２の裏面２ｂ側の表層部には、ドリフト領域２２と電気的に接続されるように、ｐ^＋型のコレクタ領域２３およびｎ^＋型のカソード領域２４が形成されている。本実施形態では、ドリフト領域２２とコレクタ領域２３との間、および、ドリフト領域２２とカソード領域２４との間を延びるようにｎ型のバッファ領域２５が形成されており、コレクタ領域２３およびカソード領域２４は、バッファ領域２５を介してドリフト領域２２と電気的に接続されている。コレクタ領域２３およびカソード領域２４は、半導体基板２の裏面２ｂから露出するように形成されている。

カソード領域２４は、コレクタ領域２３およびバッファ領域２５の境界を横切るように形成されており、カソード領域２４の半導体基板２の表面２ａ側の端部は、バッファ領域２５内に位置している。その他、コレクタ領域２３およびカソード領域２４の各構成については、後に詳述する。
アクティブ領域３において、半導体基板２の表面２ａ側の表層部には、平面視帯状に延びる複数のトレンチゲート構造３１が形成されている。各トレンチゲート構造３１は、半導体基板２を掘り下げて形成されたゲートトレンチ３２にゲート絶縁膜３３を挟んで埋め込まれた埋め込みゲート電極３４を含む。ゲートトレンチ３２は、チャネル領域２１を貫通しており、ドリフト領域２２内に位置する底部を有している。ゲート絶縁膜３３は、本実施形態では、半導体基板２の表面２ａも被覆している。

各トレンチゲート構造３１の側方におけるチャネル領域２１の表層部には、半導体基板２の表面２ａから露出するようにｎ^＋型のエミッタ領域３５が形成されている。これにより、各トレンチゲート構造３１の側方には、半導体基板２の表面２ａ側から裏面２ｂ側に向かって順に、ｎ^＋型のエミッタ領域３５、ｐ^－型のチャネル領域２１およびｎ^－型のドリフト領域２２が形成されている。チャネル領域２１は、互いに隣り合う複数のトレンチゲート構造３１に共有されている。埋め込みゲート電極３４は、ゲートトレンチ３２内においてゲート絶縁膜３３を挟んで、エミッタ領域３５、チャネル領域２１およびドリフト領域２２と対向している。

チャネル領域２１の表層部における複数のトレンチゲート構造３１間には、複数のコンタクト凹部４１が形成されている。各コンタクト凹部４１は、複数のトレンチゲート構造３１と同一の方向に沿って延びる平面視帯状に形成されている。各コンタクト凹部４１は、その底部がチャネル領域２１内に位置するように半導体基板２の表面２ａ側の表層部を掘り下げて形成されている。半導体基板２の厚さ方向に関して、コンタクト凹部４１の深さは、トレンチゲート構造３１（ゲートトレンチ３２）の深さよりも小さい。

各コンタクト凹部４１の側部からは前述のエミッタ領域３５が露出している。本実施形態では、チャネル領域２１内には、エミッタ領域３５の下方からコンタクト凹部４１の側部および底部に沿うように、チャネル領域２１のｐ型不純物濃度よりも高いｐ型不純物濃度を有するｐ^＋型のコンタクト領域４２がさらに形成されている。コンタクト凹部４１の側部の全域にエミッタ領域３５が露出しており、コンタクト凹部４１の底部のみに沿うコンタクト領域４２が形成されていてもよい。

半導体基板２の表面２ａ上には、トレンチゲート構造３１を覆うように絶縁層４３が形成されている。絶縁層４３は、複数の絶縁膜が積層された積層構造を有していてもよいし、１つの絶縁膜からなる単層構造を有していてもよい。絶縁層４３は、たとえば酸化膜（ＳｉＯ_２）または窒化膜（ＳｉＮ）を含んでいてもよい。この絶縁層４３には、半導体基板２に形成された各コンタクト凹部４１を露出させるコンタクト孔４４が形成されている。

コンタクト孔４４は、コンタクト凹部４１と同一の方向に沿って平面視帯状に延びており、半導体基板２の表面２ａ側の表層部に形成されたコンタクト凹部４１と連通している。コンタクト孔４４の内壁は、コンタクト凹部４１の内壁と面一に形成されている。
絶縁層４３上には、バリアメタル層４５を介して、前述のエミッタ電極７が形成されている。バリアメタル層４５は、エミッタ電極７がコンタクト孔４４およびコンタクト凹部４１の外側に拡散するのを抑制するための金属層であり、本実施形態では、半導体基板２側からこの順に積層されたチタン層および窒化チタン層を含む積層構造を有している。バリアメタル層４５は、半導体基板２側の表面とその反対面が、コンタクト凹部４１の内壁、コンタクト孔４４の内壁および当該コンタクト孔４４外の絶縁層４３の表面に沿って形成されている。

エミッタ電極７は、コンタクト凹部４１およびコンタクト孔４４を埋めて絶縁層４３の表面全域を被覆するように、バリアメタル層４５上に形成されている。エミッタ電極７は、コンタクト凹部４１内においてバリアメタル層４５を介して、チャネル領域２１、エミッタ領域３５、コンタクト領域４２等と電気的に接続されている。
前述のゲート電極６は、絶縁層４３の一部からなる前述の絶縁領域１０を挟んでエミッタ電極７と間隔を空けて絶縁層４３上に形成されている。前述のトレンチゲート構造３１は、たとえばアクティブ領域３からゲートフィンガー８の直下の領域まで引き出されている。ゲートフィンガー８は、たとえば絶縁層４３に形成されたコンタクト孔（図示せず）を介してトレンチゲート構造３１と電気的に接続されている。そして、半導体基板２の裏面２ｂ側には、コレクタ領域２３およびカソード領域２４と電気的に接続されるように裏面電極としてのコレクタ電極４６が形成されている。

図３を参照して、本実施形態に係る半導体装置１は、共通の半導体基板２にＩＧＢＴおよび還流ダイオードが作り込まれた構造を有している。還流ダイオードは、チャネル領域２１およびドリフト領域２２間のｐｎ接合部によって形成されている。還流ダイオードは、チャネル領域２１をアノード領域として含む。還流ダイオードは、チャネル領域２１を介してエミッタ電極７に電気的に接続され、かつ、カソード領域２４を介してコレクタ電極４６に電気的に接続されている。

このようにして、本実施形態に係る半導体装置１は、還流ダイオードのアノードがＩＧＢＴのエミッタ電極７に電気的に接続され、還流ダイオードのカソードがＩＧＢＴのコレクタ電極４６に電気的に接続された構造を有している。
本実施形態に係る半導体装置１は、半導体基板２の裏面２ｂ側の表層部に、カソード領域２４が所定のパターンで形成されていることを一つの特徴としている。以下、図４を参照して、カソード領域２４の具体的な構成について説明する。図４は、図１の半導体装置１の半導体基板２を裏面２ｂ側から見た模式的な底面図である。図４では、明瞭化のため、クロスハッチングによってカソード領域２４を示している。

図４を参照して、半導体基板２の裏面２ｂにおいて、アクティブ領域３内には、コレクタ領域２３およびカソード領域２４が形成されている。コレクタ領域２３は、本実施形態では、アクティブ領域３の平面視形状（つまり、チャネル領域２１の平面視形状）とほぼ整合する平面視形状で形成されている。
カソード領域２４は、アクティブ領域３内において、連続的に引き回されたライン状のパターンを有している。カソード領域２４は、本実施形態では、コレクタ領域２３のｐ型不純物濃度よりも高いｎ型不純物濃度を有しており、コレクタ領域２３のｐ型不純物がｎ型不純物によって相殺されるようにアクティブ領域３内に形成されている。

本実施形態では、アクティブ領域３には、コレクタ領域２３のみが形成される第１領域５０と、コレクタ領域２３およびカソード領域２４の双方が形成される第２領域５１とが設定されている。第１領域５０は、ＩＧＢＴのみが形成される領域であり、第２領域５１は、ＩＧＢＴおよび還流ダイオードが形成される領域である。
第１領域５０は、半導体基板２の周縁部、より具体的には、半導体基板２の一つの側面２Ｃの中央領域に沿って設定されている。さらに具体的には、第１領域５０は、本実施形態では、前述のゲートパッド９の直下の領域に設定されており、平面視において、ゲートパッド９がアクティブ領域３と重なる部分の全域と対向している。第１領域５０は、平面視において、ゲートパッド９がアクティブ領域３と重なる部分の周縁をその外側から取り囲んでいる。第１領域５０は、平面視四角形状に区画された領域であってもよい。

一方、第２領域５１は、アクティブ領域３において第１領域５０外の領域に設定された平面視凹状の領域であり、前述のエミッタ電極７の直下の領域に設定されている。アクティブ領域３に第１領域５０および第２領域５１が設定されることによって、カソード領域２４は、平面視でゲートパッド９外の領域に形成され、かつ、半導体基板２の裏面２ｂに対して不均等なパターン（配置）で形成されている。

カソード領域２４は、アクティブ領域３の第２領域５１内において、平面視において葛折状に連続的に引き回されたライン状のパターンを含む。以下では、説明の便宜上、図４に示した＋Ｘ方向および－Ｘ方向ならびに＋Ｙ方向および－Ｙ方向を用いることがある。＋Ｘ方向および－Ｘ方向は、半導体基板２の１辺に沿う２つの方向であり、これらを総称するときには単に「Ｘ方向」という。＋Ｙ方向および－Ｙ方向は、半導体基板２の前記１辺と直交する他の１辺に沿う２つの方向であり、これらを総称するときには単に「Ｙ方向」という。Ｘ方向は、本実施形態では、ゲートパッド９がゲートフィンガー８から引き出された方向でもある。

カソード領域２４は、Ｘ方向に沿って延び、かつＹ方向に沿って間隔を空けて形成された複数の第１ライン５２と、Ｙ方向に沿って延び、かつＹ方向に隣り合う複数の第１ライン５２同士を接続する複数の第２ライン５３とを含む。
複数の第１ライン５２には、アクティブ領域３の＋Ｙ方向端部側に形成された複数の第１ライン５２Ａと、アクティブ領域３の－Ｙ方向端部側に形成された複数の第１ライン５２Ｂと、第１ライン５２Ａおよび第１ライン５２Ｂの間に形成された複数の第１ライン５２Ｃとが含まれる。

複数の第１ライン５２Ａおよび複数の第１ライン５２Ｂは、平面視において第１領域５０（ゲートパッド９）を挟んでＹ方向に互いに対向するように、当該第１領域５０（ゲートパッド９）のＹ方向両側の領域に引き出されている。複数の第１ライン５２ＡのＸ方向幅、および複数の第１ライン５２ＢのＸ方向幅は、本実施形態ではほぼ等しい値に設定されている。

複数の第１ライン５２Ｃは、平面視において第１領域５０（ゲートパッド９）とＸ方向に対向する領域に形成されている。複数の第１ライン５２ＣのＸ方向幅は、複数の第１ライン５２ＡのＸ方向幅および複数の第１ライン５２ＢのＸ方向幅よりも小さい値に設定されている。
複数の第１ライン５２は、Ｘ方向に関して、ゲートパッド９の幅を超えるライン長さをそれぞれ有している。また、複数の第１ライン５２は、Ｙ方向に関して、ゲートパッド９の幅未満のライン幅をそれぞれ有している。

平面視において裏面２ｂを４つの領域に区画するように裏面２ｂの中央部をＸ方向およびＹ方向に交差する十字ラインを設定した場合、複数の第１ライン５２の一部は４つの領域の少なくとも１つの領域に含まれる。複数の第１ライン５２は、平面視においてゲートパッド９をＸ方向に横切るラインを設定した場合、当該ラインに対して線対称に配列されている。

複数の第１ライン５２は、平面視においてゲートパッド９側に位置する－Ｘ方向端部（第１端部）、および、ゲートパッド９とは反対側に位置する＋Ｘ方向端部（第２端部）をそれぞれ有している。複数の第１ライン５２に関して、平面視において、複数の＋Ｘ方向端部（第２端部）のＸ方向の位置は、Ｙ方向に揃っている。
複数の第１ライン５２に関して、平面視において、複数の－Ｘ方向端部（第１端部）のＸ方向の位置は、Ｙ方向には揃っていない。具体的には、複数の第１ライン５２Ａの－Ｘ方向端部および複数の第１ライン５２Ｂの－Ｘ方向端部はＹ方向に揃っているが、複数の第１ライン５２Ｃの－Ｘ方向端部は、複数の第１ライン５２Ａおよび複数の第１ライン５２Ｂの－Ｘ方向端部から＋Ｘ方向側にずれおり、Ｙ方向に複数の第１ライン５２Ａおよび複数の第１ライン５２Ｂの－Ｘ方向端部とは揃っていない。

第２ライン５３には、Ｙ方向に沿って隣り合う２つの第１ライン５２の＋Ｘ方向端部同士を接続する第２ライン５３Ａと、Ｙ方向に沿って隣り合う２つの第１ライン５２の－Ｘ方向端部同士を接続する第２ライン５３Ｂとが含まれる。第２ライン５３Ａおよび第２ライン５３Ｂは、Ｙ方向に沿って交互に形成されている。このようにして、本実施形態では、カソード領域２４が、連続的に連なる平面視葛折状のライン状のパターンで形成されている。また、カソード領域２４は、Ｘ方向幅が異なる複数の第１ライン５２Ａ，５２Ｂ，５２Ｃを含み、これによって、アクティブ領域３に対して不均等なパターン（配置）で形成されている。

第１ライン５２のＹ方向幅および第２ライン５３のＸ方向幅で定義されるカソード領域２４のライン幅は、たとえば１μｍ以上１００μｍ以下、より好ましくは１０μｍ以上５０μｍ以下である。カソード領域２４は、一様なライン幅を有していてもよいし、一様でないライン幅を有していてもよい。たとえば、カソード領域２４は、Ｙ方向幅がそれぞれ異なる第１ライン５２Ａ，５２Ｂ，５２Ｃを有していてもよいし、Ｘ方向幅がそれぞれ異なる第２ライン５３Ａ，５３Ｂを有していてもよい。

アクティブ領域３の面積Ｓ_Ａに対する第１領域５０の面積Ｓ_１の比Ｓ_１／Ｓ_Ａは、たとえば０．０３（３％）以上０．３（３０％）以下である。また、平面視において、アクティブ領域３の面積Ｓ_Ａに対するカソード領域２４の面積Ｓ_Ｋの比Ｓ_Ｋ／Ｓ_Ａ（以下、単に「カソード領域２４の面積比Ｓ_Ｋ／Ｓ_Ａ」という。）は、アクティブ領域３の面積Ｓ_Ａに対するコレクタ領域２３の面積Ｓ_Ｃの比Ｓ_Ｃ／Ｓ_Ａ（以下、単に「コレクタ領域２３の面積比Ｓ_Ｃ／Ｓ_Ａ」という。）よりも小さい値に設定されている。カソード領域２４の面積比Ｓ_Ｋ／Ｓ_Ａは、たとえば０．１（１０％）以下、より具体的には、０．０１（１％）以上０．０７（７％）以下である。

本実施形態に係る半導体装置１の電気的特性と比較するため、図５に示される参考例に係る半導体装置１０１を用意した。図５は、参考例に係る半導体装置１０１の半導体層を裏面側から見た模式的な底面図である。
参考例に係る半導体装置１０１では、平面視円形状の複数のカソード領域２４がアクティブ領域３に形成されている。複数のカソード領域２４は、Ｘ方向およびＹ方向に沿って間隔を空けて行列状に規則的な配列で均等に形成されている。参考例に係る半導体装置１０１では、カソード領域２４がゲートパッド９直下の領域にも形成されている。参考例に係る半導体装置１０１において、他の構成については、本実施形態に係る半導体装置１の各構成と略同様であるので、同一の参照符号を付して説明を省略する。

図６は、本実施形態に係る半導体装置１のピーク順方向サージ電流Ｉ_ＦＳＭおよび参考例に係る半導体装置１０１のピーク順方向サージ電流Ｉ_ＦＳＭのシミュレーション結果を示すグラフである。
図６において、横軸は、カソード領域２４の面積比Ｓ_Ｋ／Ｓ_Ａを示しており、縦軸は、ピーク順方向サージ電流Ｉ_ＦＳＭを示している。ピーク順方向サージ電流Ｉ_ＦＳＭとは、半導体装置が破壊しない範囲で許容される１周期以上の商用正弦半波電流のピーク値である。したがって、ピーク順方向サージ電流Ｉ_ＦＳＭの値が高い程、半導体装置のピーク順方向サージ電流Ｉ_ＦＳＭに対する耐量（以下、単に「ピーク順方向サージ電流耐量」という。）が優れているといえる。

図６では、本実施形態に係る半導体装置１のカソード領域２４の面積比Ｓ_Ｋ／Ｓ_Ａが、０．０３７（３．７％）である場合のピーク順方向サージ電流Ｉ_ＦＳＭのシミュレーション結果がプロットＰ１で示されている。また、図６では、参考例に係る半導体装置１０１のカソード領域２４の面積比Ｓ_Ｋ／Ｓ_Ａが、０．０１２（１．２％），０．０１９（１．９％），０．０２３（２．４％）および０．０３２（３．２％）であるときのピーク順方向サージ電流Ｉ_ＦＳＭのシミュレーション結果がプロットＰ２～Ｐ５で示されている。図６では、プロットＰ２～Ｐ５を近似直線Ｌで結んで示している。

図６を参照して、参考例に係る半導体装置１では、複数のカソード領域２４の平面視面積を減らしてカソード領域２４の面積比Ｓ_Ｋ／Ｓ_Ａを小さくすると、ピーク順方向サージ電流Ｉ_ＦＳＭが低下している。また、参考例に係る半導体装置１０１では、複数のカソード領域２４の平面視面積を増やしてカソード領域２４の面積比Ｓ_Ｋ／Ｓ_Ａを大きくすると、ピーク順方向サージ電流Ｉ_ＦＳＭが向上している。したがって、参考例に係る半導体装置１０１では、複数のカソード領域２４の平面視面積とピーク順方向サージ電流Ｉ_ＦＳＭとの間に大凡リニアな関係が成立しているといえる。

しかし、参考例に係る半導体装置１０１では、カソード領域２４の面積比Ｓ_Ｋ／Ｓ_Ａがいずれの場合であっても、ピーク順方向サージ電流Ｉ_ＦＳＭが３００Ａ以下と比較的に低い値であった。近似直線Ｌを参照するに、参考例に係る半導体装置１０１では、カソード領域２４の面積比Ｓ_Ｋ／Ｓ_Ａを「１」に近づけると、良好なピーク順方向サージ電流Ｉ_ＦＳＭを実現できるとも考えられる。

しかし、実際には、カソード領域２４の面積比Ｓ_Ｋ／Ｓ_Ａが「１」に近づくほど、コレクタ領域２３の面積比Ｓ_Ｃ／Ｓ_Ａが「０」に近づくので、ＩＧＢＴの機能が失われていく。したがって、参考例に係る半導体装置１０１では、複数のカソード領域２４の平面視面積の調整によってカソード領域２４の面積比Ｓ_Ｋ／Ｓ_Ａを調整したとしても、結果として近似直線Ｌで示される前記リニアな関係の中でしかピーク順方向サージ電流Ｉ_ＦＳＭを調整できず、また、比較的に高いピーク順方向サージ電流Ｉ_ＦＳＭを得ることが困難であるといえる。

参考例に係る半導体装置１０１では、平面視円形状の複数のカソード領域２４がアクティブ領域３に形成されているが、この問題は、平面視四角形状等の平面視多角形状の複数のカソード領域２４が規則的な配列でアクティブ領域３に形成されている場合にも同様に生じる。
これに対して、連続的なライン状のパターンで形成されたカソード領域２４を有する本実施形態に係る半導体装置１では、ピーク順方向サージ電流Ｉ_ＦＳＭが１０００Ａ以上であり、参考例に係る半導体装置１０１と異なり、近似直線Ｌから外れて比較的高いピーク順方向サージ電流Ｉ_ＦＳＭとなっている。したがって、カソード領域２４を連続的なライン状のパターンで形成することによって、近似直線Ｌで示される前記リニアな関係から切り離して、比較的高いピーク順方向サージ電流Ｉ_ＦＳＭを実現できることが分かった。

図７は、本実施形態に係る半導体装置１において、コレクタ電極４６およびエミッタ電極７間にコレクタ－エミッタ電圧Ｖ_ＣＥを印加してＩＧＢＴとして動作させたときの、コレクタ電流Ｉ_Ｃのシミュレーション結果を示すグラフである。図７において、横軸は、コレクタ－エミッタ電圧Ｖ_ＣＥを示しており、縦軸は、コレクタ電流Ｉ_Ｃを示している。
一般的に、ＩＧＢＴおよび還流ダイオードを共通の半導体基板２に備える半導体装置では、比較的小さい値（たとえば０Ｖ以上２．５Ｖ以下の範囲）のコレクタ－エミッタ電圧Ｖ_ＣＥが与えられると、スナップバック現象が生じる虞があることが知られている。

図７に示されるように、本実施形態に係る半導体装置１では、比較的小さい値のコレクタ－エミッタ電圧Ｖ_ＣＥが与えられた場合であっても、スナップバック現象の発生が抑制されている。これは、アクティブ領域３において、コレクタ領域２３のみが形成される比較的大きい平面視面積の第１領域５０が形成されているためであると考えられる。よって、本実施形態に係る半導体装置１のように、カソード領域２４を連続的なライン状のパターンで形成した場合であっても、ＩＧＢＴとして良好に動作させることができる。

図８は、本実施形態に係る半導体装置１において、コレクタ電極４６およびエミッタ電極７間に順方向電圧Ｖ_Ｆを印加して還流ダイオードとして動作させたときの、順方向電流Ｉ_Ｆのシミュレーション結果を示すグラフである。図８において、横軸は、順方向電圧Ｖ_Ｆを示しており、縦軸は、順方向電流Ｉ_Ｆを示している。
図８を参照して、本実施形態に係る半導体装置１のように、カソード領域２４を連続的なライン状のパターンで形成した場合であっても、還流ダイオードとして良好に動作させることができる。

以上、本実施形態に係る半導体装置１では、カソード領域２４が連続的に引き回されたライン状のパターンを含む。したがって、カソード領域２４の平面視面積とピーク順方向サージ電流Ｉ_ＦＳＭとの間にリニアな関係が成立する参考例に係る半導体装置１０１と異なり、当該リニアな関係から切り離して、比較的に高い値のピーク順方向サージ電流Ｉ_ＦＳＭを得ることができる。

しかも、半導体基板２の裏面２ｂ側のアクティブ領域３（第２領域５１）において、カソード領域２４を引き回す領域を調整することにより、半導体装置１のピーク順方向サージ電流Ｉ_ＦＳＭを容易に調整することもできる。よって、ＩＧＢＴおよび還流ダイオードを備えた構成において、設計の自由度を高めることができると同時に、ピーク順方向サージ電流耐量の向上を図ることができる構造の半導体装置１を提供できる。

＜第２実施形態＞
図９は、本発明の第２実施形態に係る半導体装置６１の模式的な断面図である。
図９を参照して、本実施形態に係る半導体装置６１は、トレンチゲート構造３１に代えてプレーナゲート構造６２を有している点で、前述の第１実施形態に係る半導体装置１と異なっている。図９において、前述の第１実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。

本実施形態に係る半導体装置６１は、前述の半導体基板２を含む。半導体基板２の表面２ａ側の表層部には、前述のチャネル領域２１が間隔を空けて形成されている。各チャネル領域２１の表層部には、当該チャネル領域２１の周縁から内側に間隔を隔てて前述のエミッタ領域３５が形成されている。
本実施形態では、互いに隣り合うチャネル領域２１の間の領域および各チャネル領域２１に対して半導体基板２の裏面２ｂ側の領域に、当該チャネル領域２１と電気的に接続されるように前述のドリフト領域２２が形成されている。半導体基板２の裏面２ｂ側の表層部には、前述のバッファ領域２５を介してドリフト領域２２と電気的に接続されるように前述のコレクタ領域２３および前述のカソード領域２４が形成されている。コレクタ領域２３およびカソード領域２４は、前述の第１実施形態に係る構成と同様の構成を有している。

プレーナゲート構造６２は、半導体基板２の表面２ａ上に形成されたゲート絶縁膜６３を挟んで少なくともチャネル領域２１と対向するゲート電極６４を含む。ゲート電極６４は、より具体的には、ゲート絶縁膜６３を挟んでエミッタ領域３５、チャネル領域２１およびドリフト領域２２と対向している。チャネル領域２１の表層部において、エミッタ領域３５に対してゲート電極６４とは反対側には前述のコンタクト領域４２が形成されている。

そして、プレーナゲート構造６２を覆うように前述の絶縁層４３が形成されている。絶縁層４３には、チャネル領域２１およびエミッタ領域３５を露出させるコンタクト孔６５が形成されている。前述のエミッタ電極７は、前述のバリアメタル層４５を介して絶縁層４３上からコンタクト孔６５内に入り込み、当該コンタクト孔６５内において、チャネル領域２１、エミッタ領域３５およびコンタクト領域４２と電気的に接続されている。そして、半導体基板２の裏面２ｂ側には、コレクタ領域２３およびカソード領域２４と電気的に接続されるように裏面電極としての前述のコレクタ電極４６が形成されている。

本実施形態では、図９に示される単位セル６６が複数形成された領域によって前述のアクティブ領域３が定義される。単位セル６６とは、本実施形態では、図９に示されるように、一つのプレーナゲート構造６２に対して二つのチャネル領域２１が形成された領域である。
以上、本実施形態に係る半導体装置６１によっても前述の第１実施形態において述べた効果と同様の効果を奏することができる。

以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
たとえば、前述の第１実施形態では、カソード領域２４が平面視葛折状に形成されたライン状のパターンを含む例について説明した。しかし、カソード領域２４は、これに代えて、図１０～図１２に示されるようなパターンで形成されていてもよい。

図１０は、半導体基板２を裏面２ｂ側から見た模式的な底面図であって、カソード領域２４の第１変形例を示す図である。図１０では、明瞭化のため、クロスハッチングによってカソード領域２４を示している。図１０において、前述の第１実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
図１０を参照して、第１変形例に係るカソード領域２４は、前述の第１実施形態と同様、Ｘ方向に沿って延び、かつＹ方向に沿って間隔を空けて形成された複数の第１ライン５２と、Ｙ方向に沿って延び、かつＹ方向に隣り合う複数の第１ライン５２同士を接続する複数の第２ライン５３とを含む。

第１変形例に係るカソード領域２４では、前述の複数の第１ライン５２Ａ，５２ＢのＸ方向幅が、いずれも第１ライン５２ＣのＸ方向幅とほぼ同一の値に設定されている。したがって、第１変形例に係るカソード領域２４では、平面視において、複数の第１ライン５２Ａおよび複数の第１ライン５２Ｂが、第１領域５０（ゲートパッド９）を挟んでＹ方向に互いに対向することなく、アクティブ領域３の＋Ｘ方向側に偏在するように形成されている。つまり、前述の第１領域５０は、アクティブ領域３の－Ｘ方向側の端部においてＹ方向に沿って延びる平面視長方形状に形成されている。

換言すると、裏面２ｂは、平面視において、ゲートパッド９に対向する対向領域、対向領域に対して＋Ｙ方向側に位置する第１領域、および、対向領域に対して－Ｙ方向側に位置し、対向領域を挟んで第１領域に対向する第２領域を含む。複数の第１ライン５２は、平面視において、裏面２ｂの対向領域、第１領域および第２領域に位置しないように第２主面の表層部に形成されている。このような構造において、複数の第１ライン５２は、平面視においてＸ方向に第１領域に対向する少なくとも１つの第１ライン５２Ａ、および、平面視においてＸ方向に第２領域に対向する少なくとも１つの第１ライン５２Ｂを含む。

平面視において裏面２ｂを４つの領域に区画するように裏面２ｂの中央部をＸ方向およびＹ方向に交差する十字ラインを設定した場合、複数の第１ライン５２の一部は４つの領域の少なくとも１つの領域に含まれる。複数の第１ライン５２は、平面視においてゲートパッド９をＸ方向に横切るラインを設定した場合、当該ラインに対して線対称に配列されている。

複数の第１ライン５２は、平面視においてゲートパッド９側に位置する－Ｘ方向端部（第１端部）、および、ゲートパッド９とは反対側に位置する＋Ｘ方向端部（第２端部）をそれぞれ有している。複数の第１ライン５２に関して、平面視において、複数の＋Ｘ方向端部（第２端部）のＸ方向の位置は、Ｙ方向に揃っている。また、複数の第１ライン５２に関して、平面視において、複数の－Ｘ方向端部（第１端部）のＸ方向の位置は、Ｙ方向に揃っている。

このように、第１変形例に係るカソード領域２４は、アクティブ領域３の＋Ｘ方向側に偏在しており、当該カソード領域２４がアクティブ領域３に対して不均等なパターン（配置）で形成されている。このような構成によっても前述の第１実施形態において述べた効果と同様の効果を奏することができる。前述の第２実施形態においても、第１変形例に係るカソード領域２４を適用してもよい。

図１１は、半導体基板２を裏面２ｂ側から見た模式的な底面図であって、カソード領域２４の第２変形例を示す図である。図１１では、明瞭化のため、クロスハッチングによってカソード領域２４を示している。図１１において、前述の第１実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
図１１を参照して、第２変形例に係るカソード領域２４は、前述の第１実施形態と同様、Ｘ方向に沿って延び、かつＹ方向に沿って間隔を空けて形成された複数の第１ライン５２と、Ｙ方向に沿って延び、かつＹ方向に隣り合う複数の第１ライン５２同士を接続する複数の第２ライン５３とを含む。第２変形例に係るカソード領域２４では、第２ライン５３が、いずれも、Ｙ方向に沿って隣り合う２つの第１ライン５２の＋Ｘ方向端部同士を接続している。

このように、第２変形例に係るカソード領域２４は、平面視櫛歯状に形成されたライン状のパターンを含む構成とされており、当該カソード領域２４がアクティブ領域３に対して不均等なパターン（配置）で形成されている。このような構成によっても前述の第１実施形態において述べた効果と同様の効果を奏することができる。前述の第２実施形態においても、第２変形例に係るカソード領域２４を適用してもよい。

図１２は、半導体基板２を裏面２ｂ側から見た模式的な底面図であって、カソード領域２４の第３変形例を示す図である。図１２では、明瞭化のため、クロスハッチングによってカソード領域２４を示している。図１２において、前述の第１実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
第３変形例では、前述の第１領域５０がアクティブ領域３の中央部に平面視四角形状に設定されており、当該第１領域５０を取り囲むように前述の第２領域５１が平面視四角環状に設定されている。つまり、第３変形例では、前述のゲートパッド９が平面視において半導体基板２の中央部に配置されている。

第３変形例に係るカソード領域２４は、前述の第１実施形態と同様、Ｘ方向に沿って延び、かつＹ方向に沿って間隔を空けて形成された複数の第１ライン５２と、Ｙ方向に沿って延び、かつＹ方向に隣り合う複数の第１ライン５２同士を接続する複数の第２ライン５３とを含む。
第３変形例に係るカソード領域２４は、第１ライン５２および第２ライン５３によって、半導体基板２の側面２ｃに平行な平面視四角の螺旋状に形成されたライン状のパターンを含む。したがって、カソード領域２４は、アクティブ領域３の周縁部側に偏在するように形成されており、これによって、当該カソード領域２４が、アクティブ領域３に対して不均等なパターン（配置）で形成されている。

このような構成によっても前述の第１実施形態において述べた効果と同様の効果を奏することができる。前述の第２実施形態においても、第３変形例に係るカソード領域２４を適用してもよい。カソード領域２４は、平面視円形の螺旋状であってもよいし、平面視八角形の螺旋状等のように四角形以外の平面視多角形の螺旋状であってもよい。
また、前述の各実施形態において、カソード領域２４は、互いに異なる平面視形状または互いに同一の平面視形状のライン状のパターンを複数含む構成を有していてもよい。たとえば、カソード領域２４は、平面視葛折状に形成されたライン状のパターン、平面視櫛歯状に形成されたライン状のパターン、および、平面視螺旋状に形成されたライン状のパターンから選択される少なくとも一種のパターンを含んでいてもよい。

また、前述の各実施形態では、半導体層の一例としてＦＺ法により製造された半導体基板２が採用された例について説明した。しかし、半導体層は、半導体基板２に代えて、たとえばシリコン製のｐ^－型の半導体基板と、当該半導体基板のシリコンをエピタキシャル成長させることによって形成されたｎ^－型のエピタキシャル層とを含んでいてもよい。この場合、ｐ^－型の半導体基板が、コレクタ領域２３に相当する構成となり、エピタキシャル層が、ドリフト領域２２に相当する構成となる。この場合、カソード領域２４は、半導体基板（コレクタ領域２３）に対するｎ型不純物の注入によって形成される。この技術的思想から、コレクタ領域２３は、裏面２ｂの全域に形成されてもよいことが理解される。

また、前述の各実施形態において、各半導体部分の導電型が反転された構成が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
以下、この明細書および図面から抽出される特徴の例を示す。以下、コレクタ領域およびカソード領域を備えた構成において、設計の自由度を高めることができると同時に、ピーク順方向サージ電流耐量の向上を図ることができる半導体装置を提供する。

［Ａ１］第１主面およびその反対側の第２主面を有する半導体層と、前記半導体層の前記第１主面側の表層部に形成された第１導電型のチャネル領域と、前記チャネル領域の表層部に形成された第２導電型のエミッタ領域と、前記チャネル領域と電気的に接続されるように、前記チャネル領域に対して前記半導体層の第２主面側に形成された第２導電型のドリフト領域と、前記ドリフト領域と電気的に接続されるように、前記半導体層の第２主面側の表層部に形成された第１導電型のコレクタ領域および第２導電型のカソード領域と、少なくとも前記チャネル領域と絶縁膜を挟んで対向するゲート電極とを含み、前記カソード領域が、連続的に引き回されたライン状のパターンを含むことを特徴とする、半導体装置。

この半導体装置は、カソード領域が連続的に引き回されたライン状のパターンを含む。これにより、カソード領域の平面視面積と半導体装置の耐圧との間にリニアな関係が成立する従来の半導体装置と異なり、当該リニアな関係から切り離して半導体装置の耐圧を高めることができる。しかも、半導体層の第２主面側においてカソード領域を引き回す領域を調整することにより、半導体装置の耐圧を容易に調整することもできる。よって、設計の自由度を高めることができると同時に、耐圧の向上を図ることができる構造の半導体装置を提供できる。

［Ａ２］前記カソード領域が、前記半導体層の前記第２主面に対して不均等なパターンで形成されている、Ａ１に記載の半導体装置。
［Ａ３］前記半導体層の前記第２主面には、前記コレクタ領域のみが形成された第１領域と、前記コレクタ領域および前記カソード領域が形成された第２領域とが設定されており、前記第１領域は、平面視において前記半導体層の前記第２主面の周縁部に設定されている、Ａ１またはＡ２に記載の半導体装置。

［Ａ４］前記半導体層の前記第２主面には、前記コレクタ領域のみが形成された第１領域と、前記コレクタ領域および前記カソード領域が形成された第２領域とが設定されており、前記第１領域は、平面視において前記半導体層の前記第２主面の中央部に設定されている、Ａ１またはＡ２に記載の半導体装置。
［Ａ５］前記ゲート電極に電気的に接続されるように、前記半導体層の前記第１主面上に配置されたゲートパッドをさらに含み、前記第１領域が、前記ゲートパッドの直下に設定されている、Ａ３またはＡ４に記載の半導体装置。

［Ａ６］前記ゲート電極と電気的に接続されるように、前記半導体層の前記第１主面上に配置されたゲートパッドをさらに含み、前記カソード領域は、平面視において前記ゲートパッドが形成された領域外の領域に形成されている、Ａ１またはＡ２に記載の半導体装置。
［Ａ７］前記カソード領域は、平面視葛折状に形成された前記ライン状のパターンを含む、Ａ１～Ａ６のいずれか一つに記載の半導体装置。

［Ａ８］前記カソード領域は、平面視櫛歯状に形成された前記ライン状のパターンを含む、Ａ１～Ａ６のいずれか一つに記載の半導体装置。
［Ａ９］前記カソード領域は、平面視螺旋状に形成された前記ライン状のパターンを含む、Ａ１～Ａ６のいずれか一つに記載の半導体装置。
［Ａ１０］前記カソード領域の前記ライン状のパターンは、第１方向に沿って延びる第１ラインと、前記第１方向と交差する第２方向に沿って延びる第２ラインとを含む、Ａ１～Ａ９のいずれか一つに記載の半導体装置。

［Ａ１１］前記第１ラインは、前記第２方向に沿って間隔を空けて複数形成されており、前記第２ラインは、前記第２方向に隣り合う前記複数の第１ライン同士を接続するように複数形成されている、Ａ１０に記載の半導体装置。
［Ａ１２］前記半導体層には、アクティブ領域が設定されており、前記コレクタ領域および前記カソード領域は、前記アクティブ領域内に形成されており、平面視において、前記アクティブ領域の面積Ｓ_Ａに対する前記カソード領域の面積Ｓ_Ｋの比Ｓ_Ｋ／Ｓ_Ａは、前記アクティブ領域の面積Ｓ_Ａに対する前記コレクタ領域の面積Ｓ_Ｃの比Ｓ_Ｃ／Ｓ_Ａよりも小さい、Ａ１～Ａ１１のいずれか一つに記載の半導体装置。

［Ａ１３］前記アクティブ領域の面積Ｓ_Ａに対する前記カソード領域の面積Ｓ_Ｋの比Ｓ_Ｋ／Ｓ_Ａが、０．１以下である、Ａ１２に記載の半導体装置。
［Ａ１４］前記コレクタ領域および前記カソード領域と電気的に接続されるように、前記半導体層の前記第２主面側に配置されたコレクタ電極をさらに含む、Ａ１～Ａ１３のいずれか一つに記載の半導体装置。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１ 半導体装置
２ 半導体基板
２ａ 半導体基板の表面
２ｂ 半導体基板の裏面
３ アクティブ領域
９ ゲートパッド
２１ チャネル領域
２２ ドリフト領域
２３ コレクタ領域
２４ カソード領域
３３ ゲート絶縁膜
３４ ゲート電極
３５ エミッタ領域
４６ コレクタ電極
５０ 第１領域
５１ 第２領域
５２ 第１ライン
５３ 第２ライン
６１ 半導体装置
６３ ゲート絶縁膜
６４ ゲート電極
Ｓ_Ａ アクティブ領域の面積
Ｓ_Ｃ コレクタ領域の面積
Ｓ_Ｋ カソード領域の面積

Claims (12)

1. 一方側の第１主面および他方側の第２主面を有する半導体層と、
   平面視において第１方向Ｘに間隔を空けて前記第１主面に配列され、前記第１方向Ｘに直交する第２方向Ｙに延びる帯状にそれぞれ形成されたストライプパターンの複数のゲート構造と、
   平面視において前記第１主面の一辺から前記第１方向Ｘに離間して前記第１主面を被覆し、前記ゲート構造に電気的に接続されたゲートパッドと、
   前記第２主面の表層部に形成された第１導電型のコレクタ領域と、
   前記半導体層を前記第２主面側から見た底面視において、前記コレクタ領域内に設けられ、底面視円形状の複数のカソード領域と、を含み、
   前記複数のカソード領域は、前記第１方向Ｘおよび前記第２方向Ｙに沿って間隔を空けて行列状に規則的な配列で均等に形成されている、ＲＣ－ＩＧＢＴ（Reverse Conducting - Insulated Gate Bipolar Transistor）半導体装置。
2. 前記ゲートパッドは、平面視において前記第１主面の周縁部に配置されている、請求項１に記載のＲＣ－ＩＧＢＴ半導体装置。
3. 前記ゲートパッドは、平面視において前記第１主面の前記一辺の中間部に沿って配置されている、請求項１～２に記載のＲＣ－ＩＧＢＴ半導体装置。
4. 前記カソード領域は、前記ゲートパッド直下の領域にも形成されている、請求項１～３のいずれか一項に記載のＲＣ－ＩＧＢＴ半導体装置。
5. 平面視において前記第２主面を４つの領域に区画するように前記第２主面の中央部に前記第１方向Ｘおよび前記第２方向Ｙに交差する十字ラインを設定した場合、複数の前記カソード領域は前記４つの領域のいずれの領域にも均等に存在する、請求項１～４のいずれか一項に記載のＲＣ－ＩＧＢＴ半導体装置。
6. 前記コレクタ領域は、前記第２主面の表層部の全域に形成され、
   複数の前記カソード領域は、前記コレクタ領域の第１導電型を第２導電型に置換するように形成されている、請求項１～５のいずれか一項に記載のＲＣ－ＩＧＢＴ半導体装置。
7. 前記ゲートパッドに電気的に接続され、前記第１主面の上を選択的に引き回され、平面視において前記第１方向Ｘに延びる直線部分を含むゲートフィンガーをさらに含む、請求項１～６のいずれか一項に記載のＲＣ－ＩＧＢＴ半導体装置。
8. 前記ゲート構造は、前記第１主面に形成されたトレンチ、前記トレンチの壁面を被覆するゲート絶縁膜、および、前記ゲート絶縁膜を挟んで前記トレンチに埋設されたゲート電極を含むトレンチゲート構造からなる、請求項１～７のいずれか一項に記載のＲＣ－ＩＧＢＴ半導体装置。
9. 前記トレンチから露出するように前記第１主面の表層部に形成された第１導電型のチャネル領域と、
   前記トレンチから露出するように前記チャネル領域の表層部に形成された第２導電型のエミッタ領域と、
   前記ゲートパッドから間隔を空けて前記第１主面を被覆し、前記エミッタ領域に電気的に接続されたエミッタパッドと、をさらに含み、
   複数の前記カソード領域は、平面視において前記エミッタパッドに重なるように前記第２主面の表層部に形成されている、請求項８に記載のＲＣ－ＩＧＢＴ半導体装置。
10. 前記エミッタ領域を露出させるように前記ゲート電極から間隔を空けて前記第１主面に形成されたコンタクト凹部と、
    前記チャネル領域において前記コンタクト凹部に沿う領域に形成され、前記チャネル領域よりも高い不純物濃度を有する第１導電型のコンタクト領域と、をさらに含む、請求項９に記載のＲＣ－ＩＧＢＴ半導体装置。
11. 前記第１主面を被覆する絶縁層をさらに含み、
    前記ゲートパッドおよび前記エミッタパッドは、前記絶縁層の上に配置されている、請求項９または１０に記載のＲＣ－ＩＧＢＴ半導体装置。
12. 前記第２主面を被覆し、前記コレクタ領域および複数の前記カソード領域に電気的に接続されたコレクタ電極をさらに含む、請求項１～１１のいずれか一項に記載のＲＣ－ＩＧＢＴ半導体装置。

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