JP2023034195A - フリップフロップ回路、及び非同期受け回路 - Google Patents

フリップフロップ回路、及び非同期受け回路 Download PDF

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Abstract

【課題】メタステーブル状態をクロック周期の半分の時間で解消することが可能なフリップフロップ回路、及び非同期受け回路を提供する。【解決手段】実施の形態に係るフリップフロップ回路は、論理閾値が電源電圧の１／２以下の第１反転論理素子と、第１反転論理素子と逆並列に接続され、論理閾値が電源電圧の１／２を超える第２反転論理素子を有する第１ラッチと、第１ラッチに接続され、論理閾値が電源電圧の１／２以下の第３反転論理素子と、第３反転論理素子と逆並列に接続され、論理閾値が電源電圧の１／２を超える第４反転論理素子を有する第２ラッチとを備える。【選択図】図９Ｂ

Description

本発明の実施形態は、フリップフロップ回路、及び非同期受け回路に関する。
非同期信号受け回路には、メタステーブル対策として同期化フリップフロップ（Ｆ／Ｆ:Flip Flop）回路が使用されている。メタステーブルの時間が長くなると多段のＦ／Ｆ回路を使用する必要があるため、メタステーブル時間の短いＦ／Ｆが望まれる。
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のチャネル長Ｌ、ゲート幅Ｗが大きくなるとチャネルのドーパント（不純物イオン）バラツキが平均化されるため、ＭＯＳＦＥＴのバラツキは１／√(ＬＷ)に比例することが知られている。
米国特許第８５１４０００号明細書
Kiyoshi Takeuchi, Akio Nishida and Toshiro Hiramoto, " Random Fluctuations in Scaled MOS Devices", Conference Paper October 2009, Simulation of Semiconductor Processes and Devices, 2009. SISPAD '09. pp.79-85.
本発明の一実施形態では、メタステーブル状態をクロック周期の半分の時間で解消することが可能なフリップフロップ回路、及び非同期受け回路を提供する。
実施の形態に係るフリップフロップ回路は、第１ラッチと、第２ラッチとを備える。第１ラッチは、論理閾値が電源電圧の１／２以下の第１反転論理素子と、第１反転論理素子と逆並列に接続され、論理閾値が電源電圧の１／２を超える第２反転論理素子を有する。第２ラッチは、第１ラッチに接続され、論理閾値が電源電圧の１／２以下の第３反転論理素子と、第３反転論理素子と逆並列に接続され、論理閾値が電源電圧の１／２を超える第４反転論理素子を有する。
第１クロック系統システムと第２クロック系統システムとの間に非同期受け回路を配置した構成図である。 インバータＩＮＶ１及びインバータＩＮＶ２を有するラッチ回路の構成図である。 ＣＭＯＳインバータにより構成したラッチ回路の構成図である。 ＣＭＯＳインバータにより構成したラッチ回路の安定性（動作マージン）と負荷特性の説明図である。 インバータの回路表示である。 図４Ａのインバータの論理閾値の説明図である。 比較例に係るフリップフロップ回路の構成例である。 比較例に係るフリップフロップ回路のマスターラッチの負荷特性である。 比較例に係るフリップフロップ回路のスレーブラッチの負荷特性である。 比較例に係るフリップフロップ回路の動作タイミング波形図である。 第１の実施形態に係る半導体回路の構成を示した図。 第１の実施の形態に係るフリップフロップ回路のシンボル表示である。 第１の実施の形態に係るフリップフロップ回路の構成例である。 クロック発生回路の構成例である。 第１の実施の形態に係るフリップフロップ回路のマスターラッチの負荷特性である。 第１の実施の形態に係るフリップフロップ回路のスレーブラッチの負荷特性である。 第１の実施の形態に係るフリップフロップ回路の動作タイミング波形図である。 トランスファーゲート回路ＴＲ１,ＴＲ４とＴＲ２,ＴＲ３のオンオフ動作タイミングとデータ保持特性の関係の説明図である。 クロックＣＰがハイレベルＨの時の動作説明図である。 クロックＣＰがローレベルＬの時の動作説明図である。 第１の実施の形態に係る非メタステーブルＦ／Ｆ回路とアクティブローラッチ回路を組み合わせた第２の実施の形態に係る非同期受け回路の構成図。 図１４に適用したアクティブローラッチ回路の構成図。 アクティブローラッチ回路の動作タイミング波形図である。 トランスファーゲート回路ＴＲ５、ＴＲ６のオンオフ動作タイミングとデータ保持特性の関係の説明図。 第３の実施の形態に係るフリップフロップ回路のマスターラッチの負荷特性である。 第３の実施の形態に係るフリップフロップ回路のスレーブラッチの負荷特性である。 第３の実施の形態に係るフリップフロップ回路の動作タイミング波形図である。 実施の形態に係るフリップフロップ回路において、トランジスタのバラツキによりインバータ特性もばらつく様子を説明するマスターラッチの負荷特性である。
次に、図面を参照して、実施の形態について説明する。以下に説明する明細書又は図面の記載において、同様の構成要素には同一の符号を付して説明を省略する。図面は模式的なものである。また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものである。実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
（非同期受け回路）
図１は、第１クロック系統システム２と第２クロック系統システム４との間に非同期受け回路１０Ａを配置した構成図である。非同期受け回路１０Ａは、同期化Ｆ／Ｆ回路６と、同期化Ｆ／Ｆ回路６に直列に接続された同期化Ｆ／Ｆ回路８とを備えている。第１クロック系統システム２は、第１クロック信号ＣＬＫ１に同期して動作し、第２クロック系統システム４は、第２クロック信号ＣＬＫ２に同期して動作する。同期化Ｆ／Ｆ回路６、同期化Ｆ／Ｆ回路８は、第２クロック信号ＣＬＫ２に同期して動作する。
第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２の周波数が異なる場合、同期化Ｆ／Ｆ回路を複数段配置し、第２クロック信号ＣＬＫ２に同期化する。第２クロック信号ＣＬＫ２の周期に比べてメタステーブル時間が長い場合、３段以上の同期化Ｆ／Ｆ回路が必要な場合もある。例えば、メタステーブル時間を第２クロック信号ＣＬＫ２の周期で規格化して同期化Ｆ／Ｆ回路の必要な段数を決定する。
非同期受け回路とは、異なる周波数の第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２を受信するように構成された回路において、第２クロック信号ＣＬＫ２に対して非同期信号である第１クロック信号ＣＬＫ１に同期した信号を受ける回路である。非同期受け回路には、セットアップ及び又はホールド違反した状態でデータが入力される。
メタステーブルとは、値が確定しない電位状態を示す。すなわち、ハイレベルＨとローレベルＬとの間の電位状態を示す。メタステーブル時間とは、Ｆ／Ｆ回路のスイッチング動作において、ハイレベルＨ又はローレベルＬが確定するまでの時間である。メタステーブル時間は、一般的にはＦ／Ｆ回路を構成するインバータの駆動力（増幅率）が小さいと長くなり、駆動力（増幅率）が大きいと短くなる。
（ラッチ回路の安定性）
図２Ａは、インバータＩＮＶ１と、インバータＩＮＶ１に逆並列に接続されたインバータＩＮＶ２を有するラッチ回路の構成図である。また、図２Ｂは、ＣＭＯＳインバータにより構成したラッチ回路の構成図である。図２Ｂに示すように、インバータＩＮＶ１は、ＰＭＯＳＦＥＴＱｐ１とＮＭＯＳＦＥＴＱｎ１を有するＣＭＯＳインバータで構成され、インバータＩＮＶ２は、ＰＭＯＳＦＥＴＱｐ２とＮＭＯＳＦＥＴＱｎ２を有するＣＭＯＳインバータで構成されている。インバータＩＮＶ１の入力電圧ＶＡは、インバータＩＮＶ２の出力電圧に等しく、インバータＩＮＶ１の出力電圧ＶＢは、インバータＩＮＶ２の入力電圧に等しい。電源電圧はＶＣＣで表されている。
図３は、図２Ｂのラッチ回路の安定性（動作マージン）と負荷特性の説明図である。図３において、インバータＩＮＶ１の入出力特性は実線で表され、インバータＩＮＶ２の入出力特性は破線で表されている。
図３に示すように、フリップフロップ回路は（ＶＡ、ＶＢ）＝（Ｈ、Ｌ）若しくは（Ｌ、Ｈ）で安定するが、他の電圧状態でも安定する場合がある。この安定点は非常に不安定なため、メタステーブルポイントＭＳＰ（準安定点）と呼ばれる。準安定電圧とはフリップフロップ回路がメタステーブルポイントＭＳＰを取るときの電圧である。メタステーブルポイントＭＳＰは、２つのインバータ特性のクロスポイントで決定される。図３のラッチ回路においては、メタステーブルポイントＭＳＰは、ＶＡ＝ＶＣＣ／２、ＶＢ＝ＶＣＣ／２近傍にある。ＰＭＯＳＦＥＴＱｐ１とＮＭＯＳＦＥＴＱｎ１、ＰＭＯＳＦＥＴＱｐ２とＮＭＯＳＦＥＴＱｎ２が両方共にＯＮ状態にある。図３において、ステーブルポイントＳＰ１は、ＶＡ＝０、ＶＢ＝ＶＣＣにあり、ステーブルポイントＳＰ２は、ＶＡ＝ＶＣＣ、ＶＢ＝０にあり、共に安定点と呼ばれる。また、図３において、正方形で表される範囲は、静的ノイズマージン（ＳＮＭ：Static Noise Margin）である。ＳＮＭは２つのインバータ特性に内接する最大の正方形で決定される。電圧ＶＡ及び電圧ＶＢはゼロと電源電圧ＶＣＣの範囲である。
（論理閾値）
図４Ａは、入力電圧Ｖin、出力電圧Ｖoutを有するインバータの回路表示である。図４Ｂは、図４Ａのインバータの入出力伝達特性である。ここで、インバータは電源電圧をＶＣＣとするＣＭＯＳで構成されている。
ＮＭＯＳの駆動力＝ＰＭＯＳの駆動力の場合、インバータの論理閾値Ｖth(inv)＝ＶＣＣ／２となる。図４Ｂに示すように、インバータの論理閾値Ｖth(inv)＝ＬＶthで表される。
ＮＭＯＳの駆動力＞ＰＭＯＳの駆動力の場合、インバータの論理閾値Ｖth(inv)＜ＶＣＣ／２となる（論理閾値＝低）。図４Ｂに示すように、インバータの論理閾値Ｖth(inv)＝ＬＶthＬで表される。論理閾値の低いインバータとは、論理閾値がＶＣＣ／２以下のインバータとして定義される。
ＮＭＯＳの駆動力＜ＰＭＯＳの駆動力の場合、インバータの論理閾値Ｖth(inv)＞ＶＣＣ／２となる（論理閾値＝高）。図４Ｂに示すように、インバータの論理閾値Ｖth(inv)＝ＬＶthＨで表される。論理閾値の高いインバータとは、論理閾値がＶＣＣ／２を超えるインバータとして定義される。
ＭＯＳトランジスタのゲート・ソース間電圧をＶgs、閾値電圧をＶthとすると、ドレイン・ソース間電流Ｉdsは、Ｉds＝β（Ｖgs―Ｖth）2／２で表される。したがって、ＭＯＳトランジスタの駆動力は、Vthが低いほど大きくなる。また、β＝(Ｗ／Ｌ)・μＣoxで表される。βを大きくするには、チャネル幅Ｗを大きくし、チャネル長Ｌを小さくし、移動度μを大きくし、ゲート酸化膜厚を薄くし、単位面積当たりのゲート容量Ｃoxを大きくするとよい。
論理閾値＝低とするには、ＮＭＯＳの閾値電圧を低く設定し、ＮＭＯＳのチャネル幅を大きく、ＮＭＯＳのチャネル長を小さく、電子の移動度μnを大きく、ＮＭＯＳのゲート酸化膜厚を薄くすると良い。一方、ＰＭＯＳの閾値電圧を高く設定し、ＰＭＯＳのチャネル幅を小さく、ＰＭＯＳのチャネル長を大きく、正孔の移動度μpを小さく、ＰＭＯＳのゲート酸化膜厚を厚くすると良い。
論理閾値＝高とするには、ＮＭＯＳの閾値電圧を高く設定し、ＮＭＯＳのチャネル幅を小さく、ＮＭＯＳのチャネル長を大きく、電子の移動度μnを小さく、ＮＭＯＳのゲート酸化膜厚を厚くすると良い。一方、ＰＭＯＳの閾値電圧を低く設定し、ＰＭＯＳのチャネル幅を大きく、ＰＭＯＳのチャネル長を小さく、正孔の移動度μpを大きく、ＰＭＯＳのゲート酸化膜厚を薄くすると良い。
（比較例）
図５は、比較例に係るフリップフロップ回路１Ａの構成例である。比較例に係るフリップフロップ回路１Ａは、マスターラッチＭＬと、スレーブラッチＳＬとを備える。マスターラッチＭＬは、論理閾値が電源電圧ＶＣＣの１／２に等しいインバータＩＮＶ１と、インバータＩＮＶ１と逆並列に接続され、論理閾値が電源電圧ＶＣＣの１／２に等しいインバータＩＮＶ２とを備える。スレーブラッチＳＬは、マスターラッチＭＬに接続され、論理閾値が電源電圧ＶＣＣの１／２に等しいインバータＩＮＶ３と、インバータＩＮＶ３と逆並列に接続され、論理閾値が電源電圧ＶＣＣの１／２に等しいインバータＩＮＶ４とを備える。
更に、比較例に係るフリップフロップ回路１Ａの入力ＤとインバータＩＮＶ１の入力との間に接続された第１トランスファーゲート回路ＴＲ１と、インバータＩＮＶ２の出力とインバータＩＮＶ１の入力との間に接続された第２トランスファーゲート回路ＴＲ２と、マスターラッチの出力とインバータＩＮＶ３の入力との間に接続された第３トランスファーゲート回路ＴＲ３と、インバータＩＮＶ４の出力とインバータＩＮＶ３の入力との間に接続された第４トランスファーゲート回路ＴＲ４とを備える。また、第１～第４トランスファーゲート回路は、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタの並列回路を備える。また、第１～第４インバータは、ＣＭＯＳインバータを備える。
図６Ａは、図５のマスターラッチＭＬの負荷特性であり、図６Ｂは、図５のスレーブラッチＳＬの負荷特性である。
比較例に係るフリップフロップ回路１Ａにおいては、マスターラッチＭＬとスレーブラッチＳＬのメタステーブルポイントＭＳＰは、ＶＡ＝ＶＣＣ／２、ＶＢ＝ＶＣＣ／２にあり、準安定電圧ＶＣＣ／２が同じになる。比較例に係るフリップフロップ回路１Ａにおいて、クロックＣＰＰ、ＣＰＮは、図９Ｃに示されるクロック発生回路３により生成される。例えば、クロックＣＰがハイレベルＨであれば、ＣＰＮがローレベル、ＣＰＰがハイレベルとなる。
比較例に係るフリップフロップ回路１Ａにおいて、データ入力Ｄが、準安定電圧ＶＣＣ／２付近でトランスファーが閉じると、マスターラッチＭＬは、ＣＰ＝Ｈにおいて、動作点がメタステーブルポイントＭＳＰとなり、メタステーブル状態になる。また、スレーブラッチＳＬは、ＣＰ＝Ｌにおいて、動作点がメタステーブルポイントＭＳＰとなり、メタステーブル状態になる。
図７は、比較例に係るフリップフロップ回路１Ａの動作タイミング波形図である。
時刻ｔ＝Ｔ０において、ΔＳで示されるように、クロックＣＰに対して非同期でデータ入力Ｄが変化するとセットアップ違反状態になり、準安定電圧ＶＣＣ／２付近でトランスファーが閉じる。時刻ｔ＝Ｔ０において、クロックＣＰがＨになり、時刻ｔ＝Ｔ１でクロックＣＰがオフになる動作を行う場合、マスターラッチＭＬは、時刻Ｔ０～Ｔ１の期間では、内部ノードの電圧ＶＡはゼロレベルからＶＣＣ／２に移行し、内部ノードの電圧ＶＢはＶＣＣからＶＣＣ／２に移行する。
スレーブラッチＳＬは、時刻Ｔ０から若干遅延後、内部ノードの電圧ＶＡ’はゼロレベルからＶＣＣ／２に移行し、内部ノードの電圧ＶＢ’はＶＣＣからＶＣＣ／２に移行する。
比較例に係るフリップフロップ回路１Ａのデータ出力Ｑは、ＶＣＣからＶＣＣ／２に移行し、時刻Ｔ２において、出力データ確定状態ＤＯＣとなるまでその値を保持し続ける。すなわち、時刻Ｔ０～Ｔ２の期間、矢印ＭＳＰで示される範囲でメタステーブル状態が継続している。
比較例に係るフリップフロップ回路１Ａにおいては、メタステーブル状態は、クロック周期よりも長く継続している。たとえば、図７の場合は、ほぼクロック２周期程度のメタステーブル状態が続く。このため、非同期信号が同期化されるまでの待ち時間（レイテンシ）を長くしなければならない。
（第１の実施形態）
図８は、第１の実施形態に係る半導体回路の構成を示した図である。第１の実施形態では、図１における、非同期受け回路１０Ａに代えて、非メタステーブルＦ/Ｆ回路１を用いる。図９Ａは、第１の実施形態に係るフリップフロップ回路１のシンボル表示であり、非メタステーブルＦ／Ｆ回路を表す。図９Ｂは、第１の実施の形態に係るフリップフロップ回路１の構成例である。第１の実施の形態に係るフリップフロップ回路１は、論理閾値が電源電圧ＶＣＣの１／２以下のインバータＩＮＶ１と、インバータＩＮＶ１と逆並列に接続され、論理閾値が電源電圧ＶＣＣの１／２を超えるインバータＩＮＶ２を有するマスターラッチＭＬと、マスターラッチＭＬに接続され、論理閾値が電源電圧ＶＣＣの１／２以下のインバータＩＮＶ３と、インバータＩＮＶ３と逆並列に接続され、論理閾値が電源電圧ＶＣＣの１／２を超えるインバータＩＮＶ４を有するスレーブラッチＳＬとを備える。
第１の実施形態に係るフリップフロップ回路１においては、インバータＩＮＶ１は、論理閾値＝低、インバータＩＮＶ２は、論理閾値＝高、インバータＩＮＶ３は、論理閾値＝低、インバータＩＮＶ４は、論理閾値＝高に設定している。第１の実施の形態に係るフリップフロップ回路１において、以上の論理閾値を実現する方法の１つとしては、各インバータを構成するＭＯＳトランジスタの閾値電圧を以下のように設定すればよい。すなわち、インバータＩＮＶ１及びインバータＩＮＶ３を構成するＰＭＯＳは高閾値電圧、ＮＭＯＳは低閾値電圧、インバータＩＮＶ２及びインバータＩＮＶ４を構成するＰＭＯＳは低閾値電圧、ＮＭＯＳは高閾値電圧に設定する。
更に、第１の実施の形態に係るフリップフロップ回路１の入力ＤとインバータＩＮＶ１の入力との間に接続されたトランスファーゲート回路ＴＲ１と、インバータＩＮＶ２の出力とインバータＩＮＶ１の入力との間に接続されたトランスファーゲート回路ＴＲ２と、マスターラッチＭＬの出力とインバータＩＮＶ３の入力との間に接続されたトランスファーゲート回路ＴＲ３と、インバータＩＮＶ４の出力とインバータＩＮＶ３の入力との間に接続されたトランスファーゲート回路ＴＲ４とを備える。
トランスファーゲート回路ＴＲ１～ＴＲ４は、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタの並列回路を備える。
インバータＩＮＶ１～インバータＩＮＶ４は、ＣＭＯＳインバータを備える。
インバータＩＮＶ１～インバータＩＮＶ４の論理閾値は、インバータＩＮＶ１～インバータＩＮＶ４を構成するＭＯＳトランジスタの閾値電圧により調整可能である。
ここで、インバータＩＮＶ１～インバータＩＮＶ４を構成するＭＯＳトランジスタの閾値電圧の調整は、ＭＯＳトランジスタのチャネル不純物濃度、又は酸化膜厚で調整可能である。
インバータＩＮＶ１～インバータＩＮＶ４は、トランスファーゲート回路ＴＲ１～ＴＲ４を構成するトランジスタの閾値電圧のバラツキよりもバラツキの小さなトランジスタを使用すると良い。
図９Ｃは、クロック発生回路３の構成例である。クロック発生回路３は、インバータ２０と、インバータ２０に直列に接続されたインバータ２２を備える。クロックＣＰに対して反転されたクロックＣＰＮが生成される。更に、クロックＣＰＮに対して反転されたクロックＣＰＰが生成される。
クロックＣＰは、図９Ａに示すように、第１の実施の形態に係るフリップフロップ回路１のＣＰ端子に入力され、Ｄ端子に入力されるデータ入力Ｄに対して、Ｑ端子よりデータ出力Ｑを出力する。
クロックＣＰＮ及びクロックＣＰＰは、図９Ｂに示すように、トランスファーゲート回路ＴＲ１～ＴＲ４のゲートに入力される。
図１０Ａは、図９ＢのマスターラッチＭＬの負荷特性であり、図１０Ｂは、図９ＢのスレーブラッチＳＬの負荷特性である。
第１の実施形態に係るフリップフロップ回路１においては、マスターラッチＭＬのメタステーブルポイントＭＳＰを、ＶＡ＝ＶＣＣ／２、ＶＢ＝ＶＣＣ／２からＶＡ＝ＶＣＣ／２－α、ＶＢ＝ＶＣＣ／２＋αにずらしている。ここで、αは、０＜α＜ＶＣＣ／２の範囲の電圧である。
第１の実施形態に係るフリップフロップ回路１において、データ入力Ｄが、準安定電圧ＶＣＣ／２－α付近でトランスファーが閉じると、図１０Ａに示すように、マスターラッチＭＬは、ＣＰ＝Ｈにおいて、動作点がメタステーブルポイントＭＳＰとなり、メタステーブル状態になる。この時、インバータＩＮＶ１は、論理閾値＝低、インバータＩＮＶ２は、論理閾値＝高になる。また、図１０Ｂに示すように、スレーブラッチＳＬは、ＣＰ＝Ｌにおいて、動作点がメタステーブルポイントＭＳＰとなり、メタステーブル状態になる。この時、インバータＩＮＶ３は、論理閾値＝低、インバータＩＮＶ４は、論理閾値＝高になる。
クロックＣＰ＝Ｈの期間はマスターラッチＭＬがデータを保持、ＣＰ＝Ｌの期間はスレーブラッチＳＬがデータを保持している。ＣＰ＝ＬでスレーブラッチＳＬがデータを保持するときに、準安定ではないので、すぐに安定点ＳＰ２に移動する。ＣＰ＝Ｌの期間でＶＡ’＝ＶＣＣ／２＋αが入力されるが、そのときスレーブラッチＳＬの特性でＶＢ’≒０Ｖとなる。ＣＰ＝ＬになってスレーブラッチＳＬがデータを保持するようになるため、このときＶＡ’＝ＶＣＣ、ＶＢ’＝０Ｖが確定する。
（動作タイミング波形）
図１１Ａは、第１の実施形態に係るフリップフロップ回路１の動作タイミング波形図である。時刻ｔ＝Ｔ０において、ΔＳで示されるように、クロックＣＰに対して非同期でデータ入力Ｄが変化するとセットアップ違反状態になり、準安定電圧ＶＣＣ／２－α付近でトランスファーが閉じる。時刻ｔ＝Ｔ０において、クロックＣＰがＨになり、時刻ｔ＝Ｔ１でクロックＣＰがオフになる動作を行う場合、マスターラッチＭＬは、時刻Ｔ０～Ｔ１の期間では、内部ノードの電圧ＶＡはゼロレベルからＶＣＣ／２－αに移行し、内部ノードの電圧ＶＢはＶＣＣから、ＶＣＣ／２＋αに移行する。
スレーブラッチＳＬは、時刻Ｔ０から若干遅延後、内部ノードの電圧ＶＡ’は内部ノードの電圧ＶＢの電位に略等しいため、ＶＣＣからＶＣＣ／２＋αに移行し、内部ノードの電圧ＶＢ’はゼロレベルに略等しいレベルに移行し、データ出力Ｑは、ゼロレベルに略等しいレベルに移行する。
更に、時刻ｔ＝Ｔ１において、ＤＯＣで表されるポイントにおいて、マスターラッチＭＬは、内部ノードの電圧ＶＡはＶＣＣ／２－αからゼロレベルに移行し、内部ノードの電圧ＶＢはＶＣＣ／２＋αからＶＣＣに移行しその値を保持する。すなわち、出力データ確定状態になる。
また、スレーブラッチＳＬは、時刻ｔ＝Ｔ１において、内部ノードの電圧ＶＡ’≒ＶＢであるため、ＶＣＣ／２＋αからＶＣＣに移行する。内部ノードの電圧ＶＢ’は、ゼロレベルに移行しその値を保持する。データ出力Ｑは、ゼロレベルに移行しその値を保持する。
図１１Ｂは、トランスファーゲート回路ＴＲ1、ＴＲ４とトランスファーゲート回路ＴＲ２、ＴＲ３のオンオフ動作タイミングとデータ保持特性の関係の説明図である。
図１２は、第１の実施の形態に係るフリップフロップ回路１において、クロックＣＰがハイレベルＨの時の動作説明図である。クロックＣＰがハイレベルＨの時、トランスファーゲート回路ＴＲ1、ＴＲ４はオフ状態となり、トランスファーゲート回路ＴＲ２、ＴＲ３はオン状態となる。電流は、マスターラッチＭＬのインバータＩＮＶ１、ＩＮＶ２及びトランスファーゲート回路ＴＲ２からなる閉回路を導通する。スレーブラッチＳＬのインバータＩＮＶ３、ＩＮＶ４及びトランスファーゲート回路ＴＲ４からなる閉回路の電流は遮断される。
図１３は、第１の実施の形態に係るフリップフロップ回路１において、クロックＣＰがローレベルＬの時の動作説明図である。クロックＣＰがローレベルＬの時、トランスファーゲート回路ＴＲ1、ＴＲ４はオン状態となり、トランスファーゲート回路ＴＲ２、ＴＲ３はオフ状態となる。電流は、スレーブラッチＳＬのインバータＩＮＶ３、ＩＮＶ４及びトランスファーゲート回路ＴＲ４からなる閉回路を導通する。マスターラッチＭＬのインバータＩＮＶ１、ＩＮＶ２及びトランスファーゲート回路ＴＲ２を有する閉回路の電流は遮断される。
時刻ｔ＝０～Ｔ０の期間においては、クロックＣＰがローレベルＬ、トランスファーゲート回路ＴＲ1、ＴＲ４はオン状態、トランスファーゲート回路ＴＲ２、ＴＲ３はオフ状態となる。この期間においては、スレーブラッチＳＬにおいてデータが保持されている。
時刻ｔ＝Ｔ０～Ｔ１の期間においては、クロックＣＰがハイレベルＨ、トランスファーゲート回路ＴＲ1、ＴＲ４はオフ状態、トランスファーゲート回路ＴＲ２、ＴＲ３はオン状態となる。この期間においては、マスターラッチＭＬにおいてデータが保持されている。
時刻ｔ＝Ｔ１～の期間においては、クロックＣＰがローレベルＬ、トランスファーゲート回路ＴＲ1、ＴＲ４はオン状態、トランスファーゲート回路ＴＲ２、ＴＲ３はオフ状態となる。この期間においては、スレーブラッチＳＬにおいてデータが保持されている。
メタステーブルポイントＭＳＰは２つのインバータの論理閾値を変更することでずらすことができる。ＮＭＯＳの駆動力をＰＭＯＳよりも大きくすると論理閾値は低くなる。ＰＭＯＳの駆動力をＮＭＯＳよりも大きくすると論理閾値は高くなる。論理閾値の低いインバータと高いインバータを使ってラッチを構成することで準安定電圧をずらすことができる。各トランジスタの閾値電圧を変更して駆動力を変更することは論理閾値をずらすことの1つの手法になる。
マスターラッチＭＬとスレーブラッチＳＬの準安定電圧を意図的にずらすことで、原理的に半周期でデータが確定するＦ／Ｆを構成することができる。論理閾値の異なるインバータによりラッチ回路を構成することで、マスターラッチＭＬとスレーブラッチＳＬの準安定電圧を意図的にずらすことができる。
第１の実施の形態に係るフリップフロップ回路（非メタステーブルＦ／Ｆ回路）１では、図１１Ａの矢印ＭＳＰで示されるように、クロックＣＰの半周期後にデータのハイレベルＨ又はローレベルＬが確定する。確定するのは半周期後のクロックの立ち下がり時である。１周期で見た時にメタステーブル状態が解消される。
（第１の実施形態の効果）
第１の実施形態によれば、メタステーブル状態をクロック周期の半分の時間で解消することができ、非同期信号が同期化されるまでの待ち時間（レイテンシ）を小さくすることができる。
（第２の実施形態_非同期受け回路）
図１４は、第１クロック系統システム２と第２クロック系統システム４との間に第２の実施の形態に係る非同期受け回路１０を配置した構成図である。非同期受け回路１０は、第１の実施の形態に係るフリップフロップ回路（非メタステーブルＦ／Ｆ回路）１と、非メタステーブルＦ／Ｆ回路１に直列に接続されたアクティブローラッチ回路１２とを備えている。第１クロック系統システム２は、第１クロック信号ＣＬＫ１に同期して動作し、第２クロック系統システム４は、第２クロック信号ＣＬＫ２に同期して動作する。非メタステーブルＦ／Ｆ回路１と、アクティブローラッチ回路１２は、第２クロック信号ＣＬＫ２に同期して動作する。
（アクティブローラッチ回路）
図１５は、図１４に適用したアクティブローラッチ回路１２の構成図である。アクティブローラッチ回路１２は、インバータＩＮＶ５と、インバータＩＮＶ５と逆並列に接続されたインバータＩＮＶ６を有する第３ラッチＴＬと、第３ラッチＴＬの出力に接続されたインバータＩＮＶ７とを備える。
アクティブローラッチ回路１２は、更に、アクティブローラッチ回路１２のデータ入力ＤＡとインバータＩＮＶ５の入力との間に接続されたトランスファーゲート回路ＴＲ５と、インバータＩＮＶ６の出力とインバータＩＮＶ５の入力との間に接続されたトランスファーゲート回路ＴＲ６とを備える。
トランスファーゲート回路ＴＲ５及びＴＲ６は、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタの並列回路を備える。
インバータＩＮＶ５～インバータＩＮＶ７は、ＣＭＯＳインバータを備える。
インバータＩＮＶ５～インバータＩＮＶ７の論理閾値は、インバータＩＮＶ５～インバータＩＮＶ７を構成するＭＯＳトランジスタの閾値電圧により調整可能である。
また、インバータＩＮＶ５～インバータＩＮＶ７を構成するＭＯＳトランジスタの閾値電圧の調整は、ＭＯＳトランジスタのチャネル不純物濃度、又は酸化膜厚で調整可能である。
インバータＩＮＶ５～インバータＩＮＶ７は、トランスファーゲート回路ＴＲ５、ＴＲ６を構成するトランジスタの閾値電圧のバラツキよりもバラツキの小さなトランジスタを使用する。
アクティブローラッチ回路１２においても、クロックＣＰＰ、ＣＰＮは、図９Ｃに示されるクロック発生回路３により生成される。
クロックＣＰは、図１４に示すように、非メタステーブルＦ／Ｆ回路１のＣＰ端子に入力され、Ｄ端子に入力されるデータ入力Ｄに対して、Ｑ端子よりデータ出力Ｑを出力する。また、クロックＣＰは、図１４に示すように、アクティブローラッチ回路１２のＣＰ端子に入力され、ＤＡ端子に入力されるデータ入力ＤＡに対して、ＱＡ端子よりデータ出力ＱＡを出力する。非メタステーブルＦ／Ｆ回路１のデータ出力Ｑは、アクティブローラッチ回路１２のデータ入力ＤＡに等しい。
クロックＣＰＮ及びクロックＣＰＰは、図１５に示すように、トランスファーゲート回路ＴＲ５、ＴＲ６のゲートに入力される。
（動作タイミング波形）
図１６Ａは、アクティブローラッチ回路１２の動作タイミング波形図である。時刻ｔ＝Ｔ０において、ΔＳで示されるように、クロックＣＰに対して非同期で非メタステーブルＦ／Ｆ回路１のデータ入力Ｄが変化するとセットアップ違反状態になり、準安定電圧ＶＣＣ／２－α付近でトランスファーが閉じたとする。時刻ｔ＝Ｔ０において、クロックＣＰがＨになり、時刻ｔ＝Ｔ１でクロックＣＰがオフになる動作を行う場合、非メタステーブルＦ／Ｆ回路１のマスターラッチＭＬ及びスレーブラッチＳＬは、図１１Ａと同様の動作を行う。
非メタステーブルＦ／Ｆ回路１のデータ出力Ｑは、時刻ｔ＝Ｔ１では、ＤＯＣで表されるポイントにおいて非メタステーブルＦ／Ｆ回路１の出力がローレベルで確定する。
アクティブローラッチ回路１２のデータ出力ＱＡは、時刻ｔ＝Ｔ０では、ゼロレベルのデータＤＲを保持し、Ｔ０～Ｔ１の期間内において、ゼロレベルのデータＤＲを保持し続ける。更に、時刻ｔ＝Ｔ１において、アクティブローラッチ回路１２は、Ｆ／ＦＯＣで表されるポイント近傍において非メタステーブルＦ／Ｆ回路１の出力ＤＡに等しいゼロレベルのデータを出力し、時刻ｔ＝Ｔ１以降においてゼロレベルのデータを保持し続ける。図１６Ｂは、トランスファーゲート回路ＴＲ５、ＴＲ６のオンオフ動作タイミングとデータ保持特性の関係の説明図である。
時刻ｔ＝０～Ｔ０の期間においては、クロックＣＰがローレベルＬ、トランスファーゲート回路ＴＲ５はオン状態、トランスファーゲート回路ＴＲ６はオフ状態となる。この期間においては、アクティブローラッチ回路１２は、ラッチ状態が保持されている。
時刻ｔ＝Ｔ０～Ｔ１の期間においては、クロックＣＰがハイレベルＨ、トランスファーゲート回路ＴＲ５はオフ状態、トランスファーゲート回路ＴＲ６はオン状態となる。この期間においては、アクティブローラッチ回路１２にデータが保持されている。
時刻ｔ＝Ｔ１～の期間においては、クロックＣＰがローレベルＬ、トランスファーゲート回路ＴＲ５はオン状態、トランスファーゲート回路ＴＲ６はオフ状態となる。この期間においては、アクティブローラッチ回路１２は、ラッチ（スルー）状態が保持されている。
第２の実施形態に係る非同期受け回路１０においては、矢印ＭＳで示すように、非メタステーブルＦ／Ｆ回路１では、必ずクロック信号ＣＰの半周期後にデータのハイレベルＨ又はローレベルＬが確定し、１周期で見た時にメタステーブル状態にならない。
（第２の実施形態における効果）
第２の実施形態に係る非同期受け回路１０においては、クロックＣＰがハイレベルＨの期間は、アクティブローラッチ回路１２でデータが保持され、メタステーブル状態の出力が後段に伝播しない。
第２の実施形態に係る非同期受け回路１０においては、非メタステーブルＦ／Ｆ回路１とアクティブローラッチ回路１２との組み合わせで不定が伝わらないようにすることができる。アクティブローラッチ回路１２は、クロックＣＰ＝Ｈの期間出力が保持されるため、非メタステーブルＦ／Ｆ回路１のメタステーブル出力が一切伝搬しない。アクティブローラッチ回路１２は、Ｆ／Ｆ回路の約半分の回路で実現できるため、Ｆ／Ｆ回路２個で構成する一般的な同期化回路よりも回路規模が小さくすることができる。
また、第２の実施形態に係る非同期受け回路１０においては、第２クロックＣＬＫ２の周波数に依らず、メタステーブル状態の伝搬を防ぐことができる。第１の実施形態では、図１１Ａにおける出力Ｑは時刻ｔ＝Ｔ０から時刻ｔ＝Ｔ１の間にわずかなメタステーブル状態を次段に伝搬させている。しかし、第２の実施形態においてアクティブローラッチ回路１２の出力ＱＡにはメタステーブル状態がない。メタステーブル状態の伝搬が防げるのは、アクティブローラッチ回路１２は、クロックＣＰ＝Ｈの期間に出力が保持されているためである。
（第３の実施形態）
第３の実施形態に係るフリップフロップ回路は、図９Ｂと同様である。第３の実施の形態に係るフリップフロップ回路は、論理閾値が電源電圧ＶＣＣの１／２以下のインバータＩＮＶ１と、インバータＩＮＶ１と逆並列に接続され、論理閾値が電源電圧ＶＣＣの１／２以下のインバータＩＮＶ２を有するマスターラッチＭＬと、マスターラッチＭＬに接続され、論理閾値が電源電圧ＶＣＣの１／２を超えるインバータＩＮＶ３と、インバータＩＮＶ３と逆並列に接続され、論理閾値が電源電圧ＶＣＣの１／２を超えるインバータＩＮＶ４を有するスレーブラッチＳＬとを備える。
第３の実施形態に係るフリップフロップ回路においては、インバータＩＮＶ１及びインバータＩＮＶ２は、論理閾値＝低、インバータＩＮＶ３及びインバータＩＮＶ４は、論理閾値＝高に設定している。第３の実施の形態に係るフリップフロップ回路１において、以上の論理閾値を実現する方法の１つとしては、各インバータを構成するＭＯＳトランジスタの閾値電圧を以下のように設定すればよい。すなわち、インバータＩＮＶ１及びインバータＩＮＶ２を構成するＰＭＯＳは高閾値電圧、ＮＭＯＳは低閾値電圧、インバータＩＮＶ２及びインバータＩＮＶ４を構成するＰＭＯＳは低閾値電圧、ＮＭＯＳは高閾値電圧に設定する。
図１７Ａは、第３の実施形態に係るフリップフロップ回路のマスターラッチＭＬの負荷特性であり、図１７Ｂは、第３の実施形態に係るフリップフロップ回路のスレーブラッチＳＬの負荷特性である。
第３の実施形態に係るフリップフロップ回路においては、マスターラッチＭＬのメタステーブルポイントＭＳＰを、ＶＡ＝ＶＣＣ／２、ＶＢ＝ＶＣＣ／２からＶＡ＝ＶＣＣ／２－β、ＶＢ＝ＶＣＣ／２－βにずらしている。ここで、βは、０＜β＜ＶＣＣ／２の範囲の電圧である。
第３の実施形態に係るフリップフロップ回路１において、データ入力Ｄが、準安定電圧ＶＣＣ／２－β付近でトランスファーが閉じると、図１７Ａに示すように、マスターラッチＭＬは、ＣＰ＝Ｈにおいて、動作点がメタステーブルポイントＭＳＰとなり、メタステーブル状態になる。この時、インバータＩＮＶ１及びインバータＩＮＶ２は、論理閾値＝低になる。また、図１７Ｂに示すように、スレーブラッチＳＬは、ＣＰ＝Ｌにおいて、動作点がメタステーブルポイントＭＳＰとなり、メタステーブル状態になる。この時、インバータＩＮＶ３及びインバータＩＮＶ４は、論理閾値＝高になる。
（動作タイミング波形）
図１８は、第３の実施形態に係るフリップフロップ回路１の動作タイミング波形図である。時刻ｔ＝Ｔ０において、ΔＳで示されるように、クロックＣＰに対して非同期でデータ入力Ｄが変化するとセットアップ違反状態になり、準安定電圧ＶＣＣ／２－β付近でトランスファーが閉じる。時刻ｔ＝Ｔ０において、クロックＣＰがＨになり、時刻ｔ＝Ｔ１でクロックＣＰがオフになる動作を行う場合、マスターラッチＭＬは、時刻Ｔ０～Ｔ１の期間では、内部ノードの電圧ＶＡはゼロレベルからＶＣＣ／２－βに移行し、内部ノードの電圧ＶＢはＶＣＣから、ＶＣＣ／２ーβに移行する。
スレーブラッチＳＬは、時刻Ｔ０から若干遅延後、内部ノードの電圧ＶＡ’は内部ノードの電圧ＶＢに略等しいため、ＶＣＣからＶＣＣ／２ーβに移行する。内部ノードの電圧ＶＢ’はゼロレベルから、ＶＣＣに略等しいレベルに移行する。データ出力Ｑは、ゼロレベルから、ＶＣＣに略等しいレベルに移行する。
更に、時刻ｔ＝Ｔ１において、ＤＯＣで表されるポイントにおいて、マスターラッチＭＬは、内部ノードの電圧ＶＡはＶＣＣ／２－βからゼロレベルに移行し、内部ノードの電圧ＶＢはＶＣＣ／２ーβからＶＣＣに移行し、その値を保持し続ける。すなわち、出力データ確定状態になる。
また、スレーブラッチＳＬは、時刻ｔ＝Ｔ１において、内部ノードの電圧ＶＡ’≒ＶＢであるため、ＶＣＣ／２ーβからゼロレベルに移行する。内部ノードの電圧ＶＢ’は、ＶＣＣに移行しその値を保持し続ける。フリップフロップ回路のデータ出力Ｑは、ＶＣＣに移行しその値を保持する。
第３の実施形態に係るフリップフロップ回路において、トランスファーゲート回路ＴＲ1、ＴＲ４とトランスファーゲート回路ＴＲ２、ＴＲ３のオンオフ動作タイミングとデータ保持特性の関係は、図１１Ｂと同様に表される。
第３の実施形態に係るフリップフロップ回路１において、クロックＣＰがハイレベルＨの時の動作は、図１２と同様に表される。
第３の実施形態に係るフリップフロップ回路１において、クロックＣＰがローレベルＬの時の動作は、図１３と同様に表される。
時刻ｔ＝０～Ｔ０の期間においては、クロックＣＰがローレベルＬ、トランスファーゲート回路ＴＲ1、ＴＲ４はオン状態、トランスファーゲート回路ＴＲ２、ＴＲ３はオフ状態となる。この期間においては、スレーブラッチＳＬにおいてデータが保持されている。
時刻ｔ＝Ｔ０～Ｔ１の期間においては、クロックＣＰがハイレベルＨ、トランスファーゲート回路ＴＲ1、ＴＲ４はオフ状態、トランスファーゲート回路ＴＲ２、ＴＲ３はオン状態となる。この期間においては、マスターラッチＭＬにおいてデータが保持されている。
時刻ｔ＝Ｔ１～の期間においては、クロックＣＰがローレベルＬ、トランスファーゲート回路ＴＲ1、ＴＲ４はオン状態、トランスファーゲート回路ＴＲ２、ＴＲ３はオフ状態となる。この期間においては、スレーブラッチＳＬにおいてデータが保持されている。
第３の実施形態に係るフリップフロップ回路では、図１８の矢印ＭＳで示されるように、クロックＣＰの半周期後にデータのハイレベルＨ又はローレベルＬが確定する。確定するのは半周期後のクロックの立ち下がり時である。１周期で見た時にメタステーブル状態が解消される。
（第３の実施形態の効果）
第３の実施の形態によれば、メタステーブル状態をクロック周期の半分の時間で解消することができ、非同期信号が同期化されるまでの待ち時間（レイテンシ）を小さくすることができる。
（第４の実施形態）
第４の実施形態に係るフリップフロップ回路は、図９Ｂと同様である。第４の実施形態においては、各インバータの論理閾値を第１の実施形態とは逆の関係にしている。第４の実施の形態に係るフリップフロップ回路は、論理閾値が電源電圧ＶＣＣの１／２を超えるインバータＩＮＶ１と、インバータＩＮＶ１と逆並列に接続され、論理閾値が電源電圧ＶＣＣの１／２以下のインバータＩＮＶ２を有するマスターラッチＭＬと、マスターラッチＭＬに接続され、論理閾値が電源電圧ＶＣＣの１／２を超えるインバータＩＮＶ３と、インバータＩＮＶ３と逆並列に接続され、論理閾値が電源電圧ＶＣＣの１／２以下のインバータＩＮＶ４を有するスレーブラッチＳＬとを備える。
第４の実施形態に係るフリップフロップ回路においては、インバータＩＮＶ１は、論理閾値＝高、インバータＩＮＶ２は、論理閾値＝低、インバータＩＮＶ３は、論理閾値＝高、インバータＩＮＶ４は、論理閾値＝低に設定している。以上の論理閾値を実現する方法の１つとしては、各インバータを構成するＭＯＳトランジスタの閾値電圧を以下のように設定すればよい。すなわち、インバータＩＮＶ１及びインバータＩＮＶ３を構成するＰＭＯＳは低閾値電圧、ＮＭＯＳは高閾値電圧、インバータＩＮＶ２及びインバータＩＮＶ４を構成するＰＭＯＳは高閾値電圧、ＮＭＯＳは低閾値電圧に設定する。
（第４の実施の形態の効果）
第４の実施の形態によれば、メタステーブル状態をクロック周期の半分の時間で解消することができ、非同期信号が同期化されるまでの待ち時間（レイテンシ）を小さくすることができる。
（第５の実施形態）
第５の実施形態に係るフリップフロップ回路は、図９Ｂと同様である。第５の実施形態においては、各インバータの論理閾値を第３の実施形態とは逆の関係にしている。第５の実施形態に係るフリップフロップ回路は、論理閾値が電源電圧ＶＣＣの１／２を超えるインバータＩＮＶ１と、インバータＩＮＶ１と逆並列に接続され、論理閾値が電源電圧ＶＣＣの１／２を超えるインバータＩＮＶ２を有するマスターラッチＭＬと、マスターラッチＭＬに接続され、論理閾値が電源電圧ＶＣＣの１／２以下のインバータＩＮＶ３と、インバータＩＮＶ３と逆並列に接続され、論理閾値が電源電圧ＶＣＣの１／２以下のインバータＩＮＶ４を有するスレーブラッチＳＬとを備える。
第５の実施形態に係るフリップフロップ回路においては、インバータＩＮＶ１及びインバータＩＮＶ２は、論理閾値＝高、インバータＩＮＶ３及びインバータＩＮＶ４は、論理閾値＝低に設定している。以上の論理閾値を実現する方法の１つとしては、各インバータを構成するＭＯＳトランジスタの閾値電圧を以下のように設定すればよい。すなわち、インバータＩＮＶ１及びインバータＩＮＶ２を構成するＰＭＯＳは低閾値電圧、ＮＭＯＳは高閾値電圧、インバータＩＮＶ３及びインバータＩＮＶ４を構成するＰＭＯＳは高閾値電圧、ＮＭＯＳは低閾値電圧に設定する。
（第５の実施形態の効果）
第５の実施の形態によれば、メタステーブル状態をクロック周期の半分の時間で解消することができ、非同期信号が同期化されるまでの待ち時間（レイテンシ）を小さくすることができる。
（トランジスタのバラツキとインバータ特性のバラツキ）
図１９は、実施の形態に係るフリップフロップ回路において、トランジスタのバラツキによりインバータ特性もばらつく様子を説明する図である。図１９は、第１の実施の形態に係るフリップフロップ回路のマスターラッチＭＬの負荷特性（図１０Ａ）を例としている。
マスターラッチＭＬにおいて、クロックＣＰ＝Ｈとした場合、実際のトランジスタのバラツキにより、インバータＩＮＶ１、ＩＮＶ２の特性もばらつく。インバータＩＮＶ１のバラツキは、ΔＩＮＶ１で表され、インバータＩＮＶ２のバラツキは、ΔＩＮＶ２で表されている。図２Ｂに示すように、インバータＩＮＶ１は、ＰＭＯＳＦＥＴＱｐ１とＮＭＯＳＦＥＴＱｎ１を有するＣＭＯＳで構成され、インバータＩＮＶ２は、ＰＭＯＳＦＥＴＱｐ２とＮＭＯＳＦＥＴＱｎ２を有するＣＭＯＳで構成されている。図１９に示すように、メタステーブルポイントＭＳＰの変動幅をΔＢ、安定点ＳＰ１とメタステーブルポイントＭＳＰとの間の変動幅をΔＡとすると、トランジスタのバラツキを小さくすれば変動幅ΔＢは小さくなり、ΔＡを大きくすることができる。ΔＡが大きくなればラッチの安定性が増し、動作電圧範囲を増加させることができる。また、ΔＢが小さくなることで、マスターラッチからスレーブラッチへのデータ転送の際の誤作動を減らすことができる。
トランジスタのバラツキを小さくするには、バラツキの小さなＭＯＳＦＥＴを使用すると良い。ＭＯＳＦＥＴのチャネル長Ｌ、ゲート幅Ｗが大きくなるとチャネルのドーパント（不純物イオン）バラツキが平均化されるため、バラツキは１／√(ＬＷ)に比例することが知られている。閾値電圧の調整は、ＭＯＳトランジスタのチャネル不純物濃度、又は酸化膜厚で調整可能である。インバータＩＮＶ１～ＩＮＶ４は、トランスファーゲート回路を構成するＭＯＳトランジスタの閾値電圧のバラツキよりもバラツキの小さなトランジスタを使用すると良い。
（他の実施形態）
第２の実施形態に係る非同期受け回路１０において使用する非メタステーブルＦ／Ｆ回路１は、第１の実施形態には限定されない。第３～第５の実施形態に係るＦ／Ｆ回路を用いても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１、１Ａ…フリップフロップ回路
２…第１クロック系統システム
３…クロック発生回路
４…第２クロック系統システム
６、８…同期化Ｆ／Ｆ回路
１０、１０Ａ…非同期受け回路
１２…アクティブローラッチ回路
２０、２２、ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５、ＩＮＶ６、ＩＮＶ７…インバータ
ＭＬ…マスターラッチ
ＳＬ…スレーブラッチ
ＴＬ…第３ラッチ
ＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４…トランスファーゲート回路
ＣＰ、ＣＰＰ、ＣＰＮ…クロック

Claims (13)

  1. 論理閾値が電源電圧の１／２以下の第１反転論理素子と、前記第１反転論理素子と逆並列に接続され、論理閾値が電源電圧の１／２を超える第２反転論理素子を有する第１ラッチと、
    前記第１ラッチに接続され、論理閾値が電源電圧の１／２以下の第３反転論理素子と、前記第３反転論理素子と逆並列に接続され、論理閾値が電源電圧の１／２を超える第４反転論理素子を有する第２ラッチと
    を備える、フリップフロップ回路。
  2. 論理閾値が電源電圧の１／２以下の第１反転論理素子と、前記第１反転論理素子と逆並列に接続され、論理閾値が電源電圧の１／２以下の第２反転論理素子を有する第１ラッチと、
    前記第１ラッチに接続され、論理閾値が電源電圧の１／２を超える第３反転論理素子と、前記第３反転論理素子と逆並列に接続され、論理閾値が電源電圧の１／２を超える第４反転論理素子を有する第２ラッチと
    を備える、フリップフロップ回路。
  3. 論理閾値が電源電圧の１／２を超える第１反転論理素子と、前記第１反転論理素子と逆並列に接続され、論理閾値が電源電圧の１／２以下の第２反転論理素子を有する第１ラッチと、
    前記第１ラッチに接続され、論理閾値が電源電圧の１／２を超える第３反転論理素子と、前記第３反転論理素子と逆並列に接続され、論理閾値が電源電圧の１／２以下の第４反転論理素子を有する第２ラッチと
    を備える、フリップフロップ回路。
  4. 論理閾値が電源電圧の１／２を超える第１反転論理素子と、前記第１反転論理素子と逆並列に接続され、論理閾値が電源電圧の１／２を超える第２反転論理素子を有する第１ラッチと、
    前記第１ラッチに接続され、論理閾値が電源電圧の１／２以下の第３反転論理素子と、前記第３反転論理素子と逆並列に接続され、論理閾値が電源電圧の１／２以下の第４反転論理素子を有する第２ラッチと
    を備える、フリップフロップ回路。
  5. 前記フリップフロップ回路の入力と前記第１反転論理素子の入力との間に接続された第１トランスファーゲート回路と、
    前記第２反転論理素子の出力と前記第１反転論理素子の入力との間に接続された第２トランスファーゲート回路と、
    前記第１ラッチの出力と前記第３反転論理素子の入力との間に接続された第３トランスファーゲート回路と、
    前記第４反転論理素子の出力と前記第３反転論理素子の入力との間に接続された第４トランスファーゲート回路と
    を備える、請求項１～４のいずれか１項に記載のフリップフロップ回路。
  6. 前記第１～第４トランスファーゲート回路は、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタの並列回路を備える、請求項５に記載のフリップフロップ回路。
  7. 前記第１～第４反転論理素子は、相補型ＭＯＳインバータを備える、請求項１～６のいずれか１項に記載のフリップフロップ回路。
  8. 前記第１～第４反転論理素子の前記論理閾値は、前記第１～第４反転論理素子を構成するＭＯＳトランジスタの閾値電圧により調整可能である、請求項６に記載のフリップフロップ回路。
  9. 前記閾値電圧の調整は、前記ＭＯＳトランジスタのチャネル不純物濃度、又は酸化膜厚で調整可能である、請求項８に記載のフリップフロップ回路。
  10. 前記第１～第４反転論理素子は、前記第１～第４トランスファーゲート回路を構成するトランジスタのバラツキよりもバラツキの小さなトランジスタを使用した、請求項６に記載のフリップフロップ回路。
  11. 請求項１～１０の何れか１項に記載のフリップフロップ回路と、
    前記フリップフロップ回路に接続された、アクティブローラッチ回路と
    を備える、非同期受け回路。
  12. 前記アクティブローラッチ回路は、
    第５反転論理素子と、前記第５反転論理素子と逆並列に接続された第６反転論理素子を有する第３ラッチと、
    前記第３ラッチの出力に接続された第７反転論理素子と
    を備える、請求項１１に記載の非同期受け回路。
  13. 前記アクティブローラッチ回路の入力と前記第５反転論理素子の入力との間に接続された第５トランスファーゲート回路と、
    前記第６反転論理素子の出力と前記第５反転論理素子の入力との間に接続された第６トランスファーゲート回路と
    を備える、請求項１２に記載の非同期受け回路。
JP2021140310A 2021-08-30 2021-08-30 フリップフロップ回路、及び非同期受け回路 Pending JP2023034195A (ja)

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