CN115412070A - 比较器 - Google Patents

Abstract

本申请提供一种比较器，包括：输入电路，其设有输出端，用于在采样阶段根据输入信号和参考信号生成差分信号；正反馈电路，其与输入电路的输出端连接，用于加快差分信号之间的差值；输出电路，其与输入电路的输出端连接，用于在重生阶段对输入电路的输出端的电压信号进行放大处理和锁存处理，以输出比较结果。本方案使用正反馈电路加快差分信号之间的差值，在参考信号的大小不合适时，可以缩短采样阶段的时间，从而提升比较器的响应速率，降低比较器的功耗。

Description

比较器

技术领域

本申请涉及集成电路，尤其涉及一种比较器。

背景技术

如今，人们对手机、平板电脑和各种可穿戴配件等移动设备的需求大大增加，这极大地丰富了我们的日常生活和工作。

但是，由于电池寿命有限，对移动设备中各个组件的功耗提出了更高的要求，动态随机存储器(Dynamic Random Access Memory，DRAM)是移动设备中必不可少的组件，因此，DRAM也亟需实现更低的工作电压和更低的能耗。其中，比较器是实现DRAM数据读写的重要器件，现有的比较器的工作电压和能耗已不能满足目前的使用需求。

发明内容

本申请提供一种比较器，旨在提升比较器的响应速率，减少比较器的功耗。

本申请提供一种比较器，包括：

输入电路，其设有输出端，用于在采样阶段根据输入信号和参考信号生成差分信号；

正反馈电路，其与输入电路的输出端连接，用于加快差分信号之间的差值；

输出电路，其与输入电路的输出端连接，用于在重生阶段对输入电路的输出端的电压信号进行放大处理和锁存处理，以输出比较结果。

可选地，输入电路设有两个输出端，正反馈电路包括：

第一反馈单元，其控制端与输入电路的第一输出端连接，其第一端与输入电路的第二输出端连接；

第二反馈单元，其控制端与输入电路的第二输出端连接，其第一端与输入电路的第一输出端连接。

可选地，第一反馈单元包括：第一反馈晶体管，其控制端为第一反馈单元的输入端，其第一端为第一反馈单元的输出端；

第二反馈单元包括：第二反馈晶体管，其控制端为第二反馈单元的输入端，其第一端为第二反馈单元的输出端。

可选地，输入电路包括：

第一输入晶体管，其控制端用于接收输入信号，其第一端作为输入电路的第一输出端，其第二端与第一反馈晶体管的第二端连接；

第二输入晶体管，其控制端用于接收参考信号，其第一端作为输入电路的第二输出端，其第二端与第二反馈晶体管的第二端连接；

第三输入晶体管，其控制端用于接收时钟信号，其第一端连接第一输入晶体管的第二端、第二输入晶体管的第二端、第一反馈晶体管的第二端、第二反馈晶体管的第二端，其第二端连接接地端或电源端。

可选地，第一反馈晶体管、第二反馈晶体管、第一输入晶体管以及第二输入晶体管的类型相同。

可选地，当第一反馈晶体管、第二反馈晶体管、第一输入晶体管以及第二输入晶体管均为N型晶体管，N型晶体管的漏极为第一端，N型晶体管的栅极为控制端；

当第一反馈晶体管、第二反馈晶体管、第一输入晶体管以及第二输入晶体管均为P型晶体管，P型晶体管的漏极为第一端，P型晶体管的栅极为控制端。

可选地，比较器还包括：

第一复位电路，其连接于输入电路的第一输出端和输入电路的第二输出端之间，用于复位输入电路的第一输出端的电压和输入电路的第二输出端的电压。

可选地，比较器还包括：

第二复位电路，其连接于输出电路的第一输出端，用于复位输出电路的第一输出端的电压；

第三复位电路，其连接于输出电路的第二输出端，用于复位输出电路的第二输出端的电压。

可选地，第一复位电路包括：

第一钟控晶体管，其控制端接收时钟信号，其第二端连接输入电路的第一输出端；

第二钟控晶体管，其控制端接收时钟信号，其第二端连接输入电路的第二输出端，其第二端与第一钟控晶体管的第二端连接。

可选地，第二复位电路包括：第三钟控晶体管，其控制端接收时钟信号，其第二端连接输出电路的第一输出端；

第三复位电路包括：第四钟控晶体管，其控制端接收时钟信号，其第二端连接输出电路的第二输出端。

可选地，第一钟控晶体管、第二钟控晶体管、第三钟控晶体管以及第四钟控晶体管的类型相同。

可选地，输出电路包括：

第一输出晶体管，其第二端为输出电路的第一输入端；

第二输出晶体管，其第二端为输出电路的第二输入端；

第三输出晶体管，其控制端连接第一输出晶体管的控制端，其控制端还与第四输出晶体管的第二端连接，第三输出晶体管的第二端作为输出电路的第一输出端；

第四输出晶体管，其控制端连接第二输出晶体管的控制端，其控制端还与第三输出晶体管的第二端连接，第四输出晶体管的第二端作为输出电路的第二输出端。

可选地，第一输出晶体管和第二输出晶体管均为N型晶体管，N型晶体管的漏极为第一端，N型晶体管的栅极为控制端；

第三输出晶体管和第四输出晶体管均为P型晶体管，第一钟控晶体管至第四钟控晶体管均为P型晶体管，P型晶体管的源极为第一端，P型晶体管的栅极为控制端。

可选地，第一输入晶体管和第二输出晶体管均为P型晶体管，P型晶体管的漏极为第一端，P型晶体管的栅极为控制端；

第三输出晶体管和第四输出晶体管均为N型晶体管，第一钟控晶体管至第四钟控晶体管均为N型晶体管，N型晶体管的源极为第一端，N型晶体管的栅极为控制端。

可选地，第一反馈晶体管、第二反馈晶体管的尺寸相同，第一输入晶体管、第二输入晶体管的尺寸相同，第一反馈晶体管的尺寸小于第一输入晶体管尺寸的二分之一。

可选地，输入电路设有两个输出端，正反馈电路包括至少一个可控正反馈模块；其中，每个可控正反馈模块包括：

第一反馈单元，其控制端通过第一开关与输入电路的第一输出端连接，其第一端与输入电路的第二输出端连接；

第二反馈单元，其控制端通过第二开关与输入电路的第二输出端连接，其第一端与输入电路的第一输出端连接。

可选地，第一反馈单元包括：第一反馈晶体管，其控制端为第一反馈单元的输入端，其第一端为第一反馈单元的输出端；

第二反馈单元包括：第二反馈晶体管，其控制端为第二反馈单元的输入端，其第一端为第二反馈单元的输出端。

可选地，第一开关包括第一传输门，第一传输门由第一使能信号控制，第一使能信号根据比较器的工作频率、比较器的输入共模范围和测试模式信号而产生；

第二开关包括第二传输门，第二传输门由第二使能信号控制，第二使能信号根据比较器的工作频率、比较器的输入共模范围和测试模式信号而产生。

可选地，第一反馈单元的控制端还通过第一零开关连接接地端或电源端；第二反馈单元的控制端还通过第零零开关连接接地端或电源端。

本申请提供一种比较器，该比较器包括输入电路、输出电路以及正反馈电路，当参考信号选择不合适，输入信号和参考信号在输入电路的输出端产生差分信号的时间比较长，输入电路根据输入信号和参考信号生成差分信号，并由正反馈电路加快差分信号之间的差值，缩短采样阶段的时间，减少比较器进入重生阶段的延时时间，输出电路在重生阶段对输入电路的输出端的电压信号进行放大处理和锁存处理后输出比较结果，从而提升比较器的响应速率，减少比较器的功耗。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。

图1为本申请提供的一种比较器的具体电路图；

图2为本申请提供的比较器的工作时序图；

图3为本申请提供的一种比较器的结构框图；

图4为基于图3所提供的其中一种比较器的具体电路图；

图5为图4所示的比较器在参考信号比较小时，输入信号和重生阶段延迟时间之间关系；

图6为图4所示的比较器在参考信号比较小时，输入信号和功耗之间关系；

图7为基于图3所提供的另一种比较器的具体电路图；

图8为图7所示的比较器在参考信号比较大时，输入信号和重生阶段延迟时间之间关系；

图9为本申请提供的一种比较器的结构框图；

图10为基于图9所提供的其中一种比较器的具体电路图；

图11为图10所提供的比较器中可控正反馈模块的具体电路图；

图12为基于图9所提供的另一种比较器的具体电路图；

图13为图12所提供的比较器中可控正反馈模块的具体电路图。

通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。

如图1所示，比较器包括输入电路101、输出电路102和复位电路103。其中，输入电路101的输出端与输出电路102的输入端连接。复位电路103也与输出电路102连接。

输入电路101包括晶体管N1、晶体管N2以及晶体管N3，晶体管N1和晶体管N2构成差分晶体管对，晶体管N1的栅极和晶体管N2的栅极构成输入电路的第一输入端IP和第二输入端IN，晶体管N1的漏极和晶体管N2的漏极构成输入电路的两个输出端。

输出电路102包括晶体管P1、晶体管P2、晶体管N4以及晶体管N5，四个晶体管构成交叉耦合晶体管对，晶体管P1以及晶体管N4的漏极构成输出电路102的第一输出端ON，晶体管P2以及晶体管N5的漏极构成输出电路102的第二输出端OP。复位电路103包括晶体管P3和晶体管P4。

比较器的工作过程分为四个阶段，分别为复位阶段、采样阶段、重生阶段以及决策阶段。下面结合图2描述图1所示比较器的工作过程：

在复位阶段，也就是t0时刻至t1时刻，时钟信号为低电平，晶体管N3断开，输入电路和输出电路停止工作，晶体管P3和晶体管P4闭合，复位电路工作，将晶体管N4的漏极和晶体管N5的漏极电压拉到高电平。

在采样阶段，也就是t1时刻至t2时刻，时钟信号为高电平，晶体管P3和晶体管P4断开，复位电路停止工作。晶体管N3闭合，输入电路通过第一输入端IP采集输入信号，输入电路通过第二输入端IN采集参考信号，输入信号向下拉动晶体管N1的漏极电压，参考信号向下拉动晶体管N2的漏极电压。晶体管N1的漏极向下拉动晶体管N4的漏极电压，晶体管N2的漏极向下拉动晶体管N5的漏极电压。由于输入信号高于参考信号，输入信号拉动晶体管N1的漏极电压的速率较快，进而使得晶体管N4的漏极电压低于晶体管N5的漏极电压。

在重生阶段，也就是t2时刻至t3时刻，晶体管N4的漏极电压和晶体管N5的漏极电压达到翻转电压，晶体管P2和晶体管N4导通，晶体管P1和晶体管N5逐渐断开，晶体管P2向上拉晶体管N5的漏极电压，晶体管N4向下拉动晶体管N4的漏极电压。

在决策阶段，也就是t3时刻至t4时刻，晶体管P2和晶体管N4导通，晶体管P1和晶体管N5断开，继续向上拉晶体管N5的漏极电压，并继续向下拉动晶体管N4的漏极电压，在将晶体管N5的漏极拉至低电平，以及将晶体管N4的漏极电压拉至高电平后，将晶体管N4和晶体管N5的漏极电压维持。

在下一个工作周期来时，时钟信号变成低电平，晶体管N4和晶体管N5的漏极电压被晶体管P1和晶体管P2复位至高电平。

然而，当参考信号选择不合适时，输入信号和参考信号在输入电路的输出端产生差分信号的时间比较长，导致比较器的响应速率降低，也会增加比较器的功耗。例如图2所示的比较器中，当参考信号比较小时，晶体管N1和晶体管N2需要较长时间导通，使得节点VP和节点VN的充电电流下降，晶体管N1和晶体管N2拉动晶体管N5和晶体管N4速率降低，导致比较器的响应速率降低，也会增加比较器的功耗。

图3为本申请提供的一种比较器的结构框图，如图3所示，该比较器包括输入电路101、输出电路102以及正反馈电路104。输入电路101设有输出端，正反馈电路104与输入电路101的输出端连接，输出电路102与输入电路101的输出端连接。

输入电路101用于在采样阶段根据输入信号和参考信号生成差分信号。其中，差分信号是一对电压信号，正反馈电路104用于加快差分信号之间的差值，输入电路101还用于将经过加快处理后的差分信号输出。输出电路102用于在重生阶段对输入电路101的输出端的电压信号进行放大处理和锁存处理，输入电路101的输出端的电压信号经过放大处理和锁存处理后作为比较结果输出。

当参考信号选择不合适时，输入电路101的响应时间变长，也就是输入电路101需要较长时间在输出端呈现差分信号。正反馈信号通过正反馈机制加速差分信号之间的差值，进而缩小输入电路101在输出端呈现差分信号的时间，也就是缩短比较器处于采样阶段的时间，从而提升比较器的响应速率，减少比较器的功率消耗。

在一实施例中，输入电路101设有两个输出端，记为第一输出端VN和第二输出端VP，正反馈电路104包括第一反馈单元1041和第二反馈单元1042，第一反馈单元1041和第二反馈单元1042均设有控制端和第一端。

其中，第一反馈单元1041的控制端与输入电路101的第一输出端VN连接，第一反馈单元1041的第一端与输入电路101的第二输出端VP连接。第二反馈单元1042控制端与输入电路101的第二输出端VP连接，第二反馈单元1042的第一端与输入电路101的第一输出端VN连接。

第一反馈单元1041用于在采样阶段根据输入电路101的第一输出端VN的电压拉动输入电路101的第二输出端VP的电压，第二反馈单元1042用于在采样阶段根据输入电路101的第二输出端VP的电压拉动输入电路101的第一输出端VN的电压。

第一反馈单元1041拉动输入电路101的第二输出端VP的电压的方向与第二反馈单元1042拉动输入电路101的第一输出端VN的电压的方向相同。当第一反馈单元1041向上拉动输入电路101的第二输出端VP的电压时，第二反馈单元1042也向上拉动输入电路101的第一输出端VN的电压。当第一反馈单元1041向下拉动输入电路101的第二输出端VP的电压时，第二反馈单元1042也向下拉动输入电路101的第一输出端VN的电压。

下面以向下拉动输入电路101的两个输出端的电压为例说明：当输入电路101的第一输出端VN的电压高于输入电路101的第二输出端VP的电压时，第一反馈单元1041向下拉动输入电路101的第二输出端VP的电压能力较强，第二反馈单元1042向下拉动输入电路101的第一输出端VN的电压能力较弱，也就是第一输出端VN的电压下降速率低于第二输出端VP的下降速率，进而使得第一输出端VN电压和第二输出端VP的电压差值越来越大，实现正向反馈。

当输入电路101的第一输出端VN的电压低于输入电路101的第二输出端VP的电压时，第一反馈单元1041向下拉动输入电路101的第二输出端VP的电压能力较弱，第二反馈单元1042向下拉动输入电路101的第一输出端VN的电压能力较强，也就是第一输出端VN的电压下降速率高于第二输出端VP的下降速率，进而使得第一输出端电压和第二输出端的电压差值越来越大，实现正向反馈。

在上述技术方案中，当参考信号选择不合适，输入信号和参考信号在输入电路的输出端产生差分信号的时间比较长，输入电路101根据输入信号和参考信号生成差分信号，并由正反馈电路104加快差分信号之间的差值，缩短采样阶段的时间，从而提升比较器的响应速率，减少比较器的功耗。

图4为本申请另一实施例提供的一种比较器的电路结构示意图，如图4所示，本申请提供的比较器包括输入电路101、输出电路102以及正反馈电路104。

其中，输入电路101包括第一输入晶体管1011、第二输入晶体管1012以及第三输入晶体管1013。第一输入晶体管1011的控制端作为输入电路101的第一输入端IP，第一输入晶体管1011的第一端作为输入电路101的第一输出端VN。第二输入晶体管1012的控制端作为输入电路101的第二输入端IN，第二输入晶体管1012的第一端作为输入电路101的第二输出端VP。第三输入晶体管1013的第一端连接第一输入晶体管1011的第二端和第二输入晶体管1012的第二端，第三输入晶体管1013的第二端连接接地端。

第三输入晶体管1013的控制端用于接收时钟信号，用于控制输入电路101的工作状态。当第三输入晶体管1013闭合时，输入电路101工作。当第三输入晶体管1013断开时，输入电路101停止工作。

第一输入晶体管1011的控制端用于接收输入信号，第二输入晶体管1012的控制端用于接收参考信号，输入信号和参考信号经过第一输入晶体管1011和第二输入晶体管1012放大后，在第一输入晶体管1011的第一端和第二输入晶体管1012的第一端产生差分信号。

输出电路102包括形成交叉耦合电路的第一输出晶体管1021、第二输出晶体管1022、第三输出晶体管1023以及第四输出晶体管1024。第一输出晶体管1021的第一端与第三输出晶体管1023的第二端连接，第二输出晶体管1022的第一端与第四输出晶体管1024的第二端连接。第一输出晶体管1021的控制端与第三输出晶体管1023的控制端连接后，与第四输出晶体管1024的第二端连接。第二输出晶体管1022的控制端与第四输出晶体管1024的控制端连接后，与第三输出晶体管1023的第二端连接。

第一输出晶体管1021的第二端为输出电路102的第一输入端，第二输出晶体管1022的第二端为输出电路102的第二输入端，第一输出晶体管1021的第二端与第一输入晶体管1011的第一端连接，第二输出晶体管1022的第二端与第二输入晶体管1012的第一端连接。第三输出晶体管1023的第二端作为输出电路102的第一输出端ON，第四输出晶体管104的第二端作为输出电路102的第二输出端OP。

在第一输入晶体管1011和第二输入晶体管1012导通后，第一输出晶体管1021的第一端和第二输出晶体管1022的第一端的电压被下拉，当电压被下拉至翻转电压时对管导通。也就是第一输出晶体管1021和第四输出晶体管1024导通，或者第二输出晶体管1022和第三输出晶体管1023导通。若第一输出晶体管1021和第四输出晶体管1024导通，第四输出晶体管1024的第二端的电压被上拉，第三输出晶体管1023的第二端的电压被向下拉。若第二输出晶体管1022和第三输出晶体管1023导通，第四输出晶体管1024的第二端的电压被下拉，第三输出晶体管1023的第二端的电压被向上拉，实现对输入电路101输出的电压信号进行放大和锁存处理。

在一实施例中，第一反馈单元1041包括第一反馈晶体管1043，第一反馈晶体管1043的控制端为第一反馈单元1041的控制端，第一反馈晶体管1043的第一端为第一反馈单元1041的第一端。第一反馈晶体管1043的控制端与第一输入晶体管1011的第一端连接，第一反馈晶体管1043的第一端与第二输入晶体管1012的第一端连接。第一反馈晶体管1043的第二端连接第一输入晶体管1011的第二端。第一反馈晶体管1043的第二端还连接第三输入晶体管1013的第一端。

第二反馈晶体管1044的控制端为第二反馈单元1042的控制端，第二反馈晶体管1044的第一端为第二反馈单元1042的第一端。第二反馈晶体管1044的控制端与第二输入晶体管1012的第一端连接，第二反馈晶体管1044的第一端与第一输入晶体管1011的第一端连接。第二反馈晶体管1044的第二端连接第二输入晶体管1012的第二端，第二反馈晶体管1044的第二端还连接第三输入晶体管1013的第一端。

在一实施例中，第一输入晶体管1011以及第二输入晶体管1012的类型相同，使得第一输入晶体管1011和第二输入晶体管1012可以根据输入信号和参考信号产生差分信号。

在一实施例中，第一反馈晶体管1043、第二反馈晶体管1044、第一输入晶体管1011以及第二输入晶体管1012的类型相同，保证第一反馈晶体管1043拉动输入电路101的第二输出端VP的电压的方向同第二反馈晶体管1044拉动输入电路101的第一输出端VN的电压的方向相同，还保证反馈晶体管拉动输入电路的输出端的电压和输入晶体管拉动输入电路的输出端的电压方向相同，实现正反馈。

当第一输入晶体管1011的第一端的电压越大，第一反馈晶体管1043的向下拉动第二输入晶体管1012的第一端的电压的能力越大，第二输入晶体管1012的第一端的电压下降越快，实现正反馈机制，加快第一输入晶体管1011和第二输入晶体管1012之间的差分电压的差值。

在一实施例中，比较器还包括第一复位电路1031，第一复位电路1031连接于输入电路101的第一输出端VN和输入电路101的第二输出端VP之间，第一复位电路1031用于复位输入电路101的第一输出端VN的电压和输入电路101的第二输出端VP的电压。

其中，第一复位电路1031包括第一钟控晶体1032管和第二钟控晶体管1033，第一钟控晶体管1032的第二端连接输入电路101的第一输出端VN，第二钟控晶体管1033的第二端连接输入电路101的第二输出端VP，第二钟控晶体管1033的第一端与第一钟控晶体管1032的第一端连接后接电源。

第一钟控晶体管1032和第二钟控晶体管1033的控制端均用于接收时钟信号，在时钟信号处于低电平时导通，将输入电路101的第一输出端VN和第二输出端VP拉至高电平。

在一实施例中，比较器还包括第二复位电路1034和第三复位电路1035，第二复位电路1034连接于输出电路的第一输出端，第三复位电路连接于输出电路的第二输出端。第二复位电路1034用于复位输出电路102的第一输出端ON的电压。第三复位电路1035用于复位输出电路的第二输出端OP的电压。

其中，第二复位电路1034包括第三钟控晶体管1036，第三钟控晶体管1036的第二端连接输出电路102的第一输出端ON。第三钟控晶体管1036的控制端用于接收时钟信号，用于在时钟信号为低电平时将输出电路102的第一输出端ON拉到高电平。

第三复位电路1035包括第四钟控晶体管1037，第四钟控晶体管1037的第二端连接输出电路102的第二输出端OP。第四钟控晶体管1037的控制端用于接收时钟信号，用于在时钟信号为低电平时将输出电路102的第二输出端OP拉到高电平。

相较于由第二复位电路和第三复位电路经过输出电路拉动输入电路的两个输出端的电压实现复位，通过设置第一复位电路直接拉动输入电路101的两个输出端的电压实现复位，复位时间更短，从而提升比较器的响应速率。

在一实施例中，第一钟控晶体管1032、第二钟控晶体管1033、第三钟控晶体管1036以及第四钟控晶体管1037的类型相同，以实现将输入电路的两个输出端和输出电路的两个输出端拉至同一电平。

在一实施例中，当第一反馈晶体管1043、第二反馈晶体管1044、第一输入晶体管1011以及第二输入晶体管1012均为N型晶体管时，N型晶体管的漏极为第一端，N型晶体管的栅极为控制端。

在一实施例中，当第一输出晶体管1021和第二输出晶体管1022均为N型晶体管时，N型晶体管的漏极为第一端，N型晶体管的栅极为控制端；

当第三输出晶体管1023和第四输出晶体管1024均为P型晶体管时，第一钟控晶体管1032至第四钟控晶体管1037均为P型晶体管时，P型晶体管的源极为第一端，P型晶体管的栅极为控制端。

在一实施例中，第一反馈晶体管1043、第二反馈晶体管1044尺寸相同，第一输入晶体管1011、第二输入晶体管1012的尺寸相同，第一反馈晶体管1043的尺寸小于第一输入晶体管1011尺寸的二分之一。避免第一反馈晶体管和第二反馈晶体管影响第一输入晶体管和第二输入晶体管感测输入信号和参考信号，从而提升比较器输出结果的准确性。

下面结合比较器的四个工作阶段，描述图4所示比较器的工作过程：

在复位阶段，时钟信号为低电平，第三输入晶体管N3断开，输入电路101和输出电路102停止工作，第一钟控晶体管P5和第二钟控晶体管P6导通，第一复位电路1031工作，输入电路的第一输出端ON和第二输出端OP的电压被上拉至高电平。第三钟控晶体管P3和第四钟控晶体管P4闭合，第二复位电路1034和第三复位电路1035工作，将第三输出晶体管P1的漏极和第四输出晶体管P2的漏极电压拉到高电平。

在采样阶段，时钟信号为高电平，第一钟控晶体管P5至第四钟控晶体管P4断开，第一复位电路1031至第三复位电路1035停止工作。第三输入晶体管N3闭合，输入电路通过第一输入端IP采集输入信号，输入电路通过第二输入端IN采集参考信号，输入信号向下拉动第一输入晶体管N1的漏极电压，参考信号向下拉动第二输入晶体管N2的漏极电压。第一输入晶体管N1的漏极向下拉动第一输出晶体管N4的漏极电压，第二输入晶体管N2的漏极向下拉动第二输出晶体管N5的漏极电压。

当参考信号比较小时，例如：参考信号和输入信号均小于0.7V，第一输入晶体管N1和第二输入晶体管N2均需要较长时间导通，也就是输入电路的两个输出端的电压的拉动速率较缓慢，在输入电路的两个输出端产生差分信号的时间比较长。

当输入电路的两个输出端有微小的压差时，例如：当输入信号小于参考信号时，使输入电路的第一输出端的电压略高于输入电路的第二输出端的电压，使得第一反馈晶体管N6向下拉动输入电路的第二输出端的电压的能力高于第二反馈晶体管N7向下拉动输入电路的第一输出端的电压的能力，也就是输入电路的第一输出端的电压下降速率小于输入电路的第二输出端的电压下降速率，通过两个反馈晶体管进一步放大两个输出端的压差，在输入电路的两个输出端上呈现差分电路，缩短比较器处于采样阶段的时间，从而提升比较器的响应速率，减少比较器的功率消耗。

在重生阶段，由于第一输入晶体管N1和第二输入晶体管N2的下拉作用，第一输出晶体管N4的漏极电压和第二输出晶体管N5的漏极电压达到翻转电压，当第一输入晶体管N1的漏极电压高于第二输入晶体管N2的漏极电压时，第一输出晶体管N4和第四输出晶体管P2逐渐断开，第二输出晶体管P1和第三输出晶体管N5逐渐导通，向下拉第四输出晶体管P2的漏极电压的能力越来越强，向上拉动第三输出晶体管P1的漏极电压的能力越来越强。

在决策阶段，第一输出晶体管N4和第四输出晶体管P2断开，第二输出晶体管P1和第三输出晶体管N5导通，继续向下拉第四输出晶体管P2的漏极电压，向上拉动第三输出晶体管P1的漏极电压，在将第四输出晶体管P2的漏极拉至高电平，以及将第三输出晶体管P1的漏极电压拉至低电平后，将第三输出晶体管P1和第四输出晶体管P2的漏极电压维持。

在下一个工作周期来时，时钟信号变成低电平，第三输出晶体管P1和第四输出晶体管P2的漏极电压被第三钟控晶体管P3和第四钟控晶体管P4复位至高电平。

如图5所示，虚线表示图1所示比较器在参考信号比较小时，输入信号和重生阶段延迟时间之间关系，实线表示图4所示比较器在参考信号比较小时，输入信号和重生阶段延迟时间之间关系。从图5可知，图1所示比较器在输入信号和参考信号均比较小时，例如：共模输入电压为0.5V，输入信号为0.1V时，参考信号为0.5V时，重生阶段延迟时间可以达到100皮秒。图4所示比较器在输入信号为0.1V时，参考信号为0.5V时，将重生阶段的延迟下降到80皮秒。

如图6所示，虚线表示图1所示比较器在参考信号比较小时，输入信号和比较器功耗之间关系，实线表示图4所示比较器在参考信号比较小时，输入信号和比较器功耗之间关系。从图6可知，图1所示比较器在输入信号和参考信号均比较小时，例如：共模输入电压为0.5V，输入信号为0.1V时，参考信号为0.5V时，电流达到730微安。图4所示比较器在共模输入电压为0.5V，输入信号为0.1V时，参考信号为0.5V时，将电流下降到690微安以下。

在上述技术方案中，输入电路使用N型晶体管，若参考信号比较小，参考信号和输入信号在短时间内仅能在输入电路的输出端产生微小压差时，第一反馈晶体管和第二反馈晶体管以不同速率拉动输出端的电压，加速在输出端的差分信号之间的差值，从而缩短比较器处于采样阶段的时间，减少比较器的功耗。此外，由第一复位电路直接拉动输入电路的输出端的电压实现复位，可以缩短输入电路的输出端的复位时间，从而提升比较器的响应速率。

图7为本申请提供一种比较器的具体电路图，该比较器包括输入电路101、输出电路102以及正反馈电路104。

其中，输入电路101包括第一输入晶体管1011、第二输入晶体管1012以及第三输入晶体管1013，第一输入晶体管1011至第三输入晶体管1013之间连接关系与图4所示实施例相同，此处不再赘述。

需要说明的是，当第一输入晶体管1011至第三输入晶体管1013为P型晶体管时，P型晶体管的漏极为第一端，P型晶体管的源极为第二端，P型晶体管的栅极为控制端。第三输入晶体管的第二端接电源端。

输出电路包括第一输出晶体管1021、第二输出晶体管1022、第三输出晶体管1023以及第四输出晶体管1024。第一输出晶体管1021至第四输入晶体管1024之间连接关系与图4所示实施例相同，此处不再赘述。

需要说明的是，当第一输出晶体管1021和第二输出晶体管1023为P型晶体管时，P型晶体管的漏极为第一端，P型晶体管的栅极为控制端。当第三输出晶体管1023和第四输出晶体管1024为N型晶体管时，N型晶体管的漏极为第二端，N型晶体管的栅极为控制端。

正反馈电路104包括第一反馈单元1041和第二反馈单元1042，第一反馈单元1041和第二反馈单元1042的连接关系同图4相同，此处不再赘述。第一反馈单元1041包括第一反馈晶体管1043，第二反馈单元1042包括第二反馈晶体管1044。第一反馈晶体管1043和第二反馈晶体管1044之间连接关系同图4相同，此处不再赘述。

需要说明的是，当第一反馈晶体管1043和第二反馈晶体管1044为P型晶体管时，P型晶体管的漏极为第一端，P型晶体管的栅极为控制端。

输入电路中晶体管、输出电路中晶体管以及正反馈电路中晶体管之间连接关系已经在图4所示实施例中详细说明，此处不再赘述。

比较器还包括第一复位电路1031、第二复位电路1032以及第三复位电路1033。第一复位电路1031包括第一钟控晶体管1032和第二钟控晶体管1033。第一钟控晶体管1032和第二钟控晶体管1033之间连接关系同图4相同，此处不再赘述。

第二复位电路1034包括第三钟控晶体管1036，第三钟控晶体管与输出电路中晶体管连接关系同图4相同，此处不再赘述。第三复位电路1035包括第四钟控晶体管1037，第四钟控晶体管与输出电路中晶体管连接关系同图4相同，此处不再赘述。

需要说明的是，当第一钟控晶体管1032至第四钟控晶体管1034为N型晶体管时，N型晶体管的漏极为第二端，N型晶体管的栅极为控制端，N型晶体管的源极为第一端，N型晶体管的源极接地端。

下面结合比较器的四个工作阶段，描述图4所示比较器的工作过程：

在复位阶段，时钟信号为低电平，第三输入晶体管P3的控制端为高电平，第三输入晶体管断开，输入电路101和输出电路102停止工作，第一钟控晶体管N5和第二钟控晶体管N6控制端为高电平，第一钟控晶体管N5和第二钟控晶体管N6导通，第一复位电路1031工作，输入电路的第一输出端ON和第二输出端OP的电压被上拉至低电平。第三钟控晶体管N3和第四钟控晶体管N4的控制端也为高电平，第三钟控晶体管N3和第四钟控晶体管N4导通，第二复位电路1034和第三复位电路1035工作，将第三输出晶体管N1的漏极和第四输出晶体管N2的漏极电压拉到低电平。

在采样阶段，时钟信号为高电平，第一钟控晶体管N5至第四钟控晶体管N4控制端为低电平，第一钟控晶体管N5至第四钟控晶体管N4断开，第一复位电路1031至第三复位电路1035停止工作。第三输入晶体管P3控制端为低电平，第三输入晶体管P3闭合，输入电路101通过第一输入端IP采集输入信号，输入电路101通过第二输入端IN采集参考信号，输入信号向上拉动第一输入晶体管P1的漏极电压，参考信号向上拉动第二输入晶体管P2的漏极电压。第一输入晶体管P1的漏极向上拉动第一输出晶体管P4的漏极电压，第二输入晶体管P2的漏极向上拉动第二输出晶体管P5的漏极电压。

当参考信号比较大时，例如：参考信号和输入信号均大于0.3V，第一输入晶体管P1和第二输入晶体管P2均需要较长时间导通，也就是输入电路的两个输出端的电压的拉动速率较缓慢，在输入电路的两个输出端产生差分信号的时间比较长。

当输入电路的两个输出端有微小的压差时，例如：当输入信号小于参考信号时，使输入电路的第一输出端的电压略高于输入电路的第二输出端的电压，使得第一反馈晶体管P6向上拉动输入电路的第二输出端的电压的能力小于第二反馈晶体管P7向上拉动输入电路的第一输出端的电压的能力，也就是输入电路的第一输出端的电压上升速率高于输入电路的第二输出端的电压上降速率，通过两个反馈晶体管进一步放大两个输出端的压差，在输入电路的两个输出端上呈现差分电路，缩短比较器处于采样阶段的时间，从而提升比较器的响应速率，减少比较器的功率消耗。

在重生阶段，由于第一输入晶体管P1和第二输入晶体管P2的上拉作用，第一输出晶体管P4的漏极电压和第二输出晶体管P5的漏极电压达到翻转电压，当第一输入晶体管P1的漏极电压高于第二输入晶体管P2的漏极电压时，第一输出晶体管P4和第四输出晶体管N2闭合，第二输出晶体管N1和第三输出晶体管P5断开，向下拉第四输出晶体管N2的漏极电压，向上拉动第三输出晶体管N1的漏极电压。

在决策阶段，第一输出晶体管P4和第四输出晶体管N2闭合，第二输出晶体管N1和第三输出晶体管P5断开，继续向下拉第四输出晶体管N2的漏极电压，向上拉动第三输出晶体管N1的漏极电压，在将第三输出晶体管N1的漏极拉至高电平，以及将第四输出晶体管N2的漏极电压拉至低电平后，将第三输出晶体管N1和第四输出晶体管N2的漏极电压维持。

在下一个工作周期来时，时钟信号变成低电平，第三输出晶体管N1和第四输出晶体管N2的漏极电压被第三钟控晶体管N3和第四钟控晶体管N4复位至低电平。

如图8所示，虚线表示图1所示比较器在参考信号比较大时，输入信号和重生阶段延迟时间之间关系，实线表示图7所示比较器在参考信号比较大时，输入信号和重生阶段延迟时间之间关系。从图8可知，图1所示比较器在输入信号和参考信号均比较大时，例如：输入共模电压为0.8V，输入信号为0.6V时，参考信号为0.8V时，重生阶段延迟时间可以达到110皮秒。图7所示输入共模电压为0.8V，比较器输入信号为0.6V时，参考信号为0.8V时，将重生阶段的延迟下降到小于80皮秒。

在上述实施例中，输入电路使用P型晶体管，若参考信号比较大，参考信号和输入信号在短时间内仅能在输入电路的输出端产生微小压差，第一反馈晶体管和第二反馈晶体管以不同速率拉动输出端的电压，加速在输出端的差分信号之间的差值，从而缩短比较器处于采样阶段的时间，减少比较器的功耗。此外，由第一复位电路直接拉动输入电路的输出端的电压实现复位，可以缩短输入电路的输出端的复位时间，从而提升比较器的响应速率。

图9为本申请提供的一种比较器的结构框图，如图9所示，该比较器包括输入电路101、输出电路102以及正反馈电路104。

输入电路101设有两个输出端，记为第一输出端VN和第二输出端VP，正反馈电路104包括至少一个可控正反馈模块1040，其中，每个反馈单元包括第一反馈单元1041、第二反馈单元1042、第一开关1043以及第二开关1044。第一反馈单元1041和第二反馈单元1042均设有控制端和第一端。

其中，第一反馈单元1041的控制端通过第一开关1043与输入电路101的第一输出端VN连接，第一反馈单元1041的第一端与输入电路101的第二输出端VP连接。第二反馈单元1042控制端通过第二开关1044与输入电路101的第二输出端VP连接，第二反馈单元1042的第一端与输入电路101的第一输出端VN连接。

第一开关1043用于控制第一反馈单元1041是否产生正反馈，第二开关1044用于控制第二反馈单元1042是否产生正反馈。通过控制第一开关1043和第二开关1044的闭合和断开，可以控制可控正反馈模块1040是否产生正反馈。当第一开关1043和第二开关1044都闭合时，可控正反馈模块1040可以通过正反馈机制加速输入电路的输出端的差分信号之间的差值。当第一开关1043和第二开关1044都断开时，可控正反馈模块1040与输入电路断开，无法在输入电路的输出端产生正反馈机制。

在比较器工作时，可以控制产生正反馈的可控正反馈模块的数量，进而控制正反馈电路拉动差分信号之间差值的能力。从而，一方面控制比较器处于采样阶段的时间，保证比较器的响应速率。另一方面还可以平衡正反馈电路拉动输入电路的输出端的电压的能力和输入信号与参考信号拉动输入电路的输出端的电压的能力，保证比较器可以准确根据输入信号和参考信号输出比较结果。

图10和图11为基于图9所示的比较器的其中一种具体电路图，其中，输入电路101和输出电路102的结构同图4所示比较器相同，此处不再赘述。比较器还包括第一复位电路1031、第二复位电路1034和第三复位电路1035。三个复位电路也已经在图4所示实施例中详细描述，此处不再赘述。

下面结合图11描述正反馈电路中每个可控正反馈模块的具体电路结构。第一反馈单元1041包括第一反馈晶体管1043，第一反馈晶体管1043的控制端作为第一反馈单元1041的输入端，第一反馈晶体管1043第一端为第一反馈单元1041的输出端。

第一反馈晶体管1043的控制端通过第一开关1045与第一输入晶体管1011的第一端连接。第一开关1045包括第一传输门G1，第一传输门G1由第一使能信号EN1控制，第一使能信号EN1根据比较器的工作频率、比较器的输入共模范围和测试模式信号而产生。

第二反馈单元1042包括第一反馈晶体管1044，第二反馈晶体管1044的控制端为第二反馈单元1042的输入端，第二反馈晶体管1044的第一端为第二反馈单元1042的输出端。

第二反馈晶体管1044的控制端通过第二开关1046与第二输入晶体管1012的第一端连接。第二开关1046包括第二传输门G2，第二传输门G2由第二使能信号EN2控制，第二使能信号EN2根据比较器的工作频率、比较器的输入共模范围和测试模式信号而产生。

通过使能信号控制第一传输门G1和第二传输门G2的开关状态，从而控制第一反馈晶体管1043和第二反馈晶体管1044是否提供正反馈机制，进而可以调整参与正反馈的可控正反馈模块的数量。

在一实施例中，正反馈电路还包括第一零开关1047和第零零开1048关，第一反馈单元1041的控制端还通过第一零开关1047连接接地端，第一零开关1047用于在第一传输门G1关闭时导通，以使第一反馈单元1041中晶体管不浮空，减少外界干扰对比较器的干扰。第二反馈单元1042的控制端还通过第零零开关1048连接接地端，第一零开关1047用于在第一传输门G1关闭时导通，以使第二反馈单元1042中晶体管不浮空，减少外界干扰对比较器的干扰。

在一实施例中，若第一反馈晶体管1043、第二反馈晶体管1044、第一零开关1047和第零零开关1048为N型晶体管，N型晶体管的漏极为第一端，N型晶体管的源极为第二端，N型晶体管的栅极为控制端。第一零开关1047的第一端接第一反馈晶体管1043的控制端，第零零开关1048的第一端接第二反馈晶体管1044的控制，第一零开关1047和第零零开关1048的第二端接地，以实现在第一传输门G1关闭时将第一反馈晶体管1043下拉到低电平，在第二传输门G2关闭时将第二反馈晶体管1044下拉到低电平。

图12和图13为基于图9所示的比较器的其中一种具体电路图，其中，输入电路101和输出电路102的结构同图7所示比较器相同，此处不再赘述。正反馈电路中每个可控模块的第一反馈单元、第二反馈单元、第一开关以及第二开关之间连接关系已经在描述图11结构时描述，此处不再赘述。

此处需要说明的是，若第一反馈晶体管和第二反馈晶体管为P型晶体管，P型晶体管的漏极为第一端，P型晶体管的源极为第二端，P型晶体管的栅极为控制端。

在一实施例中，正反馈电路还包括第一零开关1047和第零零开1048关，第一反馈单元1041的控制端还通过第一零开关1047连接电源端，第一零开关1047用于在第一传输门G1关闭时导通，以使第一反馈单元1041中晶体管不浮空，减少外界干扰对比较器的干扰。第二反馈单元1042的控制端还通过第零零开关1048连接电源端，第一零开关1047用于在第一传输门G1关闭时导通，以使第二反馈单元1042中晶体管不浮空，减少外界干扰对比较器的干扰。

第一零开关1047和第零零开关1048也为P型晶体管，第一零开关1047的第一端接第一反馈晶体管的控制端，第零零开关1048的第一端接第二反馈晶体管的控制，第一零开关1047和第零零开关1048的第二端接电源端，以实现在第一传输门G1关闭时将第一反馈晶体管1043上拉到高电平，在第二传输门G2关闭时将第二反馈晶体管1044上拉到高电平。

在上述实施例中，正反馈电路包括多个可控正反馈模块，通过控制提供正反馈机制的可控正反馈模块的数量，调整正反馈电路拉动输入电路的两个输出端的电压的能力，从而控制比较器处于采样阶段的时间，还可以平衡正反馈电路和输入信号、参考信号对输入电路的输出端的拉动能力，提升比较器的响应速率和准确性。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求书指出。

应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求书来限制。

Claims (19)

1.一种比较器，其特征在于，包括：

输入电路，其设有输出端，用于在采样阶段根据输入信号和参考信号生成差分信号；

正反馈电路，其与所述输入电路的输出端连接，用于加快所述差分信号之间的差值；

输出电路，其与所述输入电路的输出端连接，用于在重生阶段对所述输入电路的输出端的电压信号进行放大处理和锁存处理，以输出比较结果。

2.根据权利要求1所述的比较器，其特征在于，所述输入电路设有两个输出端，所述正反馈电路包括：

第一反馈单元，其控制端与所述输入电路的第一输出端连接，其第一端与所述输入电路的第二输出端连接；

第二反馈单元，其控制端与所述输入电路的第二输出端连接，其第一端与所述输入电路的第一输出端连接。

3.根据权利要求2所述的比较器，其特征在于：

所述第一反馈单元包括：第一反馈晶体管，其控制端为所述第一反馈单元的输入端，其第一端为所述第一反馈单元的输出端；

所述第二反馈单元包括：第二反馈晶体管，其控制端为所述第二反馈单元的输入端，其第一端为所述第二反馈单元的输出端。

4.根据权利要求3所述的比较器，其特征在于，所述输入电路包括：

第一输入晶体管，其控制端用于接收所述输入信号，其第一端作为所述输入电路的第一输出端，其第二端与所述第一反馈晶体管的第二端连接；

第二输入晶体管，其控制端用于接收所述参考信号，其第一端作为所述输入电路的第二输出端，其第二端与所述第二反馈晶体管的第二端连接；

第三输入晶体管，其控制端用于接收时钟信号，其第一端连接所述第一输入晶体管的第二端、所述第二输入晶体管的第二端、所述第一反馈晶体管的第二端、所述第二反馈晶体管的第二端，其第二端连接接地端或电源端。

5.根据权利要求4所述的比较器，其特征在于，所述第一反馈晶体管、所述第二反馈晶体管、所述第一输入晶体管以及所述第二输入晶体管的类型相同。

6.根据权利要求5所述的比较器，其特征在于：

当所述第一反馈晶体管、所述第二反馈晶体管、所述第一输入晶体管以及所述第二输入晶体管均为N型晶体管，所述N型晶体管的漏极为第一端，N型晶体管的栅极为控制端；

当所述第一反馈晶体管、所述第二反馈晶体管、所述第一输入晶体管以及所述第二输入晶体管均为P型晶体管，所述P型晶体管的漏极为第一端，P型晶体管的栅极为控制端。

7.根据权利要求1所述的比较器，其特征在于，所述比较器还包括：

第一复位电路，其连接于所述输入电路的第一输出端和所述输入电路的第二输出端之间，用于复位所述输入电路的第一输出端的电压和所述输入电路的第二输出端的电压。

8.根据权利要求7所述的比较器，其特征在于，所述比较器还包括：

第二复位电路，其连接于所述输出电路的第一输出端，用于复位所述输出电路的第一输出端的电压；

第三复位电路，其连接于所述输出电路的第二输出端，用于复位所述输出电路的第二输出端的电压。

9.根据权利要求8所述的比较器，其特征在于，所述第一复位电路包括：

第一钟控晶体管，其控制端接收时钟信号，其第二端连接所述输入电路的第一输出端；

第二钟控晶体管，其控制端接收所述时钟信号，其第二端连接所述输入电路的第二输出端，其第一端与所述第一钟控晶体管的第一端连接。

10.根据权利要求9所述的比较器，其特征在于：

所述第二复位电路包括：第三钟控晶体管，其控制端接收时钟信号，其第二端连接所述输出电路的第一输出端；

所述第三复位电路包括：第四钟控晶体管，其控制端接收时钟信号，其第二端连接所述输出电路的第二输出端。

11.根据权利要求8或10所述的比较器，其特征在于，第一钟控晶体管、第二钟控晶体管、第三钟控晶体管以及第四钟控晶体管的类型相同。

12.根据权利要求1所述的比较器，其特征在于，所述输出电路包括：

第一输出晶体管，其第二端为所述输出电路的第一输入端；

第二输出晶体管，其第二端为所述输出电路的第二输入端；

第三输出晶体管，其控制端连接所述第一输出晶体管的控制端，其控制端还与第四输出晶体管的第二端连接，所述第三输出晶体管的第二端作为所述输出电路的第一输出端；

第四输出晶体管，其控制端连接所述第二输出晶体管的控制端，其控制端还与所述第三输出晶体管的第二端连接，所述第四输出晶体管的第二端作为所述输出电路的第二输出端。

13.根据权利要求12所述的比较器，其特征在于：

所述第一输出晶体管和所述第二输出晶体管均为N型晶体管，N型晶体管的漏极为第一端，N型晶体管的栅极为控制端；

所述第三输出晶体管和所述第四输出晶体管均为P型晶体管，第一钟控晶体管至第四钟控晶体管均为P型晶体管，P型晶体管的源极为第一端，P型晶体管的栅极为控制端。

14.根据权利要求12所述的比较器，其特征在于：

所述第一输入晶体管和所述第二输出晶体管均为P型晶体管，P型晶体管的漏极为第一端，P型晶体管的栅极为控制端；

所述第三输出晶体管和所述第四输出晶体管均为N型晶体管，第一钟控晶体管至第四钟控晶体管均为N型晶体管，N型晶体管的源极为第一端，N型晶体管的栅极为控制端。

15.根据权利要求5所述的比较器，其特征在于，所述第一反馈晶体管、所述第二反馈晶体管的尺寸相同，所述第一输入晶体管、所述第二输入晶体管的尺寸相同，所述第一反馈晶体管的尺寸小于所述第一输入晶体管尺寸的二分之一。

16.根据权利要求1所述的比较器，其特征在于，所述输入电路设有两个输出端，所述正反馈电路包括至少一个可控正反馈模块；其中，每个可控正反馈模块包括：

第一反馈单元，其控制端通过第一开关与所述输入电路的第一输出端连接，其第一端与所述输入电路的第二输出端连接；

第二反馈单元，其控制端通过第二开关与所述输入电路的第二输出端连接，其第一端与所述输入电路的第一输出端连接。

17.根据权利要求16所述的比较器，其特征在于：

所述第一反馈单元包括：第一反馈晶体管，其控制端为所述第一反馈单元的输入端，其第一端为所述第一反馈单元的输出端；

所述第二反馈单元包括：第二反馈晶体管，其控制端为所述第二反馈单元的输入端，其第一端为所述第二反馈单元的输出端。

18.根据权利要求16所述的比较器，其特征在于：

所述第一开关包括第一传输门，所述第一传输门由第一使能信号控制，所述第一使能信号根据所述比较器的工作频率、所述比较器的输入共模范围和测试模式信号而产生；

所述第二开关包括第二传输门，所述第二传输门由第二使能信号控制，所述第二使能信号根据所述比较器的工作频率、所述比较器的输入共模范围和测试模式信号而产生。

19.根据权利要求16所述的比较器，其特征在于，所述第一反馈单元的控制端还通过第一零开关连接接地端或电源端；所述第二反馈单元的控制端还通过第零零开关连接接地端或电源端。

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