JP2023026822A - 発振回路、ハイサイドスイッチ、電子機器、車両 - Google Patents

Abstract

【課題】誤動作及び効率悪化などを生じにくい発振回路を提供する。【解決手段】発振回路２は、ループ構造を形成するように構成された複数のトランジスタ２Ａ～２Ｃと、複数のトランジスタ２Ａ～２Ｃそれぞれの第１主電極に対して複数の駆動電流ＩＡ～ＩＣをそれぞれ供給するように構成された複数の定電流源２Ｆ～２Ｈと、複数のトランジスタ２Ａ～２Ｃのうちいずれか一つの制御端と第１主電極との間に接続されるように構成されたキャパシタ２Ｊと、複数のトランジスタ２Ａ～２Ｃのうちいずれか一つの第１主電極に現れるノード電圧（例えばノード電圧ＶＢ）の入力を受け付けてクロック信号ＣＬＫを出力するように構成された出力段２Ｄ及び２Ｉと、を有する。【選択図】図８

Description

本明細書中に開示されている発明は、発振回路、及び、これを用いたハイサイドスイッチ、電子機器並びに車両に関する。

発振回路は、様々な半導体装置（ハイサイドスイッチなど）に組み込まれている。

なお、上記の関連技術の一例としては、特許文献１及び２を挙げることができる。

特開２０１７－１４３４１６号公報 特開２０２０－２０２４３８号公報

しかしながら、従来の発振回路は、一般にインバータで構成されていた。そのため、インバータに流れる貫通電流によりインバータの電源電位又は基準電位が変動して誤動作及び効率悪化などを引き起こす懸念があった。

本明細書中に開示されている発明は、本願発明者により見出された上記課題に鑑み、誤動作及び効率悪化などを生じにくい発振回路、及び、これを用いたハイサイドスイッチ、電子機器並びに車両を提供することを目的とする。

例えば、本明細書中に開示されている発振回路は、ループ構造を形成するように構成された複数のトランジスタと、前記複数のトランジスタそれぞれの第１主電極に対して複数の駆動電流をそれぞれ供給するように構成された複数の定電流源と、前記複数のトランジスタのうちいずれか一つの制御端と第１主電極との間に接続されるように構成されたキャパシタと、前記複数のトランジスタのうちいずれか一つの第１主電極に現れるノード電圧の入力を受け付けてクロック信号を出力するように構成された出力段と、を有する。

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

本明細書中に開示されている発明によれば、誤動作及び効率悪化などを生じにくい発振回路、及び、これを用いたハイサイドスイッチ、電子機器並びに車両を提供することが可能となる。

図１は、ハイサイドスイッチの一構成例を示す図である。 図２は、アクティブクランプ回路の一構成例を示す図である。 図３は、ハイサイドスイッチに直流電源が正常に接続された場合を示す図である。 図４は、ハイサイドスイッチに直流電源が誤って逆接続された場合を示す図である。 図５は、電源逆接続保護回路の一構成例を示す図である。 図６は、アクティブクランプ動作の一例を示す図である。 図７は、発振回路の第１構成例を示す図である。 図８は、発振回路の第２構成例を示す図である。 図９は、第２構成例の発振動作を示す図である。 図１０は、車両の外観図である。

＜ハイサイドスイッチの構成例＞
図１に示すハイサイドスイッチ１００は、半導体集積回路装置であり、装置外部との電気的な接続を確立する手段として、複数の外部ピン（入力端子ＩＮ、電源端子ＶＢＢ、出力端子ＯＵＴ、グランド端子ＧＮＤ）を備える。入力端子ＩＮは、ＣＭＯＳロジックＩＣなどから制御信号の外部入力を受け付けるための外部ピンである。電源端子ＶＢＢは、バッテリ等の直流電源から電源電圧Ｖｂｂ（例えば４．５Ｖ～１８Ｖ）の供給を受け付けるための外部ピンである。なお、電源端子ＶＢＢは、大電流を流すために複数並列（例えば４ピン並列）に設けてもよい。出力端子ＯＵＴは、負荷（例えば、エンジン制御用ＥＣＵ［electronic control unit］、エアコン、ボディ機器など）が外部接続される外部ピンである。グランド端子ＧＮＤは、グランド電圧が印加される外部ピンである。

なお、ハイサイドスイッチ１００は、入力端子ＩＮ、電源端子ＶＢＢ、出力端子ＯＵＴ及びグランド端子ＧＮＤ以外の外部ピン（例えばハイサイドスイッチ１００内の異常検出の有無を示す自己診断信号を外部出力するための外部ピン）を備えてもよい。

ハイサイドスイッチ１００は、出力トランジスタＱ１と、定電圧生成回路１と、発振回路２と、チャージポンプ回路３と、ゲート制御回路４と、アクティブクランプ回路５と、入力回路６と、充電部７と、遮断部８と、抵抗Ｒ１と、阻止部９と、制限部１０と、を備える。

ハイサイドスイッチ１００は、内部電源回路（不図示）も備える。内部電源回路は、電源電圧Ｖｂｂから所定の内部電源電圧を生成してハイサイドスイッチ１００の各部に供給する。なお、内部電源回路は、イネーブル信号ＥＮの論理レベルに応じて動作可否が制御される。より具体的に述べると、内部電源回路は、イネーブル信号ＥＮがイネーブル時の論理レベル（例えばハイレベル）であるときに動作状態となり、イネーブル信号ＥＮがディセーブル時の論理レベル（例えばローレベル）であるときに停止状態となる。

ハイサイドスイッチ１００は、ハイサイドスイッチ１００の異常（例えば、出力トランジスタＱ１に流れる出力電流Ｉｏの過電流状態）を検出し、その検出結果に応じた異常保護信号を生成する保護回路（不図示）も備える。

出力トランジスタＱ１は、電源端子ＶＢＢと出力端子ＯＵＴとの間に設けられるパワートランジスタである。出力トランジスタＱ１は、ボディダイオードを有する。出力トランジスタＱ１は、例えばエンハンスメント型ＮチャネルＭＯＳトランジスタであり、ドレインが電源端子ＶＢＢに接続され、ソースとバックゲートが出力端子ＯＵＴに接続される。

定電圧生成回路１は、電源端子ＶＢＢとグランド端子ＧＮＤとの間に設けられ、電源電圧Ｖｂｂに応じたハイ電圧ＶＨ（≒電源電圧Ｖｂｂ）と、ハイ電圧ＶＨよりも定電圧ＲＥＦ（＝例えば５Ｖ）だけ低いロー電圧ＶＬ（≒Ｖｂｂ－ＲＥＦ）とを生成して発振回路２及びチャージポンプ回路３に供給する。なお、定電圧生成回路１は、イネーブル信号ＥＮ及び異常保護信号の論理レベルに応じて動作可否が制御される。より具体的に述べると、定電圧生成回路１は、イネーブル信号ＥＮがイネーブル時の論理レベル（例えばハイレベル）であるとき、又は、異常保護信号が異常未検出時の論理レベル（例えばハイレベル）であるときに動作状態となり、イネーブル信号ＥＮがディセーブル時の論理レベル（例えばローレベル）であるとき、又は、異常保護信号が異常検出時の論理レベル（例えばローレベル）であるときに停止状態となる。

定電圧生成回路１は、例えば、電流源１Ａ、エンハンスメント型ＰチャネルＭＯＳトランジスタ１Ｂ（以下「トランジスタ１Ｂ」と略す）、ツェナーダイオード１Ｃ、ダイオード１Ｄ、負電圧保護回路１Ｅ、カレントミラー回路１Ｆ、及びエンハンスメント型ＮチャネルＭＯＳトランジスタ１Ｇ（以下「トランジスタ１Ｇ」と略す）によって構成される。

電流源１Ａの一端に内部電源電圧が印加されて、電流源１Ａの他端からカレントミラー回路１Ｆに電流が出力される。トランジスタ１Ｂのソース及びバッグゲートは、電源端子ＶＢＢに接続される。トランジスタ１Ｂのドレインは、ツェナーダイオード１Ｃのカソード、負電圧保護回路１Ｅ、発振回路２、及びチャージポンプ回路３に接続される。トランジスタ１Ｂは、保護回路によって異常が検出されていないときにオンとなり、保護回路によって異常が検出されているときにオフになる。

ツェナーダイオード１Ｃのアノードは、ダイオード１Ｄのアノードに接続される。ダイオード１Ｄのカソードは、発振回路２及びチャージポンプ回路３に接続される。また、ダイオード１Ｄのカソードは、負電圧保護回路１Ｅを介してカレントミラー回路１Ｆに接続される。

負電圧保護回路１Ｅは、出力端子ＯＵＴが負電圧となる場合にグランド端子ＧＮＤから出力端子ＯＵＴに至る電流経路を遮断する。なお、負電圧保護回路１Ｅは、例えば遮断部８と同様の構成にすればよい。遮断部８の構成例については後述する。

カレントミラー回路１Ｆは、電流源１Ａから出力される電流に応じたミラー電流をトランジスタ１Ｂ、ツェナーダイオード１Ｃ、ダイオード１Ｄ、及び負電圧保護回路１Ｅから吸い込む。

トランジスタ１Ｇのドレインは、電流源１Ａとカレントミラー回路１Ｆとの接続ノードに接続され、トランジスタ１Ｇのソース及びバックゲートは、カレントミラー回路１Ｆと遮断部８との接続ノードに接続される。トランジスタ１Ｇのゲートにイネーブル信号ＥＮが供給される。イネーブル信号ＥＮがディセーブル時にカレントミラー回路１Ｆはミラー電流（吸い込み電流）を出力しない。

発振回路２は、ハイ電圧ＶＨとロー電圧ＶＬの供給を受けて動作し、所定周波数のクロック信号ＣＬＫを生成してチャージポンプ回路３に出力する。なお、クロック信号ＣＬＫは、ハイ電圧ＶＨとロー電圧ＶＬとの間でパルス駆動される矩形波信号である。

チャージポンプ回路３は、ハイ電圧ＶＨとロー電圧ＶＬの供給を受けて動作し、クロック信号ＣＬＫを用いてフライングキャパシタを駆動することにより、電源電圧Ｖｂｂよりも高い昇圧電圧ＶＣＰを生成してゲート制御回路４及び阻止部９に供給する。

ゲート制御回路４は、昇圧電圧ＶＣＰの印加端と出力端子ＯＵＴ（＝出力電圧Ｖｏｕｔの印加端）との間に設けられており、ゲート電圧ＶＧを生成して出力トランジスタＱ１のゲートに出力する。ゲート電圧ＶＧは、保護回路によって異常が検出されていないときにハイレベル（＝ＶＣＰ）となり、保護回路によって異常が検出されているときにローレベル（＝Ｖｏｕｔ）となる。

アクティブクランプ回路５は、電源端子ＶＢＢと出力トランジスタＱ１のゲートとの間に設けられる。出力端子ＯＵＴに誘導性負荷が接続されるアプリケーションでは、出力トランジスタＱ１をオンからオフへ切り替える際、誘導性負荷の逆起電力により出力端子ＯＵＴが負電圧となる。そのため、エネルギー吸収用にアクティブクランプ回路５が設けられている。なお、Ｖｂｂ－（Ｖｃｌｐ＋Ｖｇｓ）で表されるアクティブクランプ電圧は、例えば４８Ｖに設定するとよい（ただし、Ｖｂｂは電源電圧、Ｖｃｌｐは出力端子ＯＵＴの負側クランプ電圧、Ｖｇｓは出力トランジスタＱ１のゲート・ソース間電圧とする）。

アクティブクランプ回路５は、例えば、図２に示すように、エンハンスメント型ＮチャネルＭＯＳトランジスタ５Ａ（以下「トランジスタ５Ａ」と略す）、ツェナーダイオード５Ｂ、ダイオード５Ｃ、及び抵抗５Ｄによって構成される。トランジスタ５Ａのドレインは、電源端子ＶＢＢに接続される。トランジスタ５Ａのソースは、出力トランジスタＱ１のゲートに接続される。トランジスタ５Ａのバックゲートは、出力端子ＯＵＴに接続される。ツェナーダイオード５Ｂのカソードは、電源端子ＶＢＢに接続される。ツェナーダイオード５Ｂのアノードは、ダイオード５Ｃのアノードに接続される。ダイオード５Ｃのカソードは、トランジスタ５Ａのゲート及び抵抗５Ｄの一端に接続される。抵抗５Ｄの他端は、出力トランジスタＱ１のゲートに接続される。

入力回路６は、入力端子ＩＮから制御信号の入力を受け付けてイネーブル信号ＥＮを生成するシュミットトリガである。

直流電源２００を正しい向きでハイサイドスイッチ１００に接続すると、図３に示すように、電源端子ＶＢＢに直流電源２００の正極が接続される。なお、出力端子ＯＵＴに負荷３００が接続され、グランド端子ＧＮＤに抵抗などの外付け素子が接続されることなくグランド電圧が印加される。図３に示す接続状態では、電源電圧Ｖｂｂがグランド電圧よりも高くなり、電源端子ＶＢＢとグランド端子ＧＮＤとの間に正バイアスの電圧が印加される状態となる。

一方、直流電源２００を誤った向き（逆向き）でハイサイドスイッチ１００に接続すると、図４に示したように、グランド端子ＧＮＤに直流電源２００の正極が接続される。なお、出力端子ＯＵＴに負荷３００が接続され、電源端子ＶＢＢに抵抗などの外付け素子が接続されることなくグランド電圧が印加される。図４に示す接続状態では、電源電圧Ｖｂｂがグランド電圧よりも低くなり、電源端子ＶＢＢとグランド端子ＧＮＤとの間に逆バイアスの電圧が印加される状態となる。

充電部７及び遮断部８は、電源端子ＶＢＢとグランド端子ＧＮＤとの間に逆バイアスの電圧が印加された場合の破壊を防止するために設けられる。

充電部７は、電源電圧Ｖｂｂがグランド電圧より低い場合に出力トランジスタＱ１のゲートを充電する。これにより、電源電圧Ｖｂｂがグランド電圧より低い場合に出力トランジスタＱ１がオンになり、出力トランジスタＱ１の消費電力及び発熱を低減することができる。すなわち、電源電圧Ｖｂｂがグランド電圧より低い場合に出力トランジスタＱ１の発熱によって破壊することを防止できる。

充電部７として、例えばグランド端子ＧＮＤと出力トランジスタＱ１のゲートとの間に設けられる抵抗７Ａを用いることができる。抵抗７Ａは、電源電圧Ｖｂｂがグランド電圧より高い場合にプルダウン抵抗になるが、ゲート制御回路４による出力トランジスタＱ１の制御に影響を与えない程度の抵抗値（例えば５００ｋΩなど）を有する。

遮断部８は、電源逆接続保護回路であり、電源電圧Ｖｂｂがグランド電圧より低い場合にグランド端子ＧＮＤから電源端子ＶＢＢに至る電流経路を遮断する。これにより、抵抗またはダイオードなどの素子をグランド端子ＧＮＤに外付け接続しなくても、ハイサイドスイッチ１００内の寄生ダイオードを通じてグランド端子ＧＮＤから電源端子ＶＢＢに電流が流れてハイサイドスイッチ１００が破壊することを防止できる。

遮断部８は、定電圧生成回路１とグランド端子ＧＮＤとの間に設けられる。また、遮断部８は、電源端子ＶＢＢに接続される。より詳細には、遮断部８は、抵抗Ｒ１を介して電源端子ＶＢＢに接続される。

遮断部８は、例えば、図５に示すように、エンハンスメント型ＮチャネルＭＯＳトランジスタ８Ａ（以下「トランジスタ８Ａ」と略す）、エンハンスメント型ＮチャネルＭＯＳトランジスタ８Ｂ（以下「トランジスタ８Ｂ」と略す）、デプレッション型ＮチャネルＭＯＳトランジスタ８Ｃ（以下「トランジスタ８Ｃ」と略す）によって構成される。

トランジスタ８Ａのゲートは、電源端子ＶＢＢに接続される。より詳細には、トランジスタ８Ａのゲートは、抵抗Ｒ１を介して電源端子ＶＢＢに接続される。トランジスタ８Ａのドレインは、グランド端子ＧＮＤに接続される。また、トランジスタ８Ａのゲートは、定電圧生成回路１の一端に接続される。より詳細には、トランジスタ８Ａのゲートは、抵抗Ｒ１を介して定電圧生成回路１の一端に接続される。トランジスタ８Ａのソースは、トランジスタ８Ｃのドレインに接続される。

また、トランジスタ８Ａのソース及びトランジスタ８Ｃのドレインは、定電圧生成回路１の他端に接続される。トランジスタ８Ａのバックゲートは、トランジスタ８Ｂのドレイン及びバックゲートと、トランジスタ８Ｃのゲート、ソース及びバックゲートとに接続される。トランジスタ８Ｂのゲートは、電源端子ＶＢＢに接続される。より詳細には、トランジスタ８Ｂのゲートは、抵抗Ｒ１を介して電源端子ＶＢＢに接続される。また、トランジスタ８Ｂのゲートは、定電圧生成回路１の一端に接続される。より詳細には、トランジスタ８Ｂのゲートは、抵抗Ｒ１を介して定電圧生成回路１の一端に接続される。トランジスタ８Ｂのソースは、グランド端子ＧＮＤに接続される。

電源電圧Ｖｂｂがグランド電圧より高い場合に、図５に示す構成例の遮断部８では、トランジスタ８Ａのゲート電圧が所定の電圧（＝ドレイン電圧＋閾値電圧Ｖｔｈ）以上となり、トランジスタ８Ｂがオンする。これにより、トランジスタ８Ａのバックゲートがドレインと同電位となり、トランジスタ８Ａがオン（ソース・ドレイン間がショート）する。

一方、電源電圧Ｖｂｂがグランド電圧より低い場合に、図５に示す構成例の遮断部８では、トランジスタ８Ａのゲート電圧が所定の電圧以下となり、トランジスタ８Ｂがオフする。すると、トランジスタ８Ｃによって、トランジスタ８Ａのバックゲートがソースと同電位となるので、トランジスタ８Ａがオフする。

図５に示す構成例の遮断部８では、電源端子ＶＢＢとグランド端子ＧＮＤとの間に印加される電圧のバイアス方向に応じて、トランジスタ８Ａのバックゲートに接続されるトランジスタ８Ｂまたは８Ｃのいずれか一方が選択的にオンされるようになっている。電源端子ＶＢＢとグランド端子ＧＮＤとの間に逆バイアスの電圧が印加された場合には、トランジスタ８Ｃが選択的にオンされてトランジスタ８Ａがオフされる。これにより、グランド端子ＧＮＤ側（トランジスタ８Ａのドレイン側）から電源端子ＶＢＢ側（トランジスタ８Ａのソース側）への電流経路が遮断される。

阻止部９は、電源電圧Ｖｂｂがグランド電圧より低い場合に、充電部７からゲート制御回路４に電流が流入することを阻止する。これにより、電源電圧Ｖｂｂがグランド電圧より低い場合に、充電部７による出力トランジスタＱ１のゲート充電に関する確実性を向上することができる。

阻止部９として、例えばゲート制御回路４と充電部７及び制限部１０との間に設けられるデプレッション型Ｎチャネルトランジスタ９Ａ（以下「トランジスタ９Ａ」と略す）を用いることができる。電源電圧Ｖｂｂがグランド電圧より低い場合に、トランジスタ９Ａはオフになる。一方、電源電圧Ｖｂｂがグランド電圧より高い場合に、トランジスタ９Ａはオンになる。

制限部１０は、電源電圧Ｖｂｂがグランド電圧より低い場合に出力トランジスタＱ１のゲートに印加される電圧の上限を規定する。これにより、充電部７による充電で出力トランジスタＱ１のゲート電圧が過度に上昇することを防止できる。

制限部１０は、例えばエンハンスメント型Ｐチャネルトランジスタ１０Ａ（以下「トランジスタ１０Ａ」と略す）及びツェナーダイオード１０Ｂによって構成される。トランジスタ１０Ａのゲート、ソース及びバックゲートは、電源端子ＶＢＢに接続される。トランジスタ１０Ａのドレインは、ツェナーダイオード１０Ｂのアノードに接続される。ツェナーダイオード１０Ｂのカソードは、出力トランジスタＱ１のゲートに接続される。

電源電圧Ｖｂｂがグランド電圧より低い場合、電源端子ＶＢＢと出力トランジスタＱ１のゲートとの間の電圧は、トランジスタ１０Ａのドレイン・バックゲート間のＰＮ接合の順方向電圧とツェナーダイオード１０Ｂのツェナー電圧との和でクランプされる。一方、電源電圧Ｖｂｂがグランド電圧より高い場合に、トランジスタ１０Ａはオフになる。したがって、電源電圧Ｖｂｂがグランド電圧より高い場合に、制限部１０は、出力トランジスタＱ１のゲートに印加される電圧の上限を規定しない。

＜アクティブクランプ動作＞
図６は、アクティブクランプ回路５によるアクティブクランプ動作の一例を示すタイミングチャートであり、上から順に、イネーブル信号ＥＮ、出力電圧Ｖｏ（実線）並びにゲート電圧ＶＧ（破線）、及び、出力電流Ｉｏが描写されている。なお、本図では、負荷３００として誘導性負荷が接続されているものとする。

時刻ｔ１１において、イネーブル信号ＥＮがハイレベル（＝出力トランジスタＱ１をオンするときの論理レベル）に立ち上げられると、ゲート電圧ＶＧがハイレベルに立ち上がり、出力トランジスタＱ１がオンするので、出力電流Ｉｏが流れ始め、出力電圧Ｖｏが電源電圧Ｖｂｂ近傍まで上昇する。

その後、時刻ｔ１２において、イネーブル信号ＥＮがローレベル（＝出力トランジスタＱ１をオフするときの論理レベル）に立ち下げられると、ゲート電圧ＶＧがローレベルに立ち下がり、出力トランジスタＱ１がオフする。このとき、負荷３００として接続された誘導性負荷（コイル又はソレノイドなど）は、出力トランジスタＱ１のオン期間に蓄えたエネルギーを放出するまで出力電流Ｉｏｕｔを流し続ける。その結果、出力電圧Ｖｏは、接地電圧ＧＮＤよりも低い負電圧まで低下する。

ただし、出力電圧Ｖｏが負電圧になると、アクティブクランプ回路５の働きにより、出力トランジスタＱ１がオンする（フルオンしなくなる）ので、出力トランジスタＱ１を介して出力電流Ｉｏが放電される。従って、出力電圧Ｖｏは、電源電圧Ｖｂｂよりも所定値α（＝ＶＺ＋ＶＦ＋Ｖｇｓ１＋Ｖｇｓ２）だけ低い下限電圧Ｖｂｂ－α（例えばＶｂｂ－５０Ｖ）以上に制限される。

なお、上記の所定値αを表す数式において、Ｖｇｓ１及びＶｇｓ２はそれぞれ出力トランジスタＱ１及びトランジスタ５Ａそれぞれのゲート・ソース間電圧であり、ＶＺはツェナーダイオード５Ｂの降伏電圧であり、ＶＦはダイオード５Ｃの順方向降下電圧である。

このように、入力端子ＩＮに入力される制御信号（延いてはイネーブル信号ＥＮ）がハイレベル（＝出力トランジスタＱ１をオフするときの論理レベル）とされたときには、アクティブクランプ回路５に電流が流れて、出力端子ＯＵＴに印加される出力電圧Ｖｏが負電圧となる。このとき、アクティブクランプ回路５は、電源電圧Ｖｂｂ基準で出力電圧Ｖｏを制限することにより、出力トランジスタＱ１のドレイン・ソース間電圧Ｖｄｓ（＝Ｖｂｂ－Ｖｏ）を所定のクランプ電圧Ｖｃｌｐ（＝α）以下に制限する。

クランプ電圧Ｖｃｌｐは、電源電圧Ｖｂｂの最大定格値よりも高く、かつ出力トランジスタＱ１のドレイン・ソース間耐圧よりも低い電圧値に設定しておく必要がある。また、クランプ電圧Ｖｃｌｐが高いほど、ハイサイドスイッチ１００の性能は良いと言えるが、アクティブクランプ耐量Ｅ（ｍＪ）を鑑みると、クランプ電圧Ｖｃｌｐは低い方が良い。

ハイサイドスイッチ１００のアクティブクランプ耐量Ｅ（ｍＪ）は、クランプ電圧Ｖｃｌｐ（Ｖ）、出力電流Ｉｏ（Ａ）、及び、放電時間ｔ（ｍｓ）から次式で決定される。

Ｅ（Ｊ）＝Ｖｃｌｐ（Ｖ）×Ｉｏ（Ａ）×ｔ（ｍｓ）

＜負電圧の印加に関する考察＞
これまで説明してきたように、ハイサイドスイッチ１００は、出力トランジスタＱ１としてＮチャネルＭＯＳトランジスタを有する。従って、出力トランジスタＱ１を確実にオンするためには、チャージポンプ回路３を用いて昇圧電圧ＶＣＰ（＞Ｖｂｂ）を生成する必要がある。さらに、チャージポンプ回路３を駆動するためには、発振回路２を用いて所定周波数のクロック信号ＣＬＫを生成する必要がある。

また、ハイサイドスイッチ１００には、出力トランジスタＱ１のオフ遷移時における負荷３００（特に誘導性負荷）の逆起電力を吸収する手段としてアクティブクランプ回路５が設けられている。なお、アクティブクランプ回路５の働きにより出力トランジスタＱ１のドレイン・ソース間電圧がクランプされている間、出力端子ＯＵＴがグランド電圧よりも低い負電圧となる。このとき、出力端子ＯＵＴと導通する内部回路（先述のチャージポンプなど）も負電圧となるように構成されている。

＜発振回路（第１構成例）＞
図７は、発振回路の第１構成例（＝後出の第２構成例と対比される比較例に相当）を示す図である。第１構成例の発振回路２は、インバータ２ａ及び２ｂと、抵抗２ｃ及び２ｄと、キャパシタ２ｅと、を含む。

インバータ２ａの入力端は、抵抗２ｃの第１端に接続されている。インバータ２ａの出力端と抵抗２ｄの第１端は、いずれもインバータ２ｂの入力端に接続されている。インバータ２ｂの出力端とキャパシタ２ｅの第１端は、いずれもクロック信号ＣＬＫの出力端に接続されている。抵抗２ｃ、抵抗２ｄ及びキャパシタ２ｅそれぞれの第２端は、いずれも共通に接続されている。

このように、第１構成例の発振回路２は、インバータ２ａ及び２ｂを用いて構成されている。そのため、インバータ２ａ及び２ｂに流れる貫通電流により、インバータ２ａ及び２ｂの電源電位または基準電位（例えば先述のハイ電圧ＶＨまたはロー電圧ＶＬ）が変動して誤動作及び効率悪化などを引き起こす懸念がある。以下では、このような懸念を払拭することのできる新規な第２構成例を提案する。

＜発振回路（第２構成例）＞
図８は、発振回路の第２構成例を示す図である。第２構成例の発振回路２は、ＮＭＯＳＦＥＴ２Ａ～２Ｄと、ＰＭＯＳＦＥＴ２Ｅ～２Ｉと、キャパシタ２Ｊと、を含む。

ＰＭＯＳＦＥＴ２Ｅ～２Ｉそれぞれのソース及びバックゲートは、いずれもハイ電圧ＶＨの印加端に接続されている。ＰＭＯＳＦＥＴ２Ｅ～２Ｉそれぞれのゲートは、いずれもＰＭＯＳＦＥＴ２Ｅのドレイン（＝基準電流Ｉ０の入力端）に接続されている。ＰＭＯＳＦＥＴ２Ｆ～２Ｉそれぞれのドレインは、ＮＭＯＳＦＥＴ２Ａ～２Ｄそれぞれのドレイン（＝ノード電圧ＶＡ～ＶＤの印加端）に接続されている。ＮＭＯＳＦＥＴ２Ａのドレインは、ＮＭＯＳＦＥＴ２Ｂのゲートに接続されている。ＮＭＯＳＦＥＴ２Ｂのドレインは、ＮＭＯＳＦＥＴ２Ｃ及び２Ｄそれぞれのゲートに接続されている。ＮＭＯＳＦＥＴ２Ｃのドレインは、ＮＭＯＳＦＥＴ２Ａのゲートに接続されている。ＮＭＯＳＦＥＴ２Ｄのドレインは、クロック信号ＣＬＫの出力端に接続されている。ＮＭＯＳＦＥＴ２Ａ～２Ｄそれぞれのソース及びバックゲートは、いずれもロー電圧ＶＬの印加端に接続されている。キャパシタ２Ｊは、ＮＭＯＳＦＥＴ２Ａのゲートとドレインとの間に接続されている。

第２構成例の発振回路２において、ＮＭＯＳＦＥＴ２Ａ～２Ｃは、ループ構造を形成するように構成された複数のトランジスタに相当する。なお、前後に隣接するＮＭＯＳＦＥＴ２Ａ及び２Ｂに着目すると、前段のＮＭＯＳＦＥＴ２Ａのドレイン（＝第１主電極に相当）が後段のＮＭＯＳＦＥＴ２Ｂのゲート（＝制御端に相当）に接続されている。同じく前後に隣接するＮＭＯＳＦＥＴ２Ｂ及び２Ｃに着目すると、前段のＮＭＯＳＦＥＴ２Ｂのドレインが後段のＮＭＯＳＦＥＴ２Ｂのゲートに接続されている。また、最後段のＮＭＯＳＦＥＴ２Ｃのドレインは、最前段のＮＭＯＳＦＥＴ２Ａのゲートに接続されている。

一方、ＰＭＯＳＦＥＴ２Ｆ～２Ｈは、それぞれ、ハイ電圧ＶＨの印加端とＮＭＯＳＦＥＴ２Ａ～２Ｃそれぞれのドレインとの間に接続されており、ＮＭＯＳＦＥＴ２Ａ～２Ｃそれぞれのドレインに対して駆動電流ＩＡ～ＩＣをそれぞれ供給するように構成された複数の定電流源に相当する。なお、ＮＭＯＳＦＥＴ２Ａ～２Ｃそれぞれのソース（＝第２主電極に相当）は、いずれもロー電圧ＶＬの印加端に接続されている。

また、ＮＭＯＳＦＥＴ２Ｄ及びＰＭＯＳＦＥＴ２Ｉは、ＮＭＯＳＦＥＴ２Ｂのドレインに現れるノード電圧ＶＢの入力を受け付けてクロック信号ＣＬＫを出力するように構成された出力段に相当する。

なお、ＰＭＯＳＦＥＴ２Ｅ～２Ｉは、単一の基準電流Ｉ０から複数の駆動電流ＩＡ～ＩＤを生成するように構成されたカレントミラーとして機能する。すなわち、駆動電流ＩＡ～ＩＤは、それぞれ、基準電流Ｉ０に比例した電流となる。駆動電流ＩＡ～ＩＤそれぞれは、同一の電流値であってもよいし、異なる電流値であってもよい。

図９は、第２構成例の発振動作を示す図であり、上から順に、ノード電圧ＶＡ～ＶＤが描写されている。

まず、キャパシタ２Ｊの充電フェイズ（＝時刻ｔ２１～ｔ２２）に着目して説明する。ノード電圧ＶＢがＮＭＯＳＦＥＴ２Ｃのオン閾値よりも高くなると、ＮＭＯＳＦＥＴ２Ｃがオン状態となる。従って、ノード電圧ＶＣがほぼロー電圧ＶＬまで立ち下がるので、ＮＭＯＳＦＥＴ２Ａがオフ状態となる。

その結果、ハイ電圧ＶＨの印加端からＰＭＯＳＦＥＴ２Ｆ、キャパシタ２Ｊ及びＮＭＯＳＦＥＴ２Ｃを介してロー電圧ＶＬの印加端に向けた電流経路が導通するので、駆動電流ＩＡによるキャパシタ２Ｊの充電が開始される。なお、キャパシタ２Ｊの充電に伴い、ノード電圧ＶＡは、駆動電流ＩＡの電流値とキャパシタ２Ｊの容量値に応じた傾きを持って緩やかに上昇していく。

このとき、ＮＭＯＳＦＥＴ２Ｂは、ノード電圧ＶＡに応じてオン／オフ状態が切り替わる。具体的に述べると、ノード電圧ＶＡがＮＭＯＳＦＥＴ２Ｂのオン閾値よりも低いときには、ＮＭＯＳＦＥＴ２Ｂがオフ状態に維持される。その結果、ノード電圧ＶＢは、それまでの上昇傾向を維持してほぼハイ電圧ＶＨまで立ち上がる。

その後、キャパシタ２Ｊの充電が進み、ノード電圧ＶＡがＮＭＯＳＦＥＴ２Ｂのオン閾値よりも高くなると、ＮＭＯＳＦＥＴ２Ｂがオン状態に切り替わる。その結果、ノード電圧ＶＢがほぼロー電圧ＶＬまで立ち下がるので、ＮＭＯＳＦＥＴ２Ｃがオフ状態に切り替わる。なお、ＮＭＯＳＦＥＴ２Ｃのオフ遷移に伴い、駆動電流ＩＡの流れる経路が遮断されるので、ノード電圧ＶＡが跳ね上がる。

また、発振回路２の出力段を形成するＮＭＯＳＦＥＴ２Ｄは、ＮＭＯＳＦＥＴ２Ｃと同様の挙動でオン／オフ状態が切り替わる。従って、ＮＭＯＳＦＥＴ２Ｃがオフ状態であるときには、ＮＭＯＳＦＥＴ２Ｄもオフ状態となるので、ノード電圧ＶＤがほぼロー電圧ＶＬまで立ち下がる。つまり、キャパシタ２Ｊの充電期間（＝時刻ｔ２１～ｔ２２）には、クロック信号ＣＬＫがローレベル（＝ＶＬ）となる。

なお、ＮＭＯＳＦＥＴ２Ｂ～２Ｄそれぞれのゲートには、ＮＭＯＳＦＥＴ２Ａと違い、微小なゲート容量しか付随していない。そのため、ノード電圧ＶＢ～ＶＤそれぞれの立ち上がり／立ち下がりは、ノード電圧ＶＡの立ち上がり／立ち下がりと比べて急峻となる。

次に、キャパシタ２Ｊの放電フェイズ（＝時刻ｔ２２～ｔ２３）に着目して説明する。ノード電圧ＶＢがＮＭＯＳＦＥＴ２Ｃのオン閾値より低くなると、ＮＭＯＳＦＥＴ２Ｃがオフ状態となる。このとき、ノード電圧ＶＣは、ＮＭＯＳＦＥＴ２Ａのオン閾値近傍（＝オン閾値よりもやや高い電圧値）まで上昇する。従って、ＮＭＯＳＦＥＴ２Ａが半オン状態（＝飽和領域でオンしている状態）となる。

その結果、ハイ電圧ＶＨの印加端からＰＭＯＳＦＥＴ２Ｈ、キャパシタ２Ｊ及びＮＭＯＳＦＥＴ２Ａを介してロー電圧ＶＬの印加端に向けた電流経路が導通するので、駆動電流ＩＣによるキャパシタ２Ｊの放電（＝充電フェイズとは逆向きの充電と理解され得る）が開始される。なお、キャパシタ２Ｊの放電に伴い、ノード電圧ＶＡは、駆動電流ＩＣの電流値とキャパシタ２Ｊの容量値に応じた傾きを持って緩やかに低下していく。特に、ＮＭＯＳＦＥＴ２Ａが飽和領域で動作するので、キャパシタ２Ｊが一定の電流で放電される。

このとき、ＮＭＯＳＦＥＴ２Ｂは、ノード電圧ＶＡに応じてオン／オフ状態が切り替わる。具体的に述べると、ノード電圧ＶＡがＮＭＯＳＦＥＴ２Ｂのオン閾値よりも高いときには、ＮＭＯＳＦＥＴ２Ｂがオン状態に維持される。その結果、ノード電圧ＶＢは、それまでの低下傾向を維持してほぼロー電圧ＶＬまで立ち下がる。

その後、キャパシタ２Ｊの放電が進み、ノード電圧ＶＡがＮＭＯＳＦＥＴ２Ｂのオン閾値よりも低くなると、ＮＭＯＳＦＥＴ２Ｂがオフ状態に切り替わる。その結果、ノード電圧ＶＢが再び上昇に転じる。そして、ノード電圧ＶＢがＮＭＯＳＦＥＴ２Ｃのオン閾値よりも高くなると、ＮＭＯＳＦＥＴ２Ｃがオン状態に切り替わる。なお、ＮＭＯＳＦＥＴ２Ｃのオン遷移に伴い、ノード電圧ＶＣがほぼロー電圧ＶＬまで立ち下がるので、キャパシタ２Ｊの電荷保存則に従い、ノード電圧ＶＡも急峻に立ち下がる。

また、発振回路２の出力段を形成するＮＭＯＳＦＥＴ２Ｄは、先にも述べた通り、ＮＭＯＳＦＥＴ２Ｃと同様の挙動でオン／オフ状態が切り替わる。従って、ＮＭＯＳＦＥＴ２Ｃがオン状態であるときには、ＮＭＯＳＦＥＴ２Ｄもオン状態となるので、ノード電圧ＶＤがほぼハイ電圧ＶＨまで立ち上がる。すなわち、キャパシタ２Ｊの放電期間（＝時刻ｔ２２～ｔ２３）には、クロック信号ＣＬＫがハイレベル（＝ＶＨ）となる。

時刻ｔ２３以降も上記一連の動作が繰り返されることにより、所定周波数のクロック信号ＣＬＫが生成される。

特に、本構成例の発振回路２では、ループ構造を形成するＮＭＯＳＦＥＴ２Ａ～２Ｃに対してそれぞれ一定の駆動電流ＩＡ～ＩＣが供給されている。従って、インバータ２ａ及び２ｂを用いる第１構成例（図７）と比べて、インバータ２ａ及び２ｂの貫通電流に伴う電源電位又は基準電位（例えば先述のハイ電圧ＶＨまたはロー電圧ＶＬ）の変動に起因する影響を受け難くなる。従って、発振回路２の誤動作及び効率悪化などを解消することが可能となり、更にはクロック信号ＣＬＫのデューティずれを低減することも可能となる。

補足すると、先述のアクティブクランプ動作では、出力端子ＯＵＴだけでなく、出力トランジスタＱ１のゲートを制御する一連の回路を含めて負電圧となる。そのため、先出の定電圧生成回路１では、上記一連の回路が負電圧となっても問題ないように、Ｐチャネル型のトランジスタ１Ｂと負電圧保護回路１Ｅが設けられている。

このトランジスタ１Ｂと負電圧保護回路１Ｅとの間に設けられている回路は、カレントミラー回路１Ｆで制限された電流以下で駆動する必要がある。先出の第１構成例（図７）では、ロジックなどのスイッチングによりインバータ２ａ及び２ｂに貫通電流が流れた場合、必要な電流を供給できずにハイ電圧ＶＨまたはロー電圧ＶＬの変動（延いてはＶＨ－ＶＬ間電圧の低下）が発生して誤動作の要因となり得る。

これを鑑みると、発振回路２の回路構成としては、電圧駆動型の第１構成例（図７）ではなく、電流駆動型の第２構成例（図８）を採用することが望ましいと言える。

なお、発振回路２の適用対象は、何らハイサイドスイッチ１００に限定されるものではなく、クロック信号ＣＬＫを必要とする様々なアプリケーションに広く適用することが可能である。

＜ハイサイドスイッチの用途例＞
図１０は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電源電圧Ｖｂｂの供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８と、を搭載している。

車両Ｘには、エンジン車のほか、電動車（ＢＥＶ［battery electric vehicle］、ＨＥＶ［hybrid electric vehicle」、ＰＨＥＶ／ＰＨＶ（plug-in hybrid electric vehicle／plug-in hybrid vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel cell electric vehicle／fuel cell vehicle］などのｘＥＶ）も含まれる。

なお、本図における電子機器Ｘ１１～Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）または、モータに関する制御（トルク制御、及び、電力回生制御など）を行う電子制御ユニットを行う電子制御ユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］及びＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行う制動ユニットである。

電子機器Ｘ１５は、ドアロック及び防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品またはメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明したハイサイドスイッチ１００は、電子機器Ｘ１１～Ｘ１８のいずれにも組み込むことが可能である。

＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。

例えば、本明細書中に開示されている発振回路は、ループ構造を形成するように構成された複数のトランジスタと、前記複数のトランジスタそれぞれの第１主電極に対して複数の駆動電流をそれぞれ供給するように構成された複数の定電流源と、前記複数のトランジスタのうちいずれか一つの制御端と第１主電極との間に接続されるように構成されたキャパシタと、前記複数のトランジスタのうちいずれか一つの第１主電極に現れるノード電圧の入力を受け付けてクロック信号を出力するように構成された出力段とを有する構成（第１の構成）とされている。

なお、上記第１の構成による発振回路において、前記複数の定電流源は、単一の基準電流から前記複数の駆動電流を生成するように構成されたカレントミラーである構成（第２の構成）にしてもよい。

また、上記第１または第２の構成による発振回路は、前記ループ構造において、前記複数のトランジスタのうち、前段のトランジスタの第１主電極が後段のトランジスタの制御端に接続され、最後段のトランジスタの第１主電極が最前段のトランジスタの制御端に接続される構成（第３の構成）にしてもよい。

また、本明細書中に開示されているハイサイドスイッチは、電源電圧が印加されるように構成された電源端子と、負荷が外付けされるように構成された出力端子と、グランド電圧が印加されるように構成されたグランド端子と、前記電源端子と前記出力端子の間に接続されるように構成された出力トランジスタと、前記電源電圧に応じたハイ電圧と前記ハイ電圧よりも定電圧だけ低いロー電圧を生成するように構成された定電圧生成回路と、前記ハイ電圧と前記ロー電圧の供給を受けて動作し前記クロック信号を生成するように構成された上記第１～第３いずれかの構成による発振回路と、前記ハイ電圧と前記ロー電圧の供給を受けて動作し前記クロック信号を用いてフライングキャパシタを駆動することにより前記電源電圧よりも高い昇圧電圧を生成するように構成されたチャージポンプ回路と、前記昇圧電圧の印加端と前記出力端子との間に接続されており駆動電圧を生成して前記出力トランジスタの制御端に出力するように構成された制御回路と、前記電源端子と前記出力トランジスタの制御端との間に接続されるように構成されたアクティブクランプ回路とを有する構成（第４の構成）とされている。

また、上記第４の構成によるハイサイドスイッチにおいて、前記複数の定電流源は、前記ハイ電圧の印加端と前記複数のトランジスタそれぞれの第１主電極との間に接続されており、前記複数のトランジスタそれぞれの第２主電極は、いずれも前記ロー電圧の印加端に接続されている構成（第５の構成）にしてもよい。

また、上記第４または第５の構成によるハイサイドスイッチは、前記電源端子が前記グランド端子よりも低電位である場合に前記出力トランジスタの制御端を充電するように構成された充電部をさらに有する構成（第６の構成）にしてもよい。

また、上記第６の構成によるハイサイドスイッチは、前記電源端子が前記グランド端子よりも低電位である場合に前記充電部から前記制御回路に電流が流入することを阻止するように構成された阻止部をさらに有する構成（第７の構成）にしてもよい。

また、上記第４～第７いずれかの構成によるハイサイドスイッチは、前記電源端子が前記グランド端子より低電位である場合に前記グランド端子から前記電源端子に至る電流経路を遮断するように構成された遮断部をさらに有する構成（第８の構成）にしてもよい。

また、上記第４～第８いずれかの構成によるハイサイドスイッチは、前記電源端子が前記グランド端子よも低電位である場合に前記出力トランジスタの制御端に印加される前記駆動電圧の上限を規定するように構成された制限部をさらに有する構成（第９の構成）にしてもよい。

また、上記第４～第９いずれかの構成によるハイサイドスイッチは、制御信号が前記出力トランジスタをオフするときの論理レベルとされたときに、前記出力端子に印加される電圧が負電圧になり、前記アクティブクランプ回路に電流が流れる構成（第１０の構成）にするとよい。

また、本明細書中に開示されている電子機器は、上記第４～第１０いずれかの構成によるハイサイドスイッチを備える構成（第１１の構成）とされている。

また、本明細書中に開示されている車両は、バッテリと、前記バッテリから電力供給を受けて動作するように構成された上記第１１の構成による電子機器と、を備える構成（第１２の構成）とされている。

＜その他の変形例＞
本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

ＧＮＤ グランド端子
ＩＮ 入力端子
ＯＵＴ 出力端子
Ｑ１ 出力トランジスタ
Ｒ１ 抵抗
ＶＢＢ 電源端子
１ 定電圧生成回路
１Ａ 電流源
１Ｂ エンハンスメント型ＰチャネルＭＯＳトランジスタ
１Ｃ ツェナーダイオード
１Ｄ ダイオード
１Ｅ 負電圧保護回路
１Ｆ カレントミラー回路
１Ｇ エンハンスメント型ＮチャネルＭＯＳトランジスタ
２ 発振回路
２ａ、２ｂ インバータ
２ｃ、２ｄ 抵抗
２ｅ キャパシタ
２Ａ～２Ｄ ＮＭＯＳＦＥＴ
２Ｅ～２Ｉ ＰＭＯＳＦＥＴ
２Ｊ キャパシタ
３ チャージポンプ回路
４ ゲート制御回路
５ アクティブクランプ回路
５Ａ エンハンスメント型ＮチャネルＭＯＳトランジスタ
５Ｂ ツェナーダイオード
５Ｃ ダイオード
５Ｄ 抵抗
６ 入力回路
７ 充電部
７Ａ 抵抗
８ 遮断部
８Ａ エンハンスメント型ＮチャネルＭＯＳトランジスタ
８Ｂ エンハンスメント型ＮチャネルＭＯＳトランジスタ
８Ｃ デプレッション型ＮチャネルＭＯＳトランジスタ
９ 阻止部
９Ａ デプレッション型Ｎチャネルトランジスタ
１０ 制限部
１０Ａ エンハンスメント型Ｐチャネルトランジスタ
１０Ｂ ツェナーダイオード
１００ ハイサイドスイッチ

Claims (12)

1. ループ構造を形成するように構成された複数のトランジスタと、
   前記複数のトランジスタそれぞれの第１主電極に対して複数の駆動電流をそれぞれ供給するように構成された複数の定電流源と、
   前記複数のトランジスタのうちいずれか一つの制御端と第１主電極との間に接続されるように構成されたキャパシタと、
   前記複数のトランジスタのうちいずれか一つの第１主電極に現れるノード電圧の入力を受け付けてクロック信号を出力するように構成された出力段と、
   を有する、発振回路。
2. 前記複数の定電流源は、単一の基準電流から前記複数の駆動電流を生成するように構成されたカレントミラーである、請求項１に記載の発振回路。
3. 前記ループ構造では、前記複数のトランジスタのうち、前段のトランジスタの第１主電極が後段のトランジスタの制御端に接続され、最後段のトランジスタの第１主電極が最前段のトランジスタの制御端に接続される、請求項１または２に記載の発振回路。
4. 電源電圧が印加されるように構成された電源端子と、
   負荷が外付けされるように構成された出力端子と、
   グランド電圧が印加されるように構成されたグランド端子と、
   前記電源端子と前記出力端子の間に接続されるように構成された出力トランジスタと、
   前記電源電圧に応じたハイ電圧と前記ハイ電圧よりも定電圧だけ低いロー電圧を生成するように構成された定電圧生成回路と、
   前記ハイ電圧と前記ロー電圧の供給を受けて動作し前記クロック信号を生成するように構成された、請求項１～３のいずれか一項に記載の発振回路と、
   前記ハイ電圧と前記ロー電圧の供給を受けて動作し前記クロック信号を用いてフライングキャパシタを駆動することにより前記電源電圧よりも高い昇圧電圧を生成するように構成されたチャージポンプ回路と、
   前記昇圧電圧の印加端と前記出力端子との間に接続されており駆動電圧を生成して前記出力トランジスタの制御端に出力するように構成された制御回路と、
   前記電源端子と前記出力トランジスタの制御端との間に接続されるように構成されたアクティブクランプ回路と、
   を有する、ハイサイドスイッチ。
5. 前記複数の定電流源は、前記ハイ電圧の印加端と前記複数のトランジスタそれぞれの第１主電極との間に接続されており、前記複数のトランジスタそれぞれの第２主電極は、いずれも前記ロー電圧の印加端に接続されている、請求項４に記載のハイサイドスイッチ。
6. 前記電源端子が前記グランド端子よりも低電位である場合に前記出力トランジスタの制御端を充電するように構成された充電部をさらに有する、請求項４または５に記載のハイサイドスイッチ。
7. 前記電源端子が前記グランド端子よりも低電位である場合に前記充電部から前記制御回路に電流が流入することを阻止するように構成された阻止部をさらに有する、請求項６に記載のハイサイドスイッチ。
8. 前記電源端子が前記グランド端子よりも低電位である場合に前記グランド端子から前記電源端子に至る電流経路を遮断するように構成された遮断部をさらに有する、請求項４～７のいずれか一項に記載のハイサイドスイッチ。
9. 前記電源端子が前記グランド端子よも低電位である場合に前記出力トランジスタの制御端に印加される前記駆動電圧の上限を規定するように構成された制限部をさらに有する、請求項４～８のいずれか一項に記載のハイサイドスイッチ。
10. 制御信号が前記出力トランジスタをオフするときの論理レベルとされたときに、前記出力端子に印加される電圧が負電圧になり、前記アクティブクランプ回路に電流が流れる、請求項４－９のいずれか一項に記載のハイサイドスイッチ。
11. 請求項４～１０のいずれか一項に記載のハイサイドスイッチを備える、電子機器。
12. バッテリと、前記バッテリから電力供給を受けて動作するように構成された請求項１１に記載の電子機器と、を備える、車両。

Images