JP7139142B2 - スイッチ装置 - Google Patents

Description

本明細書中に開示されている発明は、スイッチ装置に関する。

従来、半導体集積回路装置の多くは、その異常保護回路の一つとして過電流保護回路を備えている。例えば、車載ＩＰＤ［intelligent power device］には、パワートランジスタに接続される負荷がショートした場合でもデバイスが破壊してしまわないように、パワートランジスタに流れる出力電流を過電流検出閾値以下に制限する過電流保護回路が設けられている。また、近年では、外付け抵抗を用いて過電流検出閾値を任意に調整することのできる過電流保護回路も提案されている。

なお、上記に関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。

特開２０１５－４６９５４号公報 特開２０１２－２１１８０５号公報 国際公開第２０１７／１８７７８５号

しかしながら、パワートランジスタに接続される負荷には、その正常動作として瞬時的に大きな出力電流を流す必要のあるもの（容量性負荷など）も存在する。このような出力電流を監視対象とする場合、単一の過電流検出閾値を持つ従来の過電流保護回路では、瞬時電流の確保と負荷に応じた過電流保護とを両立することが困難であった。

特に、近年では、車載用ＩＣに対して、ＩＳＯ２６２６２（自動車の電気／電子に関する機能安全についての国際規格）を順守することが求められており、車載ＩＰＤについても、より高い信頼性設計が重要となっている。

なお、本願出願人は、以前より、瞬時電流の確保と負荷に応じた過電流保護とを両立することのできる過電流保護回路を備えたスイッチ装置を提案している（例えば特許文献３を参照）。ただし、スイッチ素子の安定駆動については、さらなる検討の余地があった。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、瞬時電流の確保と負荷に応じた過電流保護とを両立するとともに、スイッチ素子の安定駆動を実現することのできるスイッチ装置を提供することを目的とする。

本明細書中に開示されているスイッチ装置は、電源電圧の入力端と出力電圧の出力端との間のスイッチ素子を駆動するドライバと、前記電源電圧よりも高い昇圧電圧を生成して前記ドライバに供給する昇圧部と、前記スイッチ素子に流れる出力電流を過電流検出閾値以下に制限する過電流保護部と、前記出力電圧が閾値電圧よりも低いときに前記昇圧部を停止する昇圧制御部とを有し、前記過電流保護部は、前記過電流検出閾値を第１設定値とするか前記第１設定値よりも小さい第２設定値とするかを切り替える機能を備えており、前記昇圧制御部は、前記過電流検出閾値が前記第２設定値とされている間、前記出力電圧が前記閾値電圧を下回っても前記昇圧部を停止しない構成（第１の構成）とされている。

上記第１の構成から成るスイッチ装置において、前記昇圧制御部は、前記出力電圧が前記閾値電圧よりも高いときに前記昇圧部への電流供給能力を増強する機能を備えている構成（第２の構成）にするとよい。

上記第２の構成から成るスイッチ装置において、前記昇圧制御部は、前記過電流検出閾値が前記第２設定値とされている間、前記出力電圧が前記閾値電圧を下回っても電流供給能力の増強を継続する構成（第３の構成）にするとよい。

上記第１～第３いずれかの構成から成るスイッチ装置において、前記過電流保護部は、前記過電流検出閾値が前記第１設定値とされているときに前記出力電流が前記第２設定値を上回ったままマスク期間が経過した時点で前記過電流検出閾値を前記第２設定値に切り替える構成（第４の構成）にするとよい。

上記第４の構成から成るスイッチ装置において、前記過電流保護部は、前記過電流検出閾値が前記第２設定値とされているときに前記出力電流が前記第２設定値を下回った時点で前記過電流検出閾値を前記第１設定値に切り替える構成（第５の構成）にするとよい。

上記第１～第５いずれかの構成から成るスイッチ装置において、前記第１設定値は固定値であり、前記第２設定値は可変値である構成（第６の構成）にするとよい。

上記第１～第６いずれかの構成から成るスイッチ装置は、前記スイッチ素子として、Ｎチャネル型のトランジスタを有する構成（第７の構成）にするとよい。

また、本明細書中に開示されている電子機器は、上記第１～第７いずれかの構成から成るスイッチ装置と、前記スイッチ装置に接続される負荷と、を有する構成（第８の構成）とされている。

上記第８の構成から成る電子機器にて、前記負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータである構成（第９の構成）にするとよい。

また、本明細書中に開示されている車両は、上記第８または第９の構成から成る電子機器を有する構成（第１０の構成）とされている。

また、本明細書中に開示されているスイッチ装置は、電源電圧の入力端と出力電圧の出力端との間のスイッチ素子を駆動するドライバと、前記電源電圧よりも高い昇圧電圧を生成して前記ドライバに供給する昇圧部と、前記出力電圧が閾値電圧よりも低いときに前記昇圧部を停止する昇圧制御部と、を有する構成（第１１の構成）とされている。

本明細書中に開示されている発明によれば、瞬時電流の確保と負荷に応じた過電流保護とを両立するとともに、スイッチ素子の安定駆動を実現することのできるスイッチ装置を提供することが可能となる。

半導体集積回路装置の全体構成を示すブロック図 信号出力部の一構成例を示すブロック図 ゲート制御部の一構成例を示すブロック図 過電流保護回路の一構成例を示すブロック図 第１電流生成部の一構成例を示す回路図 第２電流生成部の一構成例を示す回路図 閾値電圧生成部と過電流検出部の一構成例を示す回路図 過電流検出閾値の一例を示す模式図 参照電圧生成部と比較部の一構成例を示す回路図 閾値制御部の一構成例を示す回路図 過電流保護動作の一例を示すタイミングチャート 閾値切替動作の一例を示すフローチャート 過電流保護回路の第１使用例を示す模式図 過電流保護回路の第２使用例を示す模式図 昇圧制御部の第１実施例を示す回路図 第１実施例における昇圧制御動作の第１例を示すタイミングチャート 第１実施例における昇圧制御動作の第２例を示すタイミングチャート 第１実施例における昇圧制御動作の第３例を示すタイミングチャート 昇圧制御部の第２実施例を示す回路図 昇圧制御部の第３実施例を示す回路図 第３実施例における昇圧制御動作の一例を示すタイミングチャート 車両の一構成例を示す外観図

＜半導体集積回路装置（全体構成）＞
図１は、半導体集積回路装置の全体構成を示すブロック図である。本実施形態の半導体集積回路装置１は、ＥＣＵ［electronic control unit］２からの指示に応じて電源電圧ＶＢＢの印加端と負荷３との間を導通／遮断する車載用ハイサイドスイッチＩＣ（＝車載ＩＰＤの一種）である。

なお、半導体集積回路装置１は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１～Ｔ４を備えている。外部端子Ｔ１は、不図示のバッテリから電源電圧ＶＢＢ（例えば１２Ｖ）の供給を受け付けるための電源端子（ＶＢＢピン）である。外部端子Ｔ２は、負荷３（バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータなど）を外部接続するための負荷接続端子ないしは出力端子（ＯＵＴピン）である。外部端子Ｔ３は、ＥＣＵ２から外部制御信号Ｓｉの外部入力を受け付けるための信号入力端子（ＩＮピン）である。外部端子Ｔ４は、ＥＣＵ２に状態報知信号Ｓｏを外部出力するための信号出力端子（ＳＥＮＳＥピン）である。なお、外部端子Ｔ４と接地端との間には、外部センス抵抗４が外付けされている。

また、半導体集積回路装置１は、ＮＭＯＳＦＥＴ１０と、出力電流監視部２０と、ゲート制御部３０と、制御ロジック部４０と、信号入力部５０と、内部電源部６０と、異常保護部７０と、出力電流検出部８０と、信号出力部９０と、を集積化して成る。

ＮＭＯＳＦＥＴ１０は、ドレインが外部端子Ｔ１に接続されてソースが外部端子Ｔ２に接続された高耐圧（例えば４２Ｖ耐圧）のパワートランジスタである。このように接続されたＮＭＯＳＦＥＴ１０は、電源電圧ＶＢＢの印加端から負荷３を介して接地端に至る電流経路を導通／遮断するためのスイッチ素子（ハイサイドスイッチ）として機能する。なお、ＮＭＯＳＦＥＴ１０は、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート駆動信号Ｇ１がローレベルであるときにオフする。

なお、ＮＭＯＳＦＥＴ１０は、オン抵抗値が数十ｍΩとなるように設計すればよい。ただし、ＮＭＯＳＦＥＴ１０のオン抵抗値が低いほど、外部端子Ｔ２の地絡時（＝接地端ないしはこれに準ずる低電位端への出力ショート時）に過電流が流れやすくなり、異常発熱を生じやすくなる。従って、ＮＭＯＳＦＥＴ１０のオン抵抗値を下げるほど、後述する過電流保護回路７１や温度保護回路７３の重要性が高くなる。

出力電流監視部２０は、ＮＭＯＳＦＥＴ２１及び２１’とセンス抵抗２２を含み、ＮＭＯＳＦＥＴ１０に流れる出力電流Ｉｏに応じたセンス電圧Ｖｓ（＝センス信号に相当）を生成する。

ＮＭＯＳＦＥＴ２１及び２１’は、いずれもＮＭＯＳＦＥＴ１０に対して並列接続されたミラートランジスタであり、出力電流Ｉｏに応じたセンス電流Ｉｓ及びＩｓ’を生成する。ＮＭＯＳＦＥＴ１０とＮＭＯＳＦＥＴ２１及び２１’とのサイズ比は、ｍ：１（ただしｍ＞１）である。従って、センス電流Ｉｓ及びＩｓ’は、出力電流Ｉｏを１／ｍに減じた大きさとなる。なお、ＮＭＯＳＦＥＴ２１及び２１’は、ＮＭＯＳＦＥＴ１０と同様、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート電圧Ｇ２がローレベルであるときにオフする。

センス抵抗２２（抵抗値：Ｒｓ）は、ＮＭＯＳＦＥＴ２１のソースと外部端子Ｔ２との間に接続されており、センス電流Ｉｓに応じたセンス電圧Ｖｓ（＝Ｉｓ×Ｒｓ＋Ｖｏ、ただし、Ｖｏは外部端子Ｔ２に現れる出力電圧）を生成する電流／電圧変換素子である。

ゲート制御部３０は、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成してＮＭＯＳＦＥＴ１０及び２１それぞれのゲートに出力することにより、ＮＭＯＳＦＥＴ１０及び２１のオン／オフ制御を行う。なお、ゲート制御部３０は、過電流保護信号Ｓ７１に応じて出力電流Ｉｏを制限するようにＮＭＯＳＦＥＴ１０及び２１を制御する機能を備えている。

制御ロジック部４０は、内部電源電圧Ｖｒｅｇの供給を受けてゲート制御信号Ｓ１を生成する。例えば、外部制御信号Ｓｉがハイレベル（＝ＮＭＯＳＦＥＴ１０をオンさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されるので、制御ロジック部４０が動作状態となり、ゲート制御信号Ｓ１がハイレベル（＝Ｖｒｅｇ）となる。一方、外部制御信号Ｓｉがローレベル（＝ＮＭＯＳＦＥＴ１０をオフさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されないので、制御ロジック部４０が非動作状態となり、ゲート制御信号Ｓ１がローレベル（＝ＧＮＤ）となる。また、制御ロジック部４０は、各種の異常保護信号（過電流保護信号Ｓ７１、オープン保護信号Ｓ７２、温度保護信号Ｓ７３、及び、減電圧保護信号Ｓ７４）を監視している。なお、制御ロジック部４０は、上記した異常保護信号のうち、過電流保護信号Ｓ７１、オープン保護信号Ｓ７２、及び、温度保護信号Ｓ７３の監視結果に応じて出力切替信号Ｓ２を生成する機能も備えている。

信号入力部５０は、外部端子Ｔ３から外部制御信号Ｓｉの入力を受け付けて制御ロジック部４０や内部電源部６０に伝達するシュミットトリガである。なお、外部制御信号Ｓｉは、例えば、ＮＭＯＳＦＥＴ１０をオンさせるときにハイレベルとなり、ＮＭＯＳＦＥＴ１０をオフさせるときにローレベルとなる。

内部電源部６０は、電源電圧ＶＢＢから所定の内部電源電圧Ｖｒｅｇを生成して半導体集積回路装置１の各部に供給する。なお、内部電源部６０の動作可否は、外部制御信号Ｓｉに応じて制御される。より具体的に述べると、内部電源部６０は、外部制御信号Ｓｉがハイレベルであるときに動作状態となり、外部制御信号Ｓｉがローレベルであるときに非動作状態となる。

異常保護部７０は、半導体集積回路装置１の各種異常を検出する回路ブロックであり、過電流保護回路７１と、オープン保護回路７２と、温度保護回路７３と、減電圧保護回路７４と、を含む。

過電流保護回路７１は、センス電圧Ｖｓの監視結果（＝出力電流Ｉｏの過電流異常が生じているか否か）に応じた過電流保護信号Ｓ７１を生成する。なお、過電流保護信号Ｓ７１は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

オープン保護回路７２は、出力電圧Ｖｏの監視結果（＝負荷３のオープン異常が生じているか否か）に応じたオープン保護信号Ｓ７２を生成する。なお、オープン保護信号Ｓ７２は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

温度保護回路７３は、半導体集積回路装置１（特にＮＭＯＳＦＥＴ１０周辺）の異常発熱を検出する温度検出素子（不図示）を含み、その検出結果（＝異常発熱が生じているか否か）に応じた温度保護信号Ｓ７３を生成する。なお、温度保護信号Ｓ７３は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

減電圧保護回路７４は、電源電圧ＶＢＢないしは内部電源電圧Ｖｒｅｇの監視結果（＝減電圧異常が生じているか否か）に応じた減電圧保護信号Ｓ７４を生成する。なお、減電圧保護信号Ｓ７４は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

出力電流検出部８０は、不図示のバイアス手段を用いてＮＭＯＳＦＥＴ２１’のソース電圧と出力電圧Ｖｏとを一致させることにより、出力電流Ｉｏに応じたセンス電流Ｉｓ’（＝Ｉｏ／ｍ）を生成して信号出力部９０に出力する。

信号出力部９０は、出力選択信号Ｓ２に基づいてセンス電流Ｉｓ’（＝出力電流Ｉｏの検出結果に相当）と固定電圧Ｖ９０（＝異常フラグに相当、本図では明示せず）の一方を外部端子Ｔ４に選択出力する。なお、センス電流Ｉｓ’が選択出力された場合には、状態報知信号Ｓｏとして、センス電流Ｉｓ’を外部センス抵抗４（抵抗値：Ｒ４）で電流／電圧変換した出力検出電圧Ｖ８０（＝Ｉｓ’×Ｒ４）がＥＣＵ２に伝達される。なお、出力検出電圧Ｖ８０は、出力電流Ｉｏが大きいほど高くなり、出力電流Ｉｏが小さいほど低くなる。一方、固定電圧Ｖ９０が選択出力された場合には、状態報知信号Ｓｏとして、固定電圧Ｖ９０がＥＣＵ２に伝達される。

＜信号出力部＞
図２は、信号出力部９０の一構成例を示すブロック図である。本構成例の信号出力部９０はセレクタ９１を含む。セレクタ９１は、出力選択信号Ｓ２が異常未検出時の論理レベル（例えばローレベル）であるときに、センス電流Ｉｓ’を外部端子Ｔ４に選択出力し、出力選択信号Ｓ２が異常検出時の論理レベル（例えばハイレベル）であるときに、固定電圧Ｖ９０を外部端子Ｔ４に選択出力する。なお、固定電圧Ｖ９０は、先述した出力検出電圧Ｖ８０の上限値よりも高い電圧値に設定されている。

このような信号出力部９０によれば、単一の状態報知信号Ｓｏを用いて出力電流Ｉｏの検出結果と異常フラグの双方をＥＣＵ２に伝達することができるので、外部端子数の削減に貢献することが可能となる。なお、状態報知信号Ｓｏから出力電流Ｉｏの電流値を読み取る場合には、状態報知信号ＳｏをＡ／Ｄ［analog-to-digital］変換してやればよい。一方、状態報知信号Ｓｏから異常フラグを読み取る場合には、固定電圧Ｖ９０よりもやや低い閾値を用いて状態報知信号Ｓｏの論理レベルを判定してやればよい。

＜ゲート制御部＞
図３は、ゲート制御部３０の一構成例を示すブロック図である。本構成例のゲート制御部３０は、ゲートドライバ３１と、オシレータ３２と、チャージポンプ３３と、クランパ３４と、ＮＭＯＳＦＥＴ３５と、抵抗３６（抵抗値：Ｒ３６）と、キャパシタ３７（容量値：Ｃ３７）と、ツェナダイオード３８と、を含む。

ゲートドライバ３１は、チャージポンプ３３の出力端（＝昇圧電圧ＶＧの印加端）と外部端子Ｔ２（＝出力電圧Ｖｏの印加端）との間に接続されており、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成する。なお、ゲート駆動信号Ｇ１は、ゲート制御信号Ｓ１がハイレベルであるときにハイレベル（＝ＶＧ）となり、ゲート制御信号Ｓ１がローレベルであるときにローレベル（＝Ｖｏ）となる。

オシレータ３２は、所定周波数のクロック信号ＣＬＫを生成してチャージポンプ３３に出力する。なお、オシレータ３２の動作可否は、制御ロジック部４０からのイネーブル信号Ｓａに応じて制御される。

チャージポンプ３３は、クロック信号ＣＬＫを用いてフライングキャパシタを駆動することにより、電源電圧ＶＢＢよりも高い昇圧電圧ＶＧを生成してゲートドライバ３１に供給する昇圧部の一例である。なお、チャージポンプ３３の動作可否は、制御ロジック部４０からのイネーブル信号Ｓｂに応じて制御される。

クランパ３４は、外部端子Ｔ１（＝電源電圧ＶＢＢの印加端）とＮＭＯＳＦＥＴ１０のゲートとの間に接続されている。外部端子Ｔ２に誘導性の負荷３が接続されるアプリケーションでは、ＮＭＯＳＦＥＴ１０をオンからオフへ切り替える際、負荷３の逆起電力により、出力電圧Ｖｏが負電圧（＜ＧＮＤ）となる。そのため、エネルギー吸収用にクランパ３４（いわゆるアクティブクランプ回路）が設けられている。

ＮＭＯＳＦＥＴ３５のドレインは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ＮＭＯＳＦＥＴ３５のソースは、外部端子Ｔ２に接続されている。ＮＭＯＳＦＥＴ３５のゲートは、過電流保護信号Ｓ７１の印加端に接続されている。また、ＮＭＯＳＦＥＴ３５のドレイン・ゲート間には、抵抗３６とキャパシタ３７が直列に接続されている。

ツェナダイオード３８のカソードは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ツェナダイオード３８のアノードは、ＮＭＯＳＦＥＴ１０のソースに接続されている。このように接続されたツェナダイオード３８は、ＮＭＯＳＦＥＴ１０のゲート・ソース間電圧（＝ＶＧ－Ｖｏ）を所定値以下に制限するクランプ素子として機能する。

本構成例のゲート制御部３０において、過電流保護信号Ｓ７１がハイレベルに立ち上げられると、ゲート駆動信号Ｇ１が定常時のハイレベル（＝ＶＧ）から所定の時定数τ（＝Ｒ３６×Ｃ３７）で引き下げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に低下していくので、出力電流Ｉｏに制限が掛けられる。一方、過電流保護信号Ｓ７１がローレベルに立ち下げられると、ゲート駆動信号Ｇ１が所定の時定数τで引き上げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に上昇していくので、出力電流Ｉｏの制限が解除される。

このように、本構成例のゲート制御部３０は、過電流保護信号Ｓ７１に応じて出力電流Ｉｏを制限するようにゲート駆動信号Ｇ１を制御する機能を備えている。

＜過電流保護回路＞
図４は、過電流保護回路７１の一構成例を示すブロック図である。本構成例の過電流保護回路７１は、第１電流生成部１１０と、第２電流生成部１２０と、閾値電圧生成部１３０と、過電流検出部１４０と、参照電圧生成部１５０と、比較部１６０と、閾値制御部１７０と、を含む。

第１電流生成部１１０は、第１電流Ｉｒｅｆを生成して閾値電圧生成部１３０に出力する。第１電流Ｉｒｅｆの電流値は、半導体集積回路装置１の内部で固定されている。

第２電流生成部１２０は、第２電流Ｉｓｅｔを生成して閾値電圧生成部１３０に出力する。第２電流Ｉｓｅｔの電流値は、半導体集積回路装置１の外部から任意に調整することが可能である。

閾値電圧生成部１３０は、閾値制御信号Ｓ１７０に応じて閾値電圧Ｖｔｈ（＝過電流検出閾値に相当）を内部設定値ＶｔｈＨとするか外部設定値ＶｔｈＬ（ただしＶｔｈＨ＞ＶｔｈＬ）とするかを切り替える。なお、内部設定値ＶｔｈＨは、第１電流Ｉｒｅｆに応じて設定される固定値（＝第１設定値に相当）である。一方、外部設定値ＶｔｈＬは、第２電流Ｉｓｅｔに応じて設定される可変値（＝第２設定値に相当）である。

過電流検出部１４０は、センス電圧Ｖｓと閾値電圧Ｖｔｈとを比較して過電流保護信号Ｓ７１を生成する。

参照電圧生成部１５０は、第２電流Ｉｓｅｔに応じた参照電圧ＶＩｓｅｔ（＝参照値に相当）を生成する。

比較部１６０は、センス電圧Ｖｓと参照電圧ＶＩｓｅｔとを比較して比較信号ＶＣＭＰを生成する。

閾値制御部１７０は、比較信号ＶＣＭＰを監視して閾値制御信号Ｓ１７０を生成する。なお、閾値制御信号Ｓ１７０は、例えば、閾値電圧Ｖｔｈとして内部設定値ＶｔｈＨを選択すべきときにローレベルとなり、閾値電圧Ｖｔｈとして外部設定値ＶｔｈＬを選択すべきときにハイレベルとなる。

＜第１電流生成部＞
図５は、第１電流生成部１１０の一構成例を示す回路図である。本構成例の第１電流生成部１１０は、オペアンプ１１１と、ＮＭＯＳＦＥＴ１１２と、抵抗１１３（抵抗値：Ｒ１１３）と、を含む。

オペアンプ１１１の電源端は、内部電源電圧Ｖｒｅｇの印加端に接続されている。オペアンプ１１１の基準電位端は、接地端ＧＮＤに接続されている。オペアンプ１１１の非反転入力端（＋）は、基準電圧Ｖｒｅｆ（例えば、電源変動や温度変動などの影響を受けにくいバンドギャップ基準電圧）の印加端に接続されている。オペアンプ１１１の反転入力端（－）とＮＭＯＳＦＥＴ１１２のソースは、抵抗１１３の第１端に接続されている。抵抗１１３の第２端は、接地端ＧＮＤに接続されている。オペアンプ１１１の出力端は、ＮＭＯＳＦＥＴ１１２のゲートに接続されている。ＮＭＯＳＦＥＴ１１２のドレインは、第１電流Ｉｒｅｆの出力端に接続されている。

上記のように接続されたオペアンプ１１１は、非反転入力端（＋）と反転入力端（－）がイマジナリショートするように、トランジスタ１１２のゲート制御を行う。その結果、抵抗１１３には、固定値の第１電流Ｉｒｅｆ（＝Ｖｒｅｆ×Ｒ１１３）が流れる。

＜第２電流生成部＞
図６は、第２電流生成部１２０の一構成例を示す回路図である。本構成例の第２電流生成部１２０は、オペアンプ１２１と、ＮＭＯＳＦＥＴ１２２と、抵抗１２３（抵抗値：Ｒ１２３）と、外部端子ＳＥＴと、を含む。

オペアンプ１２１の電源端は、内部電源電圧Ｖｒｅｇの印加端に接続されている。オペアンプ１２１の基準電位端は、接地端ＧＮＤに接続されている。オペアンプ１２１の非反転入力端（＋）は、基準電圧Ｖｒｅｆの印加端に接続されている。オペアンプ１２１の反転入力端（－）とＮＭＯＳＦＥＴ１２２のソースは、外部端子ＳＥＴに接続されている。オペアンプ１２１の出力端は、ＮＭＯＳＦＥＴ１２２のゲートに接続されている。ＮＭＯＳＦＥＴ１２２のドレインは、第２電流Ｉｓｅｔの出力端に接続されている。抵抗１２３は、半導体集積回路装置１の外部において、外部端子ＳＥＴと接地端ＧＮＤとの間に接続されている。

上記のように接続されたオペアンプ１２１は、非反転入力端（＋）と反転入力端（－）がイマジナリショートするように、トランジスタ１２２のゲート制御を行う。その結果、抵抗１２３には、自身の抵抗値Ｒ１２３に応じた第２電流Ｉｓｅｔ（＝Ｖｒｅｆ×Ｒ１２３）が流れる。すなわち、第２電流Ｉｓｅｔは、抵抗値Ｒ１２３が高いほど大きくなり、逆に、抵抗値Ｒ１２３が低いほど小さくなる。従って、外付けの抵抗１２３を用いて第２電流Ｉｓｅｔを任意に調整することが可能となる。なお、オペアンプ１２１内部の差動段をカスコード回路とすれば、第２電流Ｉｓｅｔの設定精度を高めることが可能となる。

＜閾値電圧生成部・過電流検出部＞
図７は、閾値電圧生成部１３０と過電流検出部１４０の一構成例を示す回路図である。閾値電圧生成部１３０は、電流源１３１と、抵抗１３２と、カレントミラー１３３と、を含む。一方、過電流検出部１４０は、コンパレータ１４１を含む。

電流源１３１は、カレントミラー部１３３の電流入力端と定電圧ＶＢＢＭ５の印加端との間に接続されており、閾値制御信号Ｓ１７０に応じて第１電流Ｉｒｅｆと第２電流Ｉｓｅｔの一方を選択出力する。より具体的に述べると、電流源１３１は、閾値制御信号Ｓ１７０がローレベルであるときに第１電流Ｉｒｅｆを選択出力し、閾値制御信号Ｓ１７０がハイレベルであるときに第２電流Ｉｓｅｔを選択出力する。

抵抗１３２は、カレントミラー部１３３の電流出力端と出力電圧Ｖｏの印加端（＝外部端子Ｔ２）との間に接続されており、閾値制御信号Ｓ１７０に応じて、その抵抗値が第１抵抗値Ｒｒｅｆ１と第２抵抗値Ｒｒｅｆ２の一方に切り替えられる。より具体的に述べると、抵抗１３２の抵抗値は、閾値制御信号Ｓ１７０がローレベルであるときに第１抵抗値Ｒｒｅｆ１となり、閾値制御信号Ｓ１７０がハイレベルであるときに第２抵抗値Ｒｒｅｆ２となる。

カレントミラー部１３３は、定電圧ＶＢＢ＿ＲＥＦと昇圧電圧ＶＧの供給を受けて動作し、電流源１３１から入力される第１電流Ｉｒｅｆまたは第２電流Ｉｓｅｔをミラーして抵抗１３２に出力する。従って、カレントミラー部１３３の電流出力端（＝抵抗１３２の高電位端）には、閾値制御信号Ｓ１７０に応じてその電圧値が切り替わる閾値電圧Ｖｔｈが生成される。より具体的に述べると、閾値電圧Ｖｔｈは、閾値制御信号Ｓ１７０がローレベルであるときに内部設定値ＶｔｈＨ（＝Ｉｒｅｆ×Ｒｒｅｆ１）となり、閾値制御信号Ｓ１７０がハイレベルであるときに外部設定値ＶｔｈＬ（＝Ｉｓｅｔ×Ｒｒｅｆ２）となる。なお、カレントミラー部１３３は、第１電源系（ＶＢＢ＿ＲＥＦ－ＶＢＢＭ５系）から第２電源系（ＶＧ－Ｖｏ系）に第１電流Ｉｒｅｆまたは第２電流Ｉｓｅｔを受け渡すレベルシフタとしても機能する。

なお、定電圧ＶＢＢ＿ＲＥＦ及び定電圧ＶＢＢＭ５は、いずれも、半導体集積回路装置１の内部で生成される基準電圧であり、例えば、ＶＢＢ＿ＲＥＦ≒ＶＢＢ、ＶＢＢＭ５≒ＶＢＢ－５Ｖとなる。

コンパレータ１４１の電源端は、昇圧電圧ＶＧの印加端に接続されている。コンパレータ１４１の基準電位端は、出力電圧Ｖｏの印加端（外部端子Ｔ２）に接続されている。コンパレータ１４１の非反転入力端（＋）は、センス電圧Ｖｓの印加端に接続されている。コンパレータ１４１の反転入力端（－）は、閾値電圧Ｖｔｈの印加端に接続されている。このようにして接続されたコンパレータ１４１は、センス電圧Ｖｓと閾値電圧Ｖｔｈとを比較して過電流保護信号Ｓ７１を生成する。過電流保護信号Ｓ７１は、センス電圧Ｖｓが閾値電圧Ｖｔｈよりも低いときにローレベル（＝過電流未検出時の論理レベル）となり、センス電圧Ｖｓが閾値電圧Ｖｔｈよりも高いときにハイレベル（＝過電流検出時の論理レベル）となる。

図８は、過電流検出閾値の一例を示す模式図である。先にも述べたように、センス電圧Ｖｓと比較される閾値電圧Ｖｔｈは、閾値制御信号Ｓ１７０に応じて、内部設定値ＶｔｈＨと外部設定値ＶｔｈＬの一方に切り替えられる。これは、出力電流Ｉｏと比較される過電流検出閾値Ｉｏｃｐが内部設定値ＩｏｃｐＨと外部設定値ＩｏｃｐＬの一方に切り替えられることと等価である。

なお、内部設定値ＩｏｃｐＨは、負荷３のショート異常が生じた場合であっても半導体集積回路装置１が破壊されないように、ＮＭＯＳＦＥＴ１０のオン抵抗値や素子耐圧に応じた固定値（例えば１５Ａ程度）とすることが望ましい。このように、内部設定値ＩｏｃｐＨは、あくまで半導体集積回路装置１自体の保護を目的とするものであり、出力電流Ｉｏの定常値から大きく乖離することも多い。

一方、外部設定値ＩｏｃｐＬは、負荷３に応じて出力電流Ｉｏの異常値が異なることに鑑み、負荷３に応じた可変値（例えば１Ａ～１０Ａ）とすることが望ましい。例えば、バルブランプ駆動時の出力電流Ｉｏは、ソレノイド駆動時の出力電流Ｉｏよりも一般的に大きい。これを鑑みると、バルブランプ駆動時には、ソレノイド駆動時よりも外部設定値ＩｏｃｐＬを高めに設定すればよい。逆に、発光ダイオード駆動時の出力電流Ｉｏは、ソレノイド駆動時の出力電流Ｉｏよりも一般的に小さい。これを鑑みると、発光ダイオード駆動時には、ソレノイド駆動時よりも外部設定値ＩｏｃｐＬを低めに設定すればよい。

ところで、半導体集積回路装置１の駆動対象となる負荷３には、その正常動作として瞬時的に大きな出力電流Ｉｏを流す必要のあるものも存在する。例えば、バルブランプの起動時には、定常動作時よりも大きな突入電流が瞬時的に流れる。負荷３によっては、起動時の出力電流Ｉｏと定常動作時の出力電流Ｉｏとの間で数十倍の差が生じることもある。

そのため、瞬時電流の確保と負荷３に応じた過電流保護とを両立するためには、出力電流Ｉｏと比較される過電流検出閾値Ｉｏｃｐ（延いては、センス電圧Ｖｓと比較される閾値電圧Ｖｔｈ）を適切なタイミングで切り替えてやる必要がある。

以下では、閾値電圧Ｖｔｈの適切な切替制御を実現するための手段（参照電圧生成部１５０、比較部１６０、及び、閾値制御部１７０）について、詳細な説明を行う。

＜参照電圧生成部・比較部＞
図９は、参照電圧生成部１５０と比較部１６０の一構成例を示す回路図である。参照電圧生成部１５０は、電流源１５１と抵抗１５２（抵抗値：Ｒ１５２）を含む。また、比較部１６０は、コンパレータ１６１を含む。

電流源１５１は、昇圧電圧ＶＧの印加端と抵抗１５２との間に接続されており、第２電流生成部１２０で生成される第２電流Ｉｓｅｔ（より正確には、第２電流Ｉｓｅｔと等価の可変電流）を出力する。

抵抗１５２は、電流源１５１と出力電圧Ｖｏの印加端（＝外部端子Ｔ２）との間に接続されており、第２電流Ｉｓｅｔに応じた参照電圧ＶＩｓｅｔ（＝Ｉｓｅｔ×Ｒ１５２）を生成する電流／電圧変換素子である。

コンパレータ１６１の電源端は、昇圧電圧ＶＧの印加端に接続されている。コンパレータ１６１の基準電位端は、出力電圧Ｖｏの印加端（外部端子Ｔ２）に接続されている。コンパレータ１６１の非反転入力端（＋）は、センス電圧Ｖｓの印加端に接続されている。コンパレータ１６１の反転入力端（－）は、参照電圧ＶＩｓｅｔの印加端に接続されている。このように接続されたコンパレータ１６１は、センス電圧Ｖｓと参照電圧ＶＩｓｅｔとを比較して比較信号ＶＣＭＰを生成する。比較信号ＶＣＭＰは、センス電圧Ｖｓが参照電圧ＶＩｓｅｔよりも低いときにローレベルとなり、センス電圧Ｖｓが参照電圧ＶＩｓｅｔよりも高いときにハイレベルとなる。

なお、抵抗１５２の抵抗値Ｒ１５２は、比較信号ＶＣＭＰに応じて第１抵抗値Ｒｄｅｔ１と第２抵抗値Ｒｄｅｔ２（ただしＲｄｅｔ１＞Ｒｄｅｔ２）の一方に切り替えられる。より具体的に述べると、抵抗１５２の抵抗値Ｒ１５２は、比較信号ＶＣＭＰがローレベルであるときに第１抵抗値Ｒｄｅｔ１となり、比較信号ＶＣＭＰがハイレベルであるときに第２抵抗値Ｒｄｅｔ２となる。このような抵抗値Ｒ１５２の切替制御により、比較部１６０にヒステリシス特性を付与することができる。

＜閾値制御部＞
図１０は、閾値制御部１７０の一構成例を示す回路図である。閾値制御部１７０は、コンパレータ１７１と、電流源１７２と、レベルシフタ１７３と、ＲＳフリップフロップ１７４と、放電制御部１７５と、ＮＭＯＳＦＥＴ１７６と、キャパシタ１７７と、外部端子ＤＬＹと、を含む。

コンパレータ１７１の電源端は、内部電源電圧Ｖｒｅｇの印加端に接続されている。コンパレータ１７１の基準電位端は、接地端ＧＮＤに接続されている。コンパレータ１７１の非反転入力端（＋）は、外部端子ＤＬＹ（充電電圧Ｖｄの印加端）に接続されている。コンパレータ１７１の反転入力端（－）は、マスク期間満了電圧Ｖｄｒｅｆの印加端に接続されている。このように接続されたコンパレータ１７１は、充電電圧Ｖｄとマスク期間満了電圧Ｖｄｒｅｆとを比較して内部信号Ｓｘを生成する。内部信号Ｓｘは、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆよりも高いときにハイレベルとなり、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆよりも低いときにローレベルとなる。

電流源１７２は、内部電源電圧Ｖｒｅｇの印加端と外部端子ＤＬＹとの間に接続されており、所定の充電電流Ｉｄを生成する。なお、電流源１７２の動作可否は、内部信号Ｓｙ（＝レベルシフト済みの比較信号ＶＣＭＰに相当）に応じて制御される。より具体的に述べると、電流源１７２は、内部信号Ｓｙがハイレベルであるときに動作状態となり、内部信号Ｓｙがローレベルであるときに非動作状態となる。

レベルシフタ１７３は、昇圧電圧ＶＧと出力電圧Ｖｏとの間でパルス駆動される比較信号ＶＣＭＰをレベルシフトさせることにより、内部電源電圧Ｖｒｅｇと接地電圧ＧＮＤとの間でパルス駆動される内部信号Ｓｙを生成する。従って、比較信号ＶＣＭＰがハイレベル（＝ＶＧ）であるときには、内部信号Ｓｙもハイレベル（＝Ｖｒｅｇ）となり、比較信号ＶＣＭＰがローレベル（＝Ｖｏ）であるときには、内部信号Ｓｙもローレベル（＝ＧＮＤ）となる。

ＲＳフリップフロップ１７４は、セット端（Ｓ）に入力される内部信号Ｓｘとリセット端（Ｒ）に入力される内部信号Ｓｙに応じて、出力端（Ｑ）から閾値制御信号Ｓ１７０を出力する。具体的に述べると、ＲＳフリップフロップ１７４は、内部信号Ｓｘの立上りタイミングで閾値制御信号Ｓ１７０をハイレベルにセットする一方、内部信号Ｓｙの立下りタイミングで閾値制御信号Ｓ１７０をローレベルにリセットする。なお、ＲＳフリップフロップ１７４は、リセット優先型であり、内部信号Ｓｙがローレベルであるときには、たとえ内部信号Ｓｘがハイレベルに立ち上がっても、閾値制御信号Ｓ１７０がローレベルに維持される。

放電制御部１７５は、内部信号Ｓｘに応じて、内部信号Ｓｚを生成する。より具体的に述べると、放電制御部１７５は、内部信号Ｓｘの立上りタイミングで内部信号Ｓｚを所定の放電期間Ｔｄｃｈｇに亘ってハイレベルとする。

ＮＭＯＳＦＥＴ１７６は、内部信号Ｓｚに応じて外部端子ＤＬＹと接地端ＧＮＤとの間（＝キャパシタ１７７の両端間）を導通／遮断する放電スイッチ素子である。なお、ＮＭＯＳＦＥＴ１７６は、内部信号Ｓｚがハイレベルであるときにオンし、内部信号Ｓｚがローレベルであるときにオフする。

キャパシタ１７７は、半導体集積回路装置１の外部において、外部端子ＤＬＹと接地端ＧＮＤとの間に接続されている。ＮＭＯＳＦＥＴ１７６がオフされているときに、電流源１７２から充電電流Ｉｄが供給されると、キャパシタ１７７の充電電圧Ｖｄが上昇する。一方、ＮＭＯＳＦＥＴ１７６がオンされているときには、キャパシタ１７７がＮＭＯＳＦＥＴ１７６を介して放電されるので、充電電圧Ｖｄが低下する。

＜過電流保護動作＞
図１１は、過電流保護動作の一例を示すタイミングチャートであり、上から順に、外部制御信号Ｓｉ、第１電流Ｉｒｅｆ、第２電流Ｉｓｅｔ、センス電圧Ｖｓ、比較信号ＶＣＭＰ、充電電圧Ｖｄ、内部信号Ｓｘ～Ｓｚ、閾値制御信号Ｓ１７０、閾値電圧Ｖｔｈ、並びに、状態報知信号Ｓｏが描写されている。

時刻ｔ１１において、外部制御信号Ｓｉがハイレベルに立ち上げられると、第１電流Ｉｒｅｆの生成動作が遅滞なく開始される。ただし、時刻ｔ１１では、半導体集積回路装置１のシャットダウンが解除されておらず、ＮＭＯＳＦＥＴ１０がオフされたままなので、ＮＭＯＳＦＥＴ１０には出力電流Ｉｏが流れない。従って、センス電圧Ｖｓは０Ｖに維持されたままである。

時刻ｔ１２において、時刻ｔ１１から所定の起動遅延期間Ｔｄｌｙ（例えば５μｓ）が経過すると、半導体集積回路装置１のシャットダウンが解除される。その結果、ＮＭＯＳＦＥＴ１０がオンされて出力電流Ｉｏが流れ始めるのでセンス電圧Ｖｓが上昇し始める。また、時刻ｔ１２では、第２電流Ｉｓｅｔとこれに応じた参照電圧ＶＩｓｅｔ（本図ではＶＩｓｅｔ＝ＶｔｈＬ）の生成動作も開始される。なお、時刻ｔ１２では、センス電圧Ｖｓが参照電圧ＶＩｓｅｔよりも低いので比較信号ＶＣＭＰがローレベルとなる。従って、閾値制御信号Ｓ１７０がローレベルとなるので、閾値電圧Ｖｔｈとして内部設定値ＶｔｈＨが選択された状態となる。

時刻ｔ１３において、センス電圧Ｖｓが参照電圧ＶＩｓｅｔを上回ると、比較信号ＶＣＭＰがハイレベルとなる。その結果、内部信号Ｓｙがハイレベルとなるので、充電電圧Ｖｄが上昇し始める。なお、時刻ｔ１３では、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆよりも低いので、内部信号Ｓｘがローレベルのままとなる。従って、閾値制御信号Ｓ１７０がローレベルに維持されるので、閾値電圧Ｖｔｈとして内部設定値ＶｔｈＨが選択されたままとなる。そのため、センス電圧Ｖｓが外部設定値ＶｔｈＬ（＝ＶＩｓｅｔ）を上回っていても過電流保護は掛からない。

時刻ｔ１４において、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆを上回ると、内部信号Ｓｘがハイレベルとなる。従って、閾値制御信号Ｓ１７０がハイレベルにセットされるので、閾値電圧Ｖｔｈが外部設定値ＶｔｈＬに切り替わる。その結果、時刻ｔ１４以降は、センス電圧Ｖｓが外部設定値ＶｔｈＬを上回らないように過電流保護が掛かるようになる。また、内部信号Ｓｘがハイレベルに立ち上がると、内部信号Ｓｚも所定の放電期間Ｔｄｃｈｇに亘ってハイレベルとなるので、充電電圧Ｖｄが０Ｖまで放電される。なお、放電期間Ｔｄｃｈｇは、先述の起動遅延期間Ｔｄｌｙよりも短時間（例えば３μｓ）であることが望ましい。

このように、閾値電圧Ｖｔｈが内部設定値ＶｔｈＨとされているときには、センス電圧Ｖｓが参照電圧ＶＩｓｅｔを上回ったまま、所定のマスク期間Ｔｍａｓｋ（＝時刻ｔ１３～ｔ１４）が経過した時点で、閾値電圧Ｖｔｈが外部設定値ＶｔｈＬに切り替えられる。従って、負荷３に応じた過電流保護を実現することが可能となる。

一方、本図では明示していないが、センス電圧Ｖｓが瞬時的に参照電圧ＶＩｓｅｔを上回ったとしても、マスク期間Ｔｍａｓｋの満了前に再び参照電圧ＶＩｓｅｔを下回れば、閾値電圧Ｖｔｈが内部設定値ＶｔｈＨに維持されたままとなる。従って、意図しない過電流保護が掛からないので、起動時の瞬時電流を確保することが可能となる。

また、当然のことながら、閾値電圧Ｖｔｈが内部設定値ＶｔｈＨとされているときに、センス電圧Ｖｓが内部設定値ＶｔｈＨを上回ると、その時点で遅滞なく過電流保護が掛かる。従って、負荷３のショート異常などが生じたときには、出力電流Ｉｏを速やかに制限することができるので、半導体集積回路装置１の破壊を未然に防ぐことが可能となる。

なお、上記のマスク期間Ｔｍａｓｋは、外付けのキャパシタ１７７を用いて任意に調整することのできる可変値である。より具体的に述べると、マスク期間Ｔｍａｓｋは、キャパシタ１７７の容量値が大きいほど長くなり、キャパシタ１７７の容量値が小さいほど短くなる。ただし、マスク期間Ｔｍａｓｋが長いほど、外部設定値ＶｔｈＬを用いた過電流保護の開始タイミングが遅れる。従って、マスク期間Ｔｍａｓｋは、起動時における瞬時電流の継続時間を考慮して、必要最小限の長さに設定しておくことが望ましい。

また、半導体集積回路装置１の用途（負荷３の種類）に応じて、マスク期間Ｔｍａｓｋを設けるか否かを任意に使い分けることも可能である。例えば、外部端子ＤＬＹをオープンとしておけば、マスク期間Ｔｍａｓｋが実質的にゼロとなるので、外部設定値ＶｔｈＬのみが設けられている場合と等価になる。また、例えば、外部端子ＤＬＹを接地端ＧＮＤとショートしておけば、マスク期間Ｔｍａｓｋが無限大となるので、内部設定値ＶｔｈＨのみが設けられている場合と等価になる。

時刻ｔ１５において、センス電圧Ｖｓが参照電圧ＶＩｓｅｔを下回ると、比較信号ＶＣＭＰがローレベルとなり、延いては、内部信号Ｓｙがローレベルとなる。その結果、閾値制御信号Ｓ１７０がローレベルにリセットされるので、閾値電圧Ｖｔｈが内部設定値ＶｔｈＨに切り替わる。

このように、閾値電圧Ｖｔｈが外部設定値ＶｔｈＬとされているときには、センス電圧Ｖｓが参照電圧ＶＩｓｅｔを下回った時点で、閾値電圧Ｖｔｈが内部設定値ＶｔｈＨに切り替えられる。すなわち、外部設定値ＶｔｈＬを用いた過電流保護動作が解除されると、過電流保護回路７１は、起動時の初期状態に戻される。

時刻ｔ１６において、外部制御信号Ｓｉがローレベルに立ち上げられると、半導体集積回路装置１のシャットダウンされて上記一連の動作が終了する。

なお、状態報知信号Ｓｏに着目すると、過電流未検出期間（時刻ｔ１４～ｔ１５以外）には、出力電流Ｉｏの検出結果に相当する出力検出電圧Ｖ８０（図中の破線も参照）が選択出力されている。一方、過電流検出期間（時刻ｔ１４～ｔ１５）には、出力検出電圧Ｖ８０に代えて、異常フラグに相当する定電圧Ｖ９０が選択出力されている。

図１２は、閾値切替動作の一例を示すフローチャートである。フローが開始されると、まず、ステップＳ１０１において、閾値電圧Ｖｔｈが内部設定値ＶｔｈＨ（＝Ｉｒｅｆ×Ｒｒｅｆ１）に設定される（図１１の時刻ｔ１２に相当）。

次に、ステップＳ１０２では、センス電圧Ｖｓが参照電圧ＶＩｓｅｔよりも高いか否かの判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ１０３に進められる。一方、ノー判定が下された場合には、フローがステップＳ１０２に戻されて本ステップでの判定が繰り返される（図１１の時刻ｔ１２～ｔ１３に相当）。

ステップＳ１０３では、ステップＳ１０２でのイエス判定を受けて、キャパシタ１７７の充電が開始される（図１１の時刻ｔ１３に相当）。

次に、ステップＳ１０４では、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆよりも高いか否かの判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ１０５に進められる。一方、ノー判定が下された場合には、フローがステップＳ１０４に戻されて本ステップでの判定が繰り返される（図１１の時刻ｔ１３～ｔ１４に相当）。

ステップＳ１０５では、ステップＳ１０４でのイエス判定を受けて、キャパシタ１７７が放電される。また、ステップＳ１０６では、閾値電圧Ｖｔｈが外部設定値ＶｔｈＬ（＝Ｉｓｅｔ×Ｒｒｅｆ２）に切り替えられる。これらのステップＳ１０５及びＳ１０６は、図１１の時刻ｔ１４に相当する。

次に、ステップＳ１０７では、センス電圧Ｖｓが参照電圧ＶＩｓｅｔよりも低いか否かの判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ１０１に戻されて、閾値電圧Ｖｔｈが再び内部設定値ＶｔｈＨ（＝Ｉｒｅｆ×Ｒｒｅｆ１）に切り替えられる（図１１の時刻ｔ１５に相当）。一方、ノー判定が下された場合には、フローがステップＳ１０７に戻されて本ステップでの判定が繰り返される（図１１の時刻ｔ１４～ｔ１５に相当）。

＜使用例＞
図１３は、過電流保護回路７１の第１使用例を示す模式図である。例えば、負荷３がバルブランプである場合には、本図中の実線で示したように、起動時の出力電流Ｉｏとして定常動作時よりも大きい瞬時電流が流れる。ただし、先述のマスク期間Ｔｍａｓｋを適切に設定しておけば、上記の瞬時電流を検出対象から除外することができるので、意図しない過電流保護が掛かることはない。すなわち、過大な瞬時電流が流れる起動時には、出力電流Ｉｏと内部設定値ＩｏｃｐＨとが比較されることになり、定常動作時には出力電流Ｉｏと外部設定値ＩｏｃｐＬとが比較されることになる。従って、出力電流Ｉｏの駆動エリアは、本図中のハッチングを付した領域として表すことができる。

図１４は、過電流保護回路７１の第２使用例を示す模式図である。例えば、負荷３がモータである場合には、本図中の実線で示したように、ロック時の出力電流Ｉｏとして定常動作時よりも大きい瞬時電流が流れる。ただし、先述のマスク期間Ｔｍａｓｋを適切に設定しておけば、上記の瞬時電流を検出対象から除外することができるので、意図しない過電流保護が掛かることはない。すなわち、過大な瞬時電流が流れるロック時には、出力電流Ｉｏと内部設定値ＩｏｃｐＨとが比較されることになり、定常動作時には出力電流Ｉｏと外部設定値ＩｏｃｐＬとが比較されることになる。従って、出力電流Ｉｏの駆動エリアは、本図中のハッチングを付した領域として表すことができる。

＜作用・効果＞
これまでに説明してきたように、過電流保護回路７１では、出力電流Ｉｏと比較される過電流検出閾値Ｉｏｃｐとして、２段階の内部設定値ＩｏｃｐＨと外部設定値ＩｏｃｐＬが用意されており、かつ、内部設定値ＩｏｃｐＨから外部設定値ＩｏｃｐＬに切り替えるまでの猶予期間として、所定のマスク期間Ｔｍａｓｋが設けられている。

このような構成を採用することにより、瞬時電流の確保と負荷３に応じた過電流保護とを両立することが可能となる。特に、負荷３の定常動作時には、内部設定値ＩｏｃｐＨよりも十分に低い外部設定値ＩｏｃｐＬと出力電流Ｉｏとが比較されるので、負荷３の駆動電流からかけ離れた大電流が出力電流Ｉｏとして流れ続けることはない。従って、負荷３に接続されるハーネスを従来よりも細径化することが可能となる。

また、過電流保護回路７１であれば、負荷３に応じた過電流保護をＥＣＵ２で行う必要がなくなるので、ＥＣＵ２の負担（＝出力電流Ｉｏの常時監視など）を軽減することが可能となり、延いては、ＥＣＵ２のマイコンレス化を実現することが可能となる。

＜昇圧制御部＞
図１５は、昇圧制御部の第１実施例を示す回路図である。本実施例の昇圧制御部１００は、チャージポンプ３３による昇圧電圧ＶＧ（＝ＶＢＢ＋β、例えば、ＶＢＢ＋５Ｖ）の生成動作を制御するための回路部であり、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１～Ｎ１２と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１～Ｐ５と、ダイオードＤ１～Ｄ４と、ツェナダイオードＺＤ１～ＺＤ３と、電流源ＣＳ１と、インバータＩＮＶ１と、減電圧検出部ＵＶＬＯと、を含む。

トランジスタＰ１及びＰ２それぞれのソース及びバックゲートは、いずれも電源電圧ＶＢＢの印加端に接続されている。トランジスタＰ１及びＰ２それぞれのゲートは、いずれもトランジスタＰ１のドレインに接続されている。トランジスタＰ１のドレインは、電流源ＣＳ１を介して接地端に接続されている。トランジスタＰ２のドレインは、定電圧ＶＢＢ＿ＲＥＦ（≒ＶＢＢ）の印加端に接続されている。

ダイオードＤ１のアノードは、定電圧ＶＢＢ＿ＲＥＦの印加端に接続されている。ダイオードＤ１のカソードは、ダイオードＤ２のアノードに接続されている。ダイオードＤ２のカソードは、トランジスタＮ６のドレインに接続されている。トランジスタＮ６のソース、ゲート及びバックゲートは、いずれもダイオードＤ３のアノードに接続されている。ダイオードＤ３のカソードは、トランジスタＮ１のドレインに接続されている。

トランジスタＮ１及びＮ２それぞれのソース及びバックゲートは、いずれも出力電圧Ｖｏの印加端に接続されている。トランジスタＮ１及びＮ２それぞれのゲートは、いずれもトランジスタＮ１のドレインに接続されている。

トランジスタＰ３及びＰ４それぞれのソース及びバックゲートは、いずれも電源電圧ＶＢＢの印加端に接続されている。トランジスタＰ３のゲートは、トランジスタＮ２のドレインに接続されている。トランジスタＰ３のドレインは、トランジスタＰ４及びＰ５それぞれのゲートに接続されている。トランジスタＰ４のドレインは、定電圧ＶＢＢ＿ＲＥＦの印加端に接続されている。

トランジスタＮ７～Ｎ９それぞれのドレインは、いずれも電源電圧ＶＢＢの印加端に接続されている。トランジスタＮ７のソース、ゲート及びバックゲートは、いずれもトランジスタＮ２のドレインに接続されている。トランジスタＮ８のソース、ゲート及びバックゲートは、いずれもトランジスタＰ３のドレインに接続されている。トランジスタＮ９のソース、ゲート及びバックゲートは、いずれもトランジスタＰ５のソースに接続されている。トランジスタＰ５のバックゲートは、電源電圧ＶＢＢの印加端に接続されている。トランジスタＰ５のドレインは、トランジスタＮ４のドレインに接続されている。

ツェナダイオードＺＤ１及びＺＤ２それぞれのカソードは、いずれも電源電圧ＶＢＢの印加端に接続されている。ツェナダイオードＺＤ１のアノードは、トランジスタＰ３のゲートに接続されている。ツェナダイオードＺＤ２のアノードは、トランジスタＰ４及びＰ５それぞれのゲートに接続されている。

トランジスタＮ３のドレインは、トランジスタＰ４のゲートに接続されている。トランジスタＮ３のソースは、トランジスタＮ１０のドレインに接続されている。トランジスタＮ３のゲートは、減電圧検出部ＵＶＬＯの出力端に接続されている。トランジスタＮ３のバックゲート、並びに、トランジスタＮ１０のソース、ゲート及びバックゲートは、いずれも定電圧ＶＢＢＭ５（≒ＶＢＢ－５Ｖ）の印加端に接続されている。

なお、減電圧検出部ＵＶＬＯは、定電圧ＶＢＢ＿ＲＥＦと定電圧ＶＢＢＭ５との電位差（＝ＶＢＢ＿ＲＥＦ－ＶＢＢＭ５）が所定の減電圧検出閾値Ｖｕｖｌｏ（例えば２Ｖ）よりも高いか否かを監視してトランジスタＮ３のオン／オフ制御を行う。より具体的に述べると、減電圧検出部ＵＶＬＯは、減電圧検出時（ＶＢＢ＿ＲＥＦ－ＶＢＢＭ５＜Ｖｕｖｌｏ）にはトランジスタＮ３をオフし、減電圧解除時（ＶＢＢ＿ＲＥＦ－ＶＢＢＭ５＞Ｖｕｖｌｏ）にはトランジスタＮ３をオンする。

ツェナダイオードＺＤ３のカソードは、定電圧ＶＢＢ＿ＲＥＦの印加端に接続されている。一方、ツェナダイオードＺＤ３のアノードは、ダイオードＤ４のアノードに接続されている。ダイオードＤ４のカソードは、定電圧ＶＢＢＭ５の印加端に接続されている。

トランジスタＮ４及びＮ５それぞれのソース及びバックゲートは、いずれも定電圧ＶＢＢＭ５の印加端に接続されている。トランジスタＮ４及びＮ５それぞれのゲートは、いずれもトランジスタＮ４のドレインに接続されている。トランジスタＮ４のドレインは、先にも述べたように、トランジスタＰ５のドレインに接続されている。トランジスタＮ５のドレインは、インバータＩＮＶ１の入力端に接続されている。インバータＩＮＶ１の出力端は、イネーブル信号ＥＮの出力端に相当する。

トランジスタＮ１１のドレインは、トランジスタＮ４のドレインに接続されている。トランジスタＮ１１のソース、ゲート及びバックゲートは、いずれも定電圧ＶＢＢＭ５の印加端に接続されている。トランジスタＮ１２のドレインは、定電圧ＶＢＢ＿ＲＥＦの印加端に接続されている。トランジスタＮ１１のソース、ゲート及びバックゲートは、いずれもトランジスタＮ５のドレインに接続されている。

なお、上記したトランジスタＮ１～Ｎ１２のうち、トランジスタＮ１～Ｎ５は、いずれもエンハンスメント型であり、トランジスタＮ６～Ｎ１２は、いずれもデプレッション型である。特に、トランジスタＮ６、並びに、トランジスタＮ９及びＮ１０は、電流制限素子として機能する。また、トランジスタＮ７及びＮ８、並びに、トランジスタＮ１２は、プルアップ素子として機能し、トランジスタＮ１１は、プルダウン素子として機能する。

インバータＩＮＶ１、オシレータ３２、及び、チャージポンプ３３それぞれの上側電源端は、いずれも定電圧ＶＢＢ＿ＲＥＦの印加端に接続されている。インバータＩＮＶ１、オシレータ３２、及び、チャージポンプ３３それぞれの下側電源端は、いずれも定電圧ＶＢＢＭ５の印加端に接続されている。従って、インバータＩＮＶ１から出力されるイネーブル信号ＥＮ、及び、オシレータ３２から出力されるクロック信号ＣＬＫについて、それぞれのハイレベルは、いずれも定電圧ＶＢＢ＿ＲＥＦとなり、それぞれのローレベルは、いずれも定電圧ＶＢＢＭ５となる。

なお、イネーブル信号ＥＮがハイレベル（＝イネーブル時の論理レベル）であるときには、オシレータ３２からクロック信号ＣＬＫが出力されるので、チャージポンプ３３による昇圧電圧ＶＧの生成動作が行われる。すなわち、ゲート駆動信号Ｇ１のハイレベル（＝昇圧電圧ＶＧ）は、電源電圧ＶＢＢよりも高い電圧値に引き上げられる。従って、ハイサイドスイッチとして用いられるＮＭＯＳＦＥＴ１０を確実にオンすることが可能となる。

図１６は、第１実施例における昇圧制御動作の第１例（基本動作）を示すタイミングチャートであって、上から順に、外部制御信号Ｓｉと、各部の電圧及び信号（出力電圧Ｖｏ（実線）、昇圧電圧ＶＧ（小破線）、及び、ゲート駆動信号Ｇ１（一点鎖線））が描写されている。以下では、先出の図１５も適宜参照しながら、本図の動作説明を行う。

時刻ｔ２１において、外部制御信号Ｓｉがローレベルからハイレベルに立ち上げられると、ＮＭＯＳＦＥＴ１０がオンするので、出力電圧Ｖｏが０Ｖから上昇し始める。なお、出力電圧Ｖｏが所定の閾値電圧（＝トランジスタＮ１のドレイン電圧ＶＢＢ－α（例えばＶＢＢ－４Ｖ））よりも低いときには、トランジスタＮ１及びＮ２から成るカレントミラーが動作するので、トランジスタＮ２にドレイン電流Ｉ１が流れる。従って、トランジスタＰ３のゲート電圧Ｖｘがローレベル（≒Ｖｏ）に引き下げられるので、トランジスタＰ３がオンする。その結果、トランジスタＰ４及びＰ５共通のゲート電圧Ｖｙがハイレベル（≒ＶＢＢ）に引き上げられるので、トランジスタＰ４及びＰ５がいずれもオフする。

トランジスタＰ５がオフしているときには、トランジスタＮ４及びＮ５から成るカレントミラーへの電流供給が遮断されるので、トランジスタＮ５にはドレイン電流Ｉ２が流れない。従って、インバータＩＮＶ１への入力信号Ｖｚがハイレベル（≒ＶＢＢ＿ＲＥＦ）となり、インバータＩＮＶ１の出力信号（＝イネーブル信号ＥＮ）がローレベル（≒ＶＢＢＭ５）となる。その結果、オシレータ３２によるクロック信号ＣＬＫの生成動作が停止されるので、チャージポンプ３３による昇圧電圧ＶＧの生成動作も停止される。

また、トランジスタＰ４がオフしているときには、電源電圧ＶＢＢの印加端から定電圧ＶＢＢ＿ＲＥＦの印加端に至る電流供給経路が遮断される。従って、チャージポンプ３３への電流供給能力は増強されない。

このように、外部制御信号Ｓｉがハイレベルに立ち上がっても、Ｖｏ＞ＶＢＢ－αとなるまでは、チャージポンプ３３の昇圧動作が開始されない。従って、昇圧電圧ＶＧ（延いてはゲート駆動信号Ｇ１）は、出力電圧Ｖｏと所定の電位差（＝ＮＭＯＳＦＥＴ１０のオンスレッショルド電圧）を維持しつつ、出力電圧Ｖｏと共に上昇していく。

その後、時刻ｔ２２において、Ｖｏ＞ＶＢＢ－αになると、トランジスタＮ１及びＮ２から成るカレントミラーが動作できなくなるので、トランジスタＮ２のドレイン電流Ｉ１が流れなくなる。従って、トランジスタＰ３のゲート電圧Ｖｘがハイレベル（≒ＶＢＢ）に引き上げられるので、トランジスタＰ３がオフする。その結果、トランジスタＰ４及びＰ５共通のゲート電圧Ｖｙがローレベル（≒ＶＢＢＭ５）に引き下げられるので、トランジスタＰ４及びＰ５がいずれもオンする。

トランジスタＰ５がオンすると、トランジスタＮ４及びＮ５から成るカレントミラーへの電流供給が行われるので、トランジスタＮ５にドレイン電流Ｉ２が流れる。従って、インバータＩＮＶ１への入力信号Ｖｚがローレベル（≒ＶＢＢＭ５）となり、インバータＩＮＶ１の出力信号（＝イネーブル信号ＥＮ）がハイレベル（≒ＶＢＢ＿ＲＥＦ）となる。その結果、オシレータ３２によるクロック信号ＣＬＫの生成動作が開始されるので、チャージポンプ３３による昇圧電圧ＶＧの生成動作も開始される。

また、トランジスタＰ４がオンすると、電源電圧ＶＢＢの印加端から定電圧ＶＢＢ＿ＲＥＦの印加端に至る電流供給経路が導通される。従って、チャージポンプ３３への電流供給能力が増強される。

このように、Ｖｏ＞ＶＢＢ－αになると、チャージポンプ３３の昇圧動作が開始されるので、昇圧電圧ＶＧが電源電圧ＶＢＢよりも引き上げられる。ただし、昇圧電圧ＶＧは、図３のツェナダイオード３８により、所定の目標値ＶＢＢ＋βにクランプされる。

その後、時刻ｔ２３において、外部制御信号Ｓｉがハイレベルからローレベルに立ち下げられると、ＮＭＯＳＦＥＴ１０がオフするので、出力電圧Ｖｏが０Ｖに向けて低下し始める。ただし、Ｖｏ＞ＶＢＢ－αである間は、チャージポンプ３３の昇圧動作が継続される。従って、昇圧電圧ＶＧは、目標値ＶＢＢ＋βに維持される。

一方、時刻ｔ２４において、Ｖｏ＜ＶＢＢ－αになると、チャージポンプ３３の昇圧動作が停止される。従って、これ以降、昇圧電圧ＶＧ（延いてはゲート駆動信号Ｇ１）は、出力電圧Ｖｏと所定の電位差（＝ＮＭＯＳＦＥＴ１０のオンスレッショルド電圧）を維持しつつ、出力電圧Ｖｏと共に低下していく。

上記一連の動作から分かるように、本実施例の昇圧制御部１００は、出力電圧Ｖｏが閾値電圧ＶＢＢ－αよりも低いときにチャージポンプ３３の昇圧動作を停止する。言い換えれば、昇圧制御部１００は、出力電圧Ｖｏが閾値電圧ＶＢＢ－αよりも高い電圧値まで立ち上がってから、チャージポンプ３３の昇圧動作を開始させる。

このような昇圧制御動作によれば、半導体集積回路装置１の起動時（＝ＮＭＯＳＦＥＴ１０のオン直後）における消費電流を低減するとともに、ノイズによるゲート駆動信号Ｇ１の歪みを抑制することができる。従って、半導体集積回路装置１の安定起動を実現することが可能となる。

また、異常保護部７０をオンしてからチャージポンプ３３をオンする、といった起動シーケンス（順番起動）を容易に設定することができるので、安全なオン／オフ設計を実現することも可能となる。

ただし、上記の昇圧制御（＝出力電圧Ｖｏに応じたチャージポンプ制御）と、これまでに説明してきた過電流検出閾値Ｉｏｃｐの切替制御とを組み合わせて実施する場合には、留意すべき点がある。以下、その留意点について詳細に検討する。

図１７は、第１実施例における昇圧制御動作の第２例（＝過電流検出閾値Ｉｏｃｐの切替制御を伴う場合）を示すタイミングチャートであり、上から順に、外部制御信号Ｓｉ、出力電流Ｉｏ、各部の電圧及び信号（出力電圧Ｖｏ（実線）、昇圧電圧ＶＧ（小破線）、及び、ゲート駆動信号Ｇ１（一点鎖線））、閾値制御信号Ｓ１７０、並びに、イネーブル信号ＥＮが描写されている。

時刻ｔ３１において、外部制御信号Ｓｉがローレベルからハイレベルに立ち上げられると、ＮＭＯＳＦＥＴ１０がオンするので、出力電流Ｉｏが増大し始める。

その後、時刻ｔ３２において、Ｉｏ＞ＩｏｃｐＬになると、マスク期間Ｔｍａｓｋの計時（＝キャパシタ１７７の充電）が開始される。なお、この時点では、出力電圧Ｖｏも上昇し始めているが、Ｖｏ＞ＶＢＢ－αとなるまでは、イネーブル信号ＥＮがローレベルに維持されるので、チャージポンプ３３の昇圧動作が開始されない。従って、昇圧電圧ＶＧ（延いてはゲート駆動信号Ｇ１）は、出力電圧Ｖｏと所定の電位差（＝ＮＭＯＳＦＥＴ１０のオンスレッショルド電圧）を維持しつつ、出力電圧Ｖｏと共に上昇していく。この点については、先出の図１６でも説明した通りである。

その後、時刻ｔ３３において、Ｖｏ＞ＶＢＢ－αになると、イネーブル信号ＥＮがハイレベルに立ち上がり、チャージポンプ３３の昇圧動作が開始されるので、昇圧電圧ＶＧが所定の目標値ＶＢＢ＋β（＞ＶＢＢ）まで引き上げられる。また、チャージポンプ３３の昇圧動作を始めるに当たり、チャージポンプ３３への電流供給能力も増強される。これらの点についても、先出の図１６で説明した通りである。

なお、この時点では、未だマスク期間Ｔｍａｓｋが経過していないので、閾値制御信号Ｓ１７０がローレベルのままであり、過電流検出閾値Ｉｏｃｐは、２段階の内部設定値ＩｏｃｐＨと外部設定値ＩｏｃｐＬのうち、より高い内部設定値ＩｏｃｐＨに維持されている。従って、例えば、負荷３として容量性負荷が接続されており、起動時の出力電流Ｉｏとして定常動作時よりも大きい瞬時電流が流れても、過電流保護が掛かることはない。

その後、時刻ｔ３４において、Ｉｏ＞ＩｏｃｐＬに維持されたままマスク期間Ｔｍａｓｋが経過すると、閾値制御信号Ｓ１７０がハイレベルに立ち上がる。その結果、過電流検出閾値Ｉｏｃｐが内部設定値ＩｏｃｐＨから外部設定値ＩｏｃｐＬに切り替わるので、出力電流Ｉｏが外部設定値ＩｏｃｐＬに制限される。

このとき、出力電圧Ｖｏ（＝ＩｏｃｐＬ×ＲＬ、ただし、ＲＬは負荷３の抵抗値）は、過電流検出閾値Ｉｏｃｐの引き下げ（ＩｏｃｐＨ→ＩｏｃｐＬ）に伴い低下する。また、出力電圧Ｖｏは、負荷３の抵抗値ＲＬが小さいほど低下する。そのため、負荷３が低抵抗（ＲＬ＝１Ω程度）である場合には、過電流検出閾値Ｉｏｃｐの引き下げ後、出力電圧Ｖｏが閾値電圧ＶＢＢ－αを下回るおそれがある。

本図の例では、過電流検出閾値Ｉｏｃｐの引き下げによって出力電圧Ｖｏが低下し、時刻ｔ３５において、出力電圧Ｖｏが閾値電圧ＶＢＢ－αを下回った結果、チャージポンプ３３の昇圧動作が停止されている。従って、時刻ｔ３５以降、昇圧電圧ＶＧは、出力電圧Ｖｏと所定の電位差（＝ＮＭＯＳＦＥＴ１０のオンスレッショルド電圧）を維持しつつ、出力電圧Ｖｏと共に低下していく。

このとき、昇圧電圧ＶＧと出力電圧Ｖｏとの電位差（＝ＶＧ－Ｖｏ）は、ΔＶ１（＝ツェナダイオード３８の降伏電圧に相当）から、ΔＶ２（＝ＮＭＯＳＦＥＴ１０のオンスレッショルド電圧に相当、Δ２＜Δ１）まで低下する。このような状況に陥ると、閾値電圧生成部１３０や過電流検出部１４０（先出の図７を参照）の動作レンジが狭くなるので、過電流検出動作に支障を来すおそれがある。

図１８は、第１実施例における昇圧制御動作の第３例（＝過電流検出閾値Ｉｏｃｐの切替後にＶｏ≒ＶＢＢ－αとなる場合）を示すタイミングチャートであって、先の図１７と同じく、上から順に、外部制御信号Ｓｉ、出力電流Ｉｏ、各部の電圧及び信号（出力電圧Ｖｏ（実線）、昇圧電圧ＶＧ（小破線）、及び、ゲート駆動信号Ｇ１（一点鎖線））、閾値制御信号Ｓ１７０、並びに、イネーブル信号ＥＮが描写されている。

本図の昇圧制御動作は、図１７のそれと基本的に同様であるが、時刻ｔ３４における過電流検出閾値Ｉｏｃｐの引き下げ後、出力電圧Ｖｏが閾値電圧ＶＢＢ－αの近傍値となっている。このような場合には、時刻ｔ３５以降、イネーブル信号ＥＮのチャタリング（＝ハイレベルとローレベルを繰り返す状態）が生じるので、チャージポンプ３３による昇圧動作が断続的に行われる。その結果、過電流検出動作が不安定となり、出力電流Ｉｏを本来の外部設定値ＩｏｃｐＬに正しく制限することができなくなる。

なお、上記したイネーブル信号ＥＮのチャタリングは、閾値電圧ＶＢＢ－αにヒステリシスを付けても解決することができない。そこで、以下では、上記の課題を解決することのできる昇圧制御部１００の第２実施例を提案する。

図１９は、昇圧制御部１００の第２実施例を示す回路図である。本実施例の昇圧制御部１００は、先出の第１実施例（図１５）をベースとしつつ、インバータＩＮＶ１（本図では明示せず）よりも後段に、論理和演算器ＯＲ１を含む。

論理和演算器ＯＲ１は、イネーブル信号ＥＮと閾値制御信号Ｓ１７０との論理和信号ＥＮ２を生成し、これをイネーブル信号ＥＮに代えてオシレータ３２に出力する。なお、Ｓ１７０＝Ｌであるときには、ＥＮ２＝ＥＮとなる。一方、Ｓ１７０＝Ｈであるときには、ＥＮ２＝Ｈ固定となる。

すなわち、本実施例の昇圧制御部１００であれば、過電流検出閾値Ｉｏｃｐが外部設定値ＩｏｃｐＬとされている間（Ｓ１７０＝Ｈ）、出力電圧Ｖｏが閾値電圧ＶＢＢ－αを下回っても、チャージポンプ３３の昇圧動作を停止しなくなる。言い換えれば、過電流検出閾値Ｉｏｃｐの切替後には、チャージポンプ３３の昇圧動作が強制的に継続される。従って、昇圧電圧ＶＧ（延いてはゲート駆動信号Ｇ１）の低下を抑制することが可能となる。

ただし、本実施例の昇圧制御部１００では、出力電圧Ｖｏが閾値電圧ＶＢＢ－αを下回ると、トランジスタＰ４（図１５を参照）がオフするので、チャージポンプ３３への電流供給能力が増強されなくなる。そのため、チャージポンプ３３による昇圧動作に支障を来す懸念がある。そこで、以下では、上記の懸念を払拭することのできる昇圧制御部１００の第３実施例を提案する。

図２０は、昇圧制御部１００の第３実施例を示す回路図である。本実施例の昇圧制御部１００は、先出の第１実施形態（図１５）をベースとしつつ、さらに、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ６～Ｐ９と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１３～Ｎ１７と、バッファＢＵＦ１と、を含む。

トランジスタＰ７～Ｐ９それぞれのソース及びバックゲートは、いずれも電源電圧ＶＢＢの印加端に接続されている。トランジスタＰ７～Ｐ９それぞれのゲートは、いずれもトランジスタＰ９のドレインに接続されている。トランジスタＰ８のドレインは、閾値電圧生成部１３０への電流供給端に相当する。トランジスタＰ９のドレインは、トランジスタＮ１４のドレインに接続されている。トランジスタＮ１４のゲートには、閾値制御信号Ｓ１７０が入力されている。トランジスタＮ１４のソース及びバックゲートは、いずれもトランジスタＮ１７のドレインに接続されている。トランジスタＮ１４のソース、ゲート及びバックゲートは、いずれも接地端に接続されている。

トランジスタＰ７のドレインは、トランジスタＮ１３のゲートとトランジスタＮ１６のドレインに接続されている。トランジスタＮ１３のソース及びバックゲートと、トランジスタＮ１６のソース、ゲート及びバックゲートは、いずれも定電圧ＰＲＥＲＥＧ（＝ＶＢＢ－５Ｖ）の印加端に接続されている。トランジスタＮ１５のドレインは、電源電圧ＶＢＢの印加端に接続されている。トランジスタＮ１３のドレインと、トランジスタＮ１５のソース、ゲート及びバックゲートは、いずれもバッファＢＵＦ１の入力端に接続されている。バッファＢＵＦ１の出力端は、トランジスタＰ６のゲートに接続されている。トランジスタＰ６のソース及びバックゲートは、いずれも電源電圧ＶＢＢの印加端に接続されている。トランジスタＰ６のドレインは、トランジスタＰ３のゲートに接続されている。

なお、上記のトランジスタＮ１３～Ｎ１７のうち、トランジスタＮ１３及びＮ１４は、いずれもエンハンスメント型であり、トランジスタＮ１５～Ｎ１７は、いずれもデプレッション型である。特に、トランジスタＮ１５は、プルアップ素子として機能し、トランジスタＮ１６は、プルダウン素子として機能する。また、トランジスタＮ１７は、電流制限素子として機能する。

バッファＢＵＦ１の上側電源端は、電源電圧ＶＢＢの印加端に接続されている。バッファＢＵＦ１の下側電源端は、定電圧ＰＲＥＲＥＧの印加端に接続されている。従って、バッファＢＵＦ１から出力されるゲート信号ＳＧは、ハイレベルが電源電圧ＶＢＢとなり、ローレベルが定電圧ＰＲＥＲＥＧとなる。

次に、本実施例で新規に追加された構成要素の動作を中心に、本実施形態における昇圧制御動作の説明を行う。

図２１は、第３実施例における昇圧制御動作の一例を示すタイミングチャートであり、上から順番に、電源電圧ＶＢＢ及び定電圧ＰＲＥＲＥＧ、外部制御信号Ｓｉ、出力電流Ｉｏ、各部の電圧及び信号（出力電圧Ｖｏ（実線）、昇圧電圧ＶＧ（小破線）、及び、ゲート駆動信号Ｇ１（一点鎖線））、閾値制御信号Ｓ１７０、ゲート信号ＳＧ、並びに、イネーブル信号ＥＮが描写されている。以下では、先出の図２０も適宜参照しながら、本図の動作説明を行う。

本図の昇圧制御動作は、図１７や図１８のそれと基本的に同様であるが、時刻ｔ３４における過電流検出閾値Ｉｏｃｐの切替時には、閾値制御信号Ｓ１７０の立上りに伴い、ゲート信号ＳＧがローレベルに立ち下がる。従って、トランジスタＰ６がオンし、トランジスタＰ３のゲート電圧Ｖｘがハイレベル（≒ＶＢＢ）に引き上げられるので、出力電圧Ｖｏが閾値電圧ＶＢＢ－αを下回っていても、トランジスタＰ３が強制的にオフされる。その結果、トランジスタＰ４及びＰ５共通のゲート電圧Ｖｙがローレベル（≒ＶＢＢＭ５）に引き下げられるので、トランジスタＰ４及びＰ５がいずれも強制的にオンされる。

このように、本実施例の昇圧制御部１００であれば、過電流検出閾値Ｉｏｃｐの切替時（Ｓ１７０＝Ｈ）において、トランジスタＰ５が強制的にオンされる。従って、イネーブル信号ＥＮは、チャタリングを生じることなく、ハイレベル（≒ＶＢＢ＿ＲＥＦ）に固定される。その結果、出力電圧Ｖｏが閾値電圧ＶＢＢ－αを下回っても、オシレータ３２によるクロック信号ＣＬＫの生成動作が継続され、延いては、チャージポンプ３３による昇圧電圧ＶＧの生成動作が継続される。

従って、過電流検出閾値Ｉｏｃｐの切替前後で、昇圧電圧ＶＧと出力電圧Ｖｏとの電位差（＝ＶＧ－Ｖｏ）を、常にΔＶ１（＝ツェナダイオード３８の降伏電圧に相当）に維持することができる。その結果、閾値電圧生成部１３０や過電流検出部１４０（先出の図７を参照）の動作レンジが狭くならないので、過電流検出動作に支障を来さずに済む。

また、本実施例の昇圧制御部１００であれば、過電流検出閾値Ｉｏｃｐの切替時（Ｓ１７０＝Ｈ）において、トランジスタＰ４も強制的にオンされる。従って、出力電圧Ｖｏが閾値電圧ＶＢＢ－αを下回っても、チャージポンプ３３に対する電流供給能力の増強が継続される。その結果、チャージポンプ３３による昇圧動作に支障を来す懸念もなくなる。

＜車両への適用＞
図２２は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電力供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８とを搭載している。なお、本図における電子機器Ｘ１１～Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明した半導体集積回路装置１、ＥＣＵ２、及び、負荷３は、電子機器Ｘ１１～Ｘ１８のいずれにも組み込むことが可能である。

＜その他の変形例＞
また、上記の実施形態では、車載用ハイサイドスイッチＩＣを例に挙げて説明を行ったが、本明細書中に開示されている発明の適用対象は、これに限定されるものではなく、例えば、その他の車載用ＩＰＤ（車載用ローサイドスイッチＩＣや車載用電源ＩＣなど）はもちろん、車載用途以外の半導体集積回路装置にも広く適用することが可能である。

また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、車載用ＩＰＤなどに利用することが可能である。

１ 半導体集積回路装置（スイッチ装置）
２ ＥＣＵ
３ 負荷
４ 外部センス抵抗
１０ ＮＭＯＳＦＥＴ（スイッチ素子）
２０ 出力電流監視部
２１、２１’ ＮＭＯＳＦＥＴ
２２ センス抵抗
３０ ゲート制御部
３１ ゲートドライバ
３２ オシレータ
３３ チャージポンプ（昇圧部）
３４ クランパ
３５ ＮＭＯＳＦＥＴ
３６ 抵抗
３７ キャパシタ
３８ ツェナダイオード（クランプ素子）
４０ 制御ロジック部
５０ 信号入力部
６０ 内部電源部
７０ 異常保護部
７１ 過電流保護回路（過電流保護部）
７２ オープン保護回路
７３ 温度保護回路
７４ 減電圧保護回路
８０ 出力電流検出部
９０ 信号出力部
９１ セレクタ
１００ 昇圧制御部
１１０ 第１電流生成部
１１１ オペアンプ
１１２ ＮＭＯＳＦＥＴ
１１３ 抵抗
１２０ 第２電流生成部
１２１ オペアンプ
１２２ ＮＭＯＳＦＥＴ
１２３ 抵抗
１３０ 閾値電圧生成部
１３１ 電流源
１３２ 抵抗
１３３ カレントミラー
１４０ 過電流検出部
１４１ コンパレータ
１５０ 参照電圧生成部
１５１ 電流源
１５２ 抵抗
１６０ 比較部
１６１ コンパレータ
１７０ 閾値制御部
１７１ コンパレータ
１７２ 電流源
１７３ レベルシフタ
１７４ ＲＳフリップフロップ
１７５ 放電制御部
１７６ ＮＭＯＳＦＥＴ
１７７ キャパシタ
ＢＵＦ１ バッファ
ＣＳ１ 電流源
Ｄ１～Ｄ４ ダイオード
ＤＬＹ 外部端子
ＩＮＶ１ インバータ
Ｎ１～Ｎ１７ Ｎチャネル型ＭＯＳ電界効果トランジスタ
ＯＲ１ 論理和演算器
Ｐ１～Ｐ９ Ｐチャネル型ＭＯＳ電界効果トランジスタ
ＳＥＴ 外部端子
Ｔ１～Ｔ４ 外部端子
ＵＶＬＯ 減電圧検出部
Ｘ 車両
Ｘ１１～Ｘ１８ 電子機器
ＺＤ１～ＺＤ３ ツェナダイオード

Claims (11)

1. 電源電圧の入力端と出力電圧の出力端との間のスイッチ素子を駆動するドライバと、
   前記電源電圧よりも高い昇圧電圧を生成して前記ドライバに供給する昇圧部と、
   前記スイッチ素子に流れる出力電流を過電流検出閾値以下に制限する過電流保護部と、
   前記昇圧部を停止するか否かを制御する昇圧制御部と、
   を有し、
   前記過電流保護部は、前記過電流検出閾値を第１設定値とするか前記第１設定値よりも小さい第２設定値とするかを切り替える機能を備えており、
   前記昇圧制御部は、前記過電流検出閾値が前記第１設定値とされている間、前記出力電圧が閾値電圧よりも低いときに前記昇圧部を停止し、前記過電流検出閾値が前記第２設定値とされている間、前記出力電圧が前記閾値電圧を下回っても前記昇圧部を停止しないことを特徴とするスイッチ装置。
2. 前記昇圧制御部は、前記出力電圧が前記閾値電圧よりも高いときに前記昇圧部への電流供給能力を増強する機能を備えていることを特徴とする請求項１に記載のスイッチ装置。
3. 前記昇圧制御部は、前記過電流検出閾値が前記第２設定値とされている間、前記出力電圧が前記閾値電圧を下回っても電流供給能力の増強を継続することを特徴とする請求項２に記載のスイッチ装置。
4. 前記過電流保護部は、前記過電流検出閾値が前記第１設定値とされているときに前記出力電流が前記第２設定値を上回ったままマスク期間が経過した時点で前記過電流検出閾値を前記第２設定値に切り替えることを特徴とする請求項１～請求項３のいずれか一項に記載のスイッチ装置。
5. 前記過電流保護部は、前記過電流検出閾値が前記第２設定値とされているときに前記出力電流が前記第２設定値を下回った時点で前記過電流検出閾値を前記第１設定値に切り替えることを特徴とする請求項４に記載のスイッチ装置。
6. 前記第１設定値は固定値であり、前記第２設定値は可変値であることを特徴とする請求項１～請求項５のいずれか一項に記載のスイッチ装置。
7. 前記スイッチ素子として、Ｎチャネル型のトランジスタを有することを特徴とする請求項１～請求項６のいずれか一項に記載のスイッチ装置。
8. 請求項１～請求項７のいずれか一項に記載のスイッチ装置と、
   前記スイッチ装置に接続される負荷と、
   を有することを特徴とする電子機器。
9. 前記負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータであることを特徴とする請求項８に記載の電子機器。
10. 請求項８または請求項９に記載の電子機器を有することを特徴とする車両。
11. 電源電圧の入力端と出力電圧の出力端との間のスイッチ素子を駆動するドライバと、
    前記電源電圧よりも高い昇圧電圧を生成して前記ドライバに供給する昇圧部と、
    前記出力電圧と閾値電圧とを比較して前記出力電圧が前記閾値電圧よりも低いときに前記昇圧部を停止する昇圧制御部と、
    を有することを特徴とするスイッチ装置。
    

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