JP2017112427A - 受信回路、表示ドライバ及び表示装置 - Google Patents

Abstract

【課題】ＭＩＰＩ Ｃ−ＰＨＹのＨＳモードでの通信に適した受信回路を提供する。【解決手段】受信回路１０は、信号Ａ、Ｂの差分に対応する信号Ａ−Ｂを生成する差動レシーバ１３ａと、信号Ｂ、Ｃの差分に対応する信号Ｂ−Ｃを生成する差動レシーバ１３ｂと、信号Ｃ、Ａの差分に対応する信号Ｃ−Ａを生成する差動レシーバ１３ｃと、信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａのゼロクロスに応答してクロック信号を生成するクロック再生回路１４と、クロック信号に同期して信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−ＡをラッチするＤフリップフロップ１５ａ、１５ｂ、１５ｃとを具備する。クロック再生回路１４は、信号Ａ、Ｂ、Ｃの状態遷移が発生したときに信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａそれぞれのゼロクロスを検出し、信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａのうちの複数においてゼロクロスが検出された場合、最先のゼロクロスに同期してクロック信号を生成するように構成されている。【選択図】図５

Description

本発明は、受信回路、表示ドライバ及び表示装置に関し、特に、ＭＩＰＩ（Mobile Industry Processor Interface） Ｃ−ＰＨＹによる通信に対応した受信回路に関する。

ＭＩＰＩ（Mobile Industry Processor Interface）アライアンスは、通信インターフェースの規格を定める組織であり、ＭＩＰＩによって規定された規格（MIPI specifications）は、ホストと周辺機器との間の通信に広く用いられている。

ＭＩＰＩによって規定された様々な規格のうち、携帯端末におけるアプリケーションプロセッサと表示モジュールの間の通信に最も典型的に用いられてきた物理層の規格が、ＭＩＰＩ Ｄ−ＰＨＹである。ＭＩＰＩ Ｄ−ＰＨＹでは、それぞれが小振幅の差動信号を伝送する信号線の対（「レーン」と呼ばれる。）を複数用いてデータ通信が行われる。典型的には、差動クロック信号を伝搬する１本のレーン（「クロックレーン」と呼ばれる。）と、差動データ信号を伝搬する１〜４本のレーン（「データレーン」と呼ばれる。）とが用いられる。ＭＩＰＩ Ｄ−ＰＨＹに準拠した通信に適応する受信装置は、例えば、特開２０１４−１６８１９５号公報に開示されている。

近年の表示パネルの高精細化により、画像データをより高速に伝送する必要が生じており、このため、より高速な通信インターフェースが要求されている。このような要求に応じるために新たに規定された物理層の規格が、ＭＩＰＩ Ｃ−ＰＨＹである。ＭＩＰＩ Ｃ−ＰＨＹでは、３本の信号線を用いて通信が行われる。

ＭＩＰＩ Ｃ−ＰＨＹには、２つの通信モード：ＬＰ（low power）モードとＨＳ（High Speed）モードが規定されている。ＬＰモードでの通信が行われる場合、各信号線において大振幅の２値信号が伝送される。ＨＳモードでの通信が行われる場合、各信号線において小振幅の３値信号（High, Low, Middleの３値の信号）が伝送され、受信側では、該３値信号が２値の論理信号に変換される。ＭＩＰＩ Ｃ−ＰＨＹの一つの特徴は、クロック信号がデータ信号に埋め込まれることであり、受信側では、データ信号の受信においてクロック再生を行う。

ここで留意すべきことは、ＭＩＰＩ Ｃ−ＰＨＹは、実際にどのような回路構成の受信回路を用いるべきかについてまでは詳細には規定されていないことである。ＭＩＰＩ Ｃ−ＰＨＹが規定されたのは比較的最近であることから、ＭＩＰＩ Ｃ−ＰＨＹに適した受信回路の構成については、十分な検討が進んでいない。

特開２０１４−１６８１９５号公報

発明者は、様々な検討の結果、ＭＩＰＩ Ｃ−ＰＨＹのＨＳモードでの通信に適した受信回路の構成を見出した。したがって、本発明の目的の一つは、ＭＩＰＩ Ｃ−ＰＨＹのＨＳモードでの通信に適した受信回路を提供することにある。本発明の他の目的、新規な特徴は、以下の開示から当業者には理解されよう。

本発明の一の観点では、ＭＩＰＩ Ｃ−ＰＨＹによるデータ通信に準拠して生成された第１信号、第２信号、第３信号を受信するための受信回路が提供される。該受信回路は、第１信号と第２信号とを受け取り、第１信号と第２信号の差分に対応する第１差分信号を生成する第１差動レシーバと、第２信号と第３信号とを受け取り、第２信号と第３信号の差分に対応する第２差分信号を生成する第２差動レシーバと、第３信号と第１信号とを受け取り、第３信号と第１信号の差分に対応する第３差分信号を生成する第３差動レシーバと、第１差分信号、第２差分信号及び第３差分信号のゼロクロスに応答してクロック信号を生成するクロック再生回路と、クロック信号に同期して第１差分信号、第２差分信号及び第３差分信号をラッチするラッチ回路部とを具備する。クロック再生回路は、第１信号、第２信号、第３信号の状態遷移が発生したときに第１差分信号、第２差分信号及び第３差分信号それぞれのゼロクロスを検出し、状態遷移について第１差分信号、第２差分信号及び第３差分信号のうちの複数においてゼロクロスが検出された場合、検出されたゼロクロスのうちの最先のゼロクロスに同期してクロック信号を生成するように構成されている。

このような構成の受信回路は、表示パネルを駆動する表示ドライバに適用されることが好適である。このような表示ドライバは、典型的には、表示装置に適用される。

本発明によれば、ＭＩＰＩ Ｃ−ＰＨＹのＨＳモードでの通信に適した受信回路を提供することができる。

本発明の一実施形態における表示装置の構成を示す概念図である。 第１の実施形態における受信回路の構成を示すブロック図である。 ＭＩＰＩ Ｃ−ＰＨＹのＨＳモードの通信において、信号Ａ、Ｂ、Ｃに許容される状態を示す表である。 ＨＳモードでの通信における信号Ａ、Ｂ、Ｃの状態遷移、及び、該状態遷移における信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａのゼロクロス検出を図示するタイミングチャートである。 ＨＳモードでの通信における信号Ａ、Ｂ、Ｃの状態遷移、及び、該状態遷移における信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａのゼロクロス検出を図示するタイミングチャートである。 ＨＳモードでの通信における信号Ａ、Ｂ、Ｃの状態遷移、及び、該状態遷移における信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａのゼロクロス検出を図示するタイミングチャートである。 本実施形態におけるクロック再生回路の構成を示すブロック図である。 本実施形態のクロック再生回路に含まれる遅延回路の構成の例を示す回路図である。 第１の実施形態のクロック再生回路の動作を示すタイミングチャートである。 第２の実施形態における受信回路の構成を示すブロック図である。 ＭＩＰＩ Ｃ−ＰＨＹにおけるＨＳモードでの通信、特に、ＬＰモードからＨＳモードへの切り換えの手順を示すタイミングチャートである。 値“３”のシンボルが連続して伝送される場合の信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａの波形を示すタイミングチャートである。 第２の実施形態のクロック再生回路の動作を示すタイミングチャートである。 ＵＩ検出回路の構成の一例を示すブロック図である。 図１２Ａの構成のＵＩ検出回路の動作を示すタイミングチャートである。 ＵＩ検出回路の構成の他の例を示すブロック図である。 図１３Ａの構成のＵＩ検出回路の動作を示すタイミングチャートである。 ＭＩＰＩ Ｃ−ＰＨＹにおけるＨＳモードでの通信の期間ｔ_{３−ＰＲＥＡＭＢＬＥ}における信号Ａ、Ｂ、Ｃ及びコモン電位Ｖ_ＣＭの波形を示すタイミングチャートである。 Ｔ３−ＰＲＥＢＥＧＩＮ−ｓｔａｒｔ検出ブロックの構成の一例を示す概念図である。 Ｔ３−ＰＲＥＢＥＧＩＮ−ｓｔａｒｔ検出ブロックの構成の他の例を示す概念図である。 Ｔ３−ＰＲＥＢＥＧＩＮ−ｓｔａｒｔ検出ブロックの構成の更に他の例を示す概念図である。 Ｔ３−ＰＲＥＢＥＧＩＮ−ｓｔａｒｔ検出ブロックの構成の更に他の例を示す概念図である。 第２の実施形態における受信回路の他の構成を示すブロック図である。 第２の実施形態における受信回路の更に他の構成を示すブロック図である。 第２の実施形態における受信回路の更に他の構成を示すブロック図である。 クロック再生回路の遅延回路の好適な構成を示す回路図である。

以下、添付図面を参照しながら本発明の実施形態について説明する。なお、添付図面においては、同一、類似又は対応する構成要素を同一又は類似の参照番号により参照することがあることに留意されたい。

以下では、本発明が表示装置（例えば、液晶表示パネルを備えた液晶表示装置）へのデータ通信に適用される場合の実施形態について説明する。ただし、本発明は、様々な機器へのデータ通信に用いられ得ることに留意されたい。

図１は、本発明の一実施形態における表示装置の構成を示す概念図である。図１に図示された表示装置の構成は、後述の各実施形態に適用され得ることに留意されたい。図１の表示装置は、液晶表示パネル１と、この液晶表示パネル１を駆動する表示ドライバ２とを備えている。詳細には、液晶表示パネル１は、ソース線、ゲート線及び画素が配置された表示領域１ａと、ゲート線を駆動するＧＩＰ（gate in panel）回路１ｂとを備えている。表示ドライバ２は、液晶表示パネル１の表示領域１ａに設けられたソース線（信号線、ディジット線とも呼ばれる）を駆動し、更に、ＧＩＰ回路１ｂを制御する制御信号をＧＩＰ回路１ｂに供給する。本実施形態では、表示ドライバ２は、液晶表示パネル１のガラス基板の上にＣＯＧ（chip on glass）技術によって搭載されている。

表示ドライバ２は、フレキシブル配線基板４に形成された信号線を介してホスト３に接続されている。図１には、フレキシブル配線基板４に形成された信号線のうち、ＭＩＰＩ Ｃ−ＰＨＹに準拠したデータ通信に用いられる３本の信号線５ａ、５ｂ、５ｃのみが図示されている。ＭＩＰＩ Ｃ−ＰＨＹによるデータ通信では、３つの信号Ａ、Ｂ、Ｃが伝送される。信号線５ａ、５ｂ、５ｃは、それぞれ、ホスト３のトランスミッタ６ａ、６ｂ、６ｃから出力された信号Ａ、Ｂ、Ｃを表示ドライバ２に伝送する。ＭＩＰＩ Ｃ−ＰＨＹによる通信では、信号Ａ、Ｂ、Ｃに、通信すべきデータのみならずクロック信号が埋め込まれることに留意されたい。

表示ドライバ２は、ホスト３からＭＩＰＩ Ｃ−ＰＨＹに準拠して生成された信号Ａ、Ｂ、Ｃを受信するように構成される。以下では、表示ドライバ２の構成の実施形態、特に、ホスト３から信号Ａ、Ｂ、Ｃを受け取る受信回路の構成の実施形態を説明する。

（第１の実施形態）
図２は、第１の実施形態における表示ドライバ２の構成、特に、ホスト３から信号Ａ、Ｂ、Ｃを受け取る受信回路１０の構成を示すブロック図である。なお、図２には、受信回路１０のうちＨＳモードでの通信が行われる場合に信号Ａ、Ｂ、Ｃの受信に関与する回路部分の構成が図示されているが、実際の実装においては、ＬＰモードにおける通信が行われる場合に信号Ａ、Ｂ、Ｃの受信に関与する構成が追加され得ることに留意されたい。

ＨＳモードでの通信が行われる場合、図３に示されているように、信号Ａ、Ｂ、Ｃのそれぞれは、High, Middle, Lowの値をとり得る３値信号として生成される。また、信号Ａ、Ｂ、Ｃ全体としては、“＋ｘ”、“−ｘ”、“＋ｙ”、“−ｙ”、“＋ｚ”、“−ｚ”の６つの状態が許容される。例えば、状態“＋ｘ”は、信号Ａ、Ｂ、Ｃが、それぞれ、High, Low, Middleの値を有する状態である。信号Ａ、Ｂ、Ｃの状態は、ＵＩ（unit interval）毎に遷移する。ＭＩＰＩ Ｃ−ＰＨＹの規格においては、信号Ａ、Ｂ、Ｃの状態遷移において信号Ａ、Ｂ、Ｃが、元の状態と異なる状態に遷移すると決められているので、結果として、信号Ａ、Ｂ、Ｃは、全体として、各ＵＩにおいて５値のデータを送ることができることになる。各ＵＩで伝送されるデータはシンボルと呼ばれ、シンボルがとり得る５つの値は、“０”、“１”、“２”、“３”、“４”と表記される。

図２に戻り、受信回路１０は、終端回路１１と、差動レシーバ１２ａ、１２ｂ、１２ｃと、遅延回路１３ａ、１３ｂ、１３ｃと、クロック再生回路１４と、Ｄフリップフロップ１５ａ、１５ｂ、１５ｃと、シンボルデコーダ（symbol decoder）１６と、デシリアライザ（deserializer）１７と、デマッパ（demapper）１８とを備えている。

終端回路１１は、終端抵抗１１ａ、１１ｂ、１１ｃと容量素子１１ｄとを備えている。本実施形態では、終端抵抗１１ａ、１１ｂ、１１ｃは、Ｙ結線で接続されている。詳細には、終端抵抗１１ａは、信号線５ａの端と中性点１１ｎの間に接続されており、終端抵抗１１ｂは、信号線５ｂの端と中性点１１ｎの間に接続されており、終端抵抗１１ｃは、信号線５ｃの端と中性点１１ｎの間に接続されている。容量素子１１ｄは、中性点１１ｎと回路接地（circuit ground）の間に接続されている。

差動レシーバ１２ａ、１２ｂ、１２ｃは、それぞれ、信号Ａ、Ｂ、Ｃのうちの２つの間の差分に対応する差分信号を生成する。詳細には、差動レシーバ１２ａは、非反転出力（図２において、記号“＋”で示されている）が信号線５ａに接続され、反転出力（図２において、記号“−”で示されている）が信号線５ｂに接続されており、信号Ａと信号Ｂとの差分に対応する信号Ａ−Ｂを出力する。差動レシーバ１２ｂは、非反転出力が信号線５ｂに接続され、反転出力が信号線５ｃに接続されており、信号Ｂと信号Ｃとの差分に対応する信号Ｂ−Ｃを出力する。更に、差動レシーバ１２ｃは、非反転出力が信号線５ｃに接続され、反転出力が信号線５ａに接続されており、信号Ｃと信号Ａとの差分に対応する信号Ｃ−Ａを出力する。

遅延回路１３ａ、１３ｂ、１３ｃは、それぞれ、信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａを所定の遅延時間だけ遅延する。

クロック再生回路１４は、信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａに対してクロック再生を行ってクロック信号Ｒｘ＿ＣＬＫを生成する。クロック再生回路１４の構成及び動作の詳細については後に詳細に説明する。

Ｄフリップフロップ１５ａ、１５ｂ、１５ｃは、クロック再生回路１４から出力されるクロック信号Ｒｘ＿ＣＬＫに同期して信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａをラッチするラッチ回路部として動作する。詳細には、Ｄフリップフロップ１５ａは、クロック信号Ｒｘ＿ＣＬＫに同期して信号Ａ−Ｂをラッチしてロジック信号ＬＯＧＩＣ＿ＡＢを生成する。同様に、Ｄフリップフロップ１５ｂは、クロック信号Ｒｘ＿ＣＬＫに同期して信号Ｂ−Ｃをラッチしてロジック信号ＬＯＧＩＣ＿ＢＣを生成し、Ｄフリップフロップ１５ｃは、クロック信号Ｒｘ＿ＣＬＫに同期して信号Ｃ−Ａをラッチしてロジック信号ＬＯＧＩＣ＿ＣＡを生成する。ロジック信号ＬＯＧＩＣ＿ＡＢ、ＬＯＧＩＣ＿ＢＣ、ＬＯＧＩＣ＿ＣＡは、いずれも、２値のシングルエンド信号である。

シンボルデコーダ（symbol decoder）１６と、デシリアライザ（deserializer）１７と、デマッパ（demapper）１８とは、Ｄフリップフロップ１５ａ、１５ｂ、１５ｃから出力されるロジック信号ＬＯＧＩＣ＿ＡＢ、ＬＯＧＩＣ＿ＢＣ、ＬＯＧＩＣ＿ＣＡを処理してホスト３から送られてくるデータを再生する回路部分である。シンボルデコーダ１６は、ロジック信号ＬＯＧＩＣ＿ＡＢ、ＬＯＧＩＣ＿ＢＣ、ＬＯＧＩＣ＿ＣＡをデコードして３ビットシンボルを生成する。ＭＩＰＩ Ｃ−ＰＨＹにおいては、各シンボルが、Flip、Rotation、Polarityの３つの属性を有すると規定されている。これらの３つの属性の組み合わせで、各シンボルの値“０”、“１”、“２”、“３”、“４”が表現される。

デシリアライザ１７は、シンボルデコーダ１６から受け取った３ビットシンボルに対してシリアル−パラレル変換を行う。シンボルデコーダ１６からシリアルに受け取った一連の７つのシンボルをパラレルに出力する。各シンボルは、３ビットデータであるから、デシリアライザ１７からは２１ビットデータが出力されることになる。

デマッパ１８は、デシリアライザ１７から受け取った７シンボルに対してデマッピング処理を行い、１６ビットの通信データを再生する。デマッパ１８で再生された通信データが内部回路１９に送られ、内部回路１９の動作に使用される。例えば、信号Ａ、Ｂ、Ｃによりホスト３から表示ドライバ２に送信される通信データが画像データを含んでいる場合には、デマッパ１８によって画像データが再生され、該画像データが内部回路１９に供給される。内部回路１９のソース駆動回路は、該画像データに応答して液晶表示パネル１のソース線を駆動する。

続いて、クロック再生回路１４の動作の概略を説明する。クロック再生回路１４は、信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａのゼロクロス（zero-crossing）検出を行い、信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａのゼロクロス、即ち、信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａが電圧０を横切る時刻に同期するようにクロック信号Ｒｘ＿ＣＬＫを生成する。ただし、信号Ａ、Ｂ、Ｃの各状態遷移において信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａのうちの複数の信号が電圧０を横切る場合、クロック信号Ｒｘ＿ＣＬＫは、最先のゼロクロスに同期するように生成される。最先のゼロクロスに同期するようにクロック信号Ｒｘ＿ＣＬＫを生成することは、クロック信号Ｒｘ＿ＣＬＫに同期して動作するＤフリップフロップ１５ａ、１５ｂ、１５ｃによって信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａをラッチする動作の信頼性を向上する上で好適である。後述されるように、このような動作をするクロック再生回路１４は、簡便な構成で実現でき、受信回路１０の回路規模を低減し、消費電力を低減するために好適である。

図４Ａ〜図４Ｃは、ＨＳモードでの通信における信号Ａ、Ｂ、Ｃの状態遷移、及び、該状態遷移における信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａのゼロクロス検出を図示するタイミングチャートである。信号Ａ、Ｂ、Ｃには６状態が許容され、信号Ａ、Ｂ、Ｃは、状態遷移によって元の状態と異なる状態に遷移するので、結果としては、３０（＝６×５）種類の状態遷移が許容されることになる。

しかしながら、３０種類の状態遷移には等価な状態遷移が含まれており、３０種類の状態遷移は、図４Ａ〜図４Ｃに図示された３種類の状態遷移に纏めることができる。第１の種類の状態遷移は、信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａの全てが電圧０を横切る場合であり、図４Ａは、その一例として、状態“＋ｘ”から状態“−ｘ”への遷移を示している。第２の種類の状態遷移は、信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａのうちの２つが電圧０を横切る場合であり、図４Ｂは、その一例として、状態“＋ｘ”から状態“＋ｙ”への遷移を示している。第３の種類の状態遷移は、信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａのうちの１つが電圧０を横切る場合であり、図４Ｃは、その一例として、状態“＋ｘ”から状態“−ｙ”への遷移を示している。他の状態遷移は、これらの３つの状態遷移のいずれかと等価である。なお、図４Ａ〜図４Ｃでは、信号Ａ、Ｂ、Ｃの値Ｈｉｇｈ、Ｍｉｄｄｌｅ、Ｌｏｗが、それぞれ、電位（３／４）Ｖ、（１／２）Ｖ、（１／４）Ｖに対応する場合の状態遷移が図示されていることに留意されたい。

信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａの全てが電圧０を横切る図４Ａの状態遷移では、クロック再生回路１４は、信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａのうち最先に電圧０を横切る信号のゼロクロスを検出するとトリガを生成し、生成したトリガに同期するクロック信号Ｒｘ＿ＣＬＫを生成する。図４Ａの状態遷移では、信号Ａが電位（３／４）Ｖから電位（１／４）Ｖに遷移し、信号Ｂが電位（１／４）Ｖから電位（３／４）Ｖに遷移し、信号Ｃの電位が電位（１／２）で不変であるから、信号Ａ−Ｂの電位の変化が最も大きく、よって、信号Ａ−Ｂが最先に電圧０を横切り、その後、信号Ｂ−Ｃ、信号Ｃ−Ａが電圧０を横切る。クロック再生回路１４は、信号Ａ−Ｂのゼロクロスを検出するとトリガを生成し、該トリガに同期するようにクロック信号Ｒｘ＿ＣＬＫを生成する。

信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａのうちの２つが電圧０を横切る図４Ｂの状態遷移においても、クロック再生回路１４は、電圧０を横切る２つの信号のうち先に電圧０を横切る信号のゼロクロスを検出するとトリガを生成し、生成したトリガに同期するクロック信号Ｒｘ＿ＣＬＫを生成する。図４Ｂの状態遷移では、信号Ａが電位（３／４）Ｖから電位（１／２）Ｖに遷移し、信号Ｂが電位（１／４）Ｖから電位（３／４）Ｖに遷移し、信号Ｃが電位（１／２）Ｖから電位（１／４）Ｖに遷移するから、信号Ｂ−Ｃが最先に電圧０を横切り、その後、信号Ａ−Ｂが電圧０を横切る。信号Ｃ−Ａは、電圧０を横切らない。クロック再生回路１４は、信号Ｂ−Ｃのゼロクロスを検出するとトリガを生成し、生成したトリガに同期するクロック信号Ｒｘ＿ＣＬＫを生成する。

信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａのうちの１つのみが電圧０を横切る図４Ｃの状態遷移においては、クロック再生回路１４は、電圧０を横切る信号のゼロクロスを検出するとトリガを生成し、生成したトリガに同期したクロック信号Ｒｘ＿ＣＬＫを生成する。図４Ｃの状態遷移では、信号Ａが電位（３／４）Ｖから電位（１／２）Ｖに遷移し、信号Ｂが電位（１／４）Ｖで不変であり、信号Ｃが電位（１／２）Ｖから電位（３／４）Ｖに遷移するから、信号Ｃ−Ａのみが電圧０を横切る。クロック再生回路１４は、信号Ｃ−Ａのゼロクロスを検出するとトリガを生成し、生成したトリガに同期するようにクロック信号Ｒｘ＿ＣＬＫを生成する。

留意すべきことは、単純にクロック再生回路１４を信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａのゼロクロス検出を行い、ゼロクロスの検出に応じてトリガを生成するように構成すると、本来はクロック信号Ｒｘ＿ＣＬＫの生成に用いられるべきでないトリガも生成されることである。本来はクロック信号Ｒｘ＿ＣＬＫの生成に用いられるべきでないトリガを、以下では、疑似トリガと呼ぶ。クロック信号Ｒｘ＿ＣＬＫを適正に生成するためには、クロック再生回路１４は、最先でないゼロクロス点の検出に応じて生成されたトリガ、即ち、疑似トリガをマスクする（無視する）ように構成することが望ましい。例えば、図４Ａにおいては、信号Ａ−Ｂのゼロクロスに同期したトリガが生成され、その後、信号Ｂ−Ｃ、Ｃ−Ａのゼロクロスに同期した疑似トリガが生成される。図４Ａにおいて、ｔ_ΔＪは、トリガと疑似トリガの間の時間差を示している。疑似トリガに同期してクロック信号Ｒｘ＿ＣＬＫが生成されると、この時間差ｔ_ΔＪに起因してクロック信号Ｒｘ＿ＣＬＫにジッタが発生する。図４Ｂに図示されているように、信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａのうちの２つにゼロクロスが発生する場合も同様である。以下では、疑似トリガをマスクするためのクロック再生回路１４の構成について説明する。

図５は、本実施形態におけるクロック再生回路１４の構成を示すブロック図である。クロック再生回路１４は、トリガ検出回路２１と、ＳＲラッチ２２と、遅延回路２３と、ＡＮＤ回路２４とを備えている。

トリガ検出回路２１は、信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａに対してゼロクロス検出を行い、信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａのいずれかにおいてゼロクロスを検出すると、トリガを生成する。生成されたトリガは、トリガ検出出力ＴＲＩＧによってＳＲラッチ２２に供給される。本実施形態では、トリガ検出出力ＴＲＩＧは、生成されたトリガを、短時間の間だけＨｉｇｈレベルであるパルスの形で伝送する。

ＳＲラッチ２２は、トリガ検出出力ＴＲＩＧがセット端子に供給され、ＡＮＤ回路２４の出力信号がリセット端子に供給されている。ＳＲラッチ２２は、トリガ検出回路２１から出力されるトリガに応答してセットされ（例えば、トリガ検出出力ＴＲＩＧが一瞬でもＨｉｇｈレベルになるとセットされ）、ＡＮＤ回路２４の出力信号が一瞬でもＨｉｇｈレベルになるとリセットされる。ＳＲラッチ２２のデータ出力Ｑから出力される信号が、クロック信号Ｒｘ＿ＣＬＫとして用いられる。

遅延回路２３は、クロック信号Ｒｘ＿ＣＬＫを所定の遅延時間だけ遅延する。図６は、遅延回路２３の構成の一例を示す回路図である。一実施形態では、遅延回路２３は、直列に接続されたインバータ４１と、セレクタ回路４２とを備えている。クロック信号Ｒｘ＿ＣＬＫは、初段のインバータ４１（図６においては、左端に位置するインバータ４１）の入力に入力され、後段のインバータ４１に順次に伝送される。セレクタ回路４２は、直列に接続されたインバータ４１の出力信号のいずれかを選択し、選択した出力信号を出力する。セレクタ回路４２から出力される信号が、遅延されたクロック信号Ｒｘ＿ＣＬＫである。セレクタ回路４２には、遅延制御信号ＤＥＬＡＹ＿ＣＴＲＬが供給されており、セレクタ回路４２は、遅延制御信号ＤＥＬＡＹ＿ＣＴＲＬに応じてインバータ４１の出力信号を選択する。このような構成では、遅延制御信号ＤＥＬＡＹ＿ＣＴＲＬを適切に設定することにより、遅延回路２３の遅延時間を調節することができる。

図５に戻り、ＡＮＤ回路２４は、ＳＲラッチ２２から出力されるクロック信号Ｒｘ＿ＣＬＫと、遅延回路２３によって遅延されたクロック信号Ｒｘ＿ＣＬＫとの論理積に対応する出力信号を出力する。本実施形態では、ＳＲラッチ２２から出力されるクロック信号Ｒｘ＿ＣＬＫと遅延回路２３によって遅延されたクロック信号Ｒｘ＿ＣＬＫとの両方がＨｉｇｈレベルの場合に、ＡＮＤ回路２４の出力信号がＨｉｇｈレベルに設定され、それ以外の場合にはＡＮＤ回路２４の出力信号がＬｏｗレベルに設定される。上述のように、ＡＮＤ回路２４の出力信号は、ＳＲラッチ２２のリセット端子に供給される。

上述されたクロック再生回路１４の構成の利点の一つは、回路規模を小さくでき、消費電力を低減できることである。クロック再生においては、ＤＬＬ（delay-locked loop）回路やＰＬＬ（phase-locked loop）回路が用いられることが一般的であるが、ＤＬＬ回路やＰＬＬ回路は、回路規模が大きく、消費電力も大きい。本実施形態のクロック再生回路１４は、ＤＬＬ回路やＰＬＬ回路を使用していないので、回路規模を小さくでき、消費電力を低減することができる。

図７は、図５に図示された構成のクロック再生回路１４の動作を示すタイミングチャートである。図７には、信号Ａ、Ｂ、Ｃの状態が遷移したときに、信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａのうちの２つが電圧０を横切る場合のクロック再生回路１４の動作が図示されている。図７には、信号Ａ、Ｂ、Ｃの状態遷移が２回行われる間のクロック再生回路１４の動作が図示されている。

最初の状態遷移（図７の左側部分参照）においては、信号Ａ−Ｂが電圧＋Ｖ／２から電圧−Ｖ／４に遷移し、信号Ｂ−Ｃが、電圧−Ｖ／４から電圧＋Ｖ／２に遷移し、信号Ｃ−Ａが電圧−Ｖ／４で維持される。この場合、信号Ｂ−Ｃが先に電圧０を横切り、信号Ａ−Ｂが次に電圧０を横切る。トリガ検出回路２１から出力されるトリガ検出出力ＴＲＩＧには、信号Ｂ−Ｃのゼロクロスに応じて生成されたトリガに対応するパルスが現れ、その後、信号Ａ−Ｂのゼロクロスに応じて生成されたトリガに対応するパルスが現れる。信号Ｂ−Ｃのゼロクロスに応じて生成されたトリガは、クロック信号Ｒｘ＿ＣＬＫの生成に用いられるべきトリガであり、信号Ａ−Ｂのゼロクロスに応じて生成されたトリガは、クロック信号Ｒｘ＿ＣＬＫの生成に用いられるべきでない疑似トリガである。

ＳＲラッチ２２は、先に検出されたゼロクロス、即ち、信号Ｂ−Ｃのゼロクロスに応じてトリガが生成されるとセットされ、クロック信号Ｒｘ＿ＣＬＫをＨｉｇｈレベルにプルアップする。

ＳＲラッチ２２は、その後、リセット端子がＨｉｇｈレベルになるまで、即ち、ＡＮＤ回路２４の出力信号がＨｉｇｈレベルになるまで、クロック信号Ｒｘ＿ＣＬＫをＨｉｇｈレベルに維持し続ける。詳細には、クロック信号Ｒｘ＿ＣＬＫがＨｉｇｈレベルになった直後では、遅延回路２３の出力がＬｏｗレベルであるので、ＡＮＤ回路２４の出力信号はＬｏｗレベルである。その後、遅延回路２３の遅延時間と同一の時間が経過すると、遅延回路２３の出力がＨｉｇｈレベルになるので、ＡＮＤ回路２４の出力信号がＨｉｇｈレベルになり、ＳＲラッチ２２がリセットされる。ＳＲラッチ２２がリセットされると、クロック信号Ｒｘ＿ＣＬＫはＬｏｗレベルに戻る。

２回目の状態遷移（図７の右側部分参照）においても同様の動作が行われる。２回目の状態遷移においては、信号Ａ−Ｂが電圧−Ｖ／４に維持され、信号Ｂ−Ｃが、電圧＋Ｖ／２から電圧−Ｖ／４に遷移し、信号Ｃ−Ａが電圧−Ｖ／４から電圧＋Ｖ／２に遷移する。この場合、信号Ｃ−Ａが先に電圧０を横切り、信号Ｂ−Ｃが次に電圧０を横切る。トリガ検出回路２１から出力されるトリガ検出出力ＴＲＩＧには、信号Ｃ−Ａのゼロクロスに応じて生成されたトリガに対応するパルスが現れ、その後、信号Ｂ−Ｃのゼロクロスに応じて生成されたトリガに対応するパルスが現れる。

ＳＲラッチ２２は、先に検出されたゼロクロス、即ち、信号Ｃ−Ａのゼロクロスに応じてトリガが生成されるとセットされ、クロック信号Ｒｘ＿ＣＬＫをＨｉｇｈレベルにプルアップする。

ＳＲラッチ２２は、その後、リセット端子がＨｉｇｈレベルになるまで、即ち、ＡＮＤ回路２４の出力信号がＨｉｇｈレベルになるまで、クロック信号Ｒｘ＿ＣＬＫをＨｉｇｈレベルに維持し続ける。詳細には、信号Ｃ−Ａのゼロクロスに応じたトリガの後、遅延回路２３の遅延時間と同一の時間が経過すると、ＡＮＤ回路２４の出力信号がＨｉｇｈレベルになり、ＳＲラッチ２２がリセットされる。ＳＲラッチ２２がリセットされると、クロック信号Ｒｘ＿ＣＬＫはＬｏｗレベルに戻る。

このような動作によれば、信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａのうち最先に電圧０を横切る信号のゼロクロスに同期したクロック信号Ｒｘ＿ＣＬＫを生成することができる。加えて、上述の動作によれば、遅延回路２３の遅延時間を適切に設定することで、最先でないゼロクロスに応じて生成された疑似トリガをマスクし、信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａのラッチを確実に実行できるクロック信号Ｒｘ＿ＣＬＫを生成することができる。

Ｄフリップフロップ１５ａ、１５ｂ、１５ｃは、クロック再生回路１４によって生成されたクロック信号Ｒｘ＿ＣＬＫに同期して、遅延回路１３ａ、１３ｂ、１３ｃから出力される信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａをラッチする。本実施形態では、Ｄフリップフロップ１５ａ、１５ｂ、１５ｃは、クロック信号Ｒｘ＿ＣＬＫがＨｉｇｈレベルにプルアップされると信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａをラッチする。遅延回路１３ａ、１３ｂ、１３ｃの遅延時間は、クロック再生回路１４における遅延、及び、Ｄフリップフロップ１５ａ、１５ｂ、１５ｃのホールド時間に合わせて調節される。このような動作により、信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−ＡがＤフリップフロップ１５ａ、１５ｂ、１５ｃにラッチされてロジック信号ＬＯＧＩＣ＿ＡＢ、ＬＯＧＩＣ＿ＢＣ、ＬＯＧＩＣ＿ＣＡが生成される。ロジック信号ＬＯＧＩＣ＿ＡＢ、ＬＯＧＩＣ＿ＢＣ、ＬＯＧＩＣ＿ＣＡは、シンボルデコーダ１６、デシリアライザ１７、デマッパ１８によって処理され、所望の通信データが再生される。

以上に説明されているように、本実施形態の受信回路１０は、ＭＩＰＩ Ｃ−ＰＨＹのＨＳモードによる通信に対応した動作を実現することができる。加えて、回路規模が大きく消費電力も大きいＤＬＬ回路やＰＬＬ回路を使用していない本実施形態の受信回路１０の構成によれば、クロック再生回路１４の回路規模を小さくでき、クロック再生回路１４の消費電力を低減できる。

（第２の実施形態）
図８は、第２の実施形態における受信回路１０の構成を示すブロック図である。ただし、図８においては、図面を見やすくするためにシンボルデコーダ１６、デシリアライザ１７、デマッパ１８、及び、内部回路１９は図示されていない。

第２の実施形態における受信回路１０の構成は、第１の実施形態とほぼ同じであるが、第２の実施形態では、クロック再生回路１４の構成が変更される。第２の実施形態では、クロック再生回路１４に、ＵＩ検出回路２５とＵＩ検出期間タイミング生成回路２６とが追加される。

ＵＩ検出回路２５とＵＩ検出期間タイミング生成回路２６とは、データ通信のＵＩを検出し、検出したＵＩに応答して遅延回路２３の遅延時間を制御する遅延時間制御部として動作する。このような構成は、遅延回路２３の遅延時間を動的に調節するためのものである。遅延回路２３の遅延時間は、製造バラツキや、電源電圧及び温度の変動や、経時変化等により変動し得る。遅延回路２３の遅延時間の変化の結果、遅延回路２３の遅延時間が不適切になると、疑似トリガが適切にマスクされなくなり、データ通信の信頼性が低下する。本実施形態では、ＵＩ検出回路２５とＵＩ検出期間タイミング生成回路２６とによって検出されたＵＩに基づいて遅延回路２３の遅延時間を制御することで、最先のゼロクロスの検出に応じてクロック信号Ｒｘ＿ＣＬＫの生成に使用されるトリガが生成された後、疑似トリガをマスクすべき時間が動的に調節される。これは、データ通信の信頼性の向上に寄与する。

詳細には、ＵＩ検出回路２５は、トリガ検出回路２１から出力されるトリガ検出出力ＴＲＩＧからＵＩを検出し、検出したＵＩに応答して遅延制御信号ＤＥＬＡＹ＿ＣＴＲＬを生成する。遅延回路２３の遅延時間は、遅延制御信号ＤＥＬＡＹ＿ＣＴＲＬに応じて、即ち、ＵＩ検出回路２５に応じて検出されたＵＩに応じて制御される。

ＵＩ検出期間タイミング生成回路２６は、ＵＩ検出期間、即ち、ＵＩ検出回路２５がＵＩを検出すべき期間をＵＩ検出回路２５に指示するＵＩ検出イネーブル信号Ｓ_{ＵＩ＿ＥＮ}を生成する。ＵＩ検出期間タイミング生成回路２６は、ＵＩ検出期間の開始を検出するＴ３−ＰＲＥＢＥＧＩＮ−ｓｔａｒｔ検出ブロック２７と、ＵＩ検出期間の終了を検出するＴ３−ＰＲＥＢＥＧＩＮ−ｅｎｄ検出ブロック２８とを備えており、ＵＩ検出期間の開始を検出すると、ＵＩ検出イネーブル信号Ｓ_{ＵＩ＿ＥＮ}をアサートし、ＵＩ検出期間の終了を検出するとＵＩ検出イネーブル信号Ｓ_{ＵＩ＿ＥＮ}をネゲートする。ＵＩ検出回路２５は、ＵＩ検出イネーブル信号Ｓ_{ＵＩ＿ＥＮ}がアサートされている間の期間、即ち、ＵＩ検出期間においてＵＩを検出し、検出したＵＩに応答して遅延制御信号ＤＥＬＡＹ＿ＣＴＲＬを生成する。

続いて、ＵＩ検出期間の選択について説明する。ＭＩＰＩ Ｃ−ＰＨＹによるデータ通信では、ＨＳモードにおける通信の開始の直後に、クロック信号Ｒｘ＿ＣＬＫの生成に使用すべきトリガしか発生せず、疑似トリガが生成されない期間が存在する。この期間においてはトリガの発生の時間間隔がＵＩに一致するので、トリガ検出回路２１から出力されるトリガ検出出力ＴＲＩＧからＵＩを検出することができる。本実施形態では、クロック信号Ｒｘ＿ＣＬＫの生成に使用すべきトリガしか発生せず疑似トリガが生成されない期間が、ＵＩ検出期間として用いられる。ＵＩ検出期間タイミング生成回路２６は、ＵＩ検出期間の開始を検出するとＵＩ検出イネーブル信号Ｓ_{ＵＩ＿ＥＮ}をアサートし、ＵＩ検出期間の終了を検出するとＵＩ検出イネーブル信号Ｓ_{ＵＩ＿ＥＮ}をネゲートする。ＵＩ検出回路２５は、ＵＩ検出イネーブル信号Ｓ_{ＵＩ＿ＥＮ}がアサートされている間にＵＩを検出する。

図９は、ＭＩＰＩ Ｃ−ＰＨＹにおけるＨＳモードでの通信、特に、ＬＰモードからＨＳモードへの切り換えの手順を示すタイミングチャートである。

ＬＰモードからＨＳモードへの切り換えを行う場合、ＬＰモードの終了を通知するために、信号Ａ、Ｂ、Ｃのデータ値が、それぞれ、“１１１”、“００１”、“０００”の順で遷移する。このような動作は、図９において、記号“ＬＰ−１１１”、“ＬＰ−００１”、“ＬＰ−０００”によって示されている。なお、信号Ａ、Ｂ、Ｃにおいて、値“１”はＨｉｇｈレベルで表され、値“０”はＬｏｗレベルで表されることに留意された。図９において、記号ｔ_ＬＰＸは、信号Ａ、Ｂの電位がＬｏｗレベルの信号の許容最大電位Ｖ_{ＩＬ（ＭＡＸ）}よりも低くなった時刻から、信号Ｃの電位がＬｏｗレベルの信号の許容最大電位Ｖ_{ＩＬ（ＭＡＸ）}よりも低くなった時刻までの時間を表している。信号Ｃの電位がＬｏｗレベルの信号の許容最大電位Ｖ_{ＩＬ（ＭＡＸ）}よりも低くなった時刻から、期間ｔ_{３−ＰＲＥＰＡＲＥ}（準備期間）が開始する。ＭＩＰＩ Ｃ−ＰＨＹの規格においては、期間ｔ_{３−ＰＲＥＰＡＲＥ}の長さが満たすべき条件が指定されている。

期間ｔ_{３−ＰＲＥＰＡＲＥ}の後に期間ｔ_{３−ＰＲＥＡＮＢＬＥ}（プリアンブル期間）及び期間ｔ_{３−ＳＹＮＣ}（同期期間）が設けられ、その後、パケットデータが実際に行われる期間が開始する。期間ｔ_{３−ＰＲＥＡＮＢＬＥ}は、プリアンブルデータが伝送される期間であり、期間ｔ_{３−ＳＹＮＣ}は、同期ワードが伝送される期間である。ＭＩＰＩ Ｃ−ＰＨＹの規格においては、期間ｔ_{３−ＰＲＥＡＮＢＬＥ}においてプリアンブルデータとして値“３”のシンボルが伝送されることが規定されており、また、期間ｔ_{３−ＳＹＮＣ}において値“４”のシンボルが伝送されることが規定されている。期間ｔ_{３−ＰＲＥＡＮＢＬＥ}は、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}と期間ｔ_{３−ＰＲＥＥＮＤ}とで構成される。ＭＩＰＩ Ｃ−ＰＨＹの規格においては、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の長さが満たすべき条件が指定されている。一方、期間ｔ_{３−ＰＲＥＥＮＤ}の長さは、ＭＩＰＩ Ｃ−ＰＨＹの規格には規定されておらず、期間ｔ_{３−ＰＲＥＥＮＤ}が設けられることは必須ではない。

本実施形態では、値“３”のシンボルが連続して伝送される場合には信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａのうちの一つしかゼロクロスせず、疑似トリガが発生しないことを利用し、値“３”のシンボルが伝送されると規定されている期間ｔ_{３−ＰＲＥＡＮＢＬＥ}の少なくとも一部、より詳細には、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の少なくとも一部がＵＩ検出期間として利用される。上述の通り、期間ｔ_{３−ＰＲＥＥＮＤ}は必ずしも設けられるとは限られないから、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の少なくとも一部がＵＩ検出期間として利用されることが好ましい。

図１０は、値“３”のシンボルが連続して伝送される場合の信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａの波形を示すタイミングチャートである。値“３”のシンボルが伝送される場合、信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａは、次の２つの遷移を交互に繰り返す。
遷移＃１：信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａのうちの第１の信号が電位＋Ｖ／２から電位＋Ｖ／４に遷移し、第２の信号が電位−Ｖ／４から電位＋Ｖ／４に遷移し、第３の信号が電位−Ｖ／４から電位−Ｖ／２に遷移する。
遷移＃２：信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａのうちの第１の信号が電位＋Ｖ／４から電位＋Ｖ／２に遷移し、第２の信号が電位＋Ｖ／４から電位−Ｖ／４に遷移し、第３の信号が電位−Ｖ／２から電位−Ｖ／４に遷移する。

図１０から理解されるように、遷移＃１、遷移＃２のいずれの場合も、信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａのうちの一つしかゼロクロスせず、よって、値“３”のシンボルが伝送される期間ｔ_{３−ＰＲＥＢＥＧＩＮ}ではトリガの発生の時間間隔がＵＩに一致する。したがって、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}又はその一部をＵＩ検出期間として利用すれば、トリガ検出回路２１から出力されるトリガ検出出力ＴＲＩＧに現れるトリガの時間間隔としてＵＩを正しく検出することができる。

図１１に図示されているように、このように検出されたＵＩに基づいて遅延回路２３の遅延時間を制御することで、最先のゼロクロスの検出に応じてクロック信号Ｒｘ＿ＣＬＫの生成に使用されるトリガが生成された後、疑似トリガをマスクすべき時間を動的に調節することができる。遅延回路２３の遅延時間は、製造バラツキや、電源電圧及び温度の変動や、経時変化等により変動し得るが、本実施形態の構成によれば、遅延回路２３の遅延時間がデータ通信のＵＩに整合するように調節されるので、データ通信の信頼性を向上させることができる。

以下では、ＵＩの検出、及び、ＵＩ検出期間の開始及び終了の検出について詳細に説明する。

上述のように、ＵＩの検出は、ＵＩ検出回路２５によって行われる。図１２Ａは、ＵＩを検出するＵＩ検出回路２５の構成の一例を示すブロック図である。図１２Ａの構成では、ＵＩ検出回路２５は、Ｔフリップフロップ３１と、直列に接続された遅延回路３２_１〜３２_ｎ、Ｄフリップフロップ３３_１〜３３_ｎと、ＵＩ検出ロジック回路３４とを備えている。

Ｔフリップフロップ３１は、トリガ検出回路２１から出力されるトリガ検出出力ＴＲＩＧがトリガ入力に入力されており、トリガ検出出力ＴＲＩＧにトリガが現れるごとに保持する値を反転する。ＵＩ検出期間においては、トリガ検出出力ＴＲＩＧに現れるトリガの時間間隔がＵＩとなるので、Ｔフリップフロップ３１のデータ出力Ｑから出力される出力信号は、ＵＩ毎に値が反転する。図１２Ａにおいて、Ｔフリップフロップ３１のデータ出力Ｑから出力される出力信号は、信号ＵＩ＿ＣＹＣＬＥとして示されている。

遅延回路３２_１〜３２_ｎは、それぞれが遅延時間Ｄを有しており、信号ＵＩ＿ＣＹＣＬＥからの遅延時間が異なる順次遅延信号ＤＥＬＡＹ１〜ＤＥＬＡＹｎを生成する順次遅延部として動作する。詳細には、遅延回路３２_１は、信号ＵＩ＿ＣＹＣＬＥを遅延時間Ｄだけ遅延して順次遅延信号ＤＥＬＡＹ１を生成する。遅延回路３２_２は、順次遅延信号ＤＥＬＡＹ１を遅延時間Ｄだけ遅延して順次遅延信号ＤＥＬＡＹ２を生成する。以下、同様に、遅延回路３２_ｊは、順次遅延信号ＤＥＬＡＹ（ｊ−１）を遅延して順次遅延信号ＤＥＬＡＹｊを生成する。ここで、ｊは、２以上ｎ以下の整数である。

Ｄフリップフロップ３３_１〜３３_ｎは、それぞれ、順次遅延信号ＤＥＬＡＹ１〜ＤＥＬＡＹｎに同期して信号ＵＩ＿ＣＹＣＬＥをラッチし、ラッチした信号ＵＩ＿ＣＹＣＬＥの値（“１”又は“０”）を、それぞれのデータ出力Ｑから出力する。後の議論から理解されるように、Ｄフリップフロップ３３_１〜３３_ｎから出力される値は、全体としてＵＩの長さを表している。以下では、Ｄフリップフロップ３３_１〜３３_ｎから出力される値からなるデータを、ＵＩ検出データと呼ぶ。

ＵＩ検出ロジック回路３４は、Ｄフリップフロップ３３_１〜３３_ｎから出力される値、即ち、ＵＩ検出データに応じて遅延回路２３の遅延時間を制御する遅延制御信号ＤＥＬＡＹ＿ＣＴＲＬを生成する。

図１２Ｂは、図１２Ａの構成のＵＩ検出回路２５の動作を示すタイミングチャートである。図１２Ｂでは、Ｄフリップフロップ３３_１〜３３_ｎが、それぞれ、順次遅延信号ＤＥＬＡＹ１〜ＤＥＬＡＹｎの立ち上がりエッジに応答して信号ＵＩ＿ＣＹＣＬＥをラッチする場合の動作が図示されている。Ｄフリップフロップ３３_１〜３３_ｎが、それぞれ順次遅延信号ＤＥＬＡＹ１〜ＤＥＬＡＹｎに同期して信号ＵＩ＿ＣＹＣＬＥをラッチした場合、Ｄフリップフロップ３３_１〜３３_ｎから出力される値は、それぞれ、順次遅延信号ＤＥＬＡＹ１〜ＤＥＬＡＹｎの位相と信号ＵＩ＿ＣＹＣＬＥの位相との先後を示している。よって、Ｄフリップフロップ３３_１〜３３_１０から出力される値から、信号ＵＩ＿ＣＹＣＬＥが反転する時間間隔、即ち、ＵＩを、遅延時間Ｄ刻みで特定することができる。

例えば、図１２Ｂに図示されているように、順次遅延信号ＤＥＬＡＹ１〜ＤＥＬＡＹｉに同期して信号ＵＩ＿ＣＹＣＬＥをラッチして得られた値が“１”であり、遅延信号ＤＥＬＡＹ（ｉ＋１）が不安定であり、順次遅延信号ＤＥＬＡＹ（ｉ＋２）〜ＤＥＬＡＹｎに同期して信号ＵＩ＿ＣＹＣＬＥをラッチして得られた値が“０”である場合、信号ＵＩ＿ＣＹＣＬＥが反転する時間間隔、即ち、ＵＩは、概ね、信号ＵＩ＿ＣＹＣＬＥから順次遅延信号ＤＥＬＡＹｉまでの遅延時間ｉ×Ｄに一致していると考えられる。即ち、Ｄフリップフロップ３３_１〜３３_ｎから出力されるＵＩ検出データは、ＵＩが、概ねｉ×Ｄであることを示している。ＵＩ検出ロジック回路３４は、このようにして得られたＵＩ検出データに応じて遅延制御信号ＤＥＬＡＹ＿ＣＴＲＬを生成する。

図１３Ａは、ＵＩ検出回路２５の構成の他の例を図示している。図１３Ａの構成においても、ＵＩ検出回路２５は、Ｔフリップフロップ３１、遅延回路３２_１〜３２_ｎ、Ｄフリップフロップ３３_１〜３３_ｎと、ＵＩ検出ロジック回路３４とを備えている。ただし、図１３Ａの構成では、Ｄフリップフロップ３３_１〜３３_ｎが、それぞれ、信号ＵＩ＿ＣＹＣＬＥに同期して順次遅延信号ＤＥＬＡＹ１〜ＤＥＬＡＹｎをラッチし、ラッチした遅延信号ＤＥＬＡＹ１〜ＤＥＬＡＹｎの値（Ｈｉｇｈ又はＬｏｗレベル）を、それぞれのデータ出力Ｑから出力する。この場合にも、Ｄフリップフロップ３３_１〜３３_ｎから出力される値は全体としてＵＩの長さを表しており、Ｄフリップフロップ３３_１〜３３_ｎから出力される値が、ＵＩ検出データとして用いられる。ＵＩ検出ロジック回路３４は、Ｄフリップフロップ３３_１〜３３_ｎから出力される値、即ち、ＵＩ検出データに応じて遅延回路２３の遅延時間を制御する遅延制御信号ＤＥＬＡＹ＿ＣＴＲＬを生成する。これにより、遅延回路２３の遅延時間をＵＩに合わせて調整することができる。

図１３Ｂは、図１２Ａの構成のＵＩ検出回路２５の動作を示すタイミングチャートである。図１３Ｂでは、Ｄフリップフロップ３３_１〜３３_ｎが、それぞれ、順次遅延信号ＤＥＬＡＹ１〜ＤＥＬＡＹｎの立ち下がりエッジに応答して信号ＵＩ＿ＣＹＣＬＥをラッチする場合の動作が図示されている。図１３Ａの構成を採用する場合においても、本質的な動作は、図１２Ａの構成を採用する場合と同一である。Ｄフリップフロップ３３_１〜３３_ｎが、信号ＵＩ＿ＣＹＣＬＥに同期してそれぞれ順次遅延信号ＤＥＬＡＹ１〜ＤＥＬＡＹｎをラッチした場合、Ｄフリップフロップ３３_１〜３３_ｎから出力される値は、それぞれ、信号ＵＩ＿ＣＹＣＬＥの位相と順次遅延信号ＤＥＬＡＹ１〜ＤＥＬＡＹｎの位相との先後を示している。よって、Ｄフリップフロップ３３_１〜３３_１０から出力される値から、信号ＵＩ＿ＣＹＣＬＥが反転する時間間隔、即ち、ＵＩを、遅延時間Ｄ刻みで特定することができる。

例えば、図１３Ｂに図示されているように、信号ＵＩ＿ＣＹＣＬＥに同期して順次遅延信号ＤＥＬＡＹ１〜ＤＥＬＡＹｉをラッチして得られた値が“１”であり、信号ＵＩ＿ＣＹＣＬＥに同期して順次遅延信号ＤＥＬＡＹ（ｉ＋１）をラッチして得られた値が不安定であり、信号ＵＩ＿ＣＹＣＬＥに同期して順次遅延信号ＤＥＬＡＹ（ｉ＋２）〜ＤＥＬＡＹｎをラッチして得られた値が“０”である場合、信号ＵＩ＿ＣＹＣＬＥが反転する時間間隔、即ち、ＵＩは、概ね、信号ＵＩ＿ＣＹＣＬＥから順次遅延信号ＤＥＬＡＹｉまでの遅延時間ｉ×Ｄに一致していると考えられる。即ち、Ｄフリップフロップ３３_１〜３３_ｎから出力されるＵＩ検出データは、ＵＩが、概ねｉ×Ｄであることを示している。ＵＩ検出ロジック回路３４は、このようにして得られたＵＩ検出データに応じて遅延制御信号ＤＥＬＡＹ＿ＣＴＲＬを生成する。これにより、遅延回路２３の遅延時間をＵＩに合わせて調整することができる。

ＵＩ検出期間の開始の検出は、Ｔ３−ＰＲＥＢＥＧＩＮ−ｓｔａｒｔ検出ブロック２７によって行われる。ＵＩ検出期間の開始が検出されると、ＵＩ検出期間タイミング生成回路２６は、ＵＩ検出イネーブル信号Ｓ_{ＵＩ＿ＥＮ}をアサートする。ＵＩ検出期間の開始の検出は、様々な手法で実現され得る。以下では、ＵＩ検出期間の開始の検出について詳細に説明する。

図１４を参照して、一実施形態では、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の開始を検出し、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の開始が検出されたときにＵＩ検出期間を開始してもよい。図１４においては、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の開始時刻が、時刻Ｔ_{３−ＰＲＥＢＥＧＩＮ−ｓｔａｒｔ１}として図示されている。

一実施形態では、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}が開始すると、中性点１１ｎの電位（以下、「コモン電位Ｖ_ＣＭ」という。）が変動することを利用して期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の開始を検出してもよい。図１４に図示されているように、信号Ａ、Ｂ、Ｃは、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}が開始される直前においては、接地電位ＧＮＤに設定されている。なぜなら、図９に図示されているように、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の前の期間ｔ_{３−ＰＲＥＰＡＲＥ}では、信号Ａ、Ｂ、Ｃが、値“０００”に設定されるからである。この場合、中性点１１ｎの電位も接地電位ＧＮＤになる。期間ｔ_{３−ＰＲＥＢＥＧＩＮ}が開始すると、信号Ａ、Ｂ、Ｃにより、シンボル“３”が伝送されるので、中性点１１ｎの電位、即ち、コモン電位Ｖ_ＣＭが接地電位ＧＮＤから上昇する。このコモン電位Ｖ_ＣＭの上昇を検知することにより、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の開始が検出される。

図１５Ａは、コモン電位Ｖ_ＣＭの変動を利用して期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の開始を検出するＴ３−ＰＲＥＢＥＧＩＮ−ｓｔａｒｔ検出ブロック２７の構成の一例を示す概念図である。Ｔ３−ＰＲＥＢＥＧＩＮ−ｓｔａｒｔ検出ブロック２７は、閾値電位生成部５１とコンパレータ５２とを備えている。閾値電位生成部５１は、コモン電位Ｖ_ＣＭの上昇の検知に用いられる閾値電位Ｖｔｈ１を生成する。閾値電位生成部５１の接地側端子は表示ドライバ２の回路接地に接続されており、ここでいう「閾値電位Ｖｔｈ１」は、表示ドライバ２の回路接地を基準として定義されることに留意されたい。コンパレータ５２は、一方の入力が中性点１１ｎに接続され、他方の入力は、閾値電位生成部５１の出力に接続されている。コンパレータ５２は、コモン電位Ｖ_ＣＭと閾値電位Ｖｔｈ１とを比較し、比較結果に対応する出力信号を出力する。コンパレータ５２から出力される出力信号が、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の開始、即ち、ＵＩ検出期間の開始を示すＵＩ開始検出信号Ｓ_ＤＥＴ１として用いられる。

図１５Ｂは、Ｔ３−ＰＲＥＢＥＧＩＮ−ｓｔａｒｔ検出ブロック２７の構成の他の例を示す概念図である。図１５Ｂの構成においても、図１５Ａの構成と同様に、Ｔ３−ＰＲＥＢＥＧＩＮ−ｓｔａｒｔ検出ブロック２７は、閾値電位生成部５３とコンパレータ５４とを備えている。閾値電位生成部５３は、コモン電位Ｖ_ＣＭの上昇の検知に用いられる閾値電位Ｖｔｈ２を生成する。閾値電位生成部５３の接地側端子は表示ドライバ２の回路接地５５に接続されており、ここでいう「閾値電位Ｖｔｈ２」も、表示ドライバ２の回路接地５５を基準として定義される。ただし、図１５Ｂの構成では、ホスト３が設けられている基板（典型的にはプリント配線基板）の回路接地５６が、ホスト３の回路接地５７に接続されると共に、フレキシブル配線基板４に設けられた配線５ｄを介して表示ドライバ２の回路接地５５に接続される。これにより、表示ドライバ２の回路接地５５とホスト３の回路接地５７の電位が同一に保たれる。図１５Ａの構成では、表示ドライバ２の回路接地とホスト３の回路接地との間に電位差が存在すると、ホスト３と表示ドライバ２とを接続する信号線５ａ〜５ｃに該電位差に対応する電流（接地電流）が流れ、電圧降下が発生するため、閾値電位生成部５１によって生成される閾値電位Ｖｔｈ１に許容される電位範囲が狭くなる。一方、図１５Ｂに図示されている接続によれば、ホスト３と表示ドライバ２とを接続する信号線５ａ〜５ｃに流れる接地電流の影響を排除することができ、閾値電位Ｖｔｈ２に許容される電位範囲を広くすることができる。

また、図１５Ｃに図示されているように、閾値電位生成部５３の接地側端子が、配線５ｄを介してホスト３が設けられている基板の回路接地５６に接続される（即ち、ホスト３の回路接地５７に電気的に接続される）一方で、表示ドライバ２の回路接地５５から電気的に分離されていてもよい。このような構成でも、表示ドライバ２の回路接地５５とホスト３の回路接地５７の電位差の影響、即ち、ホスト３と表示ドライバ２とを接続する信号線５ａ〜５ｃに流れる接地電流の影響を排除することができる。

他の実施形態では、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}が開始すると、信号Ａ、Ｂ、Ｃとして小振幅信号が送られるために信号Ａ、Ｂ、Ｃにピーク電位Ｖ_ＰＥＡＫが発現することを利用して期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の開始を検出してもよい。図１５Ｄは、信号Ａ、Ｂ、Ｃにピーク電位Ｖ_ＰＥＡＫが発現することを利用して期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の開始を検出するＴ３−ＰＲＥＢＥＧＩＮ−ｓｔａｒｔ検出ブロック２７の構成の一例を示す概念図である。

図１５Ｄの構成では、Ｔ３−ＰＲＥＢＥＧＩＮ−ｓｔａｒｔ検出ブロック２７は、閾値電位生成部５８とコンパレータ５９ａ〜５９ｃとＯＲ回路６０とを備えている。閾値電位生成部５８は、ピーク電位Ｖ_ＰＥＡＫの発現の検知に用いられる閾値電位Ｖ_ＴＨ３を生成する。コンパレータ５９ａは、一方の入力が信号線５ａに接続され、他方の入力が閾値電位生成部５８の出力に接続されている。コンパレータ５９ａは、信号線５ａの電位、即ち、信号Ａの電位と閾値電位Ｖｔｈ３とを比較し、比較結果に対応する出力信号を出力する。同様に、コンパレータ５９ｂは、一方の入力が信号線５ｂに接続され、他方の入力が閾値電位生成部５８の出力に接続されており、コンパレータ５９ｃは、一方の入力が信号線５ｃに接続され、他方の入力が閾値電位生成部５８の出力に接続されている。コンパレータ５９ｂ、５９ｃは、それぞれ、信号線５ｂ、５ｃの電位、即ち、信号Ｂ、Ｃの電位と閾値電位Ｖｔｈ３とを比較し、比較結果に対応する出力信号を出力する。ＯＲ回路６０は、コンパレータ５９ａ〜５９ｃの論理和に対応する出力信号を出力する。ＯＲ回路６０の出力信号が、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の開始、即ち、ＵＩ検出期間の開始を示すＵＩ開始検出信号Ｓ_ＤＥＴ１として用いられる。

なお、図１５Ｄに図示されたＴ３−ＰＲＥＢＥＧＩＮ−ｓｔａｒｔ検出ブロック２７は、信号Ａ、Ｂ、Ｃの全てについてピーク電位Ｖ_ＰＥＡＫの発現を検出可能に構成されているが、信号Ａ、Ｂ、Ｃのうちの１つ又は２つについてピーク電位Ｖ_ＰＥＡＫの発現を検出するように構成されてもよい。この場合、コンパレータ５９ａ〜５９ｃのうちピーク電位Ｖ_ＰＥＡＫの発現を検出しない信号に対応するコンパレータは、設けられなくてもよい。例えば、信号Ａ、Ｂのみについてピーク電位Ｖ_ＰＥＡＫの発現が検出される場合、コンパレータ５９ｃは設けられなくてもよい。また、信号Ａ、Ｂ、Ｃのうちの１つの信号のみについてピーク電位Ｖ_ＰＥＡＫの発現を検出するように構成される場合、ＯＲ回路６０は設けられなくてもよく、該一つの信号のピーク電位Ｖ_ＰＥＡＫの発現を検出するコンパレータ（５９ａ〜５９ｃ）の出力信号が、ＵＩ検出期間の開始を示すＵＩ開始検出信号Ｓ_ＤＥＴ１として用いられてもよい。

他の実施形態では、図９を参照して、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の途中に定義された時刻Ｔ_{３−ＰＲＥＢＥＧＩＮ−ｓｔａｒｔ２}の到来を検出し、時刻Ｔ_{３−ＰＲＥＢＥＧＩＮ−ｓｔａｒｔ２}においてＵＩ検出期間を開始してもよい。ここで、時刻Ｔ_{３−ＰＲＥＢＥＧＩＮ−ｓｔａｒｔ２}とは、期間ｔ_{３−ＰＲＥＰＡＲＥ}が開始される時刻から時間ｔ_{３−ＳＥＴＴＬＥ}だけ経過した時刻である。ここで、時間ｔ_{３−ＳＥＴＴＬＥ}は、ＭＩＰＩ Ｃ−ＰＨＹの規格において、期間ｔ_{３−ＰＲＥＰＡＲＥ}の開始以後、ＨＳレシーバが如何なるＨＳモードでの信号遷移をも無視すべき時間として規定されている。

一実施形態では、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の開始を検出し、更に、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の開始の後、所定時間（即ち、時間ｔ_{３−ＳＥＴＴＬＥ}）の経過を検出することで、時刻Ｔ_{３−ＰＲＥＢＥＧＩＮ−ｓｔａｒｔ２}の到来を検出してもよい。期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の開始は、ＬＰモードからＨＳモードへの切り換えの際に行われる、信号Ａ、Ｂ、Ｃのデータ値の“００１”から“０００”への遷移を検出することで行ってもよい。

図１６は、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の開始（信号Ａ、Ｂ、Ｃのデータ値の“００１”から“０００”への遷移時刻）を検出し、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の開始の後、時間ｔ_{３−ＳＥＴＴＬＥ}の経過を検出することで時刻Ｔ_{３−ＰＲＥＢＥＧＩＮ−ｓｔａｒｔ２}の到来を検出する構成の受信回路１０の構成を示すブロック図である。図１６では、ＬＰモードにおける信号Ａ、Ｂ、Ｃの受信に用いられるＬＰレシーバ６１ａ〜６１ｃの出力が、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の開始の検出に用いられる。Ｔ３−ＰＲＥＢＥＧＩＮ−ｓｔａｒｔ検出ブロック２７には、ＬＰ−０００検出ブロック６２と遅延回路６３とが設けられ、ＬＰ−０００検出ブロック６２の入力は、ＬＰレシーバ６１ａ〜６１ｃの出力に接続される。ＬＰ−０００検出ブロック６２は、ＬＰレシーバ６１ａ〜６１ｃの出力から信号Ａ、Ｂ、Ｃのデータ値の値“０００”への遷移、即ち、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の開始を検知する。ＬＰ−０００検出ブロック６２は、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の開始を検知すると、その出力をアサートする。遅延回路６３は、ＬＰ−０００検出ブロック６２の出力のアサートから所定の遅延時間（即ち、時間ｔ_{３−ＳＥＴＴＬＥ}）が経過すると、その出力をアサートする。遅延回路６３の出力から出力される出力信号が、ＵＩ検出期間の開始を示すＵＩ開始検出信号Ｓ_ＤＥＴ１として用いられる。

ＵＩ検出期間を開始する時刻は、時刻Ｔ_{３−ＰＲＥＢＥＧＩＮ−ｓｔａｒｔ２}に限られず、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の間のいずれの時刻としてもよい。遅延回路６３の遅延時間を、期間ｔ_{３−ＰＲＥＰＡＲＥ}の長さより長く、時間ｔ_{３−ＳＥＴＴＬＥ}よりも短く設定することで、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の間の所望の時刻に、ＵＩ検出期間の開始を示すＵＩ開始検出信号Ｓ_ＤＥＴ１をアサートすることができる。

一方、ＵＩ検出期間の終了については、ＵＩ検出期間の開始が検出された後、所定時間が経過した時刻にＵＩ検出期間が終了されてもよい。ＵＩ検出期間の終了を検出すると、ＵＩ検出期間タイミング生成回路２６は、ＵＩ検出イネーブル信号Ｓ_{ＵＩ＿ＥＮ}をネゲートする。

ＵＩ検出期間の開始時刻が期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の開始時刻Ｔ_{３−ＰＲＥＢＥＧＩＮ−ｓｔａｒｔ１}に設定される場合、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の開始の検出の後、所定時間の経過がＴ３−ＰＲＥＢＥＧＩＮ−ｅｎｄ検出ブロック２８によって検出され、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の開始の検出の後、該所定時間が経過した時刻が、ＵＩ検出期間が終了する時刻として設定される。また、ＵＩ検出期間の開始時刻が、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の間に定められた時刻Ｔ_{３−ＰＲＥＢＥＧＩＮ−ｓｔａｒｔ２}に設定される場合、時刻Ｔ_{３−ＰＲＥＢＥＧＩＮ−ｓｔａｒｔ２}の到来の検出の後、所定時間が経過した時刻にＵＩ検出期間が終了されてもよい。期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の開始の検出の後、又は、時刻Ｔ_{３−ＰＲＥＢＥＧＩＮ−ｓｔａｒｔ２}の到来の検出の後の所定時間の経過は、トリガ検出回路２１から出力されるトリガ検出出力ＴＲＩＧに現れるトリガの数をカウントすることにより検出してもよい。

ＵＩの検出結果は、トリガ検出回路２１のトリガ検出出力ＴＲＩＧにおけるジッタやノイズの影響により、ばらつきが生じ得る。ＵＩの検出結果のばらつきの影響を低減するためには、図１７に図示されているように、ＵＩ検出回路２５に、ＵＩの検出結果を平均化する平均化回路２５ａが設けられることが好ましい。図１７の構成では、ＵＩ検出期間の間に、所定回数だけＵＩが検出され、平均化回路２５ａは、検出されたＵＩの平均である平均化ＵＩを算出する。遅延回路２３の遅延時間を制御する遅延制御信号ＤＥＬＡＹ＿ＣＴＲＬは、算出された平均化ＵＩに応答して生成される。これにより、ＵＩの検出結果のばらつきの影響を低減することができる。

上述の実施形態では、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の間の少なくとも一部の期間がＵＩ検出期間として設定されていたが、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}が終了した後、クロック信号Ｒｘ＿ＣＬＫに基づいてＵＩが検出され、遅延回路２３の遅延時間が、クロック信号Ｒｘ＿ＣＬＫに基づいて検出されたＵＩに応答して制御されてもよい。図１８は、このような動作に対応したクロック再生回路１４の構成を示すブロック図である。

図１８の構成では、クロック再生回路１４にセレクタ２９が設けられる。セレクタ２９は、トリガ検出回路２１から出力されるトリガ検出出力ＴＲＩＧと、ＳＲラッチ２２から出力されるクロック信号Ｒｘ＿ＣＬＫの一方をＵＩ検出イネーブル信号Ｓ_{ＵＩ＿ＥＮ}に応答して選択し、選択した信号をＵＩ検出回路２５に供給する。詳細には、セレクタ２９は、初期状態では、トリガ検出出力ＴＲＩＧを選択する。その後、ＵＩ検出期間タイミング生成回路２６によって期間ｔ_{３−ＰＲＥＢＥＧＩＮ}におけるＵＩ検出期間の開始が検出され、更に、当該ＵＩ検出期間の終了が検知されると、セレクタ２９は、クロック信号Ｒｘ＿ＣＬＫを選択する。期間ｔ_{３−ＰＲＥＢＥＧＩＮ}におけるＵＩ検出期間の開始が検出されるとＵＩ検出イネーブル信号Ｓ_{ＵＩ＿ＥＮ}がアサートされ、その後、該ＵＩ検出期間が終了するとＵＩ検出イネーブル信号Ｓ_{ＵＩ＿ＥＮ}がネゲートされるから、セレクタ２９は、ＵＩ検出イネーブル信号Ｓ_{ＵＩ＿ＥＮ}から、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}におけるＵＩ検出期間の開始と終了を検知することができる。

期間ｔ_{３−ＰＲＥＢＥＧＩＮ}におけるＵＩ検出期間が終了すると、セレクタ２９は、クロック信号Ｒｘ＿ＣＬＫを選択し、クロック信号Ｒｘ＿ＣＬＫをＵＩ検出回路２５に供給し始める。それ以後、ＵＩ検出回路２５は、クロック信号Ｒｘ＿ＣＬＫからＵＩを検出し、検出したＵＩに応答して遅延制御信号ＤＥＬＡＹ＿ＣＴＲＬを生成する。ここで、ＵＩ検出回路２５に平均化回路２５ａが含まれている場合、平均化回路２５ａは、最近に検出された所定数のＵＩの平均である平均化ＵＩを算出してもよい。遅延回路２３の遅延時間を制御する遅延制御信号ＤＥＬＡＹ＿ＣＴＲＬは、算出された平均化ＵＩに応答して生成される。

このような構成によれば、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の後、ＨＳモードでのデータ通信が行われている間においても、ＵＩの検出を行うことができる。このような構成によれば、期間ｔ_{３−ＰＲＥＢＥＧＩＮ}の後においても、ＵＩに応じた遅延回路２３の遅延時間の制御を実行することができる。これは、遅延回路２３の経時変化に対応する上で好ましい。

上述の実施形態において、遅延回路２３の遅延時間の変動を抑えるための追加手法として、図１９に図示されているように、遅延回路２３について、インバータ４１に供給される電源電圧Ｖ_{ｃｏｎ＿Ｏ}を制御する構成が採用されてもよい。図１９に図示されている遅延回路２３の構成では、基準電圧生成回路４３とレギュレータ４４とが設けられる。基準電圧生成回路４３は、制御信号Ｖ＿ＣＴＲＬに応答して基準電位Ｖ_ＲＥＦを生成する。レギュレータ４４は、電源電圧Ｖ_{ｃｏｎ＿Ｏ}が基準電位Ｖ_ＲＥＦに一致するように電源電圧Ｖ_{ｃｏｎ＿Ｏ}を制御する。このような構成の遅延回路２３では、電源電圧Ｖ_{ｃｏｎ＿Ｏ}を制御信号Ｖ＿ＣＴＲＬによって制御することにより、遅延回路２３の遅延時間を制御し、遅延時間の変動を抑制することができる。例えば、遅延回路２３のインバータ４１に含まれるＭＯＳトランジスタの閾値電圧の変動に起因する遅延回路２３の遅延時間のばらつきについては、ＭＯＳトランジスタの閾値電圧に合わせて電源電圧Ｖ_{ｃｏｎ＿Ｏ}を制御することにより、ＭＯＳトランジスタの閾値電圧の変動の影響を抑制することができる。また、基準電圧生成回路４３を、基準電圧生成回路４３が発生する基準電位Ｖ_ＲＥＦが温度依存性を有するように構成することで、温度による遅延時間の変動を抑制してもよい。

以上には、本発明の実施形態が具体的に記載されているが、本発明が上記の実施形態に限定されると解釈してはならない。本発明が様々な変更と共に実施され得ることは、当業者には自明的であろう。

例えば、上記では、本発明が液晶表示パネル１を表示ドライバ２で駆動するように構成された液晶表示装置に適用される実施形態について説明しているが、本発明は、他の表示パネル（例えば、ＯＬＥＤ（organic light emitting diode）表示パネル）を表示ドライバで駆動する表示装置に適用されてもよい。また、本発明は、表示装置に限らず、様々な機器へのデータ通信に用いられ得ることに留意されたい。

１ ：液晶表示パネル
１ａ ：表示領域
１ｂ ：ＧＩＰ回路
２ ：表示ドライバ
３ ：ホスト
４ ：フレキシブル配線基板
５ａ、５ｂ、５ｃ：信号線
５ｄ ：配線
６ａ、６ｂ、６ｃ：トランスミッタ
１０ ：受信回路
１１ ：終端回路
１１ａ、１１ｂ、１１ｃ：終端抵抗
１１ｄ ：容量素子
１１ｎ ：中性点
１２ａ、１２ｂ、１２ｃ：差動レシーバ
１３ａ、１３ｂ、１３ｃ：遅延回路
１４ ：クロック再生回路
１５ａ、１５ｂ、１５ｃ：Ｄフリップフロップ
１６ ：シンボルデコーダ
１７ ：デシリアライザ
１８ ：デマッパ
１９ ：内部回路
２１ ：トリガ検出回路
２２ ：ＳＲラッチ
２３ ：遅延回路
２４ ：ＡＮＤ回路
２５ ：ＵＩ検出回路
２５ａ ：平均化回路
２６ ：ＵＩ検出期間タイミング生成回路
２７ ：Ｔ３−ＰＲＥＢＥＧＩＮ−ｓｔａｒｔ検出ブロック
２８ ：Ｔ３−ＰＲＥＢＥＧＩＮ−ｅｎｄ検出ブロック
２９ ：セレクタ
３１ ：Ｔフリップフロップ
３２_１〜３２_ｎ：遅延回路
３３_１〜３３_ｎ：フリップフロップ
３４ ：ＵＩ検出ロジック回路
４１ ：インバータ
４２ ：セレクタ回路
４３ ：基準電圧生成回路
４４ ：レギュレータ
５１ ：閾値電位生成部
５２ ：コンパレータ
５３ ：閾値電位生成部
５４ ：コンパレータ
５５、５６、５７：回路接地
５８ ：閾値電位生成部
５９ａ ：コンパレータ
５９ｂ ：コンパレータ
５９ｃ ：コンパレータ
６０ ：ＯＲ回路６１ａ ：レシーバ
６１ｂ ：レシーバ
６１ｃ ：レシーバ
６２ ：ＬＰ−０００検出ブロック
６３ ：遅延回路

Claims (15)

1. ＭＩＰＩ Ｃ−ＰＨＹによるデータ通信に準拠して生成された第１信号、第２信号、第３信号を受信するための受信回路であって、
   第１信号と第２信号とを受け取り、前記第１信号と前記第２信号の差分に対応する第１差分信号を生成する第１差動レシーバと、
   前記第２信号と第３信号とを受け取り、前記第２信号と前記第３信号の差分に対応する第２差分信号を生成する第２差動レシーバと、
   前記第３信号と前記第１信号とを受け取り、前記第３信号と前記第１信号の差分に対応する第３差分信号を生成する第３差動レシーバと、
   前記第１差分信号、前記第２差分信号及び前記第３差分信号のゼロクロスに応答してクロック信号を生成するクロック再生回路と、
   前記クロック信号に同期して前記第１差分信号、前記第２差分信号及び前記第３差分信号をラッチするラッチ回路部
   とを具備し、
   前記クロック再生回路は、前記第１信号、前記第２信号、前記第３信号の状態遷移が発生したときに前記第１差分信号、前記第２差分信号及び前記第３差分信号それぞれのゼロクロスを検出し、前記状態遷移について前記第１差分信号、前記第２差分信号及び前記第３差分信号のうちの複数においてゼロクロスが検出された場合、検出されたゼロクロスのうちの最先のゼロクロスに同期して前記クロック信号を生成するように構成された
   受信回路。
2. 請求項１に記載の受信回路であって、
   前記クロック再生回路は、
   前記第１差分信号、前記第２差分信号及び前記第３差分信号それぞれのゼロクロスを検出し、検出したゼロクロスに応答してトリガを生成するトリガ検出回路と、
   データ出力から前記クロック信号を出力するラッチと、
   前記ラッチから出力された前記クロック信号を遅延して遅延クロック信号を生成する遅延回路
   とを具備し、
   前記ラッチは、前記トリガ検出回路によって生成される前記トリガに応答してセットされ、前記クロック信号と前記遅延クロック信号の論理積に応答してリセットされる
   受信回路。
3. 請求項２に記載の受信回路であって、
   更に、
   前記データ通信のＵＩ（unit interval）を検出し、検出した前記ＵＩに応答して前記遅延回路の遅延時間を制御する遅延時間制御部を備える
   受信回路。
4. 請求項３に記載の受信回路であって、
   前記遅延時間制御部は、
   前記データ通信のＵＩを検出すべきＵＩ検出期間の開始及び終了を検出するＵＩ検出期間タイミング生成回路と、
   前記ＵＩ検出期間において前記トリガ検出回路によって生成される前記トリガに基づいて前記データ通信のＵＩを検出し、検出した前記ＵＩに応答して前記遅延回路の前記遅延時間を制御するように構成されたＵＩ検出回路
   とを備える
   受信回路。
5. 請求項４に記載の受信回路であって、
   更に、
   前記第１差動レシーバの前記第１信号を受け取る入力と中性点との間に接続された第１終端抵抗と、
   前記第２差動レシーバの前記第２信号を受け取る入力と前記中性点との間に接続された第２終端抵抗と、
   前記第３差動レシーバの前記第３信号を受け取る入力と前記中性点との間に接続された第３終端抵抗
   とを具備し、
   前記ＵＩ検出期間タイミング生成回路は、前記中性点の電位と所定の閾値電位とを比較して前記ＵＩ検出期間の開始を検出するように構成された
   受信回路。
6. 請求項４に記載の受信回路であって、
   更に、
   前記第１差動レシーバの前記第１信号を受け取る入力と中性点との間に接続された第１終端抵抗と、
   前記第２差動レシーバの前記第２信号を受け取る入力と前記中性点との間に接続された第２終端抵抗と、
   前記第３差動レシーバの前記第３信号を受け取る入力と前記中性点との間に接続された第３終端抵抗
   とを具備し、
   前記ＵＩ検出期間タイミング生成回路は、前記第１信号、前記第２信号及び前記第３信号を生成するホストの回路接地に接続された接地側端子を有し、閾値電位を生成する閾値電位生成部を備えており、
   前記ＵＩ検出期間タイミング生成回路は、前記閾値電位生成部によって生成された前記閾値電位と前記中性点の電位との比較の結果に基づいて前記ＵＩ検出期間の開始を検出するように構成された
   受信回路。
7. 請求項４に記載の受信回路であって、
   前記ＵＩ検出期間タイミング生成回路は、前記第１信号、前記第２信号及び前記第３信号のうちの少なくとも一つの電位と所定電位の比較の結果に基づいて前記ＵＩ検出期間の開始を検出する
   受信回路。
8. 請求項４に記載の受信回路であって、
   ＬＰ（low power）モードにおいて前記第１信号を受信する第１ＬＰレシーバと、
   前記ＬＰモードにおいて前記第２信号を受信する第２ＬＰレシーバと、
   前記ＬＰモードにおいて前記第３信号を受信する第３ＬＰレシーバと、
   前記ＵＩ検出期間タイミング生成回路は、前記第１ＬＰレシーバ、前記第２ＬＰレシーバ及び前記第３ＬＰレシーバの出力から前記第１信号、前記第２信号及び前記第３信号のデータ値の“００１”から“０００”への遷移を検出し、前記遷移が発生した遷移時刻から所定時間の経過を検出することで前記ＵＩ検出期間の開始を検出する
   受信回路。
9. 請求項４乃至８のいずれかに記載の受信回路であって、
   前記ＵＩ検出期間タイミング生成回路は、前記ＵＩ検出期間の開始から所定時間の経過を検出することで前記ＵＩ検出期間の終了を検出するように構成された
   受信回路。
10. 請求項９に記載の受信回路であって、
    前記ＵＩ検出期間タイミング生成回路は、前記ＵＩ検出期間の開始の後、前記トリガ検出回路により生成された前記トリガの数をカウントすることにより前記ＵＩ検出期間の終了を検出するように構成された
    受信回路。
11. 請求項４に記載の受信回路であって、
    更に、
    前記トリガ検出回路の出力と前記クロック信号のいずれかを選択し、選択した一方を前記ＵＩ検出回路に供給するように構成されたセレクタ
    を具備し、
    前記セレクタは、前記ＵＩ検出期間において前記トリガ検出回路の出力を選択し、前記ＵＩ検出期間の終了の後、前記クロック信号を選択し、
    前記ＵＩ検出回路は、前記ＵＩ検出期間の終了の後、前記クロック信号に基づいて前記データ通信のＵＩを検出し、検出した前記ＵＩに応答して前記遅延回路の前記遅延時間を制御する
    受信回路。
12. 表示パネルを駆動する表示ドライバであって、
    ＭＩＰＩ Ｃ−ＰＨＹによるデータ通信に準拠して生成された第１信号、第２信号及び第３信号を受信し、前記第１信号、前記第２信号及び前記第３信号から通信データを再生するように構成された受信回路と、
    前記通信データに応答して前記表示パネルを駆動する内部回路
    とを具備し、
    前記受信回路は、
    前記第１信号と前記第２信号とを受け取り、前記第１信号と前記第２信号の差分に対応する第１差分信号を生成する第１差動レシーバと、
    前記第２信号と前記第３信号とを受け取り、前記第２信号と前記第３信号の差分に対応する第２差分信号を生成する第２差動レシーバと、
    前記第３信号と前記第１信号とを受け取り、前記第３信号と前記第１信号の差分に対応する第３差分信号を生成する第３差動レシーバと、
    前記第１差分信号、前記第２差分信号及び前記第３差分信号のゼロクロスに応答してクロック信号を生成するクロック再生回路と、
    前記クロック信号に同期して前記第１差分信号、前記第２差分信号及び前記第３差分信号をラッチするラッチ回路部
    とを具備し、
    前記クロック再生回路は、前記第１信号、前記第２信号、前記第３信号の状態遷移が発生したときに前記第１差分信号、前記第２差分信号及び前記第３差分信号それぞれのゼロクロスを検出し、前記状態遷移について前記第１差分信号、前記第２差分信号及び前記第３差分信号のうちの複数においてゼロクロスが検出された場合、検出されたゼロクロスのうちの最先のゼロクロスに同期して前記クロック信号を生成するように構成された
    表示ドライバ。
13. 請求項１２に記載の表示ドライバであって、
    前記クロック再生回路は、
    前記第１差分信号、前記第２差分信号及び前記第３差分信号それぞれのゼロクロスを検出し、検出したゼロクロスに応答してトリガを生成するトリガ検出回路と、
    データ出力から前記クロック信号を出力するラッチと、
    前記ラッチから出力された前記クロック信号を遅延して遅延クロック信号を生成する遅延回路
    とを具備し、
    前記ラッチは、前記トリガ検出回路から出力されるトリガに応答してセットされ、前記クロック信号と前記遅延クロック信号の論理積に応答してリセットされる
    表示ドライバ。
14. 請求項１３に記載の表示ドライバであって、
    更に、
    前記データ通信のＵＩ（unit interval）を検出し、検出した前記ＵＩに応答して前記遅延回路の遅延時間を制御する遅延時間制御部を備える
    表示ドライバ。
15. 表示パネルと、
    前記表示パネルを駆動する表示ドライバ
    とを具備し、
    前記表示ドライバは、
    ＭＩＰＩ Ｃ−ＰＨＹによるデータ通信に準拠して生成された第１信号、第２信号及び第３信号を受信し、前記第１信号、前記第２信号及び前記第３信号から通信データを再生するように構成された受信回路と、
    前記通信データに応答して前記表示パネルを駆動する内部回路
    とを含み、
    前記受信回路は、
    前記第１信号と前記第２信号とを受け取り、前記第１信号と前記第２信号の差分に対応する第１差分信号を生成する第１差動レシーバと、
    前記第２信号と前記第３信号とを受け取り、前記第２信号と前記第３信号の差分に対応する第２差分信号を生成する第２差動レシーバと、
    前記第３信号と前記第１信号とを受け取り、前記第３信号と前記第１信号の差分に対応する第３差分信号を生成する第３差動レシーバと、
    前記第１差分信号、前記第２差分信号及び前記第３差分信号のゼロクロスに応答してクロック信号を生成するクロック再生回路と、
    前記クロック信号に同期して前記第１差分信号、前記第２差分信号及び前記第３差分信号をラッチするラッチ回路部
    とを具備し、
    前記クロック再生回路は、前記第１信号、前記第２信号、前記第３信号の状態遷移が発生したときに前記第１差分信号、前記第２差分信号及び前記第３差分信号それぞれのゼロクロスを検出し、前記状態遷移について前記第１差分信号、前記第２差分信号及び前記第３差分信号のうちの複数においてゼロクロスが検出された場合、検出されたゼロクロスのうちの最先のゼロクロスに同期して前記クロック信号を生成するように構成された
    表示装置。

Images