JP2023016063A - 表示ドライバー - Google Patents
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- 239000003990 capacitor Substances 0.000 claims abstract description 161
- 238000006243 chemical reaction Methods 0.000 claims abstract description 69
- 230000002411 adverse Effects 0.000 abstract description 23
- 230000000694 effects Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 10
- DXMQZKIEVHKNTN-UHFFFAOYSA-N 2-[carbamimidoyl(ethyl)amino]acetic acid Chemical group CCN(C(N)=N)CC(O)=O DXMQZKIEVHKNTN-UHFFFAOYSA-N 0.000 description 9
- 230000000052 comparative effect Effects 0.000 description 7
- 101000617738 Homo sapiens Survival motor neuron protein Proteins 0.000 description 6
- 102100021947 Survival motor neuron protein Human genes 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 101100367244 Arabidopsis thaliana SWA1 gene Proteins 0.000 description 3
- 101000611731 Homo sapiens Putative tRNA (cytidine(32)/guanosine(34)-2'-O)-methyltransferase Proteins 0.000 description 3
- 101000836906 Homo sapiens Signal-induced proliferation-associated protein 1 Proteins 0.000 description 3
- 101000868892 Homo sapiens pre-rRNA 2'-O-ribose RNA methyltransferase FTSJ3 Proteins 0.000 description 3
- 208000032225 Proximal spinal muscular atrophy type 1 Diseases 0.000 description 3
- 208000033522 Proximal spinal muscular atrophy type 2 Diseases 0.000 description 3
- 101150098716 SWA2 gene Proteins 0.000 description 3
- 102100027163 Signal-induced proliferation-associated protein 1 Human genes 0.000 description 3
- 208000026481 Werdnig-Hoffmann disease Diseases 0.000 description 3
- 201000006913 intermediate spinal muscular atrophy Diseases 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 102100032318 pre-rRNA 2'-O-ribose RNA methyltransferase FTSJ3 Human genes 0.000 description 3
- 208000032471 type 1 spinal muscular atrophy Diseases 0.000 description 3
- 208000032521 type II spinal muscular atrophy Diseases 0.000 description 3
- 101150115778 DTR1 gene Proteins 0.000 description 2
- 101150012812 SPA2 gene Proteins 0.000 description 2
- 101100304647 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RPL39 gene Proteins 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- 101150027996 smb1 gene Proteins 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 101001056699 Homo sapiens Intersectin-2 Proteins 0.000 description 1
- 101710129178 Outer plastidial membrane protein porin Proteins 0.000 description 1
- -1 SMB2 Proteins 0.000 description 1
- 102100037820 Voltage-dependent anion-selective channel protein 1 Human genes 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3614—Control of polarity reversal in general
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
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- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3674—Details of drivers for scan electrodes
- G09G3/3681—Details of drivers for scan electrodes suitable for passive matrices only
-
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- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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- G09G2310/08—Details of timing specific for flat panels, other than clock recovery
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
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- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Dc-Dc Converters (AREA)
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Abstract
【課題】表示データのラッチタイミングでのノイズがアンプ回路の初期化動作に与える悪影響を低減できる表示ドライバー等の提供。【解決手段】表示ドライバー10は、ラインラッチ回路と、第1D/A変換回路、第2D/A変換回路と、第1初期化期間において第1スイッチトキャパシター回路SC1のキャパシターの電荷が初期化され、第1出力期間においてデータ電圧を出力する第1アンプ回路41と、第2初期化期間において第2スイッチトキャパシター回路SC2のキャパシターの電荷が初期化され、第2出力期間においてデータ電圧を出力する第2アンプ回路42と、制御回路50を含む。制御回路50は、表示データがラインラッチ回路20にラッチタイミングにおいてラッチされて第1アンプ回路41の出力が変化する前に、第2アンプ回路の第2初期化期間を終了させる。【選択図】図1
Description
本発明は、表示ドライバー等に関する。
従来よりカラー液晶パネルなどの表示パネルを駆動する表示ドライバーが知られている。表示ドライバーの従来技術としては例えば特許文献1、2に開示されているものがある。特許文献1、2の表示ドライバーでは、アンプ回路のキャパシターを初期化期間において初期化する初期化動作が行われる。そして出力期間においてアンプ回路の演算増幅器によりデータ電圧が出力される。
このようにアンプ回路の初期化動作が行われる表示ドライバーにおいて、ラインラッチ回路での表示データのラッチ動作に起因するノイズにより、表示パネルの表示品質が低下してしまう事態が発生することが判明した。
本開示の一態様は、1ラインの表示データをラッチするラインラッチ回路と、前記ラインラッチ回路からの前記表示データをD/A変換する第1D/A変換回路と、前記ラインラッチ回路からの前記表示データをD/A変換する第2D/A変換回路と、第1スイッチトキャパシター回路と第1演算増幅器を有し、第1初期化期間において前記第1スイッチトキャパシター回路のキャパシターの電荷が初期化され、第1出力期間において、前記第1演算増幅器が、前記第1スイッチトキャパシター回路のキャパシターの前記電荷に基づいて前記第1D/A変換回路の出力電圧を増幅してデータ電圧を出力する第1アンプ回路と、第2スイッチトキャパシター回路と第2演算増幅器を有し、第2初期化期間において前記第2スイッチトキャパシター回路のキャパシターの電荷が初期化され、第2出力期間において、前記第2演算増幅器が、前記第2スイッチトキャパシター回路のキャパシターの前記電荷に基づいて前記第2D/A変換回路の出力電圧を増幅してデータ電圧を出力する第2アンプ回路と、前記ラインラッチ回路、前記第1アンプ回路及び前記第2アンプ回路を制御する制御回路と、を含み、前記制御回路は、前記表示データが前記ラインラッチ回路にラッチタイミングにおいてラッチされて前記第1アンプ回路の出力が変化する前に、前記第2アンプ回路の前記第2初期化期間を終了させる表示ドライバーに関係する。
以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲の記載内容を不当に限定するものではない。また本実施形態で説明される構成の全てが必須構成要件であるとは限らない。
1.表示ドライバー
図1に本実施形態の表示ドライバー10の構成例を示す。表示ドライバー10は、ラインラッチ回路20と、第1D/A変換回路31、第2D/A変換回路32と、第1アンプ回路41、第2アンプ回路42と、制御回路50を含む。また表示ドライバー10は電源回路60を含むことができる。なお表示ドライバー10は、図1の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加したりするなどの種々の変形実施が可能である。例えばラインラッチ回路20と第1D/A変換回路31、第2D/A変換回路32との間や、第1D/A変換回路31、第2D/A変換回路32と第1アンプ回路41、第2アンプ回路42との間に他の回路ブロックが設けられてもよい。
図1に本実施形態の表示ドライバー10の構成例を示す。表示ドライバー10は、ラインラッチ回路20と、第1D/A変換回路31、第2D/A変換回路32と、第1アンプ回路41、第2アンプ回路42と、制御回路50を含む。また表示ドライバー10は電源回路60を含むことができる。なお表示ドライバー10は、図1の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加したりするなどの種々の変形実施が可能である。例えばラインラッチ回路20と第1D/A変換回路31、第2D/A変換回路32との間や、第1D/A変換回路31、第2D/A変換回路32と第1アンプ回路41、第2アンプ回路42との間に他の回路ブロックが設けられてもよい。
ラインラッチ回路20は表示データをラッチする回路である。例えばラインラッチ回路20は1ラインの表示データをラッチする。例えばラインラッチ回路20は、制御回路50からのラッチパルスLPに基づいて表示データをラッチする。1ラインの表示データは、例えば表示ドライバー10が水平走査期間において駆動する複数のソース線に対応する数の表示データである。なおラインラッチ回路20は少なくとも1ラインの表示データをラッチできるものであればよい。ラインラッチ回路20は、各ラッチがフリップフロップ回路等の記憶回路により実現される複数のラッチにより構成できる。
第1D/A変換回路31、第2D/A変換回路32は、ラインラッチ回路20からの表示データをD/A変換する。例えば第1D/A変換回路31は、第1D/A変換回路31の後段に設けられる第1アンプ回路41が駆動するソース線に対応する表示データを、D/A変換する。第2D/A変換回路32は、第2D/A変換回路32の後段に設けられる第2アンプ回路42が駆動するソース線に対応する表示データをD/A変換する。第1D/A変換回路31、第2D/A変換回路32は、不図示の階調電圧生成回路からの複数の階調電圧の中から、ラインラッチ回路20からの表示データに基づき選択された階調電圧を、出力電圧として出力する。
第1アンプ回路41は、第1スイッチトキャパシター回路SC1と第1演算増幅器OP1を有する。第1スイッチトキャパシター回路SC1は少なくとも1つのキャパシターと少なくとも1つのスイッチにより構成される回路であり、スイッチのオン、オフにより、キャパシターへの印加電圧が制御される。第1演算増幅器OP1は、反転入力端子、非反転入力端子、出力端子を有し、例えばこれらの端子の少なくとも1つの端子が、第1スイッチトキャパシター回路SC1のキャパシターの電荷蓄積ノードに接続される。そして第1アンプ回路41では、後述する図7の第1初期化期間TI1において第1スイッチトキャパシター回路SC1のキャパシターの電荷が初期化される。このように第1初期化期間TI1においてキャパシターに蓄積される電荷の初期化を行うことで、例えば第1演算増幅器OP1のオフセットバラツキをキャンセルすることなどが可能になる。例えば第1初期化期間TI1において、第1スイッチトキャパシター回路SC1のキャパシターに基準電圧等の所与の電圧が印加されることで、キャパシターに対して初期化用の電荷蓄積が行われる。そして第1アンプ回路41では、第1出力期間TQ1において、第1演算増幅器OP1が、第1スイッチトキャパシター回路SC1のキャパシターの電荷に基づいて第1D/A変換回路31の出力電圧を増幅してデータ電圧VD1を出力する。第1出力期間TQ1は、第1初期化期間TI1に続く期間である。例えば第1初期化期間TI1においてキャパシターに電荷が蓄積された状態で、第1出力期間TQ1において、第1D/A変換回路31の出力電圧が第1アンプ回路41に入力されることで、第1演算増幅器OP1は、第1D/A変換回路31の出力電圧に対応するデータ電圧VD1を出力する。例えばデータ電圧VD1は、第1D/A変換回路31の出力電圧に応じて変化する電圧である。
第2アンプ回路42は、第2スイッチトキャパシター回路SC2と第2演算増幅器OP2を有する。第2スイッチトキャパシター回路SC2は少なくとも1つのキャパシターと少なくとも1つのスイッチにより構成される回路であり、スイッチのオン、オフにより、キャパシターへの印加電圧が制御される。第2演算増幅器OP2は、反転入力端子、非反転入力端子、出力端子を有し、例えばこれらの端子の少なくとも1つの端子が、第2スイッチトキャパシター回路SC2のキャパシターの電荷蓄積ノードに接続される。そして第2アンプ回路42では、図7の第2初期化期間TI2において第2スイッチトキャパシター回路SC2のキャパシターの電荷が初期化される。このように第2初期化期間TI2においてキャパシターに蓄積される電荷の初期化を行うことで、例えば第2演算増幅器OP2のオフセットバラツキをキャンセルすることなどが可能になる。例えば第2初期化期間TI2において、第2スイッチトキャパシター回路SC2のキャパシターに基準電圧等の所与の電圧が印加されることで、キャパシターに対して初期化用の電荷蓄積が行われる。そして第2アンプ回路42では、第2出力期間TQ2において、第2演算増幅器OP2が、第2スイッチトキャパシター回路SC2のキャパシターの電荷に基づいて第2D/A変換回路32の出力電圧を増幅してデータ電圧VD2を出力する。第2出力期間TQ2は、第2初期化期間TI2に続く期間である。例えば第2初期化期間TI2においてキャパシターに電荷が蓄積された状態で、第2出力期間TQ2において、第2D/A変換回路32の出力電圧が第2アンプ回路42に入力されることで、第2演算増幅器OP2は、第2D/A変換回路32の出力電圧に対応するデータ電圧VD2を出力する。例えばデータ電圧VD2は、第2D/A変換回路32の出力電圧に応じて変化する電圧である。
制御回路50は、ラインラッチ回路20、第1アンプ回路41及び第2アンプ回路42を制御する。また制御回路50は、電源回路60等の表示ドライバー10の他の回路ブロックも制御する。例えば制御回路50はラインラッチ回路20にラッチパルスLPを出力することで、ラインラッチ回路20のラッチ動作を制御する。また制御回路50は、第1アンプ回路41及び第2アンプ回路42に対してスイッチ制御信号等の制御信号を出力することで、第1スイッチトキャパシター回路SC1、第2スイッチトキャパシター回路SC2のスイッチトキャパシター動作を制御する。制御回路50は、例えばロジック回路であり、例えばゲートアレイ等の自動配置配線により実現される回路である。
そして制御回路50は、後述の図7で説明するように、表示データがラインラッチ回路20にラッチタイミングにおいてラッチされて第1アンプ回路41の出力が変化する前に、第2アンプ回路42の第2初期化期間TI2を終了させる。例えば制御回路50からのラッチパルスLPに基づくラインラッチ回路20のラッチタイミングtmにおいては、ラインラッチ回路20の表示データが変化することで、第1D/A変換回路31の出力電圧が変化し、これにより第1アンプ回路41の出力も変化する。そして、この第1アンプ回路41の出力の変化が、第2アンプ回路42の第2初期化期間TI2での初期化動作に悪影響を与えないように、ラインラッチ回路20のラッチタイミングtmの前に、制御回路50は、第2アンプ回路42の第2初期化期間TI2を終了させる。具体的には制御回路50は、例えば第2アンプ回路42の初期化動作用の制御信号を用いて、第2初期化期間TI2を終了させる制御を行う。
このようにすることで、ラインラッチ回路20での表示データのラッチによる第1アンプ回路41の出力の変化によるノイズが、第2アンプ回路42の初期化動作に悪影響を与えるのを防止できるようになる。例えば第2アンプ回路42の第2初期化期間TI2において第2スイッチトキャパシター回路SC2のキャパシターに印加される基準電圧等の電圧が、第1アンプ回路41の出力の変化によるノイズにより変動して、キャパシターに蓄積される電荷が変動してしまう事態を防止できるようになる。
同様に制御回路50は、表示データがラインラッチ回路20にラッチタイミングにおいてラッチされて第2アンプ回路42の出力が変化する前に、第1アンプ回路41の第1初期化期間TI1を終了させる。例えば制御回路50からのラッチパルスLPに基づくラインラッチ回路20のラッチタイミングtmにおいては、ラインラッチ回路20の表示データが変化することで、第2D/A変換回路32の出力電圧も変化し、これにより第2アンプ回路42の出力も変化する。そして、この第2アンプ回路42の出力の変化が、第1アンプ回路41の第1初期化期間TI1での初期化動作に悪影響を与えないように、ラインラッチ回路20のラッチタイミングtmの前に、制御回路50は、第1アンプ回路41の第1初期化期間TI1を終了させる。具体的には制御回路50は、例えば第1アンプ回路41の初期化動作用の制御信号を用いて、第1初期化期間TI1を終了させる制御を行う。
このようにすることで、ラインラッチ回路20での表示データのラッチによる第2アンプ回路42の出力の変化によるノイズが、第1アンプ回路41の初期化動作に悪影響を与えるのを防止できるようになる。例えば第1アンプ回路41の第1初期化期間TI1において第1スイッチトキャパシター回路SC1のキャパシターに印加される基準電圧等の電圧が、第2アンプ回路42の出力の変化によるノイズにより変動して、キャパシターに蓄積される電荷が変動してしまう事態を防止できるようになる。
また電源回路60は、スイッチングレギュレーター62を有し、第1アンプ回路41及び第2アンプ回路42に電源電圧を供給する。また電源回路60は、第1アンプ回路41及び第2アンプ回路42以外の回路ブロックにも電源電圧も供給する。そして電源回路60のスイッチングレギュレーター62は、電源電圧に基づく電圧を昇圧するためのスイッチングレギュレート動作を行い、このスイッチングレギュレート動作により生成された電圧に基づく電源電圧が、第1アンプ回路41及び第2アンプ回路42に供給される。第1アンプ回路41及び第2アンプ回路42に供給される電源電圧は異なる電源電圧であってもよいし、同じ電源電圧であってもよい。スイッチングレギュレーター62は、例えばインダクター等を用いたスイッチングレギュレート動作を行って、入力電圧を、入力電圧とは異なる出力電圧に変換するDC-DCコンバーターである。インダクターは、表示ドライバー10の外付け部品であってもよいし、内蔵されるものであってもよい。
そして制御回路50は、後述の図7に示すように、少なくとも第2初期化期間TI2においてスイッチングレギュレーター62の動作を停止させる。例えば制御回路50は、第2アンプ回路42の第2初期化期間TI2において、スイッチングレギュレーター62の動作をディスエーブルする制御信号であるマスク信号MSKを出力して、スイッチングレギュレーター62の動作を停止する。即ち図7のマスク期間TMKにおいてマスク信号MSKがアクティブレベルになることで、第2初期化期間TI2においてスイッチングレギュレーター62の動作が停止するようになる。
このようにすれば、スイッチングレギュレーター62のスイッチングレギュレート動作によるノイズが、第2初期化期間TI2における第2アンプ回路42の初期化動作に悪影響を与えるのを防止できるようになる。例えば第2アンプ回路42の第2初期化期間TI2において第2スイッチトキャパシター回路SC2のキャパシターに印加される基準電圧等の電圧が、スイッチングレギュレート動作によるノイズにより変動して、キャパシターに蓄積される電荷が変動してしまう事態を防止できるようになる。
また制御回路50は、例えば第1初期化期間TI1においてもスイッチングレギュレーター62の動作を停止させる。例えば制御回路50は、第1アンプ回路41の第1初期化期間TI1において、スイッチングレギュレーター62の動作をディスエーブルする制御信号であるマスク信号MSKを出力して、スイッチングレギュレーター62の動作を停止する。即ち図7のマスク期間TMKにおいてマスク信号MSKがアクティブレベルになることで、第1初期化期間TI1においてスイッチングレギュレーター62の動作が停止するようになる。
このようにすれば、スイッチングレギュレーター62のスイッチングレギュレート動作によるノイズが、第1初期化期間TI1における第1アンプ回路41の初期化動作に悪影響を与えるのを防止できるようになる。例えば第1アンプ回路41の第1初期化期間TI1において第1スイッチトキャパシター回路SC1のキャパシターに印加される基準電圧等の電圧が、スイッチングレギュレート動作によるノイズにより変動して、キャパシターに蓄積される電荷が変動してしまう事態を防止できるようになる。
図2に本実施形態の表示ドライバー10を含む電気光学装置100の構成例を示す。表示ドライバー10は、表示パネル110の複数のソース線を駆動するソースドライバー120を含む。また表示ドライバー10は、表示パネル110の複数のゲート線を駆動するゲートドライバー130を含んでもよい。そして電気光学装置100は、表示ドライバー10と表示パネル110を含む。また電気光学装置100はコントローラー140を含むことができる。
表示パネル110は例えば液晶パネルである。例えば表示パネル110は、アクティブマトリックス型のTFT液晶パネルである。表示パネル110は、複数のソース線と、複数のゲート線と、各画素が各ソース線と各ゲート線の交差位置に対応して設けられる複数の画素を含む。そしてソースドライバー120は、表示パネル110の複数のソース線にデータ電圧を出力し、ゲートドライバー130は、表示パネル110の複数のゲート線を順次に選択するゲート線選択を行う。ソース線はデータ線に対応し、ゲート線は走査線に対応し、ゲート線選択は走査線選択に対応する。
図3に本実施形態の表示ドライバー10の詳細な構成例を示す。図3ではラインラッチ回路20の前段側に入力ラッチ回路22が設けられている。入力ラッチ回路22は、複数のラッチLB1及びラッチLB2を含む。入力ラッチ回路22は、表示データDTR1、DTG1、DTB1、DTR2、DTG2、DTB2が入力され、アドレスADをデコードするアドレスデコーダー24からのデコード信号とクロック信号CKとに基づくラッチ信号に基づいて、これらの表示データをラッチする。DTR1、DTG1、DTB1は、各々、第1画素のR、G、Bの8ビットの表示データである。DTR2、DTG2、DTB2は、各々、第2画素のR、G、Bの8ビットの表示データである。
入力ラッチ回路22にラッチされた表示データは、ラッチパルスLPに基づいてラインラッチ回路20にラッチされる。ラインラッチ回路20は複数のラッチLA1及びラッチLA2を含む。そしてスイッチ回路SWBは、第Nフレームにおいては、ラッチLA1、LA2からの表示データを、各々、変換回路DEP、DEMに出力し、第N+1フレームにおいては、ラッチLA1、LA2からの表示データを、各々、変換回路DEM、DEPに出力する表示データの入れ替え処理を行う。即ちスイッチ回路SWBは極性信号POLに基づいて表示データの入れ替え処理を行う。そして変換回路DEP、DEMからの表示データは、レベルシフターLVP、LVMにより電圧のレベルシフトが行われて、D/A変換回路DAP、DAMに入力される。
正極性用のD/A変換回路DAPは、正極性用の階調電圧VGPから表示データに基づき選択された階調電圧を、出力電圧として、正極性用のアンプ回路AMPに出力する。負極性用のD/A変換回路DAMは、負極性用の階調電圧VGMから表示データに基づき選択された階調電圧を、出力電圧として、負極性用のアンプ回路AMMに出力する。例えば図3のアンプ回路AMPが図1の第1アンプ回路41に対応し、アンプ回路AMMが第2アンプ回路42に対応するが、その逆であってもよい。また図3のD/A変換回路DAPが図1の第1D/A変換回路31に対応し、D/A変換回路DAMが第2D/A変換回路32に対応するが、その逆であってもよい。
スイッチ回路SWAは、第Nフレームにおいては、正極性用のアンプ回路AMPからのデータ電圧を端子TS1に出力し負極性用のアンプ回路AMMからのデータ電圧を端子TS2に出力する。またスイッチ回路SWAは、第N+1フレームにおいては、負極性用のアンプ回路AMMからのデータ電圧を端子TS1に出力し、正極性用のアンプ回路AMPからのデータ電圧を端子TS2に出力する。
図3のように、フレーム毎に、スイッチ回路SWBにより表示データの入れ替えを行い、スイッチ回路SWAにより正極性、負極性のデータ電圧の入れ替えを行うことで、図4に示すような表示ドライバー10のカラム反転駆動が実現される。図4においてSL1~SLnはソース線であり、データ線に対応し、GL1~GLmはゲート線であり、走査線に対応する。例えば図4では、第Nフレームにおいては、奇数番目のソース線が正極性で駆動され、偶数番目のソース線が負極性で駆動される。正極性で駆動とは例えば正極性のデータ電圧で駆動されることであり、負極性で駆動とは例えば負極性のデータ電圧で駆動されることである。また第N+1フレームにおいては、奇数番目のソース線が負極性で駆動され、偶数番目のソース線が正極性で駆動される。このようにして図4ではカラム反転駆動が行われている。
このように本実施形態では、第1アンプ回路41は、正極性の電圧を出力する正極性用のアンプ回路AMPであり、第2アンプ回路42は、負極性の電圧を出力する負極性用のアンプ回路AMMである。このようにすることで、正極性用のアンプ回路AMPによる正極性の駆動と、負極性用のアンプ回路AMMによる負極性の駆動とによる表示ドライバー10の反転駆動が可能になる。具体的には、例えば図4に示すようなカラム反転駆動などの反転駆動が可能になる。なお表示ドライバー10の反転駆動はこのようなカラム反転駆動には限定されず、図5に示す3ドット反転駆動などの複数ドット毎の反転駆動などであってもよい。例えば図5では、ソース線SL1とゲート線GL1、GL2、GL3の交差に対応する画素は、第Nフレームでは正極性で駆動され、第N+1フレームでは負極性で駆動される。またソース線SL2とゲート線GL1、GL2、GL3の交差に対応する画素は、第Nフレームでは負極性で駆動され、第N+1フレームでは正極性で駆動される。一方、ソース線SL1とゲート線GL4、GL5、GL6の交差に対応する画素は、第Nフレームでは負極性で駆動され、第N+1フレームでは正極性で駆動される。またソース線SL2とゲート線GL4、GL5、GL6の交差に対応する画素は、第Nフレームにおいては正極性で駆動され、第N+1フレームにおいては負極性で駆動される。
2.動作
次に本実施形態の表示ドライバー10の詳細な動作について説明する。まず図6を用いて本実施形態の比較例の動作を説明する。図6では、第1初期化期間TI1において、ソース線SLiがハイインピーダンス状態になり、第1アンプ回路41の初期化動作が行われる。また第2初期化期間TI2において、ソース線SLiの隣のソース線SLi+1がハイインピーダンス状態になり、第2アンプ回路42の初期化動作が行われる。
次に本実施形態の表示ドライバー10の詳細な動作について説明する。まず図6を用いて本実施形態の比較例の動作を説明する。図6では、第1初期化期間TI1において、ソース線SLiがハイインピーダンス状態になり、第1アンプ回路41の初期化動作が行われる。また第2初期化期間TI2において、ソース線SLiの隣のソース線SLi+1がハイインピーダンス状態になり、第2アンプ回路42の初期化動作が行われる。
そして図6の比較例では、第1初期化期間TI1内において、ラッチパルスLPがアクティブになって、ラインラッチ回路20への表示データのラッチが行われる。また第2初期化期間TI2内においても、ラッチパルスLPがアクティブになって、ラインラッチ回路20への表示データのラッチが行われる。
この場合に例えば第2初期化期間TI2においてラインラッチ回路20に表示データがラッチされると、この表示データが第1D/A変換回路31に出力され、第1D/A変換回路31の出力電圧が第1アンプ回路41に出力されることで、第1アンプ回路41の出力が変化する。すると第1アンプ回路41の出力の変化によるノイズが、第2初期化期間TI2において初期化動作を行っている第2アンプ回路42に悪影響を与えて、表示品質が低下する。例えば第2アンプ回路42の第2スイッチトキャパシター回路SC2のキャパシターに初期化のために印加される後述の基準電圧等の電圧に対して、第1アンプ回路41の出力の変化によるノイズが重畳される事態が生じる。これにより第2スイッチトキャパシター回路SC2のキャパシターに蓄積される電荷が変動してしまい、第2アンプ回路42が第2出力期間TQ2において出力するデータ電圧が変動することで、表示パネル110の表示画像の表示品質が低下する。
同様に、例えば第1初期化期間TI1においてラインラッチ回路20に表示データがラッチされると、この表示データが第2D/A変換回路32に出力され、第2D/A変換回路32の出力電圧が第2アンプ回路42に出力されることで、第2アンプ回路42の出力が変化する。すると第2アンプ回路42の出力の変化によるノイズが、第1初期化期間TI1において初期化動作を行っている第1アンプ回路41に悪影響を与えて、表示品質が低下する。例えば第1アンプ回路41の第1スイッチトキャパシター回路SC1のキャパシターに対して初期化動作のために印加される後述の基準電圧等の電圧に対して、第2アンプ回路42の出力の変化によるノイズが重畳される事態が生じる。これにより第1スイッチトキャパシター回路SC1のキャパシターに蓄積される電荷が変動してしまい、第1アンプ回路41が第1出力期間TQ1において出力するデータ電圧が変動することで、表示パネル110の表示画像の表示品質が低下してしまう。
例えば図4のようにカラム反転駆動が行われる場合には、偶数番目のソース線に接続される偶数番目の第2アンプ回路42が初期化動作を行っている際に、ラインラッチ回路20に表示データがラッチされると、奇数番目のソース線に接続される奇数番目の第1アンプ回路41の出力が変化する。すると、奇数番目の複数の第1アンプ回路41の出力の変化によるノイズが、電源回路60に伝わって、電源回路60が第2アンプ回路42に供給する基準電圧等の電圧が変動してしまう。これにより、偶数番目の第2アンプ回路42の第2スイッチトキャパシター回路SC2のキャパシターに対して第2初期化期間TI2において蓄積される電荷が変動してしまい、第2出力期間TQ2において第2アンプ回路42が出力するデータ電圧が変動して、表示品質が低下する。例えば表示パネル110に2ラインの横スジが発生するなどの事態が発生する。
同様に、奇数番目の第1アンプ回路41が初期化動作を行っている際に、ラインラッチ回路20に表示データがラッチされると、偶数番目の第2アンプ回路42の出力が変化する。すると、偶数番目の複数の第2アンプ回路42の出力の変化によるノイズが、電源回路60に伝わって、電源回路60が第1アンプ回路41に供給する基準電圧等の電圧が変動してしまう。これにより、奇数番目の第1アンプ回路41の第1スイッチトキャパシター回路SC1のキャパシターに対して第1初期化期間TI1において蓄積される電荷が変動してしまい、第1出力期間TQ1において第1アンプ回路41が出力するデータ電圧が変動して、表示品質が低下する。
そこで本実施形態では、表示データがラインラッチ回路20にラッチタイミングにおいてラッチされる前に、初期化期間を終了させる手法を採用する。図7は本実施形態の動作を説明する信号波形図である。
図7においてタイミングt1とt2の間が第1水平走査期間TH1であり、タイミングt2とt3の間が第2水平走査期間TH2である。第1水平走査期間TH1では、第1ゲート線選択期間TG1においてゲート線GLjが選択状態となり、対応する画素へのデータ電圧の書き込みが行われる。また第2水平走査期間TH2では、第2ゲート線選択期間TG2においてゲート線GLj+1が選択状態となり、対応する画素へのデータ電圧の書き込みが行われる。第1ゲート線選択期間TG1、第2ゲート線選択期間TG2は、各々、第1走査線選択期間、第2走査線選択期間に対応する。
第1初期化期間TI1では、ソース線SLiがハイインピーダンス状態になる。例えばソース線SLiを駆動する第1アンプ回路41の出力がハイインピーダンス状態になる。このハイインピーダンス状態は第1アンプ回路41の出力ノードに設けられる出力スイッチがオフになることで実現される。そして例えば制御回路50からの第1初期化信号INPに基づいて、第1初期化期間TI1において第1アンプ回路41の初期化動作が行われる。即ち第1初期化期間TI1において第1アンプ回路41の第1スイッチトキャパシター回路SC1のキャパシターに蓄積される電荷が初期化される。そして第1初期化期間TI1の後の第1出力期間TQ1において、ソース線SLiが正極性で駆動される。即ち第1アンプ回路41がソース線SLiを正極性の電圧で駆動する。なお第1アンプ回路41は、第1水平走査期間TH1の次の第2水平走査期間TH2においてもソース線SLiを正極性で駆動する。
第2初期化期間TI2では、ソース線SLiの隣のソース線SLi+1がハイインピーダンス状態になる。例えばソース線SLi+1を駆動する第2アンプ回路42の出力がハイインピーダンス状態になる。このハイインピーダンス状態は第2アンプ回路42の出力ノードに設けられる出力スイッチがオフになることで実現される。そして例えば制御回路50からの第2初期化信号INMに基づいて、第2初期化期間TI2において第2アンプ回路42の初期化動作が行われる。即ち第2初期化期間TI2において第2アンプ回路42の第2スイッチトキャパシター回路SC2のキャパシターに蓄積される電荷が初期化される。そして第2初期化期間TI2の後の第2出力期間TQ2において、ソース線SLi+1が負極性で駆動される。即ち第2アンプ回路42がソース線SLi+1を負極性の電圧で駆動する。なお第2アンプ回路42は、第2水平走査期間TH2の次の水平走査期間においてもソース線SLiを負極性で駆動する。
そして図7に示すように本実施形態では、表示データがラインラッチ回路20にラッチされるラッチタイミングtmの前に、第2アンプ回路42の第2初期化期間TI2を終了させている。同様に、表示データがラインラッチ回路20にラッチされるラッチタイミングtmの前に、第1アンプ回路41の第1初期化期間TI1を終了させている。
例えば図6の比較例では、第2アンプ回路42の第2初期化期間TI2において、表示データがラインラッチ回路20にラッチされているため、この表示データのラッチによる第1アンプ回路41の出力の変化によるノイズが、第2アンプ回路42の初期化動作に悪影響を与えて表示品質を低下させていた。これに対して本実施形態では、表示データがラインラッチ回路20にラッチされるラッチタイミングtmの前に、第2アンプ回路42の第2初期化期間TI2を終了させている。従って、表示データのラッチタイミングtmにでは、第2アンプ回路42の初期化動作が終了しているため、表示データのラッチによる第1アンプ回路41の出力の変化によるノイズが、第2アンプ回路42の初期化動作に悪影響を与えるのを防止でき、表示品質を向上できるようになる。また図6の比較例では、第1アンプ回路41の第1初期化期間TI1において、表示データがラインラッチ回路20にラッチされているため、この表示データのラッチによる第2アンプ回路42の出力の変化によるノイズが、第1アンプ回路41の初期化動作に悪影響を与えて表示品質を低下させていた。これに対して本実施形態では、表示データがラインラッチ回路20にラッチされるラッチタイミングtmの前に、第1アンプ回路41の第1初期化期間TI1を終了させている。従って、表示データのラッチタイミングtmでは、第1アンプ回路41の初期化動作が終了しているため、表示データのラッチによる第2アンプ回路42の出力の変化によるノイズが、第1アンプ回路41の初期化動作に悪影響を与えるのを防止でき、表示品質を向上できるようになる。
また図1に示すように表示ドライバー10は、スイッチングレギュレーター62を有し、第1アンプ回路41及び第2アンプ回路42に電源電圧を供給する電源回路60を含む。そして制御回路50は、少なくとも第2初期化期間TI2においてスイッチングレギュレーター62の動作を停止させる。具体的には図7に示すように、制御回路50は、第2初期化期間TI2において、マスク信号MSKをハイレベルであるアクティブレベルにする。このようにマスク信号MSKがアクティブレベルになると、スイッチングレギュレーター62の動作が停止する。これにより、スイッチングレギュレーター62のスイッチングレギュレート動作によるノイズが、第2アンプ回路42の初期化動作に悪影響を及ぼしてしまうのを防止でき、当該ノイズを原因とする表示品質の低下を防止できるようになる。同様に、制御回路50は、少なくとも第1初期化期間TI1においてスイッチングレギュレーター62の動作を停止させる。具体的には図7に示すように、制御回路50は、第1初期化期間TI1において、マスク信号MSKをアクティブレベルにすることで、スイッチングレギュレーター62の動作を停止させる。これにより、スイッチングレギュレーター62のスイッチングレギュレート動作によるノイズが、第1アンプ回路41の初期化動作に悪影響を及ぼしてしまうのを防止でき、当該ノイズを原因とする表示品質の低下を防止できるようになる。なおスイッチングレギュレーター62は、少なくとも第1初期化期間TI1、第2初期化期間TI2において動作が停止していればよい。例えば図7では、スイッチングレギュレーター62の動作が停止するマスク期間TMKは、第1初期化期間TI1、第2初期化期間TI2よりも長い期間になっている。またスイッチングレギュレーター62の動作が停止しても、スイッチングレギュレート動作によるレギュレート電圧が保持されて出力されるようになっている。
また本実施形態では、図7に示すように、制御回路50は、第1初期化期間TI1での第1アンプ回路41の初期化動作と、第2初期化期間TI2での第2アンプ回路42の初期化動作とを、水平走査期間ごとに交互に行う。例えば図7では、第1水平走査期間TH1から第2水平走査期間TH2というように水平走査期間が切り替わる毎に、第1初期化期間TI1での第1アンプ回路41の初期化動作と、第2初期化期間TI2での第2アンプ回路42の初期化動作とが交互に行われている。例えば第1アンプ回路41と第2アンプ回路42の両方の初期化動作を同じ初期化期間において行うと、電源電圧の変動等が原因となって表示品質が低下するなどの不具合が発生するおそれがある。この点、図7のように第1アンプ回路41の初期化動作と第2アンプ回路42の初期化動作とを、水平走査期間ごとに交互に行うことで、このような不具合の発生を防止できる。なお図7では、第1アンプ回路41の初期化動作は、第1水平走査期間TH1が開始するタイミングt1の前に行われており、第2アンプ回路42の初期化動作は、第2水平走査期間TH2が開始するタイミングt2の前に行われている。
また本実施形態では、図7に示すように、制御回路50は、第1水平走査期間TH1における第1ゲート線選択期間TG1の後に、第2初期化期間TI2での第2アンプ回路42の初期化動作を行う。そして制御回路50は、表示データがラインラッチ回路20にラッチタイミングtmにおいてラッチされて第1アンプ回路41の出力が変化する前に、第2アンプ回路42の第2初期化期間TI2を終了させる。また制御回路50は、第2水平走査期間TH2における第2ゲート線選択期間TG2の後に、第1初期化期間TI1での第1アンプ回路41の初期化動作を行う。そして制御回路50は、表示データがラインラッチ回路20にラッチタイミングtmにおいてラッチされて第2アンプ回路42の出力が変化する前に、第1アンプ回路41の第1初期化期間TI1を終了させる。
このようにすれば、第1水平走査期間TH1の第1ゲート線選択期間TG1において選択された画素に対してデータ電圧が書き込まれた後に、第2初期化期間TI2において、第2アンプ回路42の初期化動作を行えるようになる。そして第2初期化期間TI2の後のラッチタイミングtmにおいて、ラインラッチ回路20に表示データがラッチされることで、表示データのラッチによる第1アンプ回路41の出力の変化によるノイズが、第2アンプ回路42の初期化動作に悪影響を及ぼすのを防止できるようになる。そしてラッチタイミングtmにおいてラインラッチ回路20に表示データがラッチされた後に、第2水平走査期間TH2の第2ゲート線選択期間TG2において選択された画素に対してデータ電圧が書き込まれ、その後の第1初期化期間TI1において、第1アンプ回路41の初期化動作を行えるようになる。そして第1初期化期間TI1の後のラッチタイミングtmにおいて、ラインラッチ回路20に表示データがラッチされることで、表示データのラッチによる第2アンプ回路42の出力の変化によるノイズが、第1アンプ回路41の初期化動作に悪影響を及ぼすのを防止できるようになる。
また本実施形態では図7に示すように、制御回路50は、第1水平走査期間TH1から第2水平走査期間TH2に切り替わるまでに、第2初期化期間TI2を終了させる。そして制御回路50は、第1水平走査期間TH1から第2水平走査期間TH2に切り替わった後に、第2水平走査期間TH2におけるラインラッチ回路20のラッチ動作を行わせる。即ち、第1水平走査期間TH1から第2水平走査期間TH2へと水平走査期間が切り替わるタイミングt2までに、第2アンプ回路42の初期化動作を終了させる。そして、水平走査期間が切り替わったタイミングt2の後に、ラインラッチ回路20にラッチ動作を行わせる。同様に水平走査期間が切り替わるタイミングt1までに、第1アンプ回路41の初期化動作を終了させる。そして、水平走査期間が切り替わったタイミングt1の後に、ラインラッチ回路20にラッチ動作を行わせる。このようにすれば、ラインラッチ回路20のラッチ動作をなるべく早く終了させて、その後の第2ゲート線選択期間TG2や第1ゲート線選択期間TG1での画素に対するデータ電圧の書き込みを行うことが可能になり、データ電圧の書き込み時間を長くすることが可能になる。
例えば図6の比較例において、ラッチパルスLPのタイミングを、初期化動作の後になるように遅らせただけであると、ラッチパルスLPのタイミングが遅れた分だけ、データ電圧の書き込み時間が短くなってしまう。このようにデータ電圧の書き込み時間が短くなると、画素への適性はデータ電圧の書き込みができなくなり、画質の低下を招いてしまう。
この点、図7では、水平走査期間が切り替わるタイミングt1、t2の前に、各アンプ回路の初期化動作を終了させ、タイミングt1、t2の後にラインラッチ回路20にラッチ動作を行わせている。即ち各アンプ回路の初期化動作を、各アンプ回路がデータ電圧を出力する水平走査期間の前の水平走査期間において行う。このようにすれば、ラインラッチ回路20への表示データのラッチに起因するノイズが初期化動作に与える悪影響を防止しながら、データ電圧の書き込み時間も長くすることが可能になり、表示パネル110の表示品質を向上できるようになる。
3.アンプ回路、電源回路
次に図8~図10を用いて第1アンプ回路41、第2アンプ回路42の各アンプ回路の詳細な構成例や動作について説明する。
次に図8~図10を用いて第1アンプ回路41、第2アンプ回路42の各アンプ回路の詳細な構成例や動作について説明する。
図8では表示ドライバー10には、スイッチ回路SWA1、SWA2と、正極性用、負極性用のアンプ回路AMP、AMMと、正極性用、負極性用のD/A変換回路DAP、DAMと、スイッチ回路SWB1、SWB2と、階調電圧生成回路44とが設けられている。正極性用のアンプ回路AMP、D/A変換回路DAPは、例えば第1アンプ回路41、第1D/A変換回路31に対応する。負極性用のアンプ回路AMM、D/A変換回路DAMは、例えば第2アンプ回路42、第2D/A変換回路32に対応する。スイッチ回路SWA1は、スイッチSPA1、SMA1を含み、スイッチ回路SWA2は、スイッチSMA2、SPA2を含む。スイッチ回路SWB1は、スイッチSPB1、SMB1を含み、スイッチ回路SWB2は、スイッチSMB2、SPB2を含む。そして階調電圧生成回路44は、正極性用の複数の階調電圧を出力する正極性用の階調電圧生成回路GCPと、負極性用の複数の階調電圧を出力する負極性用の階調電圧生成回路GCMを含む。
端子TS1、端子TS2に接続されるソース線SL1、SL2を、各々、正極性、負極性で駆動する第1状態では、スイッチSPA1、SMA2、SPB1、SMB2がオンになる。この場合、正極性用のD/A変換回路DAPは、ソース線SL1用の表示データに対応する電圧を、複数の正極性用の階調電圧の中から選択する。正極性用のアンプ回路AMPは、選択された電圧に基づいて正極性のデータ電圧VD1でソース線SL1を駆動する。一方、負極性用のD/A変換回路DAMは、ソース線SL2用の表示データに対応する電圧を、複数の負極性用の階調電圧の中から選択する。負極性用のアンプ回路AMMは、選択された電圧に基づいて負極性のデータ電圧VD2でソース線SL2を駆動する。
一方、ソース線SL1、SL2を負極性、正極性で駆動する第2状態では、スイッチSMA1、SPA2、SMB1、SPB2がオンになる。この場合、負極性用のD/A変換回路DAMは、ソース線SL1用の表示データに対応する電圧を、複数の負極性用の階調電圧の中から選択する。負極性用のアンプ回路AMMは、選択された電圧に基づいて負極性のデータ電圧VD1でソース線SL1を駆動する。一方、正極性用のD/A変換回路DAPは、ソース線SL2用の表示データに対応する電圧を、複数の正極性用の階調電圧の中から選択する。正極性用のアンプ回路AMPは、選択された電圧に基づいて正極性のデータ電圧VD2でソース線SL2を駆動する。
次に図9、図10を用いて正極性用のアンプ回路AMPの構成及び動作について説明する。図9に示すように、正極性用のアンプ回路AMPは、第1演算増幅器OP1と、キャパシターCIA、CFAとスイッチSA1~SA5により構成される第1スイッチトキャパシター回路SC1を有する。正極性用のアンプ回路AMPは、正極性用のD/A変換回路DAPの出力電圧VDAPを受けて、データ電圧VD1を出力し、データ線を駆動する回路である。D/A変換回路DAPの出力電圧VDAPは例えば0V~+6Vである。
キャパシターCIAは、第1演算増幅器OP1の反転入力端子に接続されるサミングノードNEGAと、ノードNA1との間に設けられる。反転入力端子は第1入力端子である。キャパシターCFAは、サミングノードNEGAとノードNA2との間に設けられる。これらのキャパシターCIA、CFAの各々は、例えば複数のユニットキャパシターにより構成できる。
スイッチSA1は、正極性用のアンプ回路AMPの入力ノードNIAとノードNA1との間に設けられる。スイッチSA2は、基準電圧VDDRMPの入力ノードとノードNA1との間に設けられる。スイッチSA3は、ノードNA2と出力ノードNQAとの間に設けられる。スイッチSA4は、ノードNA2と基準電圧VDDRMPの入力ノードとの間に設けられる。スイッチSA5は、サミングノードNEGAと出力ノードNQAとの間に設けられる。これらのスイッチSA1~SA5は、例えばCMOSのトランジスターにより構成でき、具体的にはP型トランジスターとN型トランジスターとからなるトランスファーゲートにより構成できる。そしてこれらのトランジスターは、制御回路50が出力するスイッチ制御信号によりオン又はオフされる。また基準電圧VDDRMPは、例えば高電位側の電源電圧であるVDDと低電位側の電源電圧であるVSSとの間の電圧である。VDDは例えば+6Vであり、VSSは例えば0Vである。例えばVDDRMP=(VDD+VSS)/2であり、例えばVDDRMP=+3Vである。
また第1演算増幅器OP1は、その反転入力端子にサミングノードNEGAが接続され、その非反転入力端子に基準電圧VDDRMPが入力され、出力ノードNQAにデータ電圧VD1を出力する。非反転入力端子は第2入力端子である。第1演算増幅器OP1の高電位側の電源は例えば+6Vであり、低電位側の電源は例えば0Vである。
そして図9に示すように、正極性用のアンプ回路AMPでは、初期化期間においては、スイッチSA2、SA4、SA5がオンになる。初期化期間においてスイッチSA2がオンになることで、その一端がサミングノードNEGAに電気的に接続されるキャパシターCIAの他端が、基準電圧VDDRMPに設定される。同様に、スイッチSA4がオンになることで、その一端がサミングノードNEGAに電気的に接続されるキャパシターCFAの他端が、基準電圧VDDRMPに設定される。また帰還用のスイッチであるスイッチSA5がオンになることで、第1演算増幅器OP1の出力が反転入力端子に帰還され、第1演算増幅器OP1のイマジナリーショート機能により、サミングノードNEGAがVDDRMPに設定される。これにより、初期化期間では、データ電圧VD1は、基準電圧VDDRMPと同じ電圧になる。
また図10に示すように、正極性用のアンプ回路AMPは、出力期間においては、スイッチSA1、SA3がオンになる。出力期間においてスイッチSA1がオンになることで、一端がサミングノードNEGAに接続されるキャパシターCIAの他端が、VDAPに設定される。またスイッチSA3がオンになることで、一端がサミングノードNEGAに接続されるキャパシターCFAの他端が、データ電圧VD1に設定される。これにより、出力期間では、データ電圧VD1は、下式(1)で表される電圧になる。なお、下式(1)及び後述する(2)式において、CCIAはキャパシターCIAの容量であり、CCFAはキャパシターCFAの容量である。
VD1=VDDRMP-(CCIA/CCFA)×(VDAP-VDDRMP)…(1)
次に、図11、図12を用いて負極性用のアンプ回路AMMの構成及び動作について説明する。図11に示すように、負極性用のアンプ回路AMMは、第2演算増幅器OP2と、キャパシターCIA、CFAとスイッチSA1~SA5により構成される第2スイッチトキャパシター回路SC2を有する。図11、図12に示すように、負極性用のアンプ回路AMMの構成及び動作は、正極性用のアンプ回路AMPと同様である。但し、負極性用のアンプ回路AMMでは、基準電圧として、基準電圧VDDRMNも入力される。VDDRMNは例えば-3Vである。また負極性用のアンプ回路AMMには、負極性用のD/A変換回路DAMの出力電圧VDAMが入力され、出力電圧VDAMは例えば0V~6Vである。なお第2演算増幅器OP2の高電位側の電源は例えば0Vであり、低電位側の電源は例えば-6Vである。これにより、初期化期間では、データ電圧VD2は、第2基準電源VDDRMNと同じ電圧になり、出力期間では、データ電圧VD2は、下式(2)で表される電圧になる。
VD2=VDDRMN-(CCIA/CCFA)×(VDAM-VDDRMP)…(2)
図9、図10の正極性用のアンプ回路AMPは、例えば図1の第1アンプ回路41に対応し、第1演算増幅器OP1と、キャパシターCIA、CFAとスイッチSA1~SA5により構成される第1スイッチトキャパシター回路SC1を有する。そして図7の第1初期化期間TI1において、第1スイッチトキャパシター回路SC1のキャパシターCIA、CFAの電荷が初期化される。例えばキャパシターCIA、CFAの一端及び他端に基準電圧VDDRMPに設定されることで、キャパシターCIA、CFAに蓄積される電荷が初期化される。そして第1出力期間TQ1において、第1演算増幅器OP1が、第1スイッチトキャパシター回路SC1のキャパシターCIA、CFAの電荷に基づいて、第1D/A変換回路31である正極性用のD/A変換回路DAPの出力電圧VDAPを増幅してデータ電圧VD1を出力する。例えば前述の式(1)に示すように、VD1=VDDRMP-(CCIA/CCFA)×(VDAP-VDDRMP)と表されるデータ電圧VD1が出力される。
また図11、図12の負極性用のアンプ回路AMMは、例えば図1の第2アンプ回路42に対応し、第2演算増幅器OP2と、キャパシターCIA、CFAとスイッチSA1~SA5により構成される第2スイッチトキャパシター回路SC2を有する。そして図7の第2初期化期間TI2において、第2スイッチトキャパシター回路SC2のキャパシターCIA、CFAの電荷が初期化される。例えばキャパシターCIA、CFAの一端及び他端に、基準電圧VDDRMP又は基準電圧VDDRMNが設定されることで、キャパシターCIA、CFAに蓄積される電荷が初期化される。そして第2出力期間TQ2において、第2演算増幅器OP2が、第2スイッチトキャパシター回路SC2のキャパシターCIA、CFAの電荷に基づいて、第2D/A変換回路32に対応する負極性用のD/A変換回路DAMの出力電圧VDAMを増幅してデータ電圧VD2を出力する。例えば前述の式(2)に示すように、VD2=VDDRMN-(CCIA/CCFA)×(VDAM-VDDRMP)と表されるデータ電圧VD2が出力される。
このように第1スイッチトキャパシター回路SC1及び第2スイッチトキャパシター回路SC2のキャパシターCIA、CFAは、基準電圧VDDRMP、VDDRMNが印加されることにより初期化されるキャパシターである。例えば図9に示すように第1スイッチトキャパシター回路SC1のキャパシターCIA、CFAは、第1初期化期間TI1において、一端及び他端に基準電圧VDDRMPが印加されることで、蓄積される電荷が初期化される。また図11に示すように第2スイッチトキャパシター回路SC2のキャパシターCIAは、第2初期化期間TI2において、一端に基準電圧VDDRMPが印加され、他端に基準電圧VDDRMNが印加されることで、蓄積される電荷が初期化される。第2スイッチトキャパシター回路SC2のキャパシターCFAは、第2初期化期間TI2において、一端及び他端に基準電圧VDDRMNが印加されることで、蓄積される電荷が初期化される。このようにすれば、安定した電位の定電圧の基準電圧VDDRMP、VDDRMNを用いて、キャパシターCIA、CFAに蓄積される電荷を初期化できるようになる。これにより出力期間において、初期化期間においてキャパシターCIA、CFAに蓄積された電荷に基づき設定された、適正なデータ電圧を出力することが可能になる。例えば第1演算増幅器OP1、第2演算増幅器OP2のオフセット電圧等がキャンセルされた適正なデータ電圧を出力することが可能になる。
例えば図6の比較例のように初期化期間においてラインラッチ回路20による表示データのラッチ動作が行われると、キャパシターCIA、CFAの初期化動作に使用される基準電圧VDDRMP、VDDRMNにノイズが発生する。これによりキャパシターCIA、CFAに蓄積される電荷が変動して、表示品質が低下する問題が発生する。この点、本実施形態では、ラインラッチ回路20による表示データのラッチタイミングよりも前に、各アンプ回路の初期化期間を終了する。従って、基準電圧VDDRMP、VDDRMNに発生するノイズを原因とする表示品質の低下を効果的に防止できるようになる。
図13に電源回路60の詳細な構成例を示す。電源回路60は、昇圧回路BC1~BC5と、レギュレーターRG1~RG13を含む。例えば昇圧回路BC1はスイッチングレギュレート動作により昇圧を行う回路であり、昇圧回路BC2~BC5はチャージポンプ回路である。またレギュレーターRG1~RG13はリニアレギュレーターである。なお図13において、各電圧の図面上下方向の位置関係は、おおよその電圧の大小関係を表す。例えば、VDDL、VLDO等はVDDとVSSの間の電圧であり、VOUTM、VOUT3等はVSSよりも低い電圧であり、例えば負の電圧であり、VOUT等はVDDよりも高い電圧である。
レギュレーターRG1、RG2、RG3はVDDを降圧し、VDDL、VLDO1、VLDO2を生成する。VDDLは、ロジック回路である制御回路50の電源電圧である。
昇圧回路BC1は、VSSを基準にVLDO1を2倍に昇圧してVOUTを生成する。レギュレーターRG4、RG5、RG6、RG7、RG8、RG9は、VOUTを降圧してVREG、VDDHSP、VDDRHP、VDDRMP、VOFREG、VONREGを生成する。レギュレーターRG4は不図示のバンドギャップ回路の出力電圧を基準にVREGを生成する。その他のレギュレーターRG1~RG3、RG5~RG13は、VREGを基準に各電圧を出力する。VDDHSP、VDDRMPは、正極駆動に用いる電圧である。例えばVDDHSPは、正極性用の第1演算増幅器OP1の電源電圧であり、VDDRMPは前述した基準電圧である。VDDRHPは階調電圧生成回路の電源電圧である。
昇圧回路BC2は、VSSを基準にVLDO2を反転して負の電圧であるVOUTMを生成する。レギュレーターRG10はVLDO2とVOUTMからVCOMを生成する。VCOMは、表示パネル110のコモン電圧である。昇圧回路BC3は、VSSを基準にVDDを4倍に反転昇圧して負の電圧であるVOUT3を生成する。レギュレーターRG11はVOUT3を降圧してVDDHSNを生成し、レギュレーターRG12はVDDHSNを降圧してVDDRMNを生成する。VDDHSN、VDDRMNは、負極駆動に用いる電圧である。例えばVDDHSNは、負極性用の第2演算増幅器OP2の電源電圧であり、VDDRMNは前述した基準電圧である。
昇圧回路BC4は、VSSを基準にVOFREGを3倍に反転昇圧し、負の電圧であるVEEを生成する。VEEは表示ドライバー10の例えばP型の半導体基板の基板電圧である。レギュレーターRG13はVEEを降圧してVGLを生成する。VGLはゲートドライバー130の負の電源電圧である。昇圧回路BC5は、VONREGとVGLからVDDHG=VONREG×2-VGLを生成する。VDDHGはゲートドライバー130の正の電源電圧である。
そして図1で説明したスイッチングレギュレーター62は、例えば図13に示すように昇圧回路BC1に設けられている。そして本実施形態では、図7で説明したように、第1初期化期間TI1や第2初期化期間TI2において、スイッチングレギュレーター62の動作を停止させる。このようにすれば、スイッチングレギュレーター62のスイッチングレギュレート動作によるノイズが、第1初期化期間TI1における第1アンプ回路41の初期化動作や第2初期化期間TI2における第2アンプ回路42の初期化動作に悪影響を与えるのを防止できるようになる。
なお本実施形態の第1アンプ回路41、第2アンプ回路42の各アンプ回路の構成は、図9~図12で説明した構成には限定されず、種々の変形実施が可能である。例えば図14、図15にアンプ回路AMの他の構成例を示す。図14、図15のアンプ回路AMは、演算増幅器OPと、キャパシターC1、C2、CCとスイッチSW1~SW7により構成されるスイッチトキャパシター回路SCを有する。そして図14に示すように初期化期間においては、スイッチSW2、SW4、SW7がオンになり、例えばキャパシターC1、C2、CCの電荷を初期化する初期化動作が行われる。例えばキャパシターC1、C2、CCは基準電圧であるAGNDが一端又は他端に設定されて電荷が初期化される。また図15に示すように出力期間においては、スイッチSW3、SW4がオンになる。これによりアンプ回路AMは、スイッチトキャパシター回路SCのキャパシターC1、C2、CCの電荷に基づいて、前段のD/A変換回路の出力電圧VDACを増幅してデータ電圧VDを出力する。例えばアンプ回路AMは、AGNDの電圧をVAとした場合に、VD=VA-(C1/C2)×(VDAC-VA)と表されるデータ電圧VDを出力する。図14、図15の構成のアンプ回路AMによれば演算増幅器OPのオフセット電圧をキャンセルするオフセットフリーを実現できる。
以上に説明したように、本実施形態の表示ドライバーは、1ラインの表示データをラッチするラインラッチ回路と、ラインラッチ回路からの表示データをD/A変換する第1D/A変換回路と、ラインラッチ回路からの表示データをD/A変換する第2D/A変換回路を含む。更に表示ドライバーは、第1スイッチトキャパシター回路と第1演算増幅器を有し、第1初期化期間において第1スイッチトキャパシター回路のキャパシターの電荷が初期化され、第1出力期間において、第1演算増幅器が、第1スイッチトキャパシター回路のキャパシターの電荷に基づいて第1D/A変換回路の出力電圧を増幅してデータ電圧を出力する第1アンプ回路を含む。また表示ドライバーは、第2スイッチトキャパシター回路と第2演算増幅器を有し、第2初期化期間において第2スイッチトキャパシター回路のキャパシターの電荷が初期化され、第2出力期間において、第2演算増幅器が、第2スイッチトキャパシター回路のキャパシターの電荷に基づいて第2D/A変換回路の出力電圧を増幅してデータ電圧を出力する第2アンプ回路を含む。また表示ドライバーは、ラインラッチ回路、第1アンプ回路及び第2アンプ回路を制御する制御回路を含み、制御回路は、表示データがラインラッチ回路にラッチタイミングにおいてラッチされて第1アンプ回路の出力が変化する前に、第2アンプ回路の第2初期化期間を終了させる。
本実施形態によれば、ラインラッチ回路からの表示データが第1D/A変換回路、第2D/A変換回路によりD/A変換される。また第1初期化期間において第1スイッチトキャパシター回路のキャパシターの電荷が初期化され、第1出力期間において第1アンプ回路からデータ電圧が出力され、第2初期化期間において第2スイッチトキャパシター回路のキャパシターの電荷が初期化され、第2出力期間において第2アンプ回路からデータ電圧が出力される。そして表示データがラインラッチ回路にラッチタイミングにおいてラッチされる前に、第2アンプ回路の第2初期化期間が終了するように制御される。このようにすれば、ラインラッチ回路での表示データのラッチによる第1アンプ回路の出力の変化によるノイズが、第2アンプ回路の初期化動作に悪影響を与えるのを防止できるようになり、当該ノイズによる表示品質の低下を防止することが可能になる。
また本実施形態では、スイッチングレギュレーターを有し、第1アンプ回路及び第2アンプ回路に電源電圧を供給する電源回路を含み、制御回路は、少なくとも第2初期化期間においてスイッチングレギュレーターの動作を停止させてもよい。
このようにすれば、スイッチングレギュレーターのスイッチングレギュレート動作によるノイズが、第2初期化期間における第2アンプ回路の初期化動作に悪影響を与えるのを防止できるようになり、当該ノイズによる表示品質の低下を防止することが可能になる。
また本実施形態では、第1アンプ回路は、正極性の電圧を出力する正極性用のアンプ回路であり、第2アンプ回路は、負極性の電圧を出力する負極性用のアンプ回路であってもよい。
このようにすれば、正極性用のアンプ回路による正極性の駆動と、負極性用のアンプ回路による負極性の駆動とによる表示ドライバーの反転駆動が可能になる。
また本実施形態では、制御回路は、第1初期化期間での第1アンプ回路の初期化動作と、第2初期化期間での第2アンプ回路の初期化動作とを、水平走査期間ごとに交互に行ってもよい。
このようにすれば、第1アンプ回路と第2アンプ回路の両方の初期化動作が同じ初期化期間において行われる場合に発生する不具合を防止することが可能になる。
また本実施形態では、制御回路は、第1水平走査期間におけるゲート線選択期間の後に、第2初期化期間での第2アンプ回路の初期化動作を行い、表示データがラインラッチ回路にラッチタイミングにおいてラッチされて第1アンプ回路の出力が変化する前に、第2アンプ回路の第2初期化期間を終了させてもよい。そして制御回路は、第2水平走査期間におけるゲート線選択期間の後に、第1初期化期間での第1アンプ回路の初期化動作を行い、表示データがラインラッチ回路にラッチタイミングにおいてラッチされて第2アンプ回路の出力が変化する前に、第1アンプ回路の第1初期化期間を終了させてもよい。
このようにすれば、表示データのラッチによる第1アンプ回路の出力の変化によるノイズが、第2アンプ回路の初期化動作に悪影響を及ぼすのを防止できるようになると共に、表示データのラッチによる第2アンプ回路の出力の変化によるノイズが、第1アンプ回路の初期化動作に悪影響を及ぼすのを防止できるようになる。
また本実施形態では、制御回路は、第1水平走査期間から第2水平走査期間に切り替わるまでに、第2初期化期間を終了させ、第1水平走査期間から第2水平走査期間に切り替わった後に、第2水平走査期間におけるラインラッチ回路のラッチ動作を行わせてもよい。
このようにすれば、ラインラッチ回路のラッチ動作をなるべく早く終了させて、その後の第2ゲート線選択期間等での画素に対するデータ電圧の書き込みを行うことが可能になり、データ電圧の書き込み時間を長くすることが可能になる。
また本実施形態では、第1スイッチトキャパシター回路及び第2スイッチトキャパシター回路のキャパシターは、基準電圧が印加されることにより初期化されるキャパシターであってもよい。
このようにすれば、キャパシターに蓄積される電荷を基準電圧を用いて初期化できるようになり、出力期間において、初期化期間においてキャパシターに蓄積された電荷に基づき設定された、適正なデータ電圧を出力することが可能になる。
以上のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、表示ドライバー、電気光学装置等の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
10…表示ドライバー、20…ラインラッチ回路、22…入力ラッチ回路、24…アドレスデコーダー、31…第1D/A変換回路、32…第2D/A変換回路、41…第1アンプ回路、42…第2アンプ回路、44…階調電圧生成回路、50…制御回路、60…電源回路、62…スイッチングレギュレーター、100…電気光学装置、110…表示パネル、120…ソースドライバー、130…ゲートドライバー、140…コントローラー、
AM、AMM、AMP…アンプ回路、BC1~BC5…昇圧回路、C1、C2、CFA、CIA…キャパシター、CK…クロック信号、DAM、DAP…D/A変換回路、DEM、DEP…変換回路、GCM、GCP…階調電圧生成回路、GL1~GLj…ゲート線、LP…ラッチパルス、MSK…マスク信号、OP…演算増幅器、OP1…第1演算増幅器、OP2…第2演算増幅器、RG1~RG13…レギュレーター、SA1~SA5…スイッチ、SC…スイッチトキャパシター回路、SC1…第1スイッチトキャパシター回路、SC2…第2スイッチトキャパシター回路、SL1~SLi…ソース線、SMA1、SMA2、SMB2、SPA1、SPB1、SW1~SW7…スイッチ、SWA、SWA1、SWA2、SWB、SWB1、SWB2…スイッチ回路、TG1…第1ゲート線選択期間、TG2…第2ゲート線選択期間、TH1…第1水平走査期間、TH2…第2水平走査期間、TI1…第1初期化期間、TI2…第2初期化期間、TMK…マスク期間、TQ1…第1出力期間、TQ2…第2出力期間、TS1、TS2…端子、VD、VD1、VD2…データ電圧、VDAM、VDAP…出力電圧、VGM、VGP…階調電圧、t1~t3…タイミング、tm…ラッチタイミング
AM、AMM、AMP…アンプ回路、BC1~BC5…昇圧回路、C1、C2、CFA、CIA…キャパシター、CK…クロック信号、DAM、DAP…D/A変換回路、DEM、DEP…変換回路、GCM、GCP…階調電圧生成回路、GL1~GLj…ゲート線、LP…ラッチパルス、MSK…マスク信号、OP…演算増幅器、OP1…第1演算増幅器、OP2…第2演算増幅器、RG1~RG13…レギュレーター、SA1~SA5…スイッチ、SC…スイッチトキャパシター回路、SC1…第1スイッチトキャパシター回路、SC2…第2スイッチトキャパシター回路、SL1~SLi…ソース線、SMA1、SMA2、SMB2、SPA1、SPB1、SW1~SW7…スイッチ、SWA、SWA1、SWA2、SWB、SWB1、SWB2…スイッチ回路、TG1…第1ゲート線選択期間、TG2…第2ゲート線選択期間、TH1…第1水平走査期間、TH2…第2水平走査期間、TI1…第1初期化期間、TI2…第2初期化期間、TMK…マスク期間、TQ1…第1出力期間、TQ2…第2出力期間、TS1、TS2…端子、VD、VD1、VD2…データ電圧、VDAM、VDAP…出力電圧、VGM、VGP…階調電圧、t1~t3…タイミング、tm…ラッチタイミング
Claims (7)
- 1ラインの表示データをラッチするラインラッチ回路と、
前記ラインラッチ回路からの前記表示データをD/A変換する第1D/A変換回路と、
前記ラインラッチ回路からの前記表示データをD/A変換する第2D/A変換回路と、
第1スイッチトキャパシター回路と第1演算増幅器を有し、第1初期化期間において前記第1スイッチトキャパシター回路のキャパシターの電荷が初期化され、第1出力期間において、前記第1演算増幅器が、前記第1スイッチトキャパシター回路のキャパシターの前記電荷に基づいて前記第1D/A変換回路の出力電圧を増幅してデータ電圧を出力する第1アンプ回路と、
第2スイッチトキャパシター回路と第2演算増幅器を有し、第2初期化期間において前記第2スイッチトキャパシター回路のキャパシターの電荷が初期化され、第2出力期間において、前記第2演算増幅器が、前記第2スイッチトキャパシター回路のキャパシターの前記電荷に基づいて前記第2D/A変換回路の出力電圧を増幅してデータ電圧を出力する第2アンプ回路と、
前記ラインラッチ回路、前記第1アンプ回路及び前記第2アンプ回路を制御する制御回路と、
を含み、
前記制御回路は、
前記表示データが前記ラインラッチ回路にラッチタイミングにおいてラッチされて前記第1アンプ回路の出力が変化する前に、前記第2アンプ回路の前記第2初期化期間を終了させることを特徴とする表示ドライバー。 - 請求項1に記載の表示ドライバーにおいて、
スイッチングレギュレーターを有し、前記第1アンプ回路及び前記第2アンプ回路に電源電圧を供給する電源回路を含み、
前記制御回路は、
少なくとも前記第2初期化期間において前記スイッチングレギュレーターの動作を停止させることを特徴とする表示ドライバー。 - 請求項1又は2に記載の表示ドライバーにおいて、
前記第1アンプ回路は、正極性の電圧を出力する正極性用のアンプ回路であり、
前記第2アンプ回路は、負極性の電圧を出力する負極性用のアンプ回路であることを特徴とする表示ドライバー。 - 請求項1乃至3のいずれか一項に記載の表示ドライバーにおいて、
前記制御回路は、
前記第1初期化期間での前記第1アンプ回路の初期化動作と、前記第2初期化期間での前記第2アンプ回路の初期化動作とを、水平走査期間ごとに交互に行うことを特徴とする表示ドライバー。 - 請求項1乃至4のいずれか一項に記載の表示ドライバーにおいて、
前記制御回路は、
第1水平走査期間におけるゲート線選択期間の後に、前記第2初期化期間での前記第2アンプ回路の初期化動作を行い、
前記表示データが前記ラインラッチ回路にラッチタイミングにおいてラッチされて前記第1アンプ回路の出力が変化する前に、前記第2アンプ回路の前記第2初期化期間を終了させ、
第2水平走査期間におけるゲート線選択期間の後に、前記第1初期化期間での前記第1アンプ回路の初期化動作を行い、
前記表示データが前記ラインラッチ回路にラッチタイミングにおいてラッチされて前記第2アンプ回路の出力が変化する前に、前記第1アンプ回路の前記第1初期化期間を終了させることを特徴とする表示ドライバー。 - 請求項1乃至4のいずれか一項に記載の表示ドライバーにおいて、
前記制御回路は、
第1水平走査期間から第2水平走査期間に切り替わるまでに、前記第2初期化期間を終了させ、前記第1水平走査期間から前記第2水平走査期間に切り替わった後に、前記第2水平走査期間における前記ラインラッチ回路のラッチ動作を行わせることを特徴とする表示ドライバー。 - 請求項1乃至6のいずれか一項に記載の表示ドライバーにおいて、
前記第1スイッチトキャパシター回路及び前記第2スイッチトキャパシター回路のキャパシターは、基準電圧が印加されることにより初期化されるキャパシターであることを特徴とする表示ドライバー。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021120095A JP2023016063A (ja) | 2021-07-21 | 2021-07-21 | 表示ドライバー |
US17/864,689 US11615758B2 (en) | 2021-07-21 | 2022-07-14 | Display driver |
CN202210845907.2A CN115691441A (zh) | 2021-07-21 | 2022-07-19 | 显示驱动器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021120095A JP2023016063A (ja) | 2021-07-21 | 2021-07-21 | 表示ドライバー |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2023016063A true JP2023016063A (ja) | 2023-02-02 |
Family
ID=84976075
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021120095A Pending JP2023016063A (ja) | 2021-07-21 | 2021-07-21 | 表示ドライバー |
Country Status (3)
Country | Link |
---|---|
US (1) | US11615758B2 (ja) |
JP (1) | JP2023016063A (ja) |
CN (1) | CN115691441A (ja) |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6844740B2 (en) * | 2003-02-07 | 2005-01-18 | Fujitsu Limited | Measuring a signal using a programmable gain amplifier |
US7224218B1 (en) * | 2005-06-24 | 2007-05-29 | Cirrus Logic, Inc. | Pre-charge apparatus and method for controlling startup transients in a capacitively-coupled switching power stage |
JP5719134B2 (ja) | 2010-09-27 | 2015-05-13 | ローム株式会社 | スイッチングレギュレータ、表示装置、及び駆動制御回路 |
JP5524028B2 (ja) * | 2010-11-22 | 2014-06-18 | 株式会社東芝 | 固体撮像装置 |
JP2014191012A (ja) | 2013-03-26 | 2014-10-06 | Seiko Epson Corp | 増幅回路、ソースドライバー、電気光学装置及び電子機器 |
TWI595471B (zh) | 2013-03-26 | 2017-08-11 | 精工愛普生股份有限公司 | 放大電路、源極驅動器、光電裝置及電子機器 |
KR102056784B1 (ko) * | 2013-08-30 | 2020-01-22 | 엘지디스플레이 주식회사 | 유기 발광 표시 장치 |
JP6400944B2 (ja) * | 2014-05-26 | 2018-10-03 | シナプティクス・ジャパン合同会社 | 容量検出回路、タッチ検出回路及びそれを備える半導体集積回路 |
JP6631197B2 (ja) | 2015-11-25 | 2020-01-15 | セイコーエプソン株式会社 | 表示ドライバー、電気光学装置及び電子機器 |
-
2021
- 2021-07-21 JP JP2021120095A patent/JP2023016063A/ja active Pending
-
2022
- 2022-07-14 US US17/864,689 patent/US11615758B2/en active Active
- 2022-07-19 CN CN202210845907.2A patent/CN115691441A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
US20230028092A1 (en) | 2023-01-26 |
US11615758B2 (en) | 2023-03-28 |
CN115691441A (zh) | 2023-02-03 |
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