JP5417762B2 - 階調電圧生成回路、ドライバ、電気光学装置、及び電子機器 - Google Patents

Description

本発明は、階調電圧生成回路、ドライバ、電気光学装置、及び電子機器等に関する。

近年では、小型化かつ高精細化が進んでいるＴＦＴ（Thin Film Transistor）を使用したアクティブマトリックス型液晶パネル等の電気光学装置は、多階調化による色調豊富でかつ高画質な画像表示が要求されている。このような要求を満たす画像表示を行うために、電気光学装置の駆動信号は、各液晶パネルの階調特性に応じてガンマ補正が行われる。当該ガンマ補正を行うことによって、電気光学装置は、階調表示を行うための階調データに基づいて、好適な画素の透過率を実現するようガンマ補正された階調電圧が出力され、当該ガンマ補正された階調電圧に基づいて電気光学装置のデータ線が駆動される。

上記のガンマ補正は、直列に接続された複数のラダー抵抗回路を有するガンマ補正回路（階調電圧生成回路）で生成される階調電圧によって行われる。電気光学装置の低消費電力化のために、ラダー抵抗回路に流れる消費電力を低減させるガンマ補正回路が特許文献１に開示されている。当該ガンマ補正回路では、第１および第２の電源電圧が供給される第１および第２の電源線の間に正極性用ラダー抵抗回路と負極性用ラダー抵抗回路とを設け、それぞれの両端と第１および第２の電源線とを電気的に接続または遮断し、かつ各分割ノードと各基準電圧出力ノードとを電気的に接続または遮断することが可能な構成となっている。
特開特開２００３−２３３３５７号公報

しかしながら、特許文献１に開示された技術では、ガンマ補正回路におけるラダー抵抗回路の分割ノードから出力される各階調電圧は、高い駆動能力を備えるボルテージフォロワ接続された演算増幅器を介して、データ線駆動回路に供給されて、当該データ線駆動回路が電気光学装置のデータ線を駆動する。このため、階調電圧を発生させる期間のみにおいてラダー抵抗回路に電流を流すように制御した場合でも、当該期間において、ガンマ補正回路から階調電圧をデータドライバに供給する際に、当該演算増幅器の駆動に余分な電力が消費されてしまう。

また、階調電圧生成回路からデータドライバに供給する際に、適正に階調電圧が供給されることが望まれる。

本発明の幾つかの態様によれば、階調電圧生成回路からデータドライバに階調電圧を供給する際に、低電位側の階調電圧への到達時間を短縮できる。

本発明は、電気光学装置に供給する複数の階調電圧を生成する階調電圧生成回路であって、第１の電源と第２の電源との間に直列に接続された複数の抵抗回路を有し、前記複数の抵抗回路で抵抗分割された複数の分割電圧を出力するラダー抵抗回路と、前記ラダー抵抗回路からの前記複数の分割電圧をサンプリングしてホールドする複数の階調電圧生成用サンプルホールド回路を有し、ホールドした前記複数の分割電圧を前記複数の階調電圧として出力するサンプルホールド部とを含み、前記複数の階調電圧生成用サンプルホールド回路の各階調電圧生成用サンプルホールド回路は、差動部と出力部を有する演算増幅器を含み、前記演算増幅器の前記出力部は、高電位側電源と前記演算増幅器の出力ノードとの間に設けられ、そのゲートが前記差動部の出力により制御される駆動トランジスタと、前記出力ノードと低電位側電源との間に設けられ、階調電圧生成用サンプリング期間から階調電圧生成用ホールド期間になった場合に、流れる電流が増加する低電位側トランジスタ部を含む階調電圧生成回路に関係する。

本発明の階調電圧生成回路によれば、階調電圧生成用サンプリング期間から階調電圧生成用ホールド期間になった場合に、演算増幅器の出力部に設けられる低電位側トランジスタ部に流れる電流が増加するように制御されるので、低電位側の階調電圧を短時間で設定できるようになる。

このとき、本発明では、前記低電位側トランジスタ部は、前記出力ノードと前記低電位側電源との間に設けられる第１のトランジスタと、前記出力ノードと第１のノードとの間に設けられる第２のトランジスタと、前記第１のノードと前記低電位側電源との間に設けられ、電流制御信号に基づいてオン・オフを切り替える第３のトランジスタとを含むこととしてもよい。

このようにすれば、第２のトランジスタによって、第１のトランジスタが供給する電流を補うことができるので、階調電圧生成用サンプリング期間から階調電圧生成用ホールド期間になった場合に、演算増幅器の出力部に設けられる低電位側トランジスタ部に流れる電流を増加させて、低電位側の階調電圧を短時間で設定できるようになる。

また、本発明では、前記複数の階調電圧生成用サンプルホールド回路として第１〜第Ｎ（Ｎは整数）の階調電圧生成用サンプルホールド回路が設けられ、前記第１〜第Ｎの階調電圧生成用サンプルホールド回路のうちの第１〜第ｉの階調電圧生成用サンプルホールド回路の各階調電圧生成用サンプルホールド回路は、第１の差動部と第１の出力部を有する第１のタイプの演算増幅器を含み、前記第１〜第Ｎの階調電圧生成用サンプルホールド回路のうちの第ｉ＋１〜第ｊ−１（１≦ｉ＜ｊ≦Ｎ）の階調電圧生成用サンプルホールド回路の各階調電圧生成用サンプルホールド回路は、第２の差動部と第２の出力部を有する第２のタイプの演算増幅器を含み、前記第１〜第Ｎの階調電圧生成用サンプルホールド回路のうちの第ｊ〜第Ｎの階調電圧生成用サンプルホールド回路の各階調電圧生成用サンプルホールド回路は、第３の差動部と第３の出力部を有する第３のタイプの演算増幅器を含み、前記第３のタイプの演算増幅器の前記第３の出力部は、前記高電位側電源と前記第３のタイプの演算増幅器の第３の出力ノードとの間に設けられ、そのゲートが前記第３の差動部の出力により制御される第３の駆動トランジスタと、前記第３の出力ノードと前記低電位側電源との間に設けられ、第１の期間において、階調電圧生成用サンプリング期間から階調電圧生成用ホールド期間になった場合に、流れる電流が増加する第３の低電位側トランジスタ部を含み、前記第１のタイプの演算増幅器の前記第１の出力部は、前記高電位側電源と前記第１のタイプの演算増幅器の第１の出力ノードとの間に設けられ、そのゲートが前記第１の差動部の出力により制御される第１の駆動トランジスタと、前記第１の出力ノードと前記低電位側電源との間に設けられ、前記第１の期間の後続の第２の期間において、階調電圧生成用サンプリング期間から階調電圧生成用ホールド期間になった場合に、流れる電流が増加する第１の低電位側トランジスタ部を含むこととしてもよい。

このようにすれば、第１の期間では、第３のタイプの演算増幅器の第３の低電位側トランジスタ部に流す電流を増加することにより、低電位側の階調電圧を短時間で低い電圧に設定できる。一方、第２の期間では、第１のタイプの演算増幅器の第１の低電位側トランジスタ部に流す電流を増加することにより、低電位側の階調電圧を短時間で低い電圧に設定できる。

また、本発明では、前記第２のタイプの演算増幅器の前記第２の出力部は、前記高電位側電源と前記第２のタイプの演算増幅器の第２の出力ノードとの間に設けられ、そのゲートが前記第２の差動部の出力により制御される第２の駆動トランジスタと、前記第２の出力ノードと前記低電位側電源との間に設けられ、流れる電流が固定される第２の低電位側トランジスタ部を含むこととしてもよい。

このようにすれば、第１〜第Ｎの階調電圧生成用サンプルホールド回路のうちの第ｉ＋１〜第ｊ−１の階調電圧生成用サンプルホールド回路において、無駄に電流が流れるのを防止できる。

また、本発明では、前記演算増幅器は、前記差動部の出力ノードと前記低電位側トランジスタ部の入力ノードとの間に設けられるキャパシタと、バイアス電圧が印加されるバイアスノードと前記低電位側トランジスタ部の前記入力ノードとの間に設けられ、前記階調電圧生成用サンプリング期間においてオンになり、前記階調電圧生成用ホールド期間においてオフになるバイアス電圧印加制御トランジスタを含むこととしてもよい。

このように、階調電圧生成用サンプリング期間にバイアス電圧印加制御トランジスタをオンに切り替えると、バイアス電圧が低電位側トランジスタ部に印加されるようになり、階調電圧生成用ホールド期間にバイアス電圧印加制御トランジスタをオフに切り替えると、バイアス電圧の低電位側トランジスタ部への印加をオフにすることができる。

また、本発明では、階調電圧生成用サンプルホールド回路は、フリップアラウンド型サンプルホールド回路であることとしてもよい。

このようにすれば、階調電圧生成用サンプルホールド回路によって、いわゆるオフセットフリーを実現できるため、ラダー抵抗回路の分割電圧を階調電圧としてデータドライバに供給する際に、バラツキの少ない高精度の階調電圧をデータドライバに供給できる。

また、本発明では、階調電圧生成用サンプルホールド回路は、演算増幅器と、前記演算増幅器の第１の入力端子と階調電圧生成用サンプルホールド回路の入力ノードとの間に設けられ、前記階調電圧生成用サンプリング期間において入力ノードの入力電圧に応じた電荷が蓄積されるサンプリング用キャパシタと、を含み、前記階調電圧生成用サンプリング期間においてサンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、階調電圧生成用ホールド期間において出力することとしてもよい。

このようにすれば、階調電圧用サンプリング期間において、入力ノードへの入力電圧をサンプリング用キャパシタにサンプリングし、サンプリング用キャパシタのフリップアラウンド動作を行うことで、サンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、ホールド期間において出力できるようになる。

また、本発明では、階調電圧生成用サンプルホールド回路は、その第２の入力端子にアナログ基準電源電圧が設定される前記演算増幅器と、演算増幅器の第１の入力端子と階調電圧生成用サンプルホールド回路の入力ノードとの間に設けられるサンプリング用キャパシタと、サンプリング用キャパシタと階調電圧生成用サンプルホールド回路の入力ノードとの間に設けられるサンプリング用スイッチ素子と、演算増幅器の出力端子と第１の入力端子との間に設けられた帰還用スイッチ素子と、サンプリング用スイッチ素子とサンプリング用キャパシタとの間に有する接続ノードと、演算増幅器の出力端子との間に設けられたフリップアラウンド用スイッチ素子と、を含むこととしてもよい。

このようにすれば、サンプリング用スイッチ素子や帰還用スイッチ素子を用いてサンプリング用キャパシタへの入力電圧のサンプリングを実現し、フリップアラウンド用スイッチ素子を用いて、サンプリング用キャパシタのフリップアラウンド動作を実現できる。

このとき、本発明では、ラダー抵抗回路は、第１の電源と第２の電源との間に直列に接続された複数の抵抗回路を有する第１のラダー抵抗回路と、第１の電源と第１のラダー抵抗回路の一端との間に設けられる第１の電源接続用スイッチ素子と、第２の電源と第１のラダー抵抗回路の他端との間に設けられる第２の電源接続用スイッチ素子と、複数の抵抗回路により抵抗分割された複数の第１のラダー抵抗側分割ノードと複数の階調電圧生成用サンプルホールド回路との間に設けられる複数の第１のラダー抵抗用スイッチ素子と、第１の電源と第２の電源との間に直列に接続された複数の抵抗回路を有する第２のラダー抵抗回路と、第２の電源と第２のラダー抵抗回路の一端との間に設けられる第３の電源接続用スイッチ素子と、第１の電源と第２のラダー抵抗回路の他端との間に設けられる第４の電源接続用スイッチ素子と、複数の抵抗回路により抵抗分割された複数の第２のラダー抵抗側分割ノードと複数の階調電圧生成用サンプルホールド回路との間に設けられる複数の第２のラダー抵抗用スイッチ素子と、を含み、第１および第２の電源接続用スイッチ素子がオンの場合には、複数の第１のラダー抵抗用スイッチ素子がオンになると共に、第３および第４の電源接続用スイッチ素子と複数の第２のラダー抵抗用スイッチ素子がオフになり、第１および第２の電源接続用スイッチ素子がオフの場合には、複数の第１のラダー抵抗用スイッチ素子がオフになると共に、第３および第４の電源接続用スイッチ素子と複数の第２のラダー抵抗用スイッチ素子がオンになることとしてもよい。

このようにすれば、第１のラダー抵抗回路により階調電圧をデータドライバに供給する場合に、第２のラダー抵抗回路に流れる電流をオフにし、反対に、第２のラダー抵抗回路により階調電圧をデータドライバに供給する場合に、第１のラダー抵抗回路に流れる電流をオフにすることができる。すなわち、２つのラダー抵抗回路の何れか一方により階調電圧を供給しているときに、他方のラダー抵抗回路に流れる電流をオフにできる。

また、本発明では、ラダー抵抗回路は、第１の電源と第２の電源との間に直列に接続された複数の抵抗回路を有し、複数の抵抗回路により抵抗分割された複数のノードが複数の階調電圧生成用サンプルホールド回路と接続されるラダー抵抗回路と、第１の電源とラダー抵抗回路の一端との間に設けられる第１の電源接続用スイッチ素子と、第２の電源とラダー抵抗回路の他端との間に設けられる第２の電源接続用スイッチ素子と、第１の電源とラダー抵抗回路の他端との間に設けられる第３の電源接続用スイッチ素子と、第２の電源とラダー抵抗回路の一端との間に設けられる第４の電源接続用スイッチ素子と、を含み、第１および第２の電源接続用スイッチ素子がオンの場合には、第３および第４の電源接続用スイッチ素子がオフになり、第１および第２の電源接続用スイッチ素子がオフの場合には、第３および第４の電源接続用スイッチ素子がオンになることとしてもよい。

このようにすれば、ラダー抵抗回路の両端側に設けられた電源接続用スイッチ素子のオン／オフを切り替えるようになるので、１つのラダー抵抗回路で正極性用および負極性用の両方の階調電圧を生成することができる。

また、本発明では、階調電圧生成回路がスリープモードに設定される階調電圧生成用スリープ期間では、第１〜第４の電源接続用スイッチ素子がオフになることとしてもよい。

このようにすれば、階調電圧生成用サンプルホールド回路がスリープモードに設定されると、ラダー抵抗回路に流れる電流をオフにできる。

また、本発明は、電気光学装置のドライバであって、上記のいずれかに記載の階調電圧生成回路と、前記階調電圧生成回路からの前記複数の階調電圧と、階調データとを受けて、前記電気光学装置の複数のデータ線を駆動するデータドライバを含むドライバに関係する。

本発明のドライバによれば、階調電圧生成回路は、ラダー抵抗回路からの複数の分割電圧を複数の階調電圧生成用サンプルホールド回路がサンプリングしてホールドし、これらホールドした複数の分割電圧を複数の階調電圧として出力する。このため、階調電圧生成回路からデータドライバに階調電圧を所望のタイミングで供給できるようになる。

また、本発明では、データドライバは、データドライバ用サンプルホールド回路を有し、データドライバ用サンプルホールド回路によりサンプリングが行われるデータドライバ用サンプリング期間が終了して、データドライバ用サンプルホールド回路によりホールドが行われるデータドライバ用ホールド期間が開始した後に、階調電圧生成回路がスリープモードに設定されることとしてもよい。

このようにすれば、データドライバ用サンプルホールド回路がホールド動作を開始すると、データドライバの駆動に必要な階調電圧が確保されるので、階調電圧生成回路からの階調電圧の供給が不要となる。このため、当該階調電圧が不要となる期間に階調電圧生成回路をスリープモードとすることによって、消費電力の低減を図ることができる。

また、本発明では、データドライバ用サンプルホールド回路の各々は、フリップアラウンド型サンプルホールド回路であることとしてもよい。

このようにすれば、各データドライバ用サンプルホールド回路によって、いわゆるオフセットフリーを実現できるため、データドライバを駆動させる階調電圧を供給する際に、バラツキの少ない高精度の階調電圧を電気光学装置に供給できる。

また、本発明は、上記のいずれかに記載のドライバを含む電気光学装置に関係する。

さらに、本発明は、上記の電気光学装置を含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．ドライバ
図１に、本実施形態のドライバ１０（集積回路装置）の回路構成例を示す。なお、本実施形態のドライバ１０は、図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

電気光学パネル４００（電気光学装置）は、複数のデータ線（例えば、ソース線）と、複数の走査線（例えば、ゲート線）と、データ線および走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子（狭義には、液晶素子、ＥＬ素子）の光学特性を変化させることによって表示動作を実現する。この電気光学パネル４００（狭義には、表示パネル）は、例えば、ＴＦＴ、ＴＦＤなどのスイッチ素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお、電気光学パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外の例えば有機ＥＬ（Electro Luminescence）や無機ＥＬなどの発光素子を用いたパネルであってもよい。

メモリ２０（表示データＲＡＭ）は、画像データを記憶する。メモリセルアレイ２２は、複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。ローアドレスデコーダ２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）は、ローアドレスについてのデコード処理を行い、メモリセルアレイ２２のワード線の選択処理を行う。カラムアドレスデコーダ２６（ＭＰＵカラムアドレスデコーダ）は、カラムアドレスについてのデコード処理を行い、メモリセルアレイ２２のビット線の選択処理を行う。ライト／リード回路２８（ＭＰＵライト／リード回路）は、メモリセルアレイ２２への画像データのライト処理や、メモリセルアレイ２２からの画像データのリード処理を行う。

ロジック回路４０（ドライバ用ロジック回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４０は、例えば、ゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。

制御回路４２は、各種制御信号を生成したり、装置全体の制御を行う。具体的には、階調電圧生成回路１１０に対して、階調特性（γ特性）を調整するための階調調整データ（γ補正データ）を出力したり、電源回路９０に対して、電源電圧を調整するための電源調整データを出力する。また、ローアドレスデコーダ２４、カラムアドレスデコーダ２６、ライト／リード回路２８を用いたメモリへのライト／リード処理を制御する。

表示タイミング制御回路４４は、表示タイミングを制御するための各種の制御信号を生成し、メモリ２０から電気光学パネル側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路４６は、ホストからのアクセス毎に内部パルスを発生してメモリ２０にアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４８は、ドットクロックにより動画のＲＧＢデータをメモリ２０に書き込むＲＧＢインターフェースを実現する。なお、ホストインターフェース回路４６、ＲＧＢインターフェース回路４８のいずれか一方のみを設ける構成としてもよい。

データドライバ５０は、電気光学パネル４００（電気光学装置）のデータ線を駆動するためのデータ信号（電圧、電流）を供給する回路である。具体的には、データドライバ５０は、メモリ２０から画像データ（階調データ、表示データ）を受け、階調電圧生成回路１１０から複数（例えば、２５６段階）の階調電圧（基準電圧）を受ける。そして、これらの複数の階調電圧の中から、画像データ（階調データ）に対応する電圧（データ電圧）を選択して、電気光学パネル４００のデータ線に出力する。

走査ドライバ７０は、電気光学パネル４００の走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号（イネーブル入出力信号）を順次シフトし、このシフトされた信号をレベル変換した信号を走査信号（走査電圧）として電気光学パネル４００の各走査線に出力する。なお、走査ドライバ７０に走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。

電源回路９０は、各種の電源電圧を生成する回路である。具体的には、入力電源電圧や内部電源電圧を内蔵する昇圧回路が含む昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧する。そして、昇圧により得られた電圧をデータドライバ５０、走査ドライバ７０、階調電圧生成回路１１０などに供給する。

階調電圧生成回路（γ補正回路）１１０は、階調電圧を生成してデータドライバ５０に供給する回路である。具体的には、階調電圧生成回路１１０は、高電位側電圧と低電位側電圧の間を抵抗分割し、抵抗分割ノードに階調電圧を出力するラダー抵抗回路を含むことによって構成される。また、階調調整データが書き込まれる階調レジスタ部や書き込まれた階調調整データに基づいて、抵抗分割ノードに出力される階調電圧を可変に設定（制御）する階調電圧設定回路などを含むことができる。

図２に、本実施形態のドライバの詳細な構成例を示し、特に、当該ドライバに含まれる階調電圧生成回路およびデータドライバ（ソースドライバ）の構成例を示す。

データドライバ５０は、階調電圧を生成する階調電圧生成回路１１０から複数の階調電圧Ｖ０〜Ｖ３３を受ける。また、メモリ内蔵のドライバの場合には、例えば、図１のメモリ２０から階調データＧＤを受ける。そして、電気光学パネル４００（電気光学装置）の複数のデータ線ＳＬ１〜ＳＬｍ（ｍは、２以上の整数）を駆動する。なお、本実施形態における階調数は、任意である。また、メモリ非内蔵のドライバの場合には、外部から階調データＧＤが供給される。

階調電圧生成回路１１０は、データドライバ５０に供給する複数の階調電圧Ｖ０〜Ｖ３３（Ｖ１〜Ｖ３２）を生成する。本実施形態では、階調電圧生成回路１１０は、ラダー抵抗回路１１２とサンプルホールド部１１４とを含む。

ラダー抵抗回路１１２は、階調電圧生成用の高電位側電源ＶＧＭＨ（広義には、第１の電源）と、階調電圧生成用の低電位側電源ＶＧＭＬ（広義には、第２の電源）との間に設けられる。ラダー抵抗回路１１２は、直列に接続された複数の抵抗回路（可変抵抗）Ｒ０〜Ｒ３２を有し、これらの複数の抵抗回路Ｒ０〜Ｒ３２で抵抗分割された複数の分割ノードＮ１〜Ｎ３２における各電圧が分割電圧ＶＤ１〜ＶＤ３２となる。

サンプルホールド部１１４は、ラダー抵抗回路１１２の分割ノードＮ１〜Ｎ３２における分割電圧ＶＤ１〜ＶＤ３２をサンプリングして、ホールドする。本実施形態では、サンプルホールド部１１４は、ラダー抵抗回路１１２の分割ノードＮ１〜Ｎ３２における分割電圧ＶＤ１〜ＶＤ３２に対応した階調電圧生成用サンプルホールド回路ＳＨ１〜ＳＨ３２を備える。このようにして、サンプルホールド部１１４は、ラダー抵抗回路１１２の分割ノードＮ１〜Ｎ３２における分割電圧ＶＤ１〜ＶＤ３２を、それらに対応する階調電圧生成用サンプルホールド回路ＳＨ１〜ＳＨ３２でサンプリングして、ホールドする。そして、これらの階調電圧生成用サンプルホールド回路ＳＨ１〜ＳＨ３２がホールドした分割電圧ＶＤ１〜ＶＤ３２を階調電圧生成回路１１０で生成された複数の階調電圧Ｖ１〜Ｖ３２として出力する。

一方、データドライバ５０は、液晶パネルなどの電気光学パネル４００（電気光学装置）のデータ線を駆動するものであり、本実施形態では、Ｄ／Ａ変換回路５２−１〜５２−ｍ、データ線駆動回路５４−１〜５４−ｍを含む。なお、図２のように、各データ線に対応して１つのＤ／Ａ変換回路および１つのデータ線駆動回路を設けてもよいし、１つのＤ／Ａ変換回路を複数のデータ線駆動回路（例えば、１または複数ピクセル分のデータ線駆動回路）で共用する構成にしてもよい。また、データ線駆動回路が複数のデータ線を時分割に駆動するようにしてもよい。さらに、データドライバ５０の一部または全部を電気光学パネル上に一体に形成してもよい。

Ｄ／Ａ変換回路５２−１〜５２−ｍは、例えば、図１に示すメモリ２０から階調データＧＤ（画像データ、表示データ）を受ける。そして、階調電圧Ｖ１〜Ｖ３２の中から階調データＧＤに対応した階調電圧を選択して、選択階調電圧ＶＳＬ１〜ＶＳＬｍとしてデータ線駆動回路５４−１〜５４−ｍに出力する。

データ線駆動回路５４−１〜５４−ｍは、データドライバ用サンプルホールド回路ＤＳＨ１〜ＤＳＨｍを含む。これらのサンプルホールド回路ＤＳＨ１〜ＤＳＨｍは、Ｄ／Ａ変換回路５２−１〜５２−ｍからの選択階調電圧ＶＳＬ１〜ＶＳＬｍ（データ電圧）をサンプリングして、ホールドする。そして、サンプリングしてホールドした選択階調電圧ＶＳＬ１〜ＶＳＬｍを電気光学パネル４００のデータ線ＳＬ１〜ＳＬｍに供給することによって、当該データ線ＳＬ１〜ＳＬｍを駆動する。

２．階調電圧生成回路
階調電圧生成回路１１０は、図２に示すように、直列接続された複数の抵抗回路（可変抵抗）Ｒ０〜Ｒ３２を有するラダー抵抗回路１１２と、抵抗回路Ｒ０〜Ｒ３２の各分割ノードＮ１〜Ｎ３２における分割電圧ＶＤ１〜ＶＤ３２をサンプリングして、ホールドする階調電圧生成用サンプルホールド回路ＳＨ１〜ＳＨ３２を備えるサンプルホールド部１１４を含む。ラダー抵抗回路１１２を構成する各抵抗回路Ｒ０〜Ｒ３２は、例えば、複数の抵抗素子と複数のスイッチ素子を含み、各抵抗回路Ｒ０〜Ｒ３２の抵抗値が可変となるように構成される。この場合の当該抵抗値の調整は、例えば、図示しない調整レジスタを用いて行われる。

このような構成のラダー抵抗回路１１２の抵抗回路Ｒ０〜Ｒ３２により抵抗分割された第１〜第３２の分割ノードＮ１〜Ｎ３２の電圧がラダー抵抗回路１１２の分割電圧ＶＤ１〜ＶＤ３２となる。これらの分割電圧ＶＤ１〜ＶＤ３２は、当該分割電圧ＶＤ１〜ＶＤ３２の各々に対応する階調電圧生成用サンプルホールド回路ＳＨ１〜ＳＨ３２に出力され、サンプリングされてからホールドされる。

サンプルホールド部１１４の階調電圧生成用サンプルホールド回路ＳＨ１〜ＳＨ３２の出力が、階調電圧Ｖ１〜Ｖ３２として、データドライバ５０のＤ／Ａ変換回路５２−１〜５２−ｍに出力される。すなわち、階調電圧生成回路１１０は、ラダー抵抗回路１１２からの複数の分割電圧ＶＤ１〜ＶＤ３２を複数の階調電圧生成用サンプルホールド回路ＳＨ１〜ＳＨ３２がサンプリングしてホールドし、これらホールドした複数の分割電圧ＶＤ１〜ＶＤ３２を複数の階調電圧Ｖ１〜Ｖ３２として出力する。このようにして、本実施形態では、階調電圧生成回路１１０からデータドライバ５０に階調電圧を所望のタイミングで供給できるようになる。

２．１．第１の構成例
本実施形態の階調電圧生成回路の第１の構成例を図３に示す。第１の構成例では、ラダー抵抗回路１１０Ａには、正極用および負極用の階調電圧を生成するために、２つの電源ＶＧＭＨ、ＶＧＭＬの間に第１および第２のラダー抵抗回路１１２ＡＬ、１１２ＡＲが２つ並列して設けられている。これらのラダー抵抗回路１１２ＡＬ、１１２ＡＲの各々は、複数（図３に示す例では３３個）の抵抗回路ＲＡＬ０〜ＲＡＬ３２、ＲＡＲ０〜ＲＡＲ３２が直列に接続されて構成されている。

第１のラダー抵抗回路１１２ＡＬは、電源ＶＧＭＨ、ＶＧＭＬの間に設けられる。そして抵抗回路ＲＡＬ０〜ＲＡＬ３２により抵抗分割された分割ノード（第１のラダー抵抗側分割ノード）ＮＡＬ１〜ＮＡＬ３２における電圧が分割電圧ＶＤＡＬ１〜ＶＤＡＬ３２となる。これらの分割ノードＮＡＬ１〜ＮＡＬ３２は、接続のオン／オフを切り替えるラダー抵抗用スイッチ素子（第１のラダー抵抗用スイッチ素子）ＳＷＬ１〜ＳＷＬ３２を介して、サンプルホールド部１１４Ａの階調電圧生成用サンプルホールド回路ＳＨＡ１〜ＳＨＡ３２に接続される。

また、第１のラダー抵抗回路１１２ＡＬの一端が第１の電源接続用スイッチ素子ＳＷＡ１によって、電源ＶＧＭＨとの接続のオン／オフを切り替えられる。一方、第１のラダー抵抗回路１１２ＡＬの他端は、第２の電源接続用スイッチ素子ＳＷＡ２によって、電源ＶＧＭＬとの接続のオン／オフを切り替えられる。

一方、第２のラダー抵抗回路１１２ＡＲは、電源ＶＧＭＬ、ＶＧＭＨの間に設けられる。そして、抵抗回路ＲＡＲ０〜ＲＡＲ３２により抵抗分割された分割ノード（第２のラダー抵抗側分割ノード）ＮＡＲ１〜ＮＡＲ３２における電圧が分割電圧ＶＤＡＲ１〜ＶＤＡＲ３２となる。これらの分割ノードＮＡＲ１〜ＮＡＲ３２は、接続のオン／オフを切り替えるラダー抵抗用スイッチ素子（第２のラダー抵抗用スイッチ素子）ＳＷＲ１〜ＳＷＲ３２を介して、サンプルホールド部１１４Ａの階調電圧生成用サンプルホールド回路ＳＨＡ１〜ＳＨＡ３２に接続される。

また、第２のラダー抵抗回路１１２ＡＲの一端が第３の電源接続用スイッチ素子ＳＷＡ３によって、電源ＶＧＭＬとの接続のオン／オフを切り替えられる。一方、第２のラダー抵抗回路１１２ＡＲの他端は、第４の電源接続用スイッチ素子ＳＷＡ４によって、電源ＶＧＭＨとの接続のオン／オフを切り替えられる。

第１の構成例では、第１および第２の電源接続用スイッチ素子ＳＷＡ１、ＳＷＡ２がオンの場合には、第１のラダー抵抗用スイッチ素子ＳＷＬ１〜ＳＷＬ３２がオンになると共に、第３および第４の電源接続用スイッチ素子ＳＷＡ３、ＳＷＡ４と第２のラダー抵抗用スイッチ素子ＳＷＲ１〜ＳＷＲ３２がオフになる。反対に、第１および第２の電源接続用スイッチ素子ＳＷＡ１、ＳＷＡ２がオフである場合には、第１のラダー抵抗用スイッチ素子ＳＷＬ１〜ＳＷＬ３２がオフであると共に、第３および第４の電源接続用スイッチ素子ＳＷＡ３、ＳＷＡ４と第２のラダー抵抗用スイッチ素子ＳＷＲ１〜ＳＷＲ３２がオンになる。

すなわち、第１のラダー抵抗回路１１２ＡＬと電源ＶＧＭＨ、ＶＧＭＬおよび階調電圧生成用サンプルホールド回路ＳＨＡ１〜ＳＨＡ３２との接続がオンの場合に、第２のラダー抵抗回路１１２ＡＲと電源ＶＧＭＬ、ＶＧＭＨおよび階調電圧生成用サンプルホールド回路ＳＨＡ１〜ＳＨＡ３２との接続がオフになるように切り替えられる。このようにして、第１のラダー抵抗回路１１２ＡＬに電流を流し、当該第１のラダー抵抗回路１１２ＡＬの分割電圧ＶＤＡＬ１〜ＶＤＡＬ３２がサンプルホールド部１１４Ａの階調電圧生成用サンプルホールド回路ＳＨＡ１〜ＳＨＡ３２でサンプリング、ホールドされる。このとき、第１のラダー抵抗回路１１２ＡＬは、分割電圧ＶＤＡＬ１〜ＶＤＡＬ３２を例えば正極用の階調電圧Ｖ１〜Ｖ３２としてデータドライバ５０に供給する。

反対に、第１のラダー抵抗回路１１２ＡＬと電源ＶＧＭＨ、ＶＧＭＬおよび階調電圧生成用サンプルホールド回路ＳＨＡ１〜ＳＨＡ３２との接続がオフの場合に、第２のラダー抵抗回路１１２ＡＲと電源ＶＧＭＬ、ＶＧＭＨおよび階調電圧生成用サンプルホールド回路ＳＨＡ１〜ＳＨＡ３２との接続がオンになるように切り替えられる。このようにして、第２のラダー抵抗回路１１２ＡＲに電流を流し、当該第２のラダー抵抗回路１１２ＡＲの分割電圧ＶＤＡＲ１〜ＶＤＡＲ３２がサンプルホールド部１１４Ａの階調電圧生成用サンプルホールド回路ＳＨＡ１〜ＳＨＡ３２でサンプリング、ホールドされる。このとき、第２のラダー抵抗回路１１２ＡＲは、分割電圧ＶＤＡＲ１〜ＶＤＡＲ３２を例えば負極用の階調電圧Ｖ１〜Ｖ３２としてデータドライバ５０に供給する。

すなわち、第１の構成例では、第１のラダー抵抗回路１１２ＡＬの分割電圧ＶＤＡＬ１〜ＶＤＡＬ３２を階調電圧Ｖ１〜Ｖ３２としてデータドライバ５０に供給する場合に、第２のラダー抵抗回路１１２ＡＲに流れる電流をオフにする。反対に、第２のラダー抵抗回路１１２ＡＲの分割電圧ＶＤＡＲ１〜ＶＤＡＲ３２を階調電圧Ｖ１〜Ｖ３２としてデータドライバ５０に供給する場合に、第１のラダー抵抗回路１１２ＡＬに流れる電流をオフにする。このように、２つのラダー抵抗回路１１２ＡＬ、１１２ＡＲの何れか一方の分割電圧がサンプルホールド部１１４に供給されている期間において、何れか他方のラダー抵抗回路に流れる電流をオフにすることによって、階調電圧生成回路１１０Ａの低消費電力化が図れるようになる。

２．２．第２の構成例
本実施形態の階調電圧生成回路の第２の構成例を図４に示す。第２の構成例では、階調電圧生成回路１１０Ｂには、２つの電源ＶＧＭＨ、ＶＧＭＬの間にラダー抵抗回路１１２Ｂが１つ設けられている。当該ラダー抵抗回路１１２Ｂは、複数（図４に示す例では３３個）の抵抗回路ＲＢ０〜ＲＢ３２が直列に接続されて構成されている。

第２の構成例のラダー抵抗回路１１２Ｂは、抵抗回路ＲＢ０〜ＲＢ３２により抵抗分割された分割ノードＮＢ１〜ＮＢ３２における電圧が分割電圧ＶＤＢ１〜ＶＤＢ３２となる。これらの分割ノードＮＢ１〜ＮＢ３２は、サンプルホールド部１１４Ｂの各階調電圧生成用サンプルホールド回路ＳＨＢ１〜ＳＨＢ３２に接続される。

また、ラダー抵抗回路１１２Ｂの一端が第１の電源接続用スイッチ素子ＳＷＢ１によって、電源ＶＧＭＨとの接続のオン／オフを切り替えられる。一方、ラダー抵抗回路１１２Ｂの他端は、第２の電源接続用スイッチ素子ＳＷＢ２によって、電源ＶＧＭＬとの接続のオン／オフを切り替えられる。

さらに、第２の構成例では、ラダー抵抗回路１１２Ｂの他端と電源ＶＧＭＨとの間に第３の電源接続用スイッチ素子ＳＷＢ３が設けられ、当該第３の電源接続用スイッチ素子ＳＷＢ３によって、ラダー抵抗回路１１２Ｂの他端と電源ＶＧＭＨとの接続のオン／オフを切り替えられるようになっている。すなわち、第３の電源接続用スイッチ素子ＳＷＢ３は、電源ＶＧＭＨ側のノードＮＢＶ１とラダー抵抗回路１１２Ｂの他端との間に設けられている。

また、ラダー抵抗回路１１２Ｂの他端と電源ＶＧＭＬとの間に第４の電源接続用スイッチ素子ＳＷＢ４が設けられ、当該第４の電源接続用スイッチ素子ＳＷＢ４によって、ラダー抵抗回路１１２Ｂの他端と電源ＶＧＭＬとの接続のオン／オフを切り替えられるようになっている。すなわち、第４の電源接続用スイッチ素子ＳＷＢ４は、電源ＶＧＭＬ側のノードＮＢＶ２とラダー抵抗回路１１２Ｂの一端との間に設けられている。

第２の構成例では、第１および第２の電源接続用スイッチ素子ＳＷＢ１、ＳＷＢ２がオンの間は、第３および第４の電源接続用スイッチ素子ＳＷＢ３、ＳＷＢ４がオフとなる。反対に、第１および第２の電源接続用スイッチ素子ＳＷＢ１、ＳＷＢ２がオフの間は、第３および第４の電源接続用スイッチ素子ＳＷＢ３、ＳＷＢ４がオンとなる。

すなわち、ラダー抵抗回路１１２Ｂの一端と電源ＶＧＭＨ、およびラダー抵抗回路１１２Ｂの他端と電源ＶＧＭＬとの接続がオンの場合に、ラダー抵抗回路１１２Ｂの他端と電源ＶＧＭＨ、およびラダー抵抗回路１１２Ｂの一端と電源ＶＧＭＬとの接続がオフになるように切り替えられる。このように各電源接続用スイッチ素子ＳＷＢ１〜ＳＷＢ４の切り替え操作をすると、分割ノードＮＢ１〜ＮＢ３２における分割電圧ＶＤＢ１〜ＶＤＢ３２がサンプルホールド部１１４Ｂの階調電圧生成用サンプルホールド回路ＳＨＢ１〜ＳＨＢ３２でサンプリング、ホールドされてから、階調電圧Ｖ１〜Ｖ３２としてデータドライバ５０に供給される。その際に、電流がラダー抵抗回路１１２Ｂの一端から他端に向かって流れるので、分割ノードＮＢ１〜ＮＢ３２で発生する電圧は、当該ラダー抵抗回路１１２Ｂの一端側に向かうほど高電位となるように分割電圧ＶＤＢ１〜ＶＤＢ３２が発生する。

一方、ラダー抵抗回路１１２Ｂの一端と電源ＶＧＭＨ、およびラダー抵抗回路１１２Ｂの他端と電源ＶＧＭＬとの接続がオフの場合に、ラダー抵抗回路１１２Ｂの一端と電源ＶＧＭＬ、およびラダー抵抗回路１１２Ｂの他端と電源ＶＧＭＨとの接続がオンになるように切り替えられる。このように各電源接続用スイッチ素子ＳＷＢ１〜ＳＷＢ４の切り替え操作をすると、分割ノードＮＢ１〜ＮＢ３２における分割電圧ＶＤＢ１〜ＶＤＢ３２がサンプルホールド部１１４Ｂの階調電圧生成用サンプルホールド回路ＳＨＢ１〜ＳＨＢ３２でサンプリング、ホールドされてから、階調電圧Ｖ１〜Ｖ３２としてデータドライバ５０に供給される。その際に、電流がラダー抵抗回路１１２Ｂの他端から一端に向かって流れるので、分割ノードＮＢ１〜ＮＢ３２で発生する電圧は、当該ラダー抵抗回路１１２Ｂの他端側に向かうほど高電位となるように分割電圧ＶＤＢ１〜ＶＤＢ３２が発生する。

以上説明したように、第２の構成例では、ラダー抵抗回路１１２Ｂの両端側に設けられた各電源接続用スイッチ素子ＳＷＢ１〜ＳＷＢ４のオン／オフを切り替えることによって、反対方向の階調電圧を生成することができるようになる。すなわち、１つのラダー抵抗回路１１２Ｂで正極用および負極用の階調電圧Ｖ１〜Ｖ３２を生成することができるようになる。

２．３．階調電圧生成用サンプルホールド回路
階調電圧生成回路１１０のサンプルホールド部１１４に備わる階調電圧生成用サンプルホールド回路ＳＨ１〜ＳＨ３２（ＳＨＡ１〜ＳＨＡ３２、ＳＨＢ１〜ＳＨＢ３２）の各々は、いわゆるフリップアラウンド型サンプルホールド回路により構成できる。ここでフリップアラウンド型サンプルホールド回路は、例えば、サンプリング期間において、入力電圧に応じた電荷をサンプリング用キャパシタに蓄積することによって、当該入力電圧をサンプリングする回路である。そして、ホールド期間において、このサンプリング用キャパシタのフリップアラウンド型動作を行って、蓄積された電荷に対応する電圧をその出力ノードに出力する回路である。

本実施形態では、階調電圧生成用サンプルホールド回路は、図５に示すように、演算増幅器ＯＰＳ１、階調電圧サンプリング用キャパシタＣＳＳ１、階調電圧サンプリング用スイッチ素子ＳＷＳ１、帰還用スイッチ素子ＳＷＳ２、およびフリップアラウンド用スイッチ素子ＳＷＳ３を含む。また、階調電圧生成用サンプルホールド回路は、階調電圧サンプルホールド出力用スイッチ素子ＳＷＳ４を含む。なお、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの変形実施も可能である。また、スイッチ素子ＳＷＳ１、ＳＷＳ２、ＳＷＳ３、ＳＷＳ４は、例えば、トランスファーゲートなどのＣＭＯＳトランジスタにより構成できる。

演算増幅器ＯＰＳ１の非反転入力端子（広義には、第２の入力端子）には、アナログ基準電源電圧ＡＧＮＤが設定される。

スイッチ素子ＳＷＳ１およびキャパシタＣＳＳ１は、階調電圧生成用サンプルホールド回路の入力ノードＮＳｎ（ｎは１〜３２の整数）と演算増幅器ＯＰＳ１の反転入力端子（広義には、第１の入力端子）との間に設けられる。

帰還用スイッチ素子ＳＷＳ２は、演算増幅器ＯＰＳ１の出力端子（出力ノードＮＣ２）と演算増幅器ＯＰＳ１の反転入力端子との間に設けられる。

フリップアラウンド用スイッチ素子ＳＷＳ３は、スイッチ素子ＳＷＳ１とキャパシタＣＳＳ１との間の接続ノードＮＣ１と、演算増幅器ＯＰＳ１の出力端子（出力ノードＮＣ２）との間に設けられる。

図６（Ａ）、図６（Ｂ）を用いて、フリップアラウンド型の階調電圧生成用サンプルホールド回路について更に詳細に説明する。

図６（Ａ）に示すように、キャパシタＣＳＳ１には、サンプリング期間において、階調電圧生成用サンプルホールド回路の入力ノードＮＳｎと接続される分割ノードＮ１〜Ｎ３２の分割電圧ＶＤｎ（ｎは１≦ｎ≦３２の整数）に応じた電荷が蓄積される。

また、図６（Ａ）に示すように、サンプリング期間では、演算増幅器ＯＰＳ１の出力が当該演算増幅器ＯＰＳ１の反転入力端子のノードＮＥＧに帰還される。一方、演算増幅器ＯＰＳ１の非反転入力端子（第２の入力端子）は、アナログ基準電源電圧ＡＧＮＤに設定される。従って、演算増幅器ＯＰＳ１のイマジナリーショート機能により、キャパシタＣＳＳ１の一端が接続されるノードＮＥＧは、アナログ基準電源電圧ＡＧＮＤに設定される。これにより、キャパシタＣＳＳ１には、分割電圧ＶＤｎに応じた電荷が蓄積されるようになる。

なお、ＡＧＮＤは、演算増幅器ＯＰＳ１の高電位側電源電圧ＶＤＤと低電位側電源電圧ＶＳＳの間（中間）の電圧に設定（調整）される。具体的には、例えば、ＡＧＮＤ＝ＶＳＳ＋（ＶＤＤ＋ＶＳＳ）／ＭＬに設定される。そして、ＶＳＳ＝０Ｖ、ＭＬ＝２とすると、ＡＧＮＤ＝（ＶＤＤ＋ＶＳＳ）／２になる。このとき、係数ＭＬは、必ずしもＭＬ＝２である必要はなく、表示特性等に応じて適宜調整することができ、少なくともＭＬ＞１であればよい。

また、電源電圧ＶＤＤは、例えば、演算増幅器ＯＰＳ１が有する高電位側のＰ型トランジスタのソースに供給される電圧であり、電源電圧ＶＳＳは、低電位側のＮ型トランジスタのソースに供給される電圧である。演算増幅器ＯＰＳ１は、これらのＶＤＤ、ＶＳＳを動作電源電圧として動作する。

図６（Ｂ）に示すように、ホールド期間においては、階調電圧生成用サンプルホールド回路は、サンプリング期間において、キャパシタＣＳＳ１に蓄積された電荷に応じた出力電圧ＶＱＧｎ（＝ＶＳ）を出力する。具体的には、その一端にノードＮＥＧが接続されるキャパシタＣＳＳ１の他端を演算増幅器ＯＰＳ１の出力端子に接続するフリップアラウンド型動作を行うことで、ＣＳＳ１に蓄積された電荷に応じた出力電圧ＶＱＧｎを出力する。

以上のようなフリップアラウンド型のサンプルホールド回路により、階調電圧生成用サンプルホールド回路を構成すれば、いわゆるオフセットフリーを実現できる。

例えば、演算増幅器ＯＰＳ１の反転入力端子と非反転入力端子の間に発生するオフセット電圧をＶＯＦとし、説明を簡素化するためにＡＧＮＤを仮に０Ｖとし、サンプリング期間での入力電圧をＶＤｎ＝ＶＩとし、キャパシタＣＳＳ１の容量値をＣＳとする。すると、サンプリング期間において蓄積される電荷Ｑは下式のように表される。
Ｑ＝（ＶＩ−ＶＯＦ）×ＣＳ （１）

一方、ホールド期間でのノードＮＥＧの電圧をＶＸとし、出力電圧をＶＱＧｎとすると、ホールド期間において蓄積される電荷Ｑ’は下式のように表される。
Ｑ’＝（ＶＱＧｎ−ＶＸ）×ＣＳ （２）

また、演算増幅器ＯＰＳ１の増幅率をＡとすると、ＶＱＧｎは下式のように表される。
ＶＱＧｎ＝−Ａ×（ＶＸ−ＶＯＦ） （３）

すると、電荷保存の法則によりＱ＝Ｑ’となるため、下式が成立する。
（ＶＩ−ＶＯＦ）×ＣＳ＝（ＶＱＧｎ−ＶＸ）×ＣＳ （４）

従って、上式（３）、（４）により、
ＶＱＧｎ＝ＶＩ−ＶＯＦ＋ＶＸ＝ＶＩ−ＶＯＦ＋ＶＯＦ−ＶＱＧ／Ａ
が成立する。

このため、階調電圧生成用サンプルホールド回路の出力電圧ＶＱＧは、下式のように表される。
ＶＱＧｎ＝｛１／（１＋１／Ａ）｝×ＶＩ （５）

上式（５）から明らかなように、階調電圧生成用サンプルホールド回路の出力電圧ＶＱＧｎは、オフセット電圧ＶＯＦに依存せず、オフセットをキャンセルできるため、オフセットフリーを実現できる。

例えば、高い駆動能力を備えるボルテージフォロワ接続された演算増幅器を介して、データドライバに階調電圧を供給して、当該データドライバが電気光学装置のデータ線を駆動する場合に、出力電圧ＶＱＧｎにオフセット電圧ＶＯＦが表れると、階調電圧供給線間で出力電圧ＶＱＧｎがばらついてしまい、表示品質が劣化する。

この点、フリップアラウンド型のサンプルホールド回路を用いれば、オフセットをキャンセルできるため、ラダー抵抗回路の分割電圧を階調電圧としてデータドライバに供給する際に、階調電圧供給線間の電圧のバラツキを最小限に抑えることができる。従って、バラツキの少ない高精度の階調電圧Ｖ１〜Ｖ３２をデータドライバ５０に供給でき、表示品質を向上できる。また、Ｄ／Ａ変換回路によりデータ線を直接駆動するＤＡＣ駆動が不要になるため、高速駆動や制御の簡素化を実現できる。

次に、図７（Ａ）、図７（Ｂ）を用いて、本実施形態の階調電圧生成用サンプルホールド回路の詳細な動作説明をする。

図７（Ａ）に示すように、サンプリング期間においては、スイッチ素子ＳＷＳ１および帰還用スイッチ素子ＳＷＳ２がオンになると共に、フリップアラウンド型用スイッチ素子ＳＷＳ３がオフになる。これにより、図６（Ａ）で説明したフリップアラウンド型サンプルホールド回路による入力電圧のサンプリング動作を実現できる。

一方、図７（Ｂ）に示すようにホールド期間においては、スイッチ素子ＳＷＳ１および帰還用スイッチ素子ＳＷＳ２がオフになると共に、フリップアラウンド用スイッチ素子ＳＷＳ２がオンになる。これにより、図６（Ｂ）で説明したフリップアラウンド型サンプルホールド回路のホールド動作を実現できる。

また、出力用スイッチ素子ＳＷＳ４は、演算増幅器ＯＰＳ１の出力端子と階調電圧生成用サンプルホールド回路の出力ノードとの間に設けられる。そして、図７（Ａ）に示すように、サンプリング期間においては、出力用スイッチ素子ＳＷＳ４は、オフになる。これにより、階調電圧生成用サンプルホールド回路の出力がハイインピーダンス状態になり、サンプリング期間中の不確定な電圧が後段に伝達されるのを防止できる。

一方、図７（Ｂ）に示すように、ホールド期間においては、出力用スイッチ素子ＳＷＳ４は、オンになる。これにより、サンプリング期間においてサンプリングされた階調電圧である電圧を出力できる。このようにすれば、スイッチ素子ＳＷＳ１や帰還用スイッチ素子ＳＷＳ２を用いて入力電圧に対応する電荷をキャパシタＣＳＳ１に蓄積することによって、当該入力電圧のサンプリングを実現し、フリップアラウンド用スイッチ素子ＳＷＳ３を用いて、キャパシタＣＳＳ１のフリップアラウンド動作を実現できる。

２．４．演算増幅器
本実施形態の階調電圧生成用サンプルホールド回路（ＳＨ１〜ＳＨ３２）は、そのホールド期間において、大きな寄生容量を有するデータ線を駆動する必要があり、その駆動負荷は高負荷になる。そこで、階調電圧生成用サンプルホールド回路の演算増幅器ＯＰＳ１については、ＡＢ級増幅動作が可能な増幅器により構成する。

図８に、本実施形態の演算増幅器ＯＰＳ１の構成例を示す。この演算増幅器ＯＰＳ１は、ＡＢ級の増幅動作が可能な演算増幅器であり、トランジスタＴＳ１、ＴＳ２、ＴＳ３、ＴＳ４、ＴＳ５により構成される差動部（差動段）と、トランジスタＴＳ６、ＴＳ７、ＴＳ８、ＴＳ９により構成される出力部（出力段）を含む。

出力部に設けられるトランジスタＴＳ６、ＴＳ７、ＴＳ８、ＴＳ９のうち、ＶＤＤ（高電位側電源）と演算増幅器ＯＰＳ１の出力ノードＮＳＨ２との間に設けられトランジスタＴＳ６は、そのゲートが差動部の出力により制御される駆動トランジスタとして機能する。一方、出力ノードＮＳＨ２とＶＳＳ（低電位側電源）との間に設けられるトランジスタＴＳ７、ＴＳ８、ＴＳ９は、階調電圧生成用サンプリング期間から階調電圧生成用ホールド期間になった場合に、流れる電流が増加する低電位側トランジスタ部ＴＳＵとして機能する。

また、差動部の出力ノードＮＳＨ１と低電位側トランジスタ部ＴＳＵの入力ノードＮＳＨ３との間には、キャパシタＣＣＰ２が設けられ、バイアス電圧ＢＳが印加されるバイアスノードＮＢＳと低電位側トランジスタ部ＴＳＵの入力ノードＮＳＨ３との間には、トランジスタＴＳ１０が設けられる。

当該トランジスタＴＳＨ１０は、バイアス電圧ＢＳの印加のオン・オフを制御するためのイネーブル信号ＥＮＡＢがゲートに入力され、階調電圧用サンプリング期間ではオンになる。これにより、図８の演算増幅器ＯＰＳ１は、その出力部のトランジスタＴＳ７及びトランジスタＴＳ８のゲートにバイアス電圧ＢＳが入力されるようになるため、Ａ級増幅動作の増幅器として機能する。一方、トランジスタＴＳＨ１０は、階調電圧用ホールド期間ではオフになる。これによりトランジスタＴＳ７及びトランジスタＴＳ８のゲートノードＮＳＨ３（低電位側トランジスタ部の入力ノード）がフローティング状態になり、キャパシタＣＣＰ２により、ノードＮＳＨ１の電圧変動に応じてノードＮＳＨ２（出力ノード）の電圧も変動して、演算増幅器ＯＰＳ１がＡＢ級増幅動作の増幅器として機能するようになる。すなわち、トランジスタＴＳＨ１０は、ゲートにバイアス電圧ＢＳの印加のオン・オフを制御するためのイネーブル信号ＥＮＡＢを入力することにより、バイアス電圧ＢＳをトランジスタＴＳ７及びトランジスタＴＳ８のゲートへの印加のオン・オフを切り替えるバイアス電圧印加制御トランジスタとして機能する。そして、バイアス電圧ＢＳのトランジスタＴＳ７及びトランジスタＴＳ８のゲートへの印加のオン・オフを切り替えることによって、Ａ級の演算増幅器とＡＢ級の演算増幅器とを切り替えることができる。

また、図８に示すように、上記のトランジスタのうち、トランジスタＴＳ８（第２のトランジスタ）は、出力ノードＮＳＨ２と第１のノードＮＳＨ４との間に設けられ、トランジスタＴＳ９（第３のトランジスタ）は、当該第１のノードＮＳＨ４とＶＳＳとの間に設けられる。すなわち、トランジスタＴＳ８のソースとトランジスタＴＳ９のドレインが第１のノードＮＳＨ４で接続され、これらトランジスタＴＳ８及びトランジスタＴＳ９は、トランジスタＴＳ７（第１のトランジスタ）と、出力ノードＮＳＨ２とＶＳＳとの間に並列に設けられる。

そして、トランジスタＴＳ８のゲートは、低電位側トランジスタ部ＴＳＵの入力ノードＮＳＨ３に接続されているので、トランジスタＴＳＨ１０のゲートに入力されるイネーブル信号ＥＮＡＢのオン・オフに基づいて、バイアス電圧ＢＳの印加がオン・オフと切り替わる。このようにトランジスタＴＳ８（第２のトランジスタ）を設けることによって、トランジスタＴＳ７（第１のトランジスタ）が供給する電流の不足分を補うことができるようになる。

一方、トランジスタＴＳ９（第３のトランジスタ）のゲートには、電流制御信号ＥＮＡＢ３が入力され、当該電流制御信号ＥＮＡＢ３に基づいて、低電位側トランジスタ部ＴＳＵに流れる電流のオン・オフを切り替えることができる。すなわち、トランジスタＴＳ９のゲートに電流制御信号ＥＮＡＢ３として、後述する図１３に示すような動作波形の電流制御信号ＥＮＡＢ３＿Ｕ、ＥＮＡＢ３＿Ｍ、ＥＮＡＢ３＿Ｄを入力することによって、演算増幅器ＯＰＳ１の動作が切り替えられる。すなわち、トランジスタＴＳ９のゲートに電流制御信号ＥＮＡＢ３＿Ｕが入力されると図１０に示す第１のタイプの演算増幅器ＯＰＳ１Ａとなり、ＥＮＡＢ３＿Ｍが入力されると図１１に示す第２のタイプの演算増幅器ＯＰＳ１Ｂとなり、ＥＮＡＢ３＿Ｄが入力されると図１２に示す第３のタイプの演算増幅器ＯＰＳ１Ｃとなる。

前述したように、本実施形態では、複数の階調電圧生成用サンプルホールド回路として第１〜第３２の階調電圧生成用サンプルホールド回路ＳＨ１〜ＳＨ３２が設けられている。これらの階調電圧生成用サンプルホールド回路ＳＨ１〜ＳＨ３２のうち、図９に示すように、第１〜第４の階調電圧生成用サンプルホールド回路ＳＨ１〜ＳＨ４のそれぞれは、第１の差動部と第１の出力部を有する第１のタイプの演算増幅器ＯＰＳ１Ａ（図１０）を含む。これに対して、第５〜第２８の階調電圧生成用サンプルホールド回路ＳＨ５〜ＳＨ２８のそれぞれは、第２の差動部と第２の出力部を有する第２のタイプの演算増幅器ＯＰＳ１Ｂ（図１１）を含む。そして、第２９〜第３２の階調電圧生成用サンプルホールド回路ＳＨ２９〜ＳＨ３２のそれぞれは、第３の差動部と第３の出力部を有する第３のタイプの演算増幅器ＯＰＳ１Ｃ（図１２）を含む。

第３のタイプの演算増幅器ＯＰＳ１Ｃの第３の出力部は、図１２に示すように、ＶＤＤ（高電位側電源）と第３のタイプの演算増幅器ＯＰＳ１Ｃの第３の出力ノードＮＳＨ２Ｃとの間に設けられ、そのゲートが第３の差動部の出力により制御される第３の駆動トランジスタＴＳ６Ｃを含む。また、当該第３の出力部は、第３の出力ノードＮＳＨ２ＣとＶＳＳ（低電位側電源）との間に設けられ、第１の期間（正極期間）ＴＣ１において、階調電圧生成用サンプリング期間ＴＡ１から階調電圧生成用ホールド期間ＴＡ２になった場合に、流れる電流が増加する第３の低電位側トランジスタ部ＴＳＵＣを含む。

一方、第１のタイプの演算増幅器ＯＰＳ１Ａの第１の出力部は、図１０に示すように、ＶＤＤ（高電位側電源）と第１のタイプの演算増幅器ＯＰＳ１Ａの第１の出力ノードＮＳＨ２Ａとの間に設けられ、そのゲートが第１の差動部の出力により制御される第１の駆動トランジスタＴＳ６Ａを含む。また、当該第１の出力部は、第１の出力ノードＮＳＨ２ＡとＶＳＳ（低電位側電源）との間に設けられ、第１の期間（正極期間）ＴＣ１に後続の第２の期間ＴＣ２において、階調電圧生成用サンプリング期間ＴＡ４から階調電圧生成用ホールド期間ＴＡ５になった場合に、流れる電流が増加する第１の低電位側トランジスタ部ＴＳＵＡを含む。

他方、第２のタイプの演算増幅器ＯＰＳ１Ｂの第２の出力部は、図１１に示すように、ＶＤＤ（高電位側電源）と第２のタイプの演算増幅器ＯＰＳ１Ｂの第２の出力ノードＮＳＨ２Ｂとの間に設けられ、そのゲートが第２の差動部の出力により制御される第２の駆動トランジスタＴＳ６Ｂを含む。また、当該第２の出力部は、第２の出力ノードＮＳＨ２ＢとＶＳＳ（低電位側電源）との間に設けられ、流れる電流が固定される第２の低電位側トランジスタ部ＴＳＵＢを含む。

このように、本実施形態では、演算増幅器ＯＰＳ１のゲートに入力する電流制御信号ＥＮＡＢ３を切り替える。このため、第１の期間ＴＣ１では、第３のタイプの演算増幅器ＯＰＳ１Ｃの第３のトランジスタＴＳ９Ｃを電流制御信号ＥＮＡＢ３＿Ｄによりオンにして、第１、第２のトランジスタＴＳ７Ｃ、ＴＳ８Ｃに流す電流を増加することにより、低電位側の階調電圧を短時間で低い電圧に設定することができる。一方、第２の期間ＴＣ２では、第１のタイプの演算増幅器ＯＰＳ１Ａの第３のトランジスタＴＳ９Ａを電流制御信号ＥＮＡＢ３＿Ｕによりオンにして、第１、第２のトランジスタＴＳ７Ａ、ＴＳ８Ａに流す電流を増加することにより、低電位側の階調電圧を短時間で低い電圧に設定できるようになる。また、第２のタイプの演算増幅器ＯＰＳ１Ｂの第３のトランジスタＴＳ９Ｂを電流制御信号ＥＮＡＢ３＿Ｍによりオンにして、第５〜第２８の階調電圧生成用サンプルホールド回路ＳＨ５〜ＳＨ２８のそれぞれに流れる電流を一定値にすることができ、無駄な電力消費を防止できる。

次に、本実施形態の演算増幅器ＯＰＳ１の動作について、図１３を用いて説明する。演算増幅器ＯＰＳ１の出力部の駆動トランジスタＴＳ６は、高電位側に設けられていることにより、十分な電流供給能力を備える一方、第１のトランジスタＴＳ７は、少ない電流しか流せないため、電流供給能力が弱い。このため、本実施形態では、第２のトランジスタＴＳ８を設けて、低電位側トランジスタ部ＴＳＵに流れる電流を増加させる。

まず、第１の期間（正極期間）ＴＣ１のサンプリング期間ＴＡ１において、Ｅ１に示すように、トランジスタＴＳ１０のゲートに印加するイネーブル信号ＥＮＡＢをアクティブにする。これにより、演算増幅器ＯＰＳ１は、バイアス電圧ＢＳが低電位側トランジスタ部の第１のトランジスタＴＳ７及び第２のトランジスタＴＳ８に印加されて、通常のＡ級オペアンプとして動作する。

その後、サンプリング期間ＴＡ１からホールド期間ＴＡ２に切り替わると、Ｅ２に示すように、トランジスタＴＳ１０のゲートに入力されるイネーブル信号ＥＮＡＢを非アクティブになってオフになる。これにより、ノードＮＳＨ１の電位が上下すると、キャパシタＣＣＰ２によって、ノード（出力ノード）ＮＳＨ２の電位も上下するため、ＡＢ級オペアンプとして動作する。

また、第１の期間ＴＣ１では、ホールド期間ＴＡ２に切り替わると、Ｅ７に示すように、第３のトランジスタＴＳ９のゲートに入力される信号ＥＮＡＢ３＿Ｄがアクティブになって、第３のタイプの演算増幅器ＯＰＳ１Ｃの低電位側トランジスタ部ＴＳＵＣに流れる電流が増加する。

その後、ホールド期間ＴＡ２からスリープ期間ＴＡ３に切り替わると、第３のトランジスタＴＳ９Ｃのゲートに入力される信号ＥＮＡＢ３＿Ｄが非アクティブになって、オフになる。

このように、第１の期間（正極期間）ＴＣ１では、階調電圧Ｖ２９〜Ｖ３２は、低い電圧に設定される。ところが、電流供給能力が低い低電位側トランジスタ部ＴＳＵＣを用いて、階調電圧Ｖ２９〜Ｖ３２を短時間で低い電圧に設定することは難しい。このため、図１２に示すように、第３のタイプの演算増幅器ＯＰＳ１Ｃの制御トランジスタ（第３のトランジスタ）ＴＳ９Ｃを信号ＥＮＡＢ３＿Ｄによりオンにして、第１、第２のトランジスタＴＳ７Ｃ、ＴＳ８Ｃに電流を流して、電流を増加する。これにより、低電位側の階調電圧Ｖ２９〜Ｖ３２を短時間で低い電圧に設定できる。

次に、第１の期間ＴＣ１の後続の第２の期間ＴＣ２に入って、サンプル期間ＴＡ４になると、Ｅ３に示すように、トランジスタＴＳ１０のゲートにイネーブル信号ＥＮＡＢをアクティブにする。これにより、演算増幅器ＯＰＳ１は、バイアス電圧ＢＳが低電位側トランジスタ部の第１のトランジスタＴＳ７及び第２のトランジスタＴＳ８に印加されて、通常のＡ級オペアンプとして動作する。

その後、サンプリング期間ＴＡ４からホールド期間ＴＡ５に切り替わると、Ｅ４に示すように、トランジスタＴＳ１０のゲートに入力されるイネーブル信号ＥＮＡＢを非アクティブになってオフになる。これにより、ノードＮＳＨ１の電位が上下すると、キャパシタＣＣＰ２によって、ノード（出力ノード）ＮＳＨ２の電位も上下するため、ＡＢ級オペアンプとして動作する。

また、第２の期間ＴＣ２では、ホールド期間ＴＡ５に切り替わると、Ｅ５に示すように、第３のトランジスタＴＳ９のゲートに入力される信号ＥＮＡＢ３＿Ｕがアクティブになって、第１のタイプの演算増幅器ＯＰＳ１Ａの低電位側トランジスタ部ＴＳＵＡに流れる電流が増加する。

その後、ホールド期間ＴＡ５からスリープ期間ＴＡ６に切り替わると、第３のトランジスタＴＳ９Ａのゲートに入力される信号ＥＮＡＢ３＿Ｕが非アクティブになって、オフになる。

このように、第２の期間（負極期間）ＴＣ２では、階調電圧Ｖ１〜Ｖ４（第１〜第ｉの階調電圧）は、正負が逆転するので高い電圧に設定される。ところが、電流供給能力が低い低電位側トランジスタ部ＴＳＵＡを用いて、階調電圧Ｖ１〜Ｖ４を短時間で低い電圧に設定することは難しい。このため、図１０に示すように、第１のタイプの演算増幅器ＯＰＳ１Ａの制御トランジスタ（第３のトランジスタ）ＴＳ９Ａを信号ＥＮＡＢ３＿Ｕによりオンにして、第１、第２のトランジスタＴＳ７Ａ、ＴＳ８Ａに電流を流して、電流を増加する。これにより、階調電圧Ｖ１〜Ｖ４を短時間で低い電圧に設定できる。

なお、階調電圧Ｖ５〜Ｖ２８は、図１１に示すように制御トランジスタ（第３のトランジスタ）ＴＳ９Ｂを信号ＥＮＡＢ３＿Ｍによりオンにする第２のタイプの演算増幅器ＯＰＳ１Ｂによって供給される。第２のタイプの演算増幅器ＯＰＳ１Ｂでは、信号ＥＮＡＢ３＿Ｍは、常にＬレベルであるため、電流増加が行われない。

以上、説明したように、本実施形態では、演算増幅器ＯＰＳ１がホールド期間のＡＢ級動作時に流れる電流を増加させる。具体的には、演算増幅器ＯＰＳ１の出力部から流れる低電位側の電流を増加させるための回路機構となる低電圧側トランジスタ部ＴＳＵとして、ＶＳＳ（低電圧側電源）に閾値電圧を加えた分の大きさの電圧を出力する可能性のある４階調分を追加するために、第１のトランジスタＴＳ７に加えて、第２及び第３のトランジスタＴＳ８、ＴＳ９を付加した。

これによって、演算増幅器ＯＰＳ１がＮチャンネルのトランジスタの差動入力となっていることより、階調電圧生成回路からデータドライバに供給する階調電圧のうち、低電位側（ＶＳＳ側）の階調電圧への到達時間が余分にかかる従来の課題を解決し、階調電圧を供給する際の遅延を抑制する。すなわち、階調電圧生成回路からデータドライバに階調電圧を供給する際に、低電位側の階調電圧への到達時間を短縮して、適正に階調電圧を供給できるようになる。

なお、本実施形態では、演算増幅器ＯＰＳ１の出力部からの電流を増加する制御は、ガンマ階調の極性反転信号と同期することが出来る。また、本実施形態では、階調電圧生成回路が３２階調分の階調電圧を生成し、低電位側の少ない電流を増加させるために、４階調分の電圧を追加する場合、すなわち、Ｎ＝３２、ｉ＝４、ｊ＝２９の場合について、説明しているが、これらＮ、ｉ、ｊの数値は、１≦ｉ＜ｊ≦Ｎの関係を満たしていれば、本実施形態の説明における数値に限定されない。

２．５．階調電圧生成回路の動作
ここで、本実施形態の動作を説明するための信号波形例を図１４（Ａ）、図１４（Ｂ）に示す。図１４（Ａ）は、第１の構成例の階調電圧生成回路１１０Ａ側の信号波形例であり、図１４（Ｂ）は、データドライバ５０側の信号波形例である。

図３に示す第１の構成例では、例えば正極性用の階調電圧（ガンマ補正電圧）を供給する第１のラダー抵抗回路１１２ＡＬの電流のオン・オフ（イネーブル・ディスエーブル）を切り替える第１および第２の電源接続用スイッチ素子ＳＷＡ１、ＳＷＡ２がオンのとき、例えば負極性用の階調電圧（ガンマ補正電圧）を供給する第２のラダー抵抗回路１１２ＡＲに流れる電流のオン・オフを切り替える第３および第４の電源接続用スイッチ素子ＳＷＡ３、ＳＷＡ４がオフになる。以下、第１のラダー抵抗回路１１２ＡＬの電源接続用スイッチ素子ＳＷＡ１、ＳＷＡ２をオン、第２のラダー抵抗回路１１２ＡＲの電源接続用スイッチ素子ＳＷＡ３、ＳＷＡ４をオフの状態から、スイッチ素子ＳＷＡ１、ＳＷＡ２をオフ、スイッチ素子ＳＷＡ３、ＳＷＡ４をオンの状態に切り替えた場合の動作について説明する。

まず、図１４（Ａ）のＡ１に示すように、第１のラダー抵抗回路１１２ＡＬの電源接続用スイッチ素子となる第１および第２の電源接続用スイッチ素子ＳＷＡ１、ＳＷＡ２をオンにする。その後、Ａ２およびＡ３に示すように、階調電圧生成用サンプルホールド回路ＳＨＡ１〜ＳＨＡ３２のサンプリング用スイッチ素子ＳＷＳ１および帰還用スイッチ素子ＳＷＳ２をオンにする（図７（Ａ）参照）。一方、このときフリップアラウンド用スイッチ素子ＳＷＳ３は、Ａ４に示すように、オフにする（図７（Ａ）参照）。こうすることによって、第１のラダー抵抗回路１１２ＡＬに電流が流れて、当該第１のラダー抵抗回路１１２ＡＬの分割電圧ＶＤＡＬ１〜ＶＤＡＬ３２をサンプリングするサンプリング期間ＴＡ１が開始される。

そして、第１のラダー抵抗回路１１２ＡＬの分割電圧ＶＤＡＬ１〜ＶＤＡＬ３２のサンプリング期間ＴＡ１が終了したら、Ａ５、Ａ６に示すように、階調電圧サンプリング用スイッチ素子ＳＷＳ１および帰還用スイッチ素子ＳＷＳ２をオフに切り替える（図７（Ｂ）参照）。そして、Ａ７に示すように、フリップアラウンド用スイッチ素子ＳＷＳ３をオンに切り替えて、ホールド期間ＴＡ２に移行する（図７（Ｂ）参照）。こうして、第１のラダー抵抗回路１１２ＡＬの分割電圧ＶＤＡＬ１〜ＶＤＡＬ３２が階調電圧生成用サンプルホールド回路によってホールドされるようになる。なお、図１４（Ａ）のＡ５、Ａ６に示すように、階調電圧サンプリング用スイッチ素子ＳＷＳ１は、帰還用スイッチ素子ＳＷＳ２がオフになった後にオフに切り替わる。このようにスイッチ素子ＳＷＳ１、ＳＷＳ２を切り替えれば、チャージインジェクションの悪影響を最小限に抑えることができる。

その後、Ａ８に示すように、フリップアラウンド用スイッチ素子ＳＷＳ３をオフに切り替え、第１のラダー抵抗回路１１２ＡＬの分割電圧ＶＤＡＬ１〜ＶＤＡＬ３２を階調電圧生成用サンプルホールド回路でホールドするホールド期間ＴＡ２が終了する。そして、Ａ９に示すように、演算増幅器ＯＰＳ１に入力されるスリープ信号ＳＬＰ＿Ｇがアクティブ（Ｈレベル）になって、当該サンプルホールド回路の演算増幅器ＯＰＳ１がスリープモードに設定され、階調電圧生成用サンプルホールド回路がスリープ期間ＴＡ３に移行する。その際に、階調電圧生成用サンプルホールド回路がスリープ期間ＴＡ３に移行すると、第１のラダー抵抗回路１１２ＡＬに流れる電流をカットするために、第１のラダー抵抗回路１１２ＡＬへの電流の入力をオフにする。すなわち、階調電圧生成用サンプルホールド回路がスリープ期間ＴＡ３に移行した際には、Ａ１０に示すように、第１のラダー抵抗回路１１２ＡＬの第１および第２の電源接続用スイッチ素子ＳＷＡ１、ＳＷＡ２をオフにする。このように、階調電圧生成用サンプルホールド回路がスリープ期間ＴＡ３に移行した際に、第１のラダー抵抗回路１１２ＡＬへの電流の入力をオフにすることによって、階調電圧生成回路１１０の消費電力を低減できるようになる。

本実施形態では、後で詳述する図１４（Ｂ）のＢ８、Ｂ９に示すように、データドライバ用サンプルホールド回路（ＤＳＨ１〜ＤＳＨｍ）によりサンプリングが行われるデータドライバ用サンプリング期間ＴＢ２が終了後、Ｂ１０に示すように、当該サンプルホールド回路によるデータドライバ用ホールド期間ＴＢ３が開始する。そして、当該データドライバ用ホールド期間ＴＢ３の開始後に、図１４（Ａ）のＡ８に示すように、階調電圧生成用サンプルホールド回路（ＳＨＡ１〜ＳＨＡ３２）の演算増幅器ＯＰＳ１に入力されるスリープ信号ＳＬＰ＿Ｇがアクティブ（Ｈレベル）になって、演算増幅器ＯＰＳ１がスリープモードに設定される。こうして、当該階調電圧生成用サンプルホールド回路がスリープ期間ＴＡ３に移行する。このように、階調電圧が不要となる期間中において、消費電力の大きい演算増幅器ＯＰＳ１をスリープモードにすることによって、ドライバ１０の消費電力の低減が図れる。なお、スリープモードとは、例えば、演算増幅器ＯＰＳ１をディスイネーブル状態、または低消費電力状態に設定するモードで、具体的には、演算増幅器ＯＰＳ１にバイアス電圧を入力する電源をオフにするか、当該電圧を低減する。

当該スリープモードが所定時間を経過すると、Ａ１１に示すように、第２のラダー抵抗回路１１２ＡＲの第３および第４の電源接続用スイッチ素子ＳＷＡ３、ＳＷＡ４をオンにする。こうして、第２のラダー抵抗回路１１２ＡＲに電流を流すことにより生成される分割電圧ＶＤＡＲ１〜ＶＤＡＲ３２を、サンプルホールド部１１４Ａに入力させてサンプリングする。その後、Ａ１２に示すように、演算増幅器ＯＰＳ１に入力されるスリープ信号ＳＬＰ＿Ｇが非アクティブ（Ｌレベル）となって、スリープ期間ＴＡ３が終了する。そして、演算増幅器ＯＰＳ１のスリープモード解除後に、Ａ１３、Ａ１４に示すように、階調電圧生成用サンプルホールド回路の階調電圧サンプリング用スイッチ素子ＳＷＳ１および帰還用スイッチ素子ＳＷＳ２をオンに切り替えて、サンプリング期間ＴＡ４に移行する。当該サンプリング期間ＴＡ４において、階調電圧生成回路１１０のサンプルホールド回路は、第２のラダー抵抗回路１１２ＡＲで生成される分割電圧ＶＤＡＲ１〜ＶＤＡＲ３２をサンプリングする。

そして、Ａ１５、Ａ１６に示すように、階調電圧サンプリング用スイッチ素子ＳＷＳ１および帰還用スイッチ素子ＳＷＳ２をオフにした後に、Ａ１７に示すように、フリップアラウンド用スイッチ素子ＳＷＳ３をオンに切り替える。こうすることによって、第２のラダー抵抗回路１１２ＡＲの分割電圧ＶＤＡＲ１〜ＶＤＡＲ３２のサンプリング期間ＴＡ４が終了して、ホールド期間ＴＡ５に移行する。こうして、第２のラダー抵抗回路１１２ＡＲの分割電圧ＶＤＡＲ１〜ＶＤＡＲ３２が階調電圧生成用サンプルホールド回路によってホールドされるようになる。なお、前述したように、階調電圧サンプリング用スイッチ素子ＳＷＳ１は、チャージインジェクションの悪影響を最小限に抑えるために、帰還用スイッチ素子ＳＷＳ２がオフになった後にオフになる。

その後、Ａ１７に示すように、フリップアラウンド用スイッチ素子ＳＷＳ３をオフに切り替え、階調電圧生成用サンプルホールド回路が分割電圧ＶＤＡＲ１〜ＶＤＡＲ３２をホールドするホールド期間ＴＡ５が終了する。そして、Ａ１８に示すように、演算増幅器ＯＰＳ１に入力されるスリープ信号ＳＬＰ＿Ｇがアクティブ（Ｈレベル）になって、階調電圧生成回路１１０のサンプルホールド回路の演算増幅器ＯＰＳ１がスリープモードに設定され、当該階調電圧生成用サンプルホールド回路がスリープ期間ＴＡ６に移行する。その際に、階調電圧生成用サンプルホールド回路がスリープ期間ＴＡ６に移行すると、第２のラダー抵抗回路１１２ＡＲに流れる電流をカットするために、第２のラダー抵抗回路１１２ＡＲへの電流の入力をオフにする。すなわち、階調電圧生成用サンプルホールド回路がスリープ期間ＴＡ６に移行した際には、Ａ１９に示すように、第２のラダー抵抗回路１１２ＡＲの第３および第４の電源接続用スイッチ素子ＳＷＡ３、ＳＷＡ４をオフにする。このように、階調電圧生成用サンプルホールド回路がスリープ期間ＴＡ６に移行した際に、第２のラダー抵抗回路１１２ＡＲへの電流の入力をオフにすることによって、階調電圧生成回路１１０の消費電力を低減できるようになる。

なお、図１４（Ａ）では、第１の構成例の階調電圧生成回路１１０Ａ側の信号波形例について図示しているが、図４に示す第２の構成例の階調電圧生成回路１１０Ｂ側の動作の信号波形例も同様な動作形態を示す。すなわち、図１４（Ａ）における第１〜第４の電源接続用スイッチ素子ＳＷＡ１〜ＳＷＡ４を第２の構成例における第１〜第４の電源接続用スイッチ素子ＳＷＢ１〜ＳＷＢ４にそれぞれ置き換えれば、図１４（Ａ）は、第２の構成例の階調電圧生成回路１１０Ｂ側の信号波形例について図示するものとなる。

３．データドライバ用サンプルホールド回路
データドライバ５０に備わるデータ線駆動回路５４−１〜５４−ｍに含まれるデータドライバ用サンプルホールド回路ＤＳＨ１〜ＤＳＨｍの各々は、いわゆるフリップアラウンド型サンプルホールド回路により構成できる。

本実施形態では、データドライバ用サンプルホールド回路は、図１５に示すように、演算増幅器ＯＰＤ１、第１、第２の選択階調電圧サンプリング用キャパシタＣＳＤ１、ＣＳＤ２、第１、第２の選択階調電圧サンプリング用スイッチ素子ＳＷＤ１、ＳＷＤ２、帰還用スイッチ素子ＳＷＤ３、および第１、第２のフリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２を含む。また、データドライバ用サンプルホールド回路は、サンプルホールド出力用スイッチ素子ＳＱＧを含む。なお、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの変形実施も可能である。また、スイッチ素子ＳＷＤ１、ＳＷＤ２、ＳＷＤ３、ＳＡ１、ＳＡ２、ＳＱＧは、例えば、トランスファーゲートなどのＣＭＯＳトランジスタにより構成できる。

演算増幅器ＯＰＤ１の非反転入力端子（第２の入力端子）には、アナログ基準電源電圧ＡＧＮＤが設定される。なお、本実施形態の演算増幅器ＯＰＤ１は、ＡＢ級増幅動作が可能な増幅器により構成でき、具体的には、図９に示す階調電圧生成用サンプルホールド回路に備わる演算増幅器ＯＰＳ１と同様の構成になる。

第１、第２の選択階調電圧サンプリング用スイッチ素子ＳＷＤ１、ＳＷＤ２、および第１、第２の選択階調電圧サンプリング用キャパシタＣＳＤ１、ＣＳＤ２は、データドライバ用サンプルホールド回路の入力ノードと演算増幅器ＯＰＤ１の反転入力端子（第１の入力端子）との間に設けられる。

帰還用スイッチ素子ＳＷＤ３は、演算増幅器ＯＰＤ１の出力端子と演算増幅器ＯＰＤ１の反転入力端子との間に設けられる。

第１のフリップアラウンド用スイッチ素子ＳＡ１は、第１の選択階調電圧サンプリング用スイッチ素子ＳＷＤ１と第１の選択階調電圧サンプリング用キャパシタＣＳＤ１との間の第１の接続ノードＮＤ１と、演算増幅器ＯＰＤ１の出力端子との間に設けられる。

一方、第２のフリップアラウンド用スイッチ素子ＳＡ２は、第２の選択階調電圧サンプリング用スイッチ素子ＳＷＤ２と第２の選択階調電圧サンプリング用キャパシタＣＳＤ２との間の第２の接続ノードＮＤ２と、演算増幅器ＯＰＤ１の出力端子との間に設けられる。

３．１．データドライバ用サンプルホールド回路の動作
図１６（Ａ）、図１６（Ｂ）を用いて、本実施形態のフリップアラウンド型のデータドライバ用サンプルホールド回路について更に詳細に説明する。

第１の選択階調電圧サンプリング用キャパシタＣＳＤ１は、演算増幅器ＯＰＤ１の反転入力端子（第１の入力端子）と第１の入力ノードＮＤＳＨｎ１との間に設けられる。そして、図１６（Ａ）に示すように、当該キャパシタＣＳＤ１には、サンプリング期間において第１の入力ノードＮＤＳＨｎ１の入力電圧ＶＤｎ１（第１の階調電圧、第１の選択階調電圧）に応じた電荷が蓄積される。

第２の選択階調電圧サンプリング用キャパシタＣＳＤ２は、演算増幅器ＯＰＤ１の反転入力端子と第２の入力ノードＮＤＳＨｎ２との間に設けられる。そして、当該キャパシタＣＳＤ２には、サンプリング期間において第２の入力ノードＮＤＳＨｎ２の入力電圧ＶＤｎ２（第２の階調電圧、第２の選択階調電圧）に応じた電荷が蓄積される。

なお、図１６（Ａ）に示すように、サンプリング期間では、演算増幅器ＯＰＤ１の出力が当該演算増幅器ＯＰＤ１の反転入力端子のノードＮＥＧに帰還される。また、演算増幅器ＯＰＤ１の非反転入力端子（第２の入力端子）は、アナログ基準電源電圧ＡＧＮＤに設定される。従って、演算増幅器ＯＰＤ１のイマジナリーショート機能により、キャパシタＣＳＤ１、ＣＳＤ２の一端が接続されるノードＮＥＧは、ＡＧＮＤに設定される。これにより、キャパシタＣＳＤ１、ＣＳＤ２には、それぞれ入力電圧ＶＤｎ１、ＶＤｎ２に応じた電荷が蓄積されるようになる。

図１６（Ｂ）に示すように、ホールド期間においては、データドライバ用サンプルホールド回路は、サンプリング期間において、第１、第２の選択階調電圧サンプリング用キャパシタＣＳＤ１、ＣＳＤ２に蓄積された電荷に応じた出力電圧ＶＱＧ（＝ＶＳ）を、その出力ノードに出力する。具体的には、その一端にノードＮＥＧが接続されるキャパシタＣＳＤ１、ＣＳＤ２の他端を、演算増幅器ＯＰＤ１の出力端子に接続するフリップアラウンド型動作を行うことで、キャパシタＣＳＤ１、ＣＳＤ２に蓄積された電荷に応じた出力電圧ＶＱＧを出力する。

図１７（Ａ）、図１７（Ｂ）を用いて、フリップアラウンド型のサンプルホールド回路を用いたデータドライバ用サンプルホールド回路の詳細な動作説明をする。

図１７（Ａ）に示すように、サンプリング期間においては、第１、第２の選択階調電圧サンプリング用スイッチ素子ＳＷＤ１、ＳＷＤ２および帰還用スイッチ素子ＳＷＤ３がオンになると共に、第１および第２のフリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２がオフになる。これにより、図１６（Ａ）で説明したフリップアラウンド型サンプルホールド回路のサンプリング動作を実現できる。

一方、図１７（Ｂ）に示すように、ホールド期間においては、サンプリング用スイッチ素子ＳＷＤ１、ＳＷＤ２、および帰還用スイッチ素子ＳＷＤ３がオフになると共に、第１および第２のフリップアラウンド型用スイッチ素子ＳＡ１、ＳＡ２がオンになる。これにより、図１６（Ｂ）で説明したフリップアラウンド型サンプルホールド回路のホールド動作を実現できる。

また、出力用スイッチ素子ＳＱＧは、演算増幅器ＯＰＤ１の出力端子（出力ノードＮＤ３）とデータドライバ用サンプルホールド回路の出力ノードとの間に設けられる。そして、図１７（Ａ）に示すように、サンプリング期間においては、出力用スイッチ素子ＳＱＧは、オフになる。これにより、データドライバ用サンプルホールド回路の出力がハイインピーダンス状態になり、サンプリング期間中の不確定な電圧が後段に伝達されるのを防止できる。

一方、図１７（Ｂ）に示すように、ホールド期間においては、出力用スイッチ素子ＳＱＧは、オンになる。これにより、サンプリング期間において生成された選択階調電圧である電圧ＶＱＧを出力できる。

以上の本実施形態のデータドライバによれば、データドライバ用サンプルホールド回路がＤ／Ａ変換回路から、例えば時分割に入力された隣り合う第１、第２の階調電圧（Ｖ１とＶ２、Ｖ２とＶ３、Ｖ３とＶ４等）に基づいて、第１、第２の階調電圧の間の階調電圧（（Ｖ１＋Ｖ２）／２、（Ｖ２＋Ｖ３）／２、（Ｖ３＋Ｖ４）／２等）を生成できる。このため、階調電圧生成回路が生成する階調電圧の個数を削減できるようになり、階調電圧線の本数を削減すると共に、Ｄ／Ａ変換回路の回路規模を縮小できる。

例えば、階調データが６ビットであり、階調数が２６＝６４階調である場合に、従来の手法では、階調電圧生成回路は、６４個の階調電圧を生成する必要があり、Ｄ／Ａ変換回路には、これらの６４個の階調電圧の中から階調データに応じた階調電圧を選択するセレクタ群が必要になる。従って、階調電圧生成回路やＤ／Ａ変換回路の大規模化を招く。また、階調電圧線の本数も６４本になるため、配線領域の、占有面積も大きくなる。

この点、本実施形態のデータドライバによれば、データドライバ用サンプルホールド回路により、第１、第２の選択階調電圧の間の階調電圧が生成されるため、階調電圧生成回路は、例えば、３２個の階調電圧を生成すればよく、Ｄ／Ａ変換回路には、これらの３２個の階調電圧の中から電圧を選択するセレクタ群を設ければ済む。従って、従来の手法と比べて回路規模の大幅な削減が可能になり、また、階調電圧線の本数も３２本にすることができるので、配線領域の面積も大幅に削減できる。なお、実際には、データドライバ用サンプルホールド回路が第１、第２の選択階調電圧の間の階調電圧を生成するため、上記の場合に階調電圧線は、３２本よりも多い本数（例えば、３３本や３４本）になる。

３．２．データドライバの動作
ここで、図１４（Ｂ）を用いて、本実施形態のデータドライバの動作を詳述する。本実施形態では、図１４（Ｂ）に示すように、階調電圧生成用サンプルホールド回路の演算増幅器ＯＰＳ１がサンプリング期間ＴＡ１、ホールド期間ＴＡ２の間、データドライバ用サンプルホールド回路は、スリープ期間ＴＢ１となっている。すなわち、図１４（Ｂ）のＢ１に示すように、データドライバ用サンプルホールド回路の演算増幅器ＯＰＤ１に入力されるスリープ信号ＳＬＰ＿Ｄがアクティブ（Ｈレベル）となって、スリープモードに設定され、データドライバ用サンプルホールド回路がスリープ期間ＴＢ１となっている。データドライバ５０では、データドライバ用サンプルホールド回路のスリープ期間中ＴＢ１に、Ｂ２に示すように、メモリ２０であるＲＡＭのリード信号がオンになり、データドライバ５０のＤ／Ａ変換回路（５２−１〜５２−ｍ）が当該ＲＡＭの階調データＧＤをリードする。その後、Ｂ３に示すように、当該演算増幅器ＯＰＤ１に入力されるスリープ信号ＳＬＰ＿Ｄが非アクティブ（Ｌレベル）となって、スリープ期間ＴＢ１が終了する。

上記スリープ期間ＴＢ１の間に、Ｄ／Ａ変換回路から選択階調電圧ＶＳＬ〜ＶＳＬｍがデータ線駆動回路に供給されると、Ｂ４、Ｂ５、Ｂ６に示すように、データドライバ用サンプルホールド回路のスイッチ素子ＳＷＤ１、ＳＷＤ２および帰還用スイッチ素子ＳＷＤ３をオンにする。こうして、Ｄ／Ａ変換回路から供給された選択階調電圧ＶＳＬ〜ＶＳＬｍを当該サンプルホールド回路でサンプリングするサンプリング期間ＴＢ２が開始される（図１７（Ａ）参照）。

当該サンプリング期間ＴＢ２が開始してから所定時間が経過した後に、Ｂ７、Ｂ８、Ｂ９に示すように、第１、第２の選択階調電圧サンプリング用スイッチ素子ＳＷＤ１、ＳＷＤ２、および帰還用スイッチ素子ＳＷＤ３をオフにして、サンプリング期間ＴＢ２が終了する。そして、Ｂ１０に示すように、第１、第２のフリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２をオンに切り替えて、データドライバ用サンプルホールド回路がホールド期間ＴＢ３に移行する（図１７（Ｂ）参照）。当該ホールド期間ＴＢ３において、データドライバ用サンプルホールド回路にサンプリングした選択階調電圧を電気光学パネル４００のデータ線に供給して、電気光学パネル４００のデータ線を駆動させる。なお、Ｂ８、Ｂ９に示すように、第１の選択階調電圧サンプリング用スイッチ素子ＳＷＤ１は、帰還用スイッチ素子ＳＷＤ３がオフになった後にオフになる。このようにすれば、チャージインジェクションの悪影響を最小限に抑えることができる。

なお、第１の選択階調電圧サンプリング用スイッチ素子ＳＷＤ１の入力ノードと、第２の選択階調電圧サンプリング用スイッチ素子ＳＷＤ２の入力ノードを共通接続にして、この共通接続された入力ノードに第１、第２の選択階調電圧を時分割に入力させる構成としてもよい。すなわち、第１の選択階調電圧が入力されている期間では、第１、第２の選択階調電圧サンプリング用スイッチ素子ＳＷＤ１、ＳＷＤ２を共にオンにする。そして、第２の選択階調電圧が入力されている期間では、第１の選択階調電圧サンプリング用スイッチ素子ＳＷＤ１をオフにして、第２の選択階調電圧サンプリング用スイッチ素子ＳＷＤ２をオンにしたままにする。その後、ホールド期間ＴＢ３の開始前に、第２の選択階調電圧サンプリング用スイッチ素子ＳＷＤ２をオフに切り替えて、第１、第２の選択階調電圧サンプリング用スイッチ素子ＳＷＤ１、ＳＷＤ２が共にオフになるようにすれば、サンプリング期間ＴＢ２において２つの選択階調電圧を時分割で入力できる。

また、上記ホールド期間ＴＢ３の間に、Ｂ１１に示すように、走査ドライバ７０からの走査信号ＳＧ＿Ｇがアクティブになって、電気光学パネル４００の対応する走査線が選択される。その後、Ｂ１２に示すように、当該走査信号ＳＧ＿Ｇを非アクティブにして、Ｂ１３に示すように、第１、第２のフリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２をオフに切り替えて、ホールド期間ＴＢ３を終了させる。当該ホールド期間ＴＢ３の終了後に、Ｂ１４に示すように、演算増幅器ＯＰＤ１に入力されるスリープ信号ＳＬＰ＿Ｄをアクティブ（Ｈレベル）にする。そして、データドライバ用サンプルホールド回路の演算増幅器ＯＰＤ１がスリープモードＴＢ４になる。このように、データドライバ用ホールド期間ＴＢ３の終了後に、データドライバ用サンプルホールド回路をスリープモードＴＢ４に設定することによって、データドライバ５０の低消費電力化が図れる。その後、データドライバ用サンプルホールド回路では、上述したようにして、サンプリング期間ＴＢ５、ホールド期間ＴＢ６、およびスリープ期間ＴＢ７が同様にして繰り返される。

以上説明したように、本実施形態では、階調電圧生成回路１１０から供給された階調電圧を階調電圧生成用サンプルホールド回路がサンプリングしてホールドを開始すると、データドライバ５０から電気光学パネル４００を駆動するのに必要な階調電圧が確保される。このため、当該必要な階調電圧が確保された後は、階調電圧生成回路１１０からの階調電圧の供給が不要となり、当該階調電圧が不要となる期間に、階調電圧生成回路１１０をスリープモードとすることによって、階調電圧生成回路１１０の消費電力の低減を図ることができる。その際に、階調電圧生成回路１１０に含まれる階調電圧生成用サンプルホールド回路、特に駆動電力が大きい演算増幅器ＯＰＳ１をスリープモードに設定させることによって消費電力を大幅に低減できる。

４．電子機器
図１８（Ａ）、図１８（Ｂ）に本実施形態の集積回路装置（ドライバ）１０を含む電子機器の構成例を示す。なお、図１８（Ａ）、図１８（Ｂ）の構成要素の一部を省略したり、他の構成要素（例えば、カメラ、操作部または電源等）を追加するなどの種々の変形実施が可能である。また、本実施形態の電子機器５００は、携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。

図１８（Ａ）、図１８（Ｂ）において、ホストデバイス４１０は、例えば、ＭＰＵ、ベースバンドエンジンなどである。このホストデバイス４１０は、本実施形態のドライバである集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また、図１８（Ｂ）の画像処理コントローラ４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。

図１８（Ａ）の場合には、集積回路装置（ドライバ）１０としてメモリ内蔵のものを用いることができる。即ち、この場合には、集積回路装置１０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、電気光学パネル（電気光学装置）４００を駆動する。一方、図１８（Ｂ）の場合には、集積回路装置１０としてメモリ非内蔵のものを用いることができる。即ち、この場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして、集積回路装置１０は、画像処理コントローラ４２０の制御の下で、電気光学パネル（電気光学装置）４００を駆動する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義または同義な異なる用語（第１の入力端子、第２の入力端子、アナログ基準電源電圧、第１の電源、第２の電源等）と共に記載された用語（反転入力端子、非反転入力端子、ＡＧＮＤ、ＶＳＳ、ＶＤＤ、ＶＧＭＨ、ＶＧＭＬ等）は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。またデータドライバ、Ｄ／Ａ変換回路、スイッチ回路、データ線駆動回路、階調電圧生成用サンプルホールド回路、データドライバ用サンプルホールド回路、集積回路装置（ドライバ）、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

本実施形態のドライバの構成例。 本実施形態のドライバの詳細な構成例。 階調電圧生成回路の第１の構成例。 階調電圧生成回路の第２の構成例。 階調電圧生成用サンプルホールド回路の構成例。 図６（Ａ）、図６（Ｂ）は、フリップアラウンド型サンプルホールド回路の説明図。 図７（Ａ）、図７（Ｂ）は、フリップアラウンド型サンプルホールド回路を用いた階調電圧生成用サンプルホールド回路の構成例。 階調電圧生成用サンプルホールド回路に備わる演算増幅器の構成例。 階調電圧生成用サンプルホールド回路の動作説明図。 第１のタイプの演算増幅器の構成例。 第２のタイプの演算増幅器の構成例。 第３のタイプの演算増幅器の構成例。 階調電圧生成用サンプルホールド回路に備わる演算増幅器の動作信号例。 図１４（Ａ）は、階調電圧生成回路側の信号波形例、図１４（Ｂ）は、データドライバ側の信号波形例。 データドライバ用サンプルホールド回路の構成例。 図１６（Ａ）、図１６（Ｂ）は、フリップアラウンド型サンプルホールド回路の説明図。 図１７（Ａ）、図１７（Ｂ）は、フリップアラウンド型サンプルホールド回路を用いたデータドライバ用サンプルホールド回路の構成例。 図１８（Ａ）、図１８（Ｂ）は、電子機器の構成例。

符号の説明

Ｖ１〜Ｖ３２ 階調電圧、ＶＤ１〜ＶＤ３２ 分割電圧、
ＶＳＬ１〜ＶＳＬｍ 選択階調電圧、ＯＰＳ１、ＯＰＤ１ 演算増幅器、
ＯＰＳ１Ａ 第１のタイプの演算増幅器、ＯＰＳ１Ｂ 第２のタイプの演算増幅器、
ＯＰＳ１Ｃ 第３のタイプの演算増幅器、
ＳＬ１〜ＳＬｍ データ線、ＳＷＡ１〜ＳＷＡ４ スイッチ素子、
ＳＷＳ１、ＳＷＤ１、ＳＷＤ２ サンプリング用スイッチ素子、
ＣＳＳ１、ＣＳＤ１、ＣＳＤ２ サンプリング用キャパシタ、
ＳＨＡ１〜ＳＨＡ３２、ＳＨＢ１〜ＳＨＢ３２ サンプルホールド回路
ＤＳＨ１〜ＤＳＨｍ データドライバ用サンプルホールド回路
ＳＷＳ２、ＳＷＤ３ 帰還用スイッチ素子、
ＳＷＳ３、ＳＡ１、ＳＡ２ フリップアラウンド用スイッチ素子、
ＳＷＳ４、ＳＱＧ 出力用スイッチ素子、ＴＳ１〜ＴＳ１０ トランジスタ、
ＴＳＵ 低電位側トランジスタ部、
１０ 集積回路装置（ドライバ）、２０ メモリ、２２ メモリセルアレイ、
２４ ローアドレスデコーダ、２６ カラムアドレスデコーダ、
２８ ライト／リード回路、４０ ロジック回路、４２ 制御回路、
４４ 表示タイミング制御回路、４６ ホストインターフェース回路、
４８ ＲＧＢインターフェース回路、５０ データドライバ、
５２−１〜５２−ｍ Ｄ／Ａ変換回路、５４−１〜５４−ｍ データ線駆動回路、
７０ 走査ドライバ、９０ 電源回路、１１０ 階調電圧生成回路、
４００ 電気光学パネル（電気光学装置）、４１０ ホストデバイス、
４２０ 画像処理コントローラ、５００ 電子機器

Claims (14)

1. 電気光学装置に供給する複数の階調電圧を生成する階調電圧生成回路であって、
   第１の電源と第２の電源との間に直列に接続された複数の抵抗回路を有し、前記複数の抵抗回路で抵抗分割された複数の分割電圧を出力するラダー抵抗回路と、
   前記ラダー抵抗回路からの前記複数の分割電圧をサンプリングしてホールドする複数の階調電圧生成用サンプルホールド回路を有し、ホールドした前記複数の分割電圧を前記複数の階調電圧として出力するサンプルホールド部とを含み、
   前記複数の階調電圧生成用サンプルホールド回路の各階調電圧生成用サンプルホールド回路は、差動部と出力部を有する演算増幅器を含み、
   前記演算増幅器の前記出力部は、
   高電位側電源と前記演算増幅器の出力ノードとの間に設けられ、そのゲートが前記差動部の出力により制御される駆動トランジスタと、
   前記出力ノードと低電位側電源との間に設けられる低電位側トランジスタ部を含み、
   前記複数の分割電圧のうち前記低電位側電源の電位に近い側の分割電圧に基づき階調電圧を出力する前記階調電圧生成用サンプルホールド回路の前記演算増幅器の前記出力部の前記低電位側トランジスタ部においてだけ、階調電圧生成用ホールド期間では、流れる電流が増加し、階調電圧生成用サンプリング期間では、流れる電流が減少することを特徴とする階調電圧生成回路。
2. 請求項１において、
   前記低電位側トランジスタ部は、
   前記出力ノードと前記低電位側電源との間に設けられる第１のトランジスタと、
   前記出力ノードと第１のノードとの間に設けられる第２のトランジスタと、
   前記第１のノードと前記低電位側電源との間に設けられ、電流制御信号に基づいてオン・オフを切り替える第３のトランジスタとを含むことを特徴とする階調電圧生成回路。
3. 請求項１において、
   前記ラダー抵抗回路は、前記複数の分割電圧として第１〜第Ｎ（Ｎは整数）の分割電圧を出力し、
   前記複数の階調電圧生成用サンプルホールド回路として第１〜第Ｎの階調電圧生成用サンプルホールド回路が設けられ、
   前記第１〜第Ｎの階調電圧生成用サンプルホールド回路は、前記第１〜第Ｎの分割電圧に基づき、前記複数の階調電圧として第１〜第Ｎの階調電圧を出力し、
   前記第１〜第Ｎの階調電圧生成用サンプルホールド回路のうちの第１〜第ｉの階調電圧生成用サンプルホールド回路は、前記第１〜第Ｎの分割電圧のうちの第１〜第ｉの分割電圧に基づき、前記第１〜第Ｎの階調電圧のうちの第１〜第ｉの階調電圧を出力し、前記第１〜第ｉの階調電圧生成用サンプルホールド回路の各階調電圧生成用サンプルホールド回路は、第１の差動部と第１の出力部を有する第１のタイプの演算増幅器を含み、
   前記第１〜第Ｎの階調電圧生成用サンプルホールド回路のうちの第ｉ＋１〜第ｊ−１（１≦ｉ＜ｊ≦Ｎ）の階調電圧生成用サンプルホールド回路は、前記第１〜第Ｎの分割電圧のうちの第ｉ＋１〜第ｊ−１の分割電圧に基づき、前記第１〜第Ｎの階調電圧のうちの第ｉ＋１〜第ｊ−１の階調電圧を出力し、前記第ｉ＋１〜第ｊ−１の階調電圧生成用サンプルホールド回路の各階調電圧生成用サンプルホールド回路は、第２の差動部と第２の出力部を有する第２のタイプの演算増幅器を含み、
   前記第１〜第Ｎの階調電圧生成用サンプルホールド回路のうちの第ｊ〜第Ｎの階調電圧生成用サンプルホールド回路は、前記第１〜第Ｎの分割電圧のうちの第ｊ〜第Ｎの分割電圧に基づき、前記第１〜第Ｎの階調電圧のうちの第ｊ〜第Ｎの階調電圧を出力し、前記第ｊ〜第Ｎの階調電圧生成用サンプルホールド回路の各階調電圧生成用サンプルホールド回路は、第３の差動部と第３の出力部を有する第３のタイプの演算増幅器を含み、
   前記ラダー抵抗回路は、
   正極期間である第１の期間では、前記第１の分割電圧から前記第Ｎの分割電圧に向かうにつれて低電位になる前記第１〜第Ｎの分割電圧を出力し、
   負極期間である第２の期間では、前記第Ｎの分割電圧から前記第１の分割電圧に向かうにつれて低電位になる前記第１〜第Ｎの分割電圧を出力し、
   前記第３のタイプの演算増幅器の前記第３の出力部は、
   前記高電位側電源と前記第３のタイプの演算増幅器の第３の出力ノードとの間に設けられ、そのゲートが前記第３の差動部の出力により制御される第３の駆動トランジスタと、
   前記第３の出力ノードと前記低電位側電源との間に設けられ、前記第１の期間において、階調電圧生成用ホールド期間では、流れる電流が増加し、階調電圧生成用サンプリング期間では、流れる電流が減少する第３の低電位側トランジスタ部を含み、
   前記第１のタイプの演算増幅器の前記第１の出力部は、
   前記高電位側電源と前記第１のタイプの演算増幅器の第１の出力ノードとの間に設けられ、そのゲートが前記第１の差動部の出力により制御される第１の駆動トランジスタと、
   前記第１の出力ノードと前記低電位側電源との間に設けられ、前記第１の期間に後続の前記第２の期間において、階調電圧生成用ホールド期間では流れる電流が増加し、階調電圧生成用サンプリング期間では、流れる電流が減少する第１の低電位側トランジスタ部を含むことを特徴とする階調電圧生成回路。
4. 請求項３において、
   前記第２のタイプの演算増幅器の前記第２の出力部は、
   前記高電位側電源と前記第２のタイプの演算増幅器の第２の出力ノードとの間に設けられ、そのゲートが前記第２の差動部の出力により制御される第２の駆動トランジスタと、
   前記第２の出力ノードと前記低電位側電源との間に設けられ、流れる電流が固定される第２の低電位側トランジスタ部を含むことを特徴とする階調電圧生成回路。
5. 請求項１又は２において、
   前記演算増幅器は、
   前記差動部の出力ノードと前記低電位側トランジスタ部の入力ノードとの間に設けられるキャパシタと、
   バイアス電圧が印加されるバイアスノードと前記低電位側トランジスタ部の前記入力ノードとの間に設けられ、前記階調電圧生成用サンプリング期間においてオンになり、前記階調電圧生成用ホールド期間においてオフになるバイアス電圧印加制御トランジスタを含むことを特徴とする階調電圧生成回路。
6. 請求項１又は２において、
   前記複数の階調電圧生成用サンプルホールド回路の各階調電圧生成用サンプルホールド回路は、フリップアラウンド型サンプルホールド回路であることを特徴とする階調電圧生成回路。
7. 請求項６において、
   前記各階調電圧生成用サンプルホールド回路は、
   前記演算増幅器と、
   前記演算増幅器の第１の入力端子と前記各階調電圧生成用サンプルホールド回路の入力ノードとの間に設けられ、前記階調電圧生成用サンプリング期間において前記入力ノードの入力電圧に応じた電荷が蓄積されるサンプリング用キャパシタと、を含み、
   前記階調電圧生成用サンプリング期間において前記サンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、前記階調電圧生成用ホールド期間において出力することを特徴とする階調電圧生成回路。
8. 請求項６において、
   前記各階調電圧生成用サンプルホールド回路は、
   その第２の入力端子にアナログ基準電源電圧が設定される前記演算増幅器と、
   前記演算増幅器の第１の入力端子と前記各階調電圧生成用サンプルホールド回路の入力ノードとの間に設けられるサンプリング用キャパシタと、
   前記サンプリング用キャパシタと前記各階調電圧生成用サンプルホールド回路の前記入力ノードとの間に設けられるサンプリング用スイッチ素子と、
   前記演算増幅器の出力端子と前記第１の入力端子との間に設けられた帰還用スイッチ素子と、
   前記サンプリング用スイッチ素子と前記サンプリング用キャパシタとの間の接続ノードと、前記演算増幅器の前記出力端子との間に設けられたフリップアラウンド用スイッチ素子と、を含むことを特徴とする階調電圧生成回路。
9. 請求項１乃至８のいずれかにおいて、
   前記ラダー抵抗回路は、
   前記第１の電源と前記第２の電源との間に直列に接続された複数の抵抗回路を有する第１のラダー抵抗回路と、
   前記第１の電源と前記第１のラダー抵抗回路の一端との間に設けられる第１の電源接続用スイッチ素子と、
   前記第２の電源と前記第１のラダー抵抗回路の他端との間に設けられる第２の電源接続用スイッチ素子と、
   前記複数の抵抗回路により抵抗分割された複数の第１のラダー抵抗側分割ノードと前記複数の階調電圧生成用サンプルホールド回路との間に設けられる複数の第１のラダー抵抗用スイッチ素子と、
   前記第１の電源と前記第２の電源との間に直列に接続された複数の抵抗回路を有する第２のラダー抵抗回路と、
   前記第２の電源と前記第２のラダー抵抗回路の一端との間に設けられる第３の電源接続用スイッチ素子と、
   前記第１の電源と前記第２のラダー抵抗回路の他端との間に設けられる第４の電源接続用スイッチ素子と、
   前記複数の抵抗回路により抵抗分割された複数の第２のラダー抵抗側分割ノードと前記複数の階調電圧生成用サンプルホールド回路との間に設けられる複数の第２のラダー抵抗用スイッチ素子と、を含み、
   前記第１および前記第２の電源接続用スイッチ素子がオンの場合には、前記複数の第１のラダー抵抗用スイッチ素子がオンになると共に、前記第３および前記第４の電源接続用スイッチ素子と前記複数の第２のラダー抵抗用スイッチ素子がオフになり、
   前記第１および前記第２の電源接続用スイッチ素子がオフの場合には、前記複数の第１のラダー抵抗用スイッチ素子がオフになると共に、前記第３および前記第４の電源接続用スイッチ素子と前記複数の第２のラダー抵抗用スイッチ素子がオンになることを特徴とする階調電圧生成回路。
10. 請求項１乃至８のいずれかにおいて、
    前記ラダー抵抗回路は、
    前記第１の電源と前記第２の電源との間に直列に接続された複数の抵抗回路を有し、前記複数の抵抗回路により抵抗分割された複数のノードが前記複数の階調電圧生成用サンプルホールド回路と接続されるラダー抵抗回路と、
    前記第１の電源と前記ラダー抵抗回路の一端との間に設けられる第１の電源接続用スイッチ素子と、
    前記第２の電源と前記ラダー抵抗回路の他端との間に設けられる第２の電源接続用スイッチ素子と、
    前記第１の電源と前記ラダー抵抗回路の他端との間に設けられる第３の電源接続用スイッチ素子と、
    前記第２の電源と前記ラダー抵抗回路の一端との間に設けられる第４の電源接続用スイッチ素子と、を含み、
    前記第１および前記第２の電源接続用スイッチ素子がオンの場合には、前記第３および前記第４の電源接続用スイッチ素子がオフになり、
    前記第１および前記第２の電源接続用スイッチ素子がオフの場合には、前記第３および前記第４の電源接続用スイッチ素子がオンになることを特徴とする階調電圧生成回路。
11. 請求項９または請求項１０において、
    前記階調電圧生成回路がスリープモードに設定される階調電圧生成用スリープ期間では、前記第１〜第４の電源接続用スイッチ素子がオフになることを特徴とする階調電圧生成回路。
12. 電気光学装置のドライバであって、
    請求項１乃至１１のいずれかに記載の階調電圧生成回路と、
    前記階調電圧生成回路からの前記複数の階調電圧と、階調データとを受けて、前記電気光学装置の複数のデータ線を駆動するデータドライバを含むことを特徴とするドライバ。
13. 請求項１２に記載のドライバを含むことを特徴とする電気光学装置。
14. 請求項１３に記載の電気光学装置を含むことを特徴とする電子機器。

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