JP2023013849A - 送受信モジュール - Google Patents
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Abstract
【課題】送受信経路のアイソレーション特性やアッテネーション特性の劣化を抑制することができる送受信モジュールを実現する。【解決手段】送受信モジュール1は、送信信号入力端子TXin、受信信号出力端子RXout、アンテナ端子ANTを備える基板200と、基板200上に設けられ、送信信号入力端子TXinから入力された送信信号をアンテナ端子ANTに出力し、アンテナ端子ANTから入力された受信信号を受信信号出力端子RXoutに出力するアンテナスイッチ回路ANTSWと、アンテナスイッチ回路とANTSWのアンテナ端子ANTとの間に設けられた入出力フィルタ回路1に含まれる第1インダクタ10と、を備える。第1インダクタ10は、導体の巻回軸方向が基板200に対し直交する。【選択図】図2
Description
本発明は、送受信モジュールに関する。
近年、電力増幅回路やスイッチ回路、制御回路等を一体化した送受信モジュールの開発が進められている。このような送受信モジュールは、例えば低温同時焼成セラミックス(LTCC:Low Temperature Co-fired Ceramics)基板や誘電体基板上にウエハレベルCSP(WL-CSP:Wafer Level Chip Size Package)や表面実装部品(SMD:Surface Mount Device)等の複数の機能デバイスが実装される。例えば、周波数分割複信(FDD:Frequency Division Duplex)方式でキャリアアグリゲーション(CA:Carrier Aggregation)による広帯域化や高速化を実現する構成が開示されている(例えば、特許文献1)。
複数の通信帯域を扱う送受信モジュールでは、各回路間にインピーダンス整合用の整合回路が設けられる場合がある。また、アンテナ出力端には入出力フィルタ回路が設けられる場合がある。このような構成において、各整合回路を構成するインダクタと入出力フィルタ回路を構成するインダクタとの間で磁束結合が生じ、送受信経路のアイソレーション特性やアッテネーション特性の劣化要因となり得る。
本開示は、上記に鑑みてなされたものであって、送受信経路のアイソレーション特性やアッテネーション特性の劣化を抑制することができる送受信モジュールを実現することを目的とする。
本開示の一側面の送受信モジュールは、送信信号入力端子、受信信号出力端子、アンテナ端子を備える基板と、前記基板上に設けられ、前記送信信号入力端子から入力された送信信号を前記アンテナ端子に出力し、前記アンテナ端子から入力された受信信号を前記受信信号出力端子に出力するアンテナスイッチ回路と、前記アンテナスイッチ回路と前記アンテナ端子との間に設けられた入出力フィルタ回路に含まれる第1インダクタと、を備え、前記第1インダクタは、導体の巻回軸方向が前記基板に対し直交する。
本開示によれば、送受信経路のアイソレーション特性やアッテネーション特性の劣化を抑制することができる送受信モジュールを実現することができる。
以下に、実施形態に係る送受信モジュールを図面に基づいて詳細に説明する。なお、この実施形態により本開示が限定されるものではない。
(実施形態1)
図1は、実施形態1に係る送受信モジュールの一構成例を示す概略図である。
図1は、実施形態1に係る送受信モジュールの一構成例を示す概略図である。
送受信モジュール100は、基板200上に実装された複数の集積回路、及び各種機能部品を一体化した超小型集積モジュールである。基板200は、例えば低温同時焼成セラミックス(LTCC:Low Temperature Co-fired Ceramics)基板等のセラミック積層基板や、樹脂多層基板やフィルム基板等が例示される。
図1に示す送受信モジュール100は、例えば、周波数分割複信(FDD:Frequency Division Duplex)方式で複数バンドの信号を同時に送受信するキャリアアグリゲーション(CA:Carrier Aggregation)、または、EN-DC(E-UTRAN New Radio - Dual Connectivity)などを実現するための複数のデュプレクサDPXを備えた構成である。複数のデュプレクサDPXは、それぞれ通過帯域が異なっている。
各デュプレクサDPXは、送信と受信とで異なる周波数を割り当てられている。デュプレクサDPXは、例えばセラミックベースの弾性表面波(SAW:Surface Acoustic Wave)フィルタで構成される表面実装部品(SMD:Surface Mount Device)で構成される。なお、各デュプレクサDPXは、弾性バルク波(BAW:Bulk Acoustic Wave)フィルタで構成されるSMDや、LCフィルタで構成されていてもよい。
送信信号入力端子TXinから入力された送信信号は、パワーアンプ回路PAで増幅され、パワーアンプ出力スイッチ回路PASWで適宜切り換えられて各デュプレクサDPXに入力される。各デュプレクサDPXから出力された送信信号は、アンテナスイッチ回路ANTSWで適宜切り換えられて入出力フィルタ回路1を介してアンテナ端子ANTから出力される。本開示において、パワーアンプ回路PAの出力側には、出力インピーダンス整合回路3(以下、単に「整合回路3」とも称する)が設けられている。具体的には、整合回路3は、送信信号入力端子TXinとアンテナスイッチ回路ANTSWとの間に設けられている。言い換えれば、整合回路3は、送信信号入力端子TXinとアンテナスイッチ回路ANTSWとを結ぶ経路に直列に挿入されるインピーダンス素子、及び、送信信号入力端子TXinとアンテナスイッチ回路ANTSWとを結ぶ経路とグランドとの間に直列に挿入されるインピーダンス素子の少なくとも一方を備えている。また、入出力フィルタ回路1は、例えば、送受信モジュール100で扱う送信信号あるいは受信信号の2倍波成分を含む高次高調波成分を抑制するローパスフィルタが例示される。入出力フィルタ回路1は、アンテナスイッチ回路ANTSWと、アンテナ端子ANTとの間に設けられている。言い換えれば、後述のとおり、入出力フィルタ回路1は、アンテナスイッチ回路ANTSWとアンテナ端子ANTとを結ぶ経路に直列に挿入されるインピーダンス素子、及び、アンテナスイッチ回路ANTSWとアンテナ端子ANTとを結ぶ経路とグランドとの間に直列に挿入されるインピーダンス素子の少なくとも一方を備えている。
アンテナ端子ANTから入出力フィルタ回路1を介して入力された受信信号は、アンテナスイッチ回路ANTSWで適宜切り換えられて各デュプレクサDPXに入力される。各デュプレクサDPXから出力された受信信号は、ローノイズアンプ入力スイッチLNASW1で適宜切り換えられてローノイズアンプ回路LNAに入力され、ローノイズアンプ出力スイッチLNASW2を介して受信信号出力端子RXoutから出力される。本開示において、ローノイズアンプ回路LNAの入力側には、入力インピーダンス整合回路2(以下、単に「整合回路2」とも称する)が設けられている。具体的には、整合回路2は、受信信号出力端子RXоutとアンテナスイッチ回路ANTSWとの間に設けられている。言い換えれば、整合回路2は、受信信号出力端子RXоutとアンテナスイッチ回路ANTSWとを結ぶ経路に直列に挿入されるインピーダンス素子、及び、受信信号出力端子RXоutとアンテナスイッチ回路ANTSWとを結ぶ経路とグランドとの間に直列に挿入されるインピーダンス素子の少なくとも一方を備えている。
パワーアンプ回路PA、ローノイズアンプ回路LNA、パワーアンプ出力スイッチ回路PASW、ローノイズアンプ入力スイッチLNASW1、ローノイズアンプ出力スイッチLNASW2、及びアンテナスイッチ回路ANTSWは、それぞれ各機能IC(不図示)を備える。これら各機能ICは、例えば、ウエハレベルCSP(WL-CSP:Wafer Level Chip Size Package)で構成され、送受信モジュール100の基板200上に、例えば銅ピラー等でバンプボンディングされる。なお、パワーアンプ回路PA、ローノイズアンプ回路LNA、パワーアンプ出力スイッチ回路PASW、ローノイズアンプ入力スイッチLNASW1、ローノイズアンプ出力スイッチLNASW2、及びアンテナスイッチ回路ANTSWのうち2以上の回路が、同一の機能ICに設けられていてもよい。
図2は、送受信モジュールの基板上の入出力フィルタ回路及び各整合回路を模式的に示す図である。図2に示すように、入出力フィルタ回路1は、第1インダクタ10を含み、整合回路2は、第2インダクタ20を含み、整合回路3は、第3インダクタ30を含む。
図3は、インダクタの模式図である。入出力フィルタ回路1の第1インダクタ10、整合回路2の第2インダクタ20、整合回路3の第3インダクタ30は、それぞれ、例えば巻線がセラミックコアに巻回された巻き線型、フィルム状の導体からなるフィルム型、あるいは、コイルパターンが積層した積層型等の構造を有している。すなわち、本開示における第1インダクタ10、第2インダクタ20、第3インダクタ30は、例えば、図3に示すように、導体が巻回されたコイル状の構造を有している。なお、第1インダクタ10、第2インダクタ20、第3インダクタ30は、導体が同一平面上で巻回されたスパイラル状の構造を有していてもよい。
このような導体が巻回されたインダクタは、電流が流れた際に、図3に示すように、導体の巻回軸方向A(図3に示す矢示方向)に磁束が生じる。基板200上に複数のインダクタを配置する場合、インダクタ間に磁束結合による相互インダクタンス成分が生じ、送信信号あるいは受信信号のアッテネーション性能や、送信信号と受信信号との間のアイソレーション性能が劣化する可能性がある。
特に、図1に示す実施形態1に係る送受信モジュール100の構成において、入出力フィルタ回路1の第1インダクタ10は、送信信号と受信信号との双方が通過する送受信経路に設けられるため、送信経路に設けられる整合回路2の第2インダクタ20や受信経路に設けられる整合回路3の第3インダクタ30との磁束結合による影響度合いが大きい。さらに、入出力フィルタ回路1の第1インダクタ10は、送受信経路のなかでも、複数のバンドの送信信号と複数のバンドの受信信号との双方が通過する送受信経路に設けられる。具体的には、入出力フィルタ回路1の第1インダクタ10は、各デュプレクサDPXとアンテナスイッチ回路ANTSWとの間のバンド毎の送信信号及び受信信号が通過する各送受信経路に比べて、より多くのバンドの送信信号及び受信信号の双方を通過させる送受信経路に設けられる。したがって、各デュプレクサDPXとアンテナスイッチ回路ANTSWとの間の送受信経路に比べて、送信経路に設けられる整合回路2の第2インダクタ20や受信経路に設けられる整合回路3の第3インダクタ30との磁束結合により、さらに影響を受けやすくなっている。
そこで、実施形態1に係る送受信モジュール100では、入出力フィルタ回路1に含まれる第1インダクタ10について、導体の巻回軸方向Aを基板200に直交する方向としている。これにより、他のインダクタとの磁束結合の影響を最も受けやすい第1インダクタ10の磁束の発生方向を、基板に対し平行な方向に比べて、他のインダクタとの磁束結合の影響を受けにくい方向(基板に対し直交する方向)とできるため、第2インダクタ20と第1インダクタ10との間や、第3インダクタ30と第1インダクタ10との間に生じる相互インダクタンス成分を抑制することができる。
図4は、実施形態1に係る第1インダクタ、第2インダクタ、及び第3インダクタの基板上の第1の配置態様を示す図である。図5は、実施形態1に係る第1インダクタ、第2インダクタ、及び第3インダクタの基板上の第2の配置態様を示す図である。図4及び図5では、入出力フィルタ回路1が第1インダクタ10と、第1インダクタ10とは異なる他のインダクタとを含む複数のインダクタを有する例を示している。図4に示す例では、入出力フィルタ回路1の有する複数のインダクタ全て(第1インダクタ10、及び、他のインダクタ)の巻回軸方向をZ軸方向としている。図5に示す例では、第1インダクタ10とは異なる他のインダクタの巻回軸方向をX軸方向としている。
図5に示す第2の配置態様では、第1インダクタ10の巻回軸方向(図3に示す巻回軸方向A、以下省略)をZ軸方向とし、他のインダクタの巻回軸方向をX軸方向としている。言い換えると、入出力フィルタ回路1に含まれる第1インダクタ10の巻回軸方向を、基板200に対し直交する方向としている。また、整合回路2に含まれる第2インダクタ20の巻回軸方向をY軸方向、整合回路3に含まれる第3インダクタ30の巻回軸方向をX軸方向としている。言い換えると、整合回路2に含まれる第2インダクタ20、及び、整合回路3に含まれる第3インダクタ30の巻回軸方向を、基板200に対し平行な方向としている。これにより、巻回軸方向をY軸方向とした第2インダクタ20と第1インダクタ10との間や、巻回軸方向をX軸方向とした第3インダクタ30と第1インダクタ10との間に生じる相互インダクタンス成分を抑制することができる。
さらに、図4に示す第1の配置態様では、入出力フィルタ回路1に含まれる全ての第1インダクタ10の巻回軸方向をZ軸方向としている。言い換えると、入出力フィルタ回路1に含まれる全ての第1インダクタ10の巻回軸方向を、基板200に対し直交する方向としている。また、整合回路2に含まれる第2インダクタ20の巻回軸方向をY軸方向、整合回路3に含まれる第3インダクタ30の巻回軸方向をX軸方向としている。言い換えると、整合回路2に含まれる第2インダクタ20、及び、整合回路3に含まれる第3インダクタ30の巻回軸方向を、基板200に対し平行な方向としている。これにより、図5に示す第2の配置態様に比べて、巻回軸方向をY軸方向とした第2インダクタ20や、巻回軸方向をX軸方向とした第3インダクタ30と入出力フィルタ回路1との間に生じる相互インダクタンス成分をより抑制することができる。
本開示では、図4、及び、図5に示すように、入出力フィルタ回路1に含まれる第1インダクタ10の巻回軸方向を、基板200に対し直交する方向とし、整合回路2に含まれる第2インダクタ20、及び、整合回路3に含まれる第3インダクタ30の巻回軸方向を、基板200に対し平行な方向とする。これにより、送信信号あるいは受信信号のアッテネーション性能や、送信信号と受信信号との間のアイソレーション性能の劣化を効果的に抑制することができる。
以下、第2インダクタ20及び第3インダクタ30の基板200上の配置態様について、図6から図7を用いて説明する。
図6は、第2インダクタ及び第3インダクタの基板上の配置態様の第1例を示す図である。図6に示す配置態様では、第2インダクタ20の巻回軸方向をX軸方向、第3インダクタ30の巻回軸方向をY軸方向としている。
図7は、第2インダクタ及び第3インダクタの基板上の配置態様の第2例を示す図である。図7に示す配置態様では、第2インダクタ20と第3インダクタ30とが基板200上で離れて配置されている。このように、第2インダクタ20と第3インダクタ30とが基板200上で離れて配置されている場合、第2インダクタ20及び第3インダクタ30の巻回軸方向が略一致した態様であっても良い。例えば、図7では、第2インダクタ20と第3インダクタ30との間の距離が、第2インダクタ20と第1インダクタ10との間の距離、及び、第3インダクタ30と第1インダクタ10との間の距離の少なくとも一方よりも離れている。具体的に、図7に示す配置態様では、第2インダクタ20及び第3インダクタ30の巻回軸方向をX軸方向としている。
図6から図7に示すように、整合回路2に含まれる第2インダクタ20及び整合回路3に含まれる第3インダクタ30の巻回軸方向を基板200に対し平行な方向とし、入出力フィルタ回路1に含まれる第1インダクタ10の巻回軸方向を基板200に対し直交する方向とすることにより、送信信号あるいは受信信号のアッテネーション性能や、送信信号と受信信号との間のアイソレーション性能の劣化を効果的に抑制することができる。
なお、本開示において、第2インダクタ20及び第3インダクタ30の巻回軸方向は、図6から図7に示す例に限定されない。例えば、整合回路2及び整合回路3の基板200上の配置によっては、第2インダクタ20及び第3インダクタ30の巻回軸方向をY軸方向とした態様であっても良いし、第2インダクタ20及び第3インダクタ30の巻回軸方向は、X軸方向あるいはY軸方向でなくても良い。さらには、第2インダクタ20及び第3インダクタ30の巻回軸方向は、Z軸方向、すなわち基板200に対し直交する方向であっても良い。この場合でも、入出力フィルタ回路1に含まれる第1インダクタ10の巻回軸方向を基板200に対し直交する方向とすることで、第2インダクタ20と第1インダクタ10との間や、第3インダクタ30と第1インダクタ10との間に生じる相互インダクタンス成分を抑制することができる。
図8は、第1インダクタをSMDで構成した場合の基板層構成の第1例を示す上面視図である。図9は、図8に示すA-A線断面図である。図10は、図8に示すB-B線断面図である。
図11は、第1インダクタをSMDで構成した場合の基板層構成の第2例を示す上面視図である。図12は、図11に示すA-A線断面図である。図13は、図11に示すB-B線断面図である。
図14は、第1インダクタを基板に設けられる導体で構成した場合の基板層構成の例を示す上面視図である。図15は、図14に示すA-A線断面図である。図16は、図14に示すB-B線断面図である。
図8から図16に示す例において、基板200は、複数の配線層Ly1,Ly2,Ly3,・・・,Lyn(nは自然数)が絶縁体層を挟んで積層された多層基板である。
図8から図13に示すように、第1インダクタ10をSMDで構成する場合、上面視(複数の配線層Ly1,Ly2,Ly3,・・・,Lynの積層方向に沿って、基板200の第1インダクタ10の実装面側から見た平面視)において、第1インダクタ10が接続された配線層Ly1に積層方向に隣接する配線層Ly2の第1インダクタ10に重なる破線内の領域には、グランド電位に接続される配線(GND配線)を設けていない。なお、図12に示すように、配線層Ly1に積層方向に隣接する配線層Ly2において、GND配線以外の配線(例えば、入力端子や出力端子に接続される配線)は設けられていてもよい。
また、図14から図16に示すように、第1インダクタ10を基板200に設けられる導体で構成する場合、上面視において、第1インダクタ10が接続された配線層Ly1,Ly2に積層方向に隣接する配線層Ly3の第1インダクタ10に重なる破線内の領域には、GND配線を設けていない。
このような態様とすることで、第1インダクタ10のQ値の低下を抑制することができる。
図17は、実施形態に係る送受信モジュールの概略断面図である。図17に示すように、送受信モジュール100の基板200の部品実装面(第1インダクタ10が実装される側の面)をシールドケース300で覆う構成が考えられる。具体的には、シールドケース300は、基板200の部品実装面、及び、当該部品実装面に実装される第1インダクタ10などの部品を覆う封止樹脂上に設けられる。このような構成では、基板200の直交する方向に形成される第1インダクタ10の磁束がシールドケース300によって遮られるため、巻回軸方向を基板200に対し平行な方向とした第2インダクタ20や第3インダクタ30と、巻回軸方向を基板200に対し直交する方向とした第1インダクタ10との間に生じる相互インダクタンス成分の抑制効果を高めることができる。これにより、送信信号あるいは受信信号のアッテネーション性能や、送信信号と受信信号との間のアイソレーション性能の劣化をより効果的に抑制することができる。
図18は、入出力フィルタ回路の構成の一例を示す回路図である。図18に示す例において、入出力フィルタ回路1は、送受信モジュール100で扱う送信信号あるいは受信信号の2倍波成分を含む高次高調波成分を抑制するローパスフィルタである。
図18に示す入出力フィルタ回路1は、アンテナスイッチ回路ANTSWとアンテナ端子ANTとの間に直列接続されたインダクタL1、L4、インダクタL1と並列接続された可変キャパシタC1、インダクタL4と並列接続された可変キャパシタC2、インダクタL1とインダクタL4との接続点とグランド電位(GND)との間に設けられたインダクタL3及びキャパシタC3と、を含む。インダクタL2及びキャパシタC1により、第1の並列共振回路11が構成されている。インダクタL4及びキャパシタC2により、第2の並列共振回路12が構成されている。インダクタL3及びキャパシタC3により、直列共振回路13が構成されている。
また、入出力フィルタ回路1は、第2の並列共振回路12の出力点とGNDとの間に設けられたキャパシタC4を含む。
インダクタL1は、第1インダクタ10に対応する。インダクタL1は、アンテナスイッチ回路ANTSWとアンテナ端子とを結ぶ経路に直列に挿入されたシリーズインダクタである。インダクタL2,L3,L4は他のインダクタに対応する。インダクタL2,L3,L4のうち、インダクタL2,L4はアンテナスイッチ回路ANTSWとアンテナ端子とを結ぶ経路に直列に挿入されたシリーズインダクタであり、インダクタL3は、アンテナスイッチ回路ANTSWとアンテナ端子とを結ぶ経路とグランドとを結ぶ経路上に直列に挿入されたシャントインダクタである。インダクタL3は本開示の「第4インダクタ」に相当する。
図18に示す構成の入出力フィルタ回路1は、第1の並列共振回路11、第2の並列共振回路12、及び直列共振回路13の各共振回路の3つの共振点(極)を有するローパスフィルタである。
図19は、図18に示す構成における送信信号入力端子-アンテナ端子間のアッテネーション性能のシミュレーション結果の第1例を示す図である。図20は、図18に示す構成における送信信号入力端子-アンテナ端子間のアッテネーション性能のシミュレーション結果の第2例を示す図である。図21は、図18に示す構成における送信信号入力端子-受信信号出力端子間のアイソレーション性能のシミュレーション結果の第1例を示す図である。
図19から図23において、破線は、図18に示すインダクタL1,L2の巻回軸方向が基板200に対し平行な方向(具体的には、例えばX軸方向)であり、インダクタL3,L4の巻回軸方向が基板200に対し直交する方向(具体的には、例えばZ軸方向)である場合のシミュレーション結果を示し、実線は、インダクタL1,L2,L3,L4の巻回軸方向が基板200に対し直交する方向(ここでは、Z軸方向)である場合のシミュレーション結果を示している。
図18に示すインダクタL1,L2,L3,L4の巻回軸方向が基板200に対し直交する方向である場合、インダクタL1,L2の巻回軸方向が基板200に対し平行な方向である場合と比べて、入出力フィルタ回路1の第1インダクタ10(インダクタL1,L2,L3,L4)と整合回路3の第3インダクタ30との間に生じる相互インダクタンス成分が抑制される。これにより、図19に示すように、送信波帯域の外側の妨害波成分(受信信号成分)が抑制されている。この結果として、送信信号入力端子TXin-アンテナ端子ANT間のアッテネーション性能の劣化を抑制することができる。また、図20に示すように、送信信号の2倍波成分の抑制効果を高めることができる。
さらに、図21に示すように、第3インダクタ30から第2インダクタ20に重畳する送信信号成分が抑制されている。この結果として、送信信号入力端子TXin-受信信号出力端子RXout間のアイソレーション性能の劣化を抑制することができる。
図22は、図18に示す構成におけるアンテナ端子-受信信号出力端子間のアッテネーション性能のシミュレーション結果の一例を示す図である。図23は、図18に示す構成における送信信号入力端子-受信信号出力端子間のアイソレーション性能のシミュレーション結果の第2例を示す図である。
図18に示すインダクタL1,L2,L3,L4の巻回軸方向が基板200に対し平行な方向である場合、インダクタL1,L2の巻回軸方向が基板200に対し直交する方向である場合と比べて、入出力フィルタ回路1の第1インダクタ10(インダクタL1,L2,L3,L4)と整合回路2の第2インダクタ20との間に生じる相互インダクタンス成分が抑制される。これにより、図22に示すように、受信波帯域の外側の妨害波成分(送信信号成分)が抑制されている。この結果として、アンテナ端子ANT-受信信号出力端子RXout間のアッテネーション性能の劣化を抑制することができる。
さらに、図23に示すように、第3インダクタ30から第2インダクタ20に重畳する送信信号成分が抑制されている。この結果として、送信信号入力端子TXin-受信信号出力端子RXout間のアイソレーション性能の劣化を抑制することができる。
また、図19から図23のシミュレーションにおいて、巻回軸方向を変更したインダクタL1、L2はともに、シリーズインダクタである。アンテナ端子ANTとアンテナスイッチ回路ANTSWとの間において送信信号及び受信信号が通過する経路となるシリーズインダクタは、当該経路とならないシャントインダクタに比べて、通過する信号の強度が大きくなりやすく、第2インダクタ20、第3インダクタ30との磁気結合により受ける影響も増えやすい。そのため、入出力フィルタ回路1がシリーズインダクタ(L1,L2,L4)とシャントインダクタ(L3)とを含む場合、少なくともシリーズインダクタの巻回軸方向をZ軸方向とすることにより、シャントインダクタの巻回軸をZ軸方向とするときに比べて、よりアイソレーション性能の劣化を抑制しやすくなる。
さらに、図19から図23のシミュレーションにおいて、巻回軸方向を変更したインダクタL1、L2について、インダクタL2には並列に可変キャパシタC1が接続されている一方で、インダクタL1には、他のインピーダンス素子(インダクタ、キャパシタ、抵抗)は並列に接続されていない。このように、並列に接続されたインピーダンス素子を有さないシリーズインダクタは、並列に接続されたインピーダンス素子を有するインダクタに比べて、通過する信号の強度が大きくなりやすく、第2インダクタ20、第3インダクタ30との磁気結合により受ける影響も増えやすい。そのため、並列に接続されたインピーダンス素子を有さないシリーズインダクタであるインダクタL1の巻回軸をZ軸方向とすることにより、よりアイソレーション性能の劣化を抑制しやすくなる。なお、「並列に接続されたインピーダンス素子を有さない」場合には、寄生のインピーダンス成分が並列に接続される場合は含まれないものとする。
(実施形態2)
図24は、実施形態2に係る送受信モジュールの一構成例を示す概略図である。上述した実施形態1では、FDD方式でキャリアアグリゲーション(CA)を実現するための構成について説明したが、図24に示す送受信モジュール100aは、時分割複信(TDD:Time Division Duplex)方式を実現する構成である。具体的に、図24に示す例では、図1に示したデュプレクサDPXの1つ(あるいは複数)をバンドパスフィルタBPFとした構成としている。このような態様であっても、入出力フィルタ回路1に含まれる第1インダクタ10の巻回軸方向を基板200aに対し直交する方向とすることで、各整合回路に含まれるインダクタと第1インダクタ10との間に生じる相互インダクタンス成分を抑制することができ、実施形態1と同様に、送信信号あるいは受信信号のアッテネーション性能や、送信信号と受信信号との間のアイソレーション性能の劣化を効果的に抑制することができる。
図24は、実施形態2に係る送受信モジュールの一構成例を示す概略図である。上述した実施形態1では、FDD方式でキャリアアグリゲーション(CA)を実現するための構成について説明したが、図24に示す送受信モジュール100aは、時分割複信(TDD:Time Division Duplex)方式を実現する構成である。具体的に、図24に示す例では、図1に示したデュプレクサDPXの1つ(あるいは複数)をバンドパスフィルタBPFとした構成としている。このような態様であっても、入出力フィルタ回路1に含まれる第1インダクタ10の巻回軸方向を基板200aに対し直交する方向とすることで、各整合回路に含まれるインダクタと第1インダクタ10との間に生じる相互インダクタンス成分を抑制することができ、実施形態1と同様に、送信信号あるいは受信信号のアッテネーション性能や、送信信号と受信信号との間のアイソレーション性能の劣化を効果的に抑制することができる。
(実施形態3)
図25は、実施形態3に係る送受信モジュールの一構成例を示す概略図である。図25に示す送受信モジュール100bは、基板200b上にパワーアンプ回路PAが搭載されず、送受信モジュール100bの外部に設けられた他のモジュールから送信信号が入力され、アンテナスイッチ回路ANTSWで適宜切り換えられて入出力フィルタ回路1を介してアンテナ端子ANTから出力される構成である。このような態様であっても、入出力フィルタ回路1に含まれる第1インダクタ10の巻回軸方向を基板200bに対し直交する方向とすることで、各整合回路に含まれるインダクタと第1インダクタ10との間に生じる相互インダクタンス成分を抑制することができ、実施形態1と同様に、送信信号あるいは受信信号のアッテネーション性能や、送信信号と受信信号との間のアイソレーション性能の劣化を効果的に抑制することができる。
図25は、実施形態3に係る送受信モジュールの一構成例を示す概略図である。図25に示す送受信モジュール100bは、基板200b上にパワーアンプ回路PAが搭載されず、送受信モジュール100bの外部に設けられた他のモジュールから送信信号が入力され、アンテナスイッチ回路ANTSWで適宜切り換えられて入出力フィルタ回路1を介してアンテナ端子ANTから出力される構成である。このような態様であっても、入出力フィルタ回路1に含まれる第1インダクタ10の巻回軸方向を基板200bに対し直交する方向とすることで、各整合回路に含まれるインダクタと第1インダクタ10との間に生じる相互インダクタンス成分を抑制することができ、実施形態1と同様に、送信信号あるいは受信信号のアッテネーション性能や、送信信号と受信信号との間のアイソレーション性能の劣化を効果的に抑制することができる。
なお、上記した実施形態は、本開示の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本開示は、その趣旨を逸脱することなく、変更/改良され得るとともに、本開示にはその等価物も含まれる。
例えば、入出力フィルタ回路1は、ローパスフィルタのみならず、バンドパスフィルタ、ハイパスフィルタ、ノッチフィルタなど他のあらゆるフィルタとして構成されていてもよい。また、上記した実施形態においては、第2インダクタ20及び第3インダクタ30の双方が設けられている構成を示したが、本開示における実施形態はこれに限られない。例えば、第2インダクタ20(第2整合回路2)のみ、もしくは、第3インダクタ30(第3整合回路3)のみが送受信モジュール100に設けられていてもよい。さらに、第2インダクタ20(第2整合回路2)、及び、第3インダクタ(第3整合回路3)の双方が送受信モジュール100に設けられていない構成であってもよい。
本開示は、上述したように、あるいは、上述に代えて、以下の構成をとることができる。
(1)本開示の一側面の送受信モジュールは、送信信号入力端子、受信信号出力端子、アンテナ端子を備える基板と、前記基板上に設けられ、前記送信信号入力端子から入力された送信信号を前記アンテナ端子に出力し、前記アンテナ端子から入力された受信信号を前記受信信号出力端子に出力するアンテナスイッチ回路と、前記アンテナスイッチ回路と前記アンテナ端子との間に設けられた入出力フィルタ回路に含まれる第1インダクタと、を備え、前記第1インダクタは、導体の巻回軸方向が前記基板に対し直交する。
(2)上記(1)の送受信モジュールにおいて、前記第1インダクタは、前記アンテナスイッチ回路と前記アンテナ端子とを結ぶ経路上に直列に挿入されたシリーズインダクタである。
(3)上記(2)の送受信モジュールにおいて、前記第1インダクタには、他のインピーダンス素子が並列に接続されていない。
(4)上記(1)の送受信モジュールにおいて、前記入出力フィルタ回路は、前記第1インダクタとは異なる第4インダクタを含み、前記第4インダクタは、前記アンテナスイッチ回路と前記アンテナ端子とを結ぶ経路とグランドとを結ぶ経路上に直列に挿入されたシャントインダクタであり、かつ、導体の巻回軸方向が前記基板に対し直交する。
(5)上記(1)の送受信モジュールにおいて、前記入出力フィルタ回路は、前記第1インダクタとは異なる他のインダクタをさらに有し、前記他のインダクタは全て、導体の巻回軸方向が前記基板に対し直交する。
(6)上記(1)から(5)の送受信モジュールであって、前記アンテナスイッチ回路と前記受信信号出力端子との間に設けられた整合回路に含まれる第2インダクタをさらに備える。
(7)上記(6)の送受信モジュールにおいて、前記アンテナスイッチ回路と前記受信信号出力端子との間の経路に設けられたローノイズアンプ回路と、前記アンテナスイッチ回路と前記ローノイズアンプ回路との間に設けられたローノイズアンプ入力スイッチ回路と、を備え、前記第2インダクタは、前記ローノイズアンプ回路と前記ローノイズアンプ入力スイッチ回路との間に設けられている。
(8)上記(6)又は(7)の送受信モジュールにおいて、第2インダクタは、導体の巻回軸方向が前記基板に対して平行である。
(9)上記(1)から(8)の送受信モジュールにおいて、前記アンテナスイッチ回路と前記送信信号入力端子との間に設けられた整合回路に含まれる第3インダクタをさらに備える。
(10)上記(9)の送受信モジュールにおいて、前記アンテナスイッチ回路の前記送信信号入力端子側の経路に設けられたパワーアンプ回路と、前記アンテナスイッチ回路と前記パワーアンプ回路との間に設けられたパワーアンプ出力スイッチ回路と、を備え、前記第3インダクタは、前記パワーアンプ回路と前記パワーアンプ出力スイッチ回路との間に設けられている。
(11)上記(9)又は(10)の送受信モジュールにおいて、前記第3インダクタは、導体の巻回軸方向が前記基板に対して平行である。
(12)上記(1)から(11)の送受信モジュールにおいて、前記アンテナスイッチ回路と前記受信信号出力端子との間に設けられた整合回路に含まれる第2インダクタと、 前記アンテナスイッチ回路と前記送信信号入力端子との間に設けられた整合回路に含まれる第3インダクタと、をさらに備え、前記基板上において、前記第2インダクタの導体の巻回軸方向と、前記第3インダクタの導体の巻回軸方向とが異なっている。
(13)上記(1)から(12)の送受信モジュールにおいて、前記基板は、配線層が絶縁体層を挟んで複数積層された多層基板であり、前記第1インダクタが接続された配線層に積層方向に隣接する配線層には、上面視において前記第1インダクタに重なるGND配線が設けられていない。
(14)上記(13)の送受信モジュールにおいて、前記アンテナスイッチ回路と前記受信信号出力端子との間に設けられた整合回路に含まれる第2インダクタと、前記アンテナスイッチ回路と前記送信信号入力端子との間に設けられた整合回路に含まれる第3インダクタと、をさらに備え、前記第2インダクタ及び前記第3インダクタは、導体の巻回軸方向が前記基板に対し直交するインダクタを含み、前記基板は、導体の巻回軸方向が前記基板に対し直交するインダクタが接続された配線層に積層方向に隣接する配線層には、上面視において当該インダクタに重なるGND配線が設けられていない。
(15)上記(13)又は(14)の送受信モジュールにおいて、前記基板の部品実装面を覆うシールドケースを備える。
本開示により、送受信経路のアイソレーション特性やアッテネーション特性の劣化を抑制することができる送受信モジュールを実現することができる。
1 入出力フィルタ回路
2 整合回路
3 整合回路
10 第1インダクタ
20 第2インダクタ
30 第3インダクタ
100,100a,100b 送受信モジュール
200,200a,200b 基板
300 シールドケース
ANT アンテナ端子
ANTSW アンテナスイッチ回路
DPX デュプレクサ
PASW パワーアンプ出力スイッチ回路
RXout 受信信号出力端子
TXin 送信信号入力端子
2 整合回路
3 整合回路
10 第1インダクタ
20 第2インダクタ
30 第3インダクタ
100,100a,100b 送受信モジュール
200,200a,200b 基板
300 シールドケース
ANT アンテナ端子
ANTSW アンテナスイッチ回路
DPX デュプレクサ
PASW パワーアンプ出力スイッチ回路
RXout 受信信号出力端子
TXin 送信信号入力端子
Claims (15)
- 送信信号入力端子、受信信号出力端子、アンテナ端子を備える基板と、
前記基板上に設けられ、前記送信信号入力端子から入力された送信信号を前記アンテナ端子に出力し、前記アンテナ端子から入力された受信信号を前記受信信号出力端子に出力するアンテナスイッチ回路と、
前記アンテナスイッチ回路と前記アンテナ端子との間に設けられた入出力フィルタ回路に含まれる第1インダクタと、
を備え、
前記第1インダクタは、導体の巻回軸方向が前記基板に対し直交する、
送受信モジュール。 - 請求項1に記載の送受信モジュールであって、
前記第1インダクタは、前記アンテナスイッチ回路と前記アンテナ端子とを結ぶ経路上に直列に挿入されたシリーズインダクタである、
送受信モジュール。 - 請求項2に記載の送受信モジュールであって、
前記第1インダクタには、他のインピーダンス素子が並列に接続されていない、
送受信モジュール。 - 請求項1に記載の送受信モジュールであって、
前記入出力フィルタ回路は、前記第1インダクタとは異なる第4インダクタを含み、
前記第4インダクタは、前記アンテナスイッチ回路と前記アンテナ端子とを結ぶ経路とグランドとを結ぶ経路上に直列に挿入されたシャントインダクタであり、かつ、導体の巻回軸方向が前記基板に対し直交する、
送受信モジュール。 - 請求項1に記載の送受信モジュールであって、
前記入出力フィルタ回路は、前記第1インダクタとは異なる他のインダクタをさらに有し、
前記他のインダクタは全て、導体の巻回軸方向が前記基板に対し直交する、
送受信モジュール。 - 請求項1から5の何れか一項に記載の送受信モジュールであって、
前記アンテナスイッチ回路と前記受信信号出力端子との間に設けられた整合回路に含まれる第2インダクタをさらに備える、
送受信モジュール。 - 請求項6に記載の送受信モジュールであって、
前記アンテナスイッチ回路と前記受信信号出力端子との間の経路に設けられたローノイズアンプ回路と、
前記アンテナスイッチ回路と前記ローノイズアンプ回路との間に設けられたローノイズアンプ入力スイッチ回路と、を備え、
前記第2インダクタは、前記ローノイズアンプ回路と前記ローノイズアンプ入力スイッチ回路との間に設けられている、
送受信モジュール。 - 請求項6又は7に記載の送受信モジュールであって、
前記第2インダクタは、導体の巻回軸方向が前記基板に対して平行である、
送受信モジュール。 - 請求項1から8の何れか一項に記載の送受信モジュールであって、
前記アンテナスイッチ回路と前記送信信号入力端子との間に設けられた整合回路に含まれる第3インダクタをさらに備える、
送受信モジュール。 - 請求項9に記載の送受信モジュールであって、
前記アンテナスイッチ回路と前記送信信号入力端子との間に設けられた整合回路に含まれる第3インダクタと、
前記アンテナスイッチ回路と前記送信信号入力端子との間の経路に設けられたパワーアンプ回路と、
前記アンテナスイッチ回路と前記パワーアンプ回路との間に設けられたパワーアンプ出力スイッチ回路と、
を備え、
前記第3インダクタは、前記パワーアンプ回路と前記パワーアンプ出力スイッチ回路との間に設けられている、
送受信モジュール。 - 請求項9又は10に記載の送受信モジュールであって、
前記第3インダクタは、導体の巻回軸方向が前記基板に対して平行である、
送受信モジュール。 - 請求項1から11の何れか一項に記載の送受信モジュールであって、
前記アンテナスイッチ回路と前記受信信号出力端子との間に設けられた整合回路に含まれる第2インダクタと、
前記アンテナスイッチ回路と前記送信信号入力端子との間に設けられた整合回路に含まれる第3インダクタと、をさらに備え、
前記基板上において、前記第2インダクタの導体の巻回軸方向と、前記第3インダクタの導体の巻回軸方向とが異なっている、
送受信モジュール。 - 請求項1から12の何れか一項に記載の送受信モジュールであって、
前記基板は、配線層が絶縁体層を挟んで複数積層された多層基板であり、前記第1インダクタが接続された配線層に積層方向に隣接する配線層には、上面視において前記第1インダクタに重なるGND配線が設けられていない、
送受信モジュール。 - 請求項13に記載の送受信モジュールであって、
前記アンテナスイッチ回路と前記受信信号出力端子との間に設けられた整合回路に含まれる第2インダクタと、
前記アンテナスイッチ回路と前記送信信号入力端子との間に設けられた整合回路に含まれる第3インダクタと、をさらに備え、
前記第2インダクタ及び前記第3インダクタは、導体の巻回軸方向が前記基板に対し直交するインダクタを含み、
前記基板は、導体の巻回軸方向が前記基板に対し直交するインダクタが接続された配線層に積層方向に隣接する配線層には、上面視において当該インダクタに重なるGND配線が設けられていない、
送受信モジュール。 - 請求項13又は14に記載の送受信モジュールであって、
前記基板の部品実装面を覆うシールドケースを備える、
送受信モジュール。
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