JP2022551774A - 画素回路及びその駆動方法、アレイ基板及び表示装置 - Google Patents

画素回路及びその駆動方法、アレイ基板及び表示装置 Download PDF

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Abstract

画素回路及びその駆動方法、アレイ基板及び表示装置を提供する。当該画素回路が、第１の調節回路と第２の調節回路とを含む。第１の調節回路は、発光素子の発光を駆動する駆動電流の大きさを制御するように第１のデータ信号及び発光制御信号を受信するように構成され、第２の調節回路は、駆動電流の発光素子に付加される時間を制御するように第２のデータ信号及び時間制御信号を受信するように構成され、該時間制御信号が発光制御信号が駆動電流の発生を許容する期間内で変化している。当該画素回路は、駆動電流の発光素子に印加される時間を制御することができるため、発光素子が高電流密度で動作するのを確保する前提で、発光素子の発光時間を制御することによって、発光素子が様々なグレースケール表示を実現可能になる。【選択図】図５

Description

本開示の実施例は、画素回路及びその駆動方法、アレイ基板及び表示装置に関する。
発光ダイオード（Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ，ＬＥＤ）表示技術は、ＬＥＤに基づいて画素ユニットを形成する表示技術である。ＬＥＤ表示技術では、携帯電話、タブレットパソコン、デジタルカメラなどの表示分野での有機発光ダイオード（ＯＬＥＤ）の応用がますます広がっており、また、ミクロンオーダー発光ダイオード（μＬＥＤ、例えば、結晶粒サイズが１００μｍよりも小さいマイクロＬＥＤ）、量子ドット発光ダイオード（ＱＬＥＤ）などは、表示分野において良好な市場動向を持っているため、産業界からも重視されるようになってきている。
本開示の少なくとも一つの実施例は、第１の調節回路と第２の調節回路とを含む画素回路であって、前記第１の調節回路が、発光素子の発光を駆動する駆動電流の大きさを制御するように第１のデータ信号及び発光制御信号を受信するように構成され、前記第２の調節回路は、前記駆動電流の前記発光素子に印加される時間を制御するように第２のデータ信号及び時間制御信号を受信するように構成され、前記時間制御信号は、前記発光制御信号が前記駆動電流の発生を許容する期間内に変化している、画素回路を提供する。
例えば、本開示のいくつかの実施例により提供される画素回路において、前記第２の調節回路が、第１の制御回路と第２の制御回路とを含み、前記第１の制御回路が、第１の制御端と、第１の端と、第２の端とを含み、前記第２の制御回路は、前記駆動電流が前記第１の制御回路の第１の端と第２の端に流れる時間を制御するように、前記第２のデータ信号及び前記時間制御信号を用いて、前記第１の制御回路の第１の制御端のレベルを制御するように構成される。
例えば、本開示のいくつかの実施例により提供される画素回路において、前記第１の制御回路が制御トランジスタを含み、前記制御トランジスタのゲートが、前記第１の制御回路の第１の制御端として前記第２の制御回路に電気的に接続され、前記制御トランジスタの第１の極が、前記第１の制御回路の第１の端として、前記制御トランジスタの第２の極は、前記第１の制御回路の第２の端とする。
例えば、本開示のいくつかの実施例により提供される画素回路において、前記第２の制御回路が、第２の書込み回路と電圧調節回路とを含み、前記第２の書込み回路が、第２の走査信号に応答して前記第２のデータ信号を第１のノードに書き込むように構成され、前記電圧調節回路が、書き込まれた第２のデータ信号を記憶し、且つ前記時間制御信号に応答して前記第１のノードのレベルを調節するように構成される。
例えば、本開示のいくつかの実施例により提供される画素回路において、前記第２の制御回路が第３の書込み回路をさらに含み、前記第３の書込み回路が、第３の走査信号に応答して第３のデータ信号を前記時間制御信号として前記電圧調節回路に書き込むように構成される。
例えば、本開示のいくつかの実施例により提供される画素回路において、前記第２の書込み回路が第２の書込みトランジスタを含み、前記電圧調節回路が、電圧調節トランジスタと第２の蓄積容量とを含み、前記第２の書込みトランジスタのゲートが、前記第２の走査信号を受信するように第２の走査信号端に接続され、前記第２の書込みトランジスタの第１の極が、前記第２のデータ信号を受信するように第２のデータ信号端に接続され、前記第２の書込みトランジスタの第２の極が、前記第１のノードに接続され、前記電圧調節トランジスタのゲートが、前記時間制御信号を受信するように時間制御信号端に接続され、前記電圧調節トランジスタの第１の極が、第１の電源電圧を受けるように第１の電源端に接続され、前記電圧調節トランジスタの第２の極が、前記第１のノードに接続され、前記第２の蓄積容量の第１の端が、前記第１のノードに接続され、前記第２の蓄積容量の第２の端が、前記第１の電源端に接続される。
例えば、本開示のいくつかの実施例により提供される画素回路において、前記電圧調節回路が時間制御抵抗をさらに含み、前記電圧調節トランジスタの第１の極が、前記時間制御抵抗を介して前記第１の電源端に接続される。
例えば、本開示のいくつかの実施例により提供される画素回路において、前記第３の書込み回路が第３の書込みトランジスタと第３の蓄積容量とを含み、前記第３の書込みトランジスタのゲートが、前記第３の走査信号を受信するように第３の走査信号端に接続され、前記第３の書込みトランジスタの第１の極が、前記第３のデータ信号を受信するように第３のデータ信号端に接続され、前記第３の書込みトランジスタの第２の極が、前記電圧調節トランジスタのゲートに接続され、前記第３の蓄積容量の第１の端が、前記電圧調節トランジスタのゲートに接続され、前記第３の蓄積容量の第２の端が、前記電圧調節トランジスタの第１の極に接続される。
例えば、本開示のいくつかの実施例により提供される画素回路において、前記第１の制御回路の第１の制御端が、前記第１のノードに接続される。
例えば、本開示のいくつかの実施例により提供される画素回路において、前記第２の制御回路がインバータ回路をさらに含み、前記インバータ回路は、前記第１のノードに接続される入力端と、前記第１の制御回路の第１の制御端に接続される出力端とを含み、前記入力端が受信した入力信号に基づいて、前記入力信号と逆相の出力信号を生成し、前記出力信号を前記第１の制御回路の第１の制御端に出力するように構成される。
例えば、本開示のいくつかの実施例により提供される画素回路において、前記インバータ回路が第１のトランジスタと第２のトランジスタとを含み、前記第１のトランジスタのタイプと前記第２のトランジスタのタイプとが異なり、前記第１のトランジスタのゲート及び前記第２のトランジスタのゲートが、前記第１のノードに接続され、前記第１のトランジスタの第２の極及び前記第２のトランジスタの第２の極が、前記第１の制御回路の第１の制御端に接続され、前記第１のトランジスタの第１の極が、第１の電圧を受けるように第１の電圧端に接続され、前記第２のトランジスタの第１の極が、第２の電圧を受けるように第２の電圧端に接続され、前記第１の電圧と前記第２の電圧とが異なる。
例えば、本開示のいくつかの実施例により提供される画素回路において、前記第２の書込み回路及び前記第１の調節回路が、それぞれ同一のデータ信号端に接続され、前記同一のデータ信号端が、異なる期間にそれぞれ前記第２の書込み回路及び前記第１の調節回路にそれぞれに対応するデータ信号を供給するように構成される。
例えば、本開示のいくつかの実施例により提供される画素回路において、前記第１の調節回路が、駆動回路と、第１の書込み回路と、補償回路と、発光制御回路と、を含み、前記駆動回路は、第２の制御端と、第３の端と、第４の端と、を含み、前記駆動回路の第３の端と第４の端に流れる、前記発光素子の発光を駆動する駆動電流を制御するように構成され、前記第１の書込み回路が、第１の走査信号に応答して第１のデータ信号を前記駆動回路の第２の制御端に書き込むように構成され、前記補償回路が、書き込まれた前記第１のデータ信号を記憶し、前記第１の走査信号に応答して前記駆動回路を補償するように構成され、前記発光制御回路は、前記発光制御信号に応答して第２の電源電圧を前記駆動回路の第３の端に印加するように構成される。
例えば、本開示のいくつかの実施例により提供される画素回路において、前記駆動回路が駆動トランジスタを含み、前記駆動トランジスタのゲートが、前記駆動回路の第２の制御端として第２のノードに接続され、前記駆動トランジスタの第１の極が、前記駆動回路の第３の端として第３のノードに接続され、前記駆動トランジスタの第２の極が、前記駆動回路の第４の端として第４のノードに接続される。
例えば、本開示のいくつかの実施例により提供される画素回路において、前記第１の書込み回路が第１の書込みトランジスタを含み、前記第１の書込みトランジスタのゲートが、前記第１の走査信号を受信するように第１の走査信号端に接続され、前記第１の書込みトランジスタの第１の極が、前記第１のデータ信号を受信するように第１のデータ信号端に接続され、前記第１の書込みトランジスタの第２の極が、前記第３のノードに接続される。
例えば、本開示のいくつかの実施例により提供される画素回路において、前記補償回路が補償トランジスタと第１の蓄積容量とを含み、前記補償トランジスタのゲートが前記第１の走査信号を受信するように第１の走査信号端に接続され、前記補償トランジスタの第１の極が前記第４のノードに接続され、前記補償トランジスタの第２の極が前記第２のノードに接続され、前記第１の蓄積容量の第１の端が前記第２のノードに接続され、前記第１の蓄積容量の第２の端が第２の電源端に接続される。
例えば、本開示のいくつかの実施例により提供される画素回路において、前記発光制御回路が発光制御トランジスタを含み、前記発光制御トランジスタのゲートが、前記発光制御信号を受信するように発光制御信号端に接続され、前記発光制御トランジスタの第１の極が、前記第２の電源電圧を受けるように第２の電源端に接続され、前記発光制御トランジスタの第２の極が、前記第３のノードに接続される。
例えば、本開示のいくつかの実施例により提供される画素回路において、前記第１の調節回路がリセット回路をさらに含み、前記リセット回路が、リセット信号に応答してリセット電圧を前記駆動回路の第２の制御端に印加するように構成される。
例えば、本開示のいくつかの実施例により提供される画素回路において、前記リセット回路がリセットトランジスタを含み、前記リセットトランジスタのゲートが、前記リセット信号を受信するようにリセット信号端に接続され、前記リセットトランジスタの第１の極が、前記リセット電圧を受けるようにリセット電圧端に接続され、前記リセットトランジスタの第２の極が、前記第２のノードに接続される。
例えば、本開示のいくつかの実施例により提供される画素回路において、前記第１の制御回路の第１の端が、前記駆動回路の第４の端に接続され、前記第１の制御回路の第２の端が、前記発光素子の第１の極に接続され、前記発光素子の第２の極が、第３の電源電圧を受けるように第３の電源端に接続される。
本開示の少なくとも一実施例は、アレイ状に配置された複数の画素ユニットを含むアレイ基板であって、各前記画素ユニットは、前記発光素子及び本開示のいずれかの実施例により提供される画素回路を含む、アレイ基板をさらに提供する。
本開示の少なくとも一実施例は、本開示のいずれかの実施例により提供されるアレイ基板を含む表示装置をさらに提供する。
本開示の少なくとも一実施例は、前記第１の調節回路が前記第１のデータ信号及び前記発光制御信号を受信し、前記発光素子を駆動するための駆動電流の大きさを制御するようにするステップと、前記第２の調節回路が前記第２のデータ信号及び前記時間制御信号を受信し、前記駆動電流の前記発光素子に印加される時間を制御するようにするステップと、を含み、前記時間制御信号が前記発光制御信号が前記駆動電流の発生を許容する期間内に変化している、本開示の何れかの実施例により提供される画素回路による駆動方法をさらに提供する。
例えば、本開示のいくつかの実施例により提供される駆動方法において、前記第１の調節回路が第１の制御回路と第２の制御回路とを含み、前記第１の制御回路が第１の制御端と、第１の端と、第２の端とを含み、前記第２の制御回路は、前記駆動電流が前記第１の制御回路の第１の端と第２の端に流れる時間を制御するように、前記第２のデータ信号及び前記時間制御信号を用いて前記第１の制御回路の第１の制御端のレベルを制御するように構成され、前記駆動方法は、発光段階を含み、前記発光段階において、前記第２の制御回路が前記第１の制御回路をオン状態からオフ状態に変化させるように前記第２のデータ信号及び前記時間制御信号を用いて前記第１の制御回路の第１の制御端のレベルを制御することによって、前記駆動電流が前記第１の制御回路の第１の端と第２の端に流れる時間を制御するようにする。
本発明の実施例の技術構成をさらに明確に説明するために、以下に実施例の図面について簡単に紹介する。言うまでもないが、下記に記載の図面は本発明の実施例に係るものに過ぎず、本発明に対し制限するものではない。
図１は、ミクロンオーダー発光ダイオード（μＬＥＤ）の発光効率特性曲線図である。 図２Ａは、ミクロンオーダー発光ダイオード（μＬＥＤ）と有機発光ダイオード（ＯＬＥＤ）の緑色光（Ｇ）色座標変化曲線の比較イメージである。 図２Ｂは、ミクロンオーダー発光ダイオード（μＬＥＤ）と有機発光ダイオード（ＯＬＥＤ）の緑色光（Ｇ）色座標変化曲線の比較イメージである。 図３Ａは、２Ｔ１Ｃ画素回路の概略図である。 図３Ｂは、別の２Ｔ１Ｃ画素回路の概略図である。 図４は、本開示の少なくとも一実施例により提供される画素回路の概略ブロック図である。 図５は、図４に示す画素回路の例示的な概略ブロック図である。 図６は、図４に示す画素回路の別の例示的な概略ブロック図である。 図７は、図４に示す画素回路の他の例示的な概略ブロック図である。 図８は、図４に示す画素回路の他の例示的な概略ブロック図である。 図９は、図５に示す画素回路の具体的な実現例の回路構成図である。 図１０は、図６に示す画素回路の具体的な実現例の回路構成図である。 図１１は、図７に示す画素回路の具体的な実現例の回路構成図である。 図１２は、図８に示す画素回路の具体的な実現例の回路構成図である。 図１３は、本開示の少なくとも一実施例により提供される画素回路の駆動方法の信号タイミングチャートである。 図１４Ａは、図９に示す画素回路を図１３における４つの段階に対応する回路の概略図である。 図１４Ｂは、図９に示す画素回路を図１３における４つの段階に対応する回路の概略図である。 図１４Ｃは、図９に示す画素回路を図１３における４つの段階に対応する回路の概略図である。 図１４Ｄは、図９に示す画素回路を図１３における４つの段階に対応する回路の概略図である。 図１５は、本開示の少なくとも一実施例により提供される別の画素回路の駆動方法の信号タイミングチャートである。 図１６は、図１０に示す画素回路を図１５における発光段階Ｓ４に対応する回路の概略図である。 図１７Ａは、本開示の少なくとも一実施例により提供されるアレイ基板の概略図である。 図１７Ｂは、本開示の少なくとも一実施例により提供される別のアレイ基板の概略図である。 図１８は、本開示の少なくとも一実施例により提供される表示装置の概略図である。
本開示の実施例の目的、技術構成、及びメリットをさらに明確に説明するために、以下において本開示の実施例の図面を参照して、本開示の実施例の技術構成について明確に、完全に記載する。明らかなように、記載した実施例は本開示の一部の実施例であり、全ての実施例ではない。上記に記載の本開示の実施例に基づいて、当業者が創造的な労働を必要としない前提において得ることができるその他の実施例は、いずれも本開示の範囲に属するものとなる。
特に定義されない限り、本開示で使用される技術用語又は科学用語は、当業者が理解する通常の意味である。本開示で使用される「第１の」、「第２の」及び類似する語は、何らかの順序、数量又は重要性を示すものではなく、異なる構成部分を区別するためのものにすぎない。同様に、「一つ」、「一」または「当該」などの類似する語も、数量制限を意味するものではなく、少なくとも一つ存在することを意味する。「含む」や「含まれる」などの類似する語は、この語の前に出現した素子や物がこの語の後に挙げられる素子や物、及びそれらの均等物を含むことを意味するが、その他の素子や物を排除するものではない。「接続」や「互いに接続」などの類似する語は、物理的又は機械的な接続に限定されず、直接的か間接的かを問わず、電気的な接続を含んでもよい。「上」、「下」、「左」、「右」などは、相対位置関係を示すためのものにすぎず、説明対象の絶対位置が変わると、該相対位置関係もそれに応じて変わる可能性がある。
以下、いくつかの具体的な実施例により本開示について説明する。本開示の実施例の以下の説明を明確かつ簡潔にするために、既知の機能および既知の部品（素子）の詳細な説明を省略することができる。本開示の実施例のいずれかの部品（素子）が複数の図面に現れる場合、当該部品（素子）は、各図面において同一または類似の参照符号で示される。
ミクロンオーダー発光ダイオード（μＬＥＤ）を用いる表示パネルは、厚みが薄く、軽量で、消費電力が低く、寿命が長く、発光効率が高く、応答速度が速く、自主発光が可能で、透明表示に利用できるなどの利点があり、携帯電話、タブレットコンピュータ、デジタルカメラなどの表示分野で良好な応用動向がある。
図１は、ミクロンオーダー発光ダイオード（μＬＥＤ）の発光効率特性曲線図である。図１からわかるように、低電流密度（例えば、電流密度が１０００ ｍＡ／ｃｍ２未満）では、μＬＥＤの発光効率が低い。
図２Ａと図２Ｂは、ミクロンオーダー発光ダイオード（μＬＥＤ）と有機発光ダイオード（ＯＬＥＤ）の緑色光（Ｇ）色座標変化曲線の比較イメージである。ここで、図２Ａは、μＬＥＤとＯＬＥＤのＧ色座標の横座標（Ｇｘ）がグレースケール（ｇｒａｙｓｃａｌｅ）に従って変化するグラフを示し、図２Ｂは、μＬＥＤとＯＬＥＤのＧ色座標の縦座標（Ｇｙ）がグレースケール（ｇｒａｙｓｃａｌｅ）に従って変化するグラフを示す。図２Ａと図２Ｂからわかるように、グレースケールの全範囲（例えば、０～２５５）内にわたって、ＯＬＥＤのＧ色座標は、ほぼ一定であるため、ＯＬＥＤの光色は、比較的安定している一方、μＬＥＤについて、低グレースケール範囲（例えば、０～１００）では、そのＧ色座標の変動が大きいのに対し、中高グレースケール範囲（例えば、１００～２５５）では、そのＧ色座標の変動が小さいため、μＬＥＤの光色の安定性は、改善する余地がある。
一般的に、μＬＥＤ表示パネルは、ＯＬＥＤ表示パネルでよく用いられる画素回路を用いてμＬＥＤの発光を駆動することができる。例えば、μＬＥＤ表示パネルは、２つの薄膜トランジスタ（ｔｈｉｎ－ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）と１つの蓄積容量Ｃｓを用いて、μＬＥＤの発光を駆動する基本機能を実現する２Ｔ１Ｃ画素回路を用いることができる。図３Ａと図３Ｂは、それぞれ２種類の２Ｔ１Ｃ画素回路の概略図を示す。
図３Ａに示すように、スイッチングトランジスタＴ０と、駆動トランジスタＮ０と、蓄積容量Ｃｓとを含む２Ｔ１Ｃ画素回路である。例えば、当該スイッチングトランジスタＴ０のゲートは、走査信号Ｓｃａｎ１を受信するように走査線に接続され、ソースは、データ信号Ｖｄａｔａを受信するようにデータ信号線に接続され、ドレインは、駆動トランジスタＮ０のゲートに接続され、駆動トランジスタＮ０のソースは、第１の電圧Ｖｄｄ（例えば、高電圧）を受けるように第１の電圧端に接続され、ドレインは、μＬＥＤの正極端に接続され、蓄積容量Ｃｓの一端は、スイッチングトランジスタＴ０のドレインおよび駆動トランジスタＮ０のゲートに接続され、他端は、駆動トランジスタＮ０のソースおよび第１の電圧端に接続され、μＬＥＤの負極端は、第２の電圧Ｖｓｓ（例えば、低電圧、例えば、接地電圧）を受けるように第２の電圧端に接続される。当該２Ｔ１Ｃ画素回路の駆動方式は、画素の明暗（すなわち、グレースケール）を２つのＴＦＴと蓄積容量Ｃｓにより制御することである。走査線を介して走査信号Ｓｃａｎ１が印加されてスイッチングトランジスタＴ０がオンされると、データ駆動回路がデータ信号線を介して供給するデータ信号Ｖｄａｔａは、スイッチングトランジスタＴ０を介して蓄積容量Ｃｓを充電することにより、データ信号Ｖｄａｔａを蓄積容量Ｃｓに記憶し、この記憶されたデータ信号Ｖｄａｔａは、駆動トランジスタＮ０のオン程度を制御することで、駆動トランジスタに流れる、μＬＥＤの発光を駆動する電流の大きさを制御し、すなわち、この電流が、当該画素の発光のグレースケールを決定する（低電流密度は、低グレースケールに対応し、高電流密度は、高グレースケールに対応する）。図３Ａに示す２Ｔ１Ｃ画素回路において、スイッチングトランジスタＴ０は、Ｎ型トランジスタであるが、駆動トランジスタＮ０は、Ｐ型トランジスタである。
図３Ｂに示すように、別の２Ｔ１Ｃ画素回路も、スイッチングトランジスタＴ０と、駆動トランジスタＮ０と、蓄積容量Ｃｓとを含むが、その接続形態は、若干変わっており、また、駆動トランジスタＮ０は、Ｎ型トランジスタである。図３Ａに対する図３Ｂの画素回路の変化点は、μＬＥＤの正極端が第１の電圧Ｖｄｄ（例えば、高電圧）を受けるように第１の電圧端に接続され、負極端が駆動トランジスタＮ０のドレインに接続され、駆動トランジスタＮ０のソースが第２の電圧Ｖｓｓ（例えば、低電圧、例えば、接地電圧）を受けるように第２の電圧端に接続される点を含む。蓄積容量Ｃｓの一端は、スイッチングトランジスタＴ０のドレイン及び駆動トランジスタＮ０のゲートに接続され、他端は、駆動トランジスタＮ０のソース及び第２の電圧端に接続される。当該２Ｔ１Ｃの画素回路の動作方式は、基本的に図３Ａに示す画素回路と同様であるため、ここで、説明を省略する。
また、図３Ａと図３Ｂに示す画素回路について、スイッチングトランジスタＴ０は、Ｎ型トランジスタに限らず、Ｐ型トランジスタであってもよく、これにより、そのオン又はオフを制御する走査信号Ｓｃａｎ１の極性をそれに応じて変更すればよい。
上記２Ｔ１Ｃの基本の画素回路に加えて、例えば、補償機能、リセット機能などを有する他の画素回路も開発されており、これらの画素回路は、μＬＥＤ表示パネルにも適用できるが、ここで、説明を省略する。
しかし、ＯＬＥＤ表示パネルでよく用いられる画素回路をμＬＥＤ表示パネルに適用した場合、画素中のμＬＥＤで表示されるグレースケールは、駆動電流の大きさによって完全に制御されている（低電流は、低グレースケールに対応し、高電流は、高グレースケールに対応する）ため、発光効率が高く、光色が安定した電流密度区間でμＬＥＤ動作を動作させるのを確保できず、すなわち、μＬＥＤ表示パネルが低グレースケール表示を行う場合、μＬＥＤが低電流密度の状態で生じる発光効率が低く、光色が不安定という問題を解決することができない。
本開示の少なくとも一実施例は、画素回路を提供する。当該画素回路は、第１の調節回路と第２の調節回路とを含む。第１の調節回路は、発光素子の発光を駆動する駆動電流の大きさを制御するように第１のデータ信号及び発光制御信号を受信するように構成され、第２の調節回路は、駆動電流の発光素子に付加される時間を制御するように第２のデータ信号及び発光制御信号が駆動電流の発生を許容する期間内で変化する時間制御信号を受信するように構成される。
本開示のいくつかの実施例は、上記の画素回路に対応する駆動方法、アレイ基板及び表示装置をさらに提供する。
本開示の少なくとも一実施例により提供される画素回路及びその駆動方法、アレイ基板及び表示装置は、駆動電流の発光素子に印加される時間を制御できることによって、発光素子が高電流密度で動作するのを確保する前提で、発光素子の発光時間を制御することによって、発光素子が例えば、低グレースケール表示などの各種のグレースケール表示を実現することができる。
以下、図面を参照して本開示のいくつかの実施例及びその例について詳細に説明する。
図４は、本開示の少なくとも一実施例により提供される画素回路の概略ブロック図である。例えば、図４に示す画素回路１０は、μＬＥＤ表示パネルのサブピクセルに適用できる。図４に示すように、画素回路１０は、第１の調節回路１００と第２の調節回路２００とを含む。
例えば、第１の調節回路１００は、発光素子３００の発光を駆動するための駆動電流の大きさを制御するように第１のデータ信号Ｄａｔａ１及び発光制御信号ＥＭを受信するように構成されている。例えば、いくつかの例では、第１の調節回路１００は、第１のデータ信号Ｄａｔａ１に基づいて、駆動電流（例えば、駆動電流の大きさが第１のデータ信号Ｄａｔａ１と関係がある）を生成し、発光制御信号ＥＭの制御で、発光素子３００の発光を駆動するように発光素子３００に駆動電流を供給することができる。例えば、発光素子３００は、例えば、μＬＥＤ（例えば、Ｍｉｃｒｏ－ＬＥＤ、Ｍｉｎｉ－ＬＥＤ）等のミクロンオーダー発光素子を用いることができ、例えば、当該ミクロンオーダー発光素子は、さらに例えば、Ｍｉｃｒｏ－ＯＬＥＤ、Ｍｉｎｉ－ＯＬＥＤなどのミクロンオーダーＯＬＥＤでもよい。なお、本開示の実施例は、これに限定しない。
例えば、第２の調節回路２００は、上記の駆動電流の発光素子３００に印加される時間を制御する、すなわち、第２の調節回路が発光素子３００の発光時間の長さを制御できるように第２のデータ信号Ｄａｔａ２および時間制御信号ＴＣを受信するように構成されている。例えば、いくつかの例では、第２のデータ信号Ｄａｔａ２と時間制御信号ＴＣの協働により、第２の調節回路２００は、駆動電流が通過することを許容する状態から電流が通過することを許容しない状態へ徐々に変化でき、すなわち、駆動電流が生成されて発光素子３００に印加される時間を制御することができる。例えば、時間制御信号ＴＣは、発光制御信号ＥＭが駆動電流の発生を許容する期間内に変化し、例えば、時間制御信号ＴＣの変化は、発光素子３００の発光時間の長さを制御することができる。
なお、図４に示す画素回路１０における第１の調節回路１００、第２の調節回路２００および発光素子３００の接続形態（第１の調節回路１００、第２の調節回路２００および発光素子３００が順次接続されるもの）は、例示的であり、本開示の実施例は、それを含むが、これに限定しない。例えば、本開示の実施例により提供される画素回路における第１の調節回路、第２の調節回路および発光素子は、上記の第１の調節回路、第２の調節回路の対応機能を実現できれば、さらに他の接続形態で接続されてもよい。
本開示の実施例により提供される画素回路は、発光素子の発光時間を制御することで、発光素子が高電流密度で動作する前提で、例えば、低グレースケール表示などの様々なグレースケール表示を実現することができ、例えば、発光素子の発光輝度を高め、発光素子の発光時間を短縮することで低グレースケール表示を実現する。発光素子がμＬＥＤの場合、μＬＥＤが低電流密度の状態で動作することを回避することができ、μＬＥＤの発光効率が低く光色が不安定であるという問題を解決する。
図５は、図４に示す画素回路の例示的な概略ブロック図である。例えば、図５に示すように、当該画素回路１０において、第１の調節回路１００は、駆動回路１１０と、第１の書込み回路１２０と、補償回路１３０と、発光制御回路１４０と、を含む。
例えば、駆動回路１１０は、第２の制御端１１１と、第３の端１１２と、第４の端１１３とを含み、かつ、第３の端１１２と第４の端１１３に流れる、発光素子３００の発光を駆動するための駆動電流を制御するように構成されている。例えば、発光段階において、駆動回路１１０は、発光素子３００の発光を駆動するように駆動電流を発光素子３００に供給することができ、表示する必要のあるグレースケールに応じて対応する駆動電流を供給して発光させることができる。なお、本開示の実施例において、発光素子が表示するグレースケールは、駆動電流の大きさだけでなく、駆動電流の発光素子に印加される時間（即ち、発光素子の発光時間）の長さにも関係がある。なお、駆動回路１１０における３つの端子の名付けにおける「第２の」、「第３の」、「第４の」は、駆動回路１１０が有する端子の数を示すものではなく、後述する第１の制御回路における３つの端子の名付けと区別するためのものに過ぎない。
例えば、第１の書込み回路１２０は、駆動回路１１０に接続され、第１の走査信号ＳＮ１に応答して第１のデータ信号Ｄａｔａ１を駆動回路１１０の第２の制御端１１１に書き込むように構成されている。例えば、データ書込みと補償段階において、第１の書込み回路１２０は、第１の走査信号ＳＮ１に応答してオンすることによって、第１のデータ信号Ｄａｔａ１（例えば、オンされた補償回路１３０を介して）を駆動回路１１０の第２の制御端１１１に書き込み、これにより、発光段階時に第１のデータ信号Ｄａｔａ１に基づいて、発光素子３００の発光を駆動する駆動電流を駆動回路１１０に発生させる。
例えば、補償回路１３０は、駆動回路１１０に接続され、書き込まれた第１のデータ信号Ｄａｔａ１を記憶し、第１の走査信号ＳＮ１に応答して駆動回路１１０を補償するように構成されている。例えば、補償回路１３０は、第１の書込み回路１２０に書き込まれた第１のデータ信号Ｄａｔａ１を受信し記憶することができる第１の蓄積容量を含む。例えば、データ書込みと補償段階において、補償回路１３０は、第１の走査信号ＳＮ１に応答してオンし、駆動回路１１０の第２の制御端１１１と第４の端１１３とを電気的に接続することによって、駆動回路１１０の閾値電圧の関連情報もそれに応じて第１の蓄積容量に記憶させ、さらに、発光段階において、補償された場合で第１のデータ信号Ｄａｔａ１に基づいて発光素子３００の発光を駆動する駆動電流を駆動回路１１０に発生させるように、記憶された第１のデータ信号Ｄａｔａ１及び閾値電圧等の情報を含む電圧を用いて、駆動回路１１０を制御することができる。
例えば、発光制御回路１４０は、駆動回路１１０に接続され、発光制御信号ＥＭに応答して第２の電源電圧ＶＤＤを駆動回路１１０の第３の端１１２に印加するように構成されている。例えば、発光段階において、発光制御回路１４０は、発光制御信号ＥＭに応答してオンすることによって、駆動回路１１０に駆動電流を発生させるように第２の電源電圧ＶＤＤを駆動回路１１０の第３の端１１２に印加することができる。例えば、第２の電源電圧ＶＤＤは、例えば、高電圧などの駆動電圧でもよい。
例えば、いくつかの例では、図５に示すように、第１の調節回路１００は、リセット回路１５０をさらに含んでもよい。例えば、リセット回路１５０は、駆動回路１１０に接続され、リセット信号ＲＳに応答してリセット電圧Ｖｉｎｉを駆動回路１１０の第２の制御端１１１に印加するように構成されている。例えば、初期化段階において、リセット回路１５０は、リセット信号ＲＳに応答してオンすることによって、駆動回路１１０をリセット操作するようにリセット電圧Ｖｉｎｉを駆動回路１１０の第２の制御端１１１に印加することができる。
例えば、図５に示すように、いくつかの実施例により提供される画素回路１０において、第２の調節回路２００は、第１の制御回路２１０と第２の制御回路２１５とを含む。
例えば、図５に示すように、第１の制御回路２１０は、第１の制御端２１１と、第１の端２１２と、第２の端２１３と、を含む。例えば、第１の制御回路２１０の第１の端２１２は、駆動回路１１０の第４の端１１３に接続され、第１の制御回路２１０の第２の端２１３は、発光素子３００の第１の極（例えば、正極）に接続され、発光素子３００の第２の極（例えば、カソード）は、第３の電源電圧ＶＳＳを受けるように第３の電源端に接続される。これにより、発光段階において、第１の制御回路２１０のオン状態の持続時間を制御することによって、駆動電流の発光素子３００に印加される時間（即ち、発光時間）を制御することができる。例えば、第３の電源電圧ＶＳＳは、例えば、接地電圧などの低電圧である。
例えば、第２の制御回路２１５は、第１の制御回路２１０の第１の制御端２１１に接続され、第２の制御回路２１５は、駆動電流が第１の制御回路２１０の第１の端２１２と第２の端２１３に流れる時間を制御することによって、駆動電流の発光素子３００に印加される時間を制御するように、第２のデータ信号Ｄａｔａ２と時間制御信号ＴＣを用いて、第１の制御回路２１０の第１の制御端２１１のレベルを制御するように構成されている。
例えば、いくつかの実施例において、図５に示すように、第２の制御回路２１５は、第２の書込み回路２２０と電圧調節回路２３０とを含む。
例えば、第２の書込み回路２２０は、第１のノードＰ１に接続され、第２の走査信号ＳＮ２に応答して第２のデータ信号Ｄａｔａ２を第１のノードＰ１に書き込むように構成されている。例えば、タイムスイッチプリセットにおいて、第２の書込み回路２２０は、第２の走査信号ＳＮ２に応答してオンすることによって、発光段階の開始タイミングで第１の制御回路２１０をオン状態にするように第２のデータ信号Ｄａｔａ２を第１のノードＰ１に書き込む。
例えば、電圧調節回路２３０は、第１のノードＰ１に接続され、書き込まれた第２のデータ信号Ｄａｔａ２を記憶し、時間制御信号ＴＣに応答して第１のノードＰ１のレベルを調節するように構成されている。例えば、電圧調節回路２３０は、第２の蓄積容量を含み、例えば、タイムスイッチプリセットにおいて、第２の蓄積容量は、第２の書込み回路２２０に書き込まれた第２のデータ信号Ｄａｔａ２を受信して記憶することができる。例えば、発光段階において、電圧調節回路２３０は、時間制御信号ＴＣに応答してオンすることによって、第２の蓄積容量は、オンされた電圧調節回路２３０により充放電でき（充電または放電）、即ち、電圧調節回路２３０は、第１のノードＰ１のレベルを調節することができる。例えば、第２の蓄積容量の充放電過程が進むにつれて、第１のノードＰ１のレベルは徐々に変化することによって、第１の制御回路２１０をオン状態からオフ状態にすることができ、即ち、駆動電流の発光素子３００に印加される時間を制御することができる。例えば、いくつかの実施例において、第２のデータ信号Ｄａｔａ２は、一定の信号でもよく、時間制御信号ＴＣは、振幅の大きさが調整可能な信号でもよく、例えば、時間制御信号ＴＣの振幅を調節することで、電圧調節回路２３０のオン程度を制御することができることによって、第２の蓄積容量の充放電の速度を制御することができ、駆動電流の発光素子３００に印加される時間をさらに制御することができる。
例えば、いくつかの実施例において、図５に示すように、第１の制御回路２１０の第１の制御端２１１は、第１のノードＰ１に接続される。この場合、第２のデータ信号Ｄａｔａ２は、第１の制御回路２１０の第１の制御端２１１に直接印加されることができ、第１の制御回路２１０をオンさせることができる。発光段階において、オンされた電圧調節回路２３０は、第１の電源電圧ＶＧＧを受けるように第１の電源端に接続され、第２の蓄積容量の充放電過程が終了すると、第１のノードＰ１のレベルは、ＶＧＧとなり、即ち、第１の電源電圧ＶＧＧは、第１の制御回路２１０をオフさせることができる。
図６は、図４に示す画素回路の別の例示的な概略ブロック図である。図６に示すように、図５に示す画素回路１０に加え、画素回路１０Ａの第２の調節回路２００Ａにおける第２の制御回路２１５Ａは、第３の書込み回路２４０をさらに含む。なお、図６に示す画素回路１０Ａにおける他の回路構造は、図５に示す画素回路１０と基本的に同様であり、ここで、繰返した箇所について説明を省略する。なお、説明を明確かつ簡潔にするために、図６に示す画素回路１０Ａにおいて、第１の調節回路１００の具体的な回路構造が省略されている（図５に示す画素回路１０における第１の調節回路１００を参照することができる）。
図６に示すように、第３の書込み回路２４０は、電圧調節回路２３０に接続され、第３の走査信号ＳＮ３に応答して第３のデータ信号Ｄａｔａ３を時間制御信号ＴＣとして電圧調節回路２３０に書き込むように構成されている。例えば、発光段階において、第３の書込み回路２４０は、第３の走査信号ＳＮ３に応答してオンすることによって、第３のデータ信号Ｄａｔａ３を時間制御信号ＴＣとして電圧調節回路２３０の制御端に書き込むことができる。例えば、第３の書込み回路２４０は、書き込まれた第３のデータ信号Ｄａｔａ３を受信し記憶することができる第３の蓄積容量を含むことができ、これにより、発光段階において、第３の蓄積容量に記憶されている第３のデータ信号Ｄａｔａ３は、電圧調節回路のオン状態を維持することができる。例えば、第２の制御回路２１５Ａは、第３の書込み回路２４０を含む場合、第３のデータ信号Ｄａｔａ３の振幅の大きさを調節することで、時間制御信号ＴＣの振幅の大きさに対する調節を実現することができる。
図７は図４に示す画素回路のさらなる例示的な概略ブロック図である。図７に示すように、図５に示す画素回路１０に加え、画素回路１０Ｂの第２の調節回路２００Ｂにおける第２の制御回路２１５Ｂは、インバータ回路２５０をさらに含む。なお、図７に示す画素回路１０Ｂにおける他の回路構造は、図５に示す画素回路１０と基本的に同様であり、ここで、繰返した箇所について説明を省略する。なお、説明を明確かつ簡潔にするために、図７に示す画素回路１０Ｂにおいて、第１の調節回路１００の具体的な回路構造が省略されている（図５に示す画素回路１０における第１の調節回路１００を参照することができる）。
図７に示すように、インバータ回路２５０は、第１のノードＰ１に接続される入力端と、第１の制御回路２１０の第１の制御端２１１に接続する出力端とを含む。例えば、インバータ回路２５０は、その入力端により受信した入力信号に基づいて、入力信号とは逆相の出力信号を生成し、出力信号をその出力端に出力し、例えば、本例において、当該出力信号を第１の制御回路２１０の第１の制御端２１１に出力するように構成されている。例えば、入力信号と出力信号とは逆相であることとは、入力信号がハイレベルのとき、出力信号がローレベルであること、入力信号がローレベルのとき、出力信号がハイレベルであることを指す。本開示の実施例において、Ｐ型トランジスタを例にすると、ローレベル（及び低電圧）とは、Ｐ型トランジスタをオンさせることができるレベルを指し、ハイレベル（および高電圧）とは、Ｐ型トランジスタをオフさせることができるレベルを指す。
例えば、図７に示すように、インバータ回路２５０は、さらに、第１の電圧ＶＨを受けるように第１の電圧端に接続され、且つ第２の電圧ＶＬを受けるように第２の電圧端に接続される。第１の電圧ＶＨは、第２の電圧ＶＬとは異なり、例えば、第１の電圧ＶＨが、ハイレベル電圧であり、第２の電圧ＶＬが、ローレベル電圧である。例えば、インバータ回路２５０の入力端の入力信号がローレベルのとき、インバータ回路の出力端の出力信号がハイレベルであり、インバータ回路２５０の入力端の入力信号がハイレベルのとき、インバータ回路の出力端の出力信号がローレベルである。
図５に示す画素回路１０において、発光段階において、第１のノードＰ１のレベルの調節過程は、緩やかな変化過程であり（インバータ回路２５０の出力信号のレベル変化過程に対して言えば）、第１のノードＰ１は、第１の制御回路２１０の第１の制御端２１１に直接接続されるため、第１の制御回路２１０のオン程度は、第１のノードＰ１のレベルの緩やかな変化に伴って緩やかに変化している。一方、図７に示す画素回路１０Ｂにおいて、第１のノードＰ１のレベルの調節過程は、依然として緩やかな変化過程であるが、第１のノードＰ１は、インバータ回路２５０（インバータ回路２５０の出力信号のレベル変化過程は、ホッピング過程である）を介して第１の制御回路２１０の第１の制御端２１１に接続されるため、第１の制御回路２１０の第１の制御端２１１のレベルの変化過程は、ホッピング過程であるため、第１の制御回路２１０は、オン状態からオフ状態にホッピングすることができ、これにより、第１の制御回路２１０がオン状態にあるときに、発光素子３００は、常に発光効率が高く、光色が安定した電流密度区間内で動作することを確保することができる。
第１の制御回路２１０が同一タイプのトランジスタとして実現される場合、図７に示す画素回路１０Ｂで用いられる第２のデータ信号は、図５に示す画素回路１０で用いられる第２のデータ信号と逆相であると同時に、図７に示す画素回路１０Ｂで用いられる第１の電源電圧も図５に示す画素回路１０で用いられる第１の電源電圧と逆相であることを理解されたい。
図８は図４に示す画素回路の他の例示的な概略ブロック図である。図８に示すように、図５に示す画素回路１０に加え、画素回路１０Ｃの第２の調節回路２００Ｃにおける第２の制御回路２１５Ｃは、第３の書込み回路２４０とインバータ回路２５０とをさらに含む。なお、図８に示す画素回路１０Ｃにおける他の回路構造は、図５に示す画素回路１０と基本的に同様であり、ここで、繰返した箇所について説明を省略する。なお、説明を明確かつ簡潔にするために、図８に示す画素回路１０Ｃにおいて、第１の調節回路１００の具体的な回路構造が省略されている（図５に示す画素回路１０における第１の調節回路１００を参照することができる）。
勿論、図８に示す画素回路１０Ｃを、図６に示す画素回路１０Ａに加え、画素回路１０Ｃは、インバータ回路２５０をさらに含む、または、図７に示す画素回路１０Ｂに加え、画素回路１０Ｃは、第３の書込み回路２４０をさらに含むものに理解することもできる。例えば、図８に示す画素回路１０Ｃにおける第３の書込み回路２４０の接続形態と動作原理等について、図６に示す画素回路１０Ａにおける関連記載を参照することができ、図８に示す画素回路１０Ｃにおけるインバータ回路２５０の接続形態と動作原理等について、図７に示す画素回路１０Ｂにおける関連記載を参照することができ、ここで、説明を省略する。
なお、本開示の実施例に記載の第１の走査信号ＳＮ１、第２の走査信号ＳＮ２及び第３の走査信号ＳＮ３は、３つの異なるタイミングの制御信号（例えば、走査信号）を区別するためのものである。例えば、第１の走査信号ＳＮ１は、データ書込みと補償段階において有効レベルであり、第２の走査信号ＳＮ２は、タイムスイッチプリセット段階において有効レベルであり、第３の走査信号ＳＮ３は、発光段階において有効レベルである。なお、本開示の実施例により提供される画素回路について、「有効レベル」とは、含まれる被動作トランジスタをオンさせることができるレベルを指し、それに応じて「無効レベル」とは、含まれる被動作トランジスタをオンさせることができない（即ち、当該トランジスタがオフされる）レベルを指す。画素回路の回路構成におけるトランジスタの異なるタイプ（Ｎ型またはＰ型）によって、有効レベルは、無効レベルより高くても低くてもよい。例えば、本開示の実施例において、トランジスタがＰ型トランジスタの場合、有効レベルは、ローレベルであり、無効レベルは、ハイレベルである。
なお、本開示の実施例により提供される画素回路において、第１のデータ信号Ｄａｔａ１、第２のデータ信号Ｄａｔａ２は、データ書込みと補償段階、タイムスイッチプリセット段階においてそれぞれ画素回路に供給される（それぞれ第１の書込み回路１２０、第２の書込み回路２２０に供給される）ため、第２の書込み回路２２０と第１の調節回路１００（第１の調節回路１００における第１の書込み回路１２０）は、それぞれ同一のデータ信号端に接続されることができる。当該同一のデータ信号端は、異なる期間にそれぞれ第２の書込み回路２２０と第１の調節回路１００（第１の調節回路１００における第１の書込み回路１２０）に各自に対応するデータ信号を供給するように構成されており、即ち、当該同一のデータ信号端子は、時分割で異なるデータ信号を供給することができ、例えば、データ書き込みと補償の段階において、第１のデータ信号Ｄａｔａ１を供給し、タイムスイッチプリセット段階において、第２のデータ信号Ｄａｔａ２を供給することができる。画素回路が第３の書込み回路を含む場合、第３のデータ信号Ｄａｔａ３は、発光段階において画素回路の第３の書込み回路２４０に供給されるため、第３のデータ信号も、上記の同一のデータ信号端に供給されてもよく、例えば、第３の書き込回路２４０も、当該同一のデータ信号端に接続され、当該同一のデータ信号端は、発光段階において第３のデータ信号Ｄａｔａ３を供給する。なお、本開示の実施例は、第１のデータ信号Ｄａｔａ１、第２のデータ信号Ｄａｔａ２及び第３のデータ信号Ｄａｔａ３が同一のデータ信号端から供給されるか否かに限定しない。
図９は、図５に示す画素回路１０の具体的な実現例の回路構成図である。図９に示すように、当該画素回路は、駆動トランジスタＴ１と、第１の書込みトランジスタＴ２と、補償トランジスタＴ３と、発光制御トランジスタＴ４と、リセットトランジスタＴ５と、制御トランジスタＴ６と、第２の書込みトランジスタＴ７と、電圧調節トランジスタＴ８と、第１の蓄積容量Ｃ１及び第２の蓄積容量Ｃ２と、を含む。例えば、図９には、発光素子ＬＥ（即ち、上記の発光素子３００）も示されており、例えば、発光素子にμＬＥＤ（例えば、ｍｉｃｒｏ ＬＥＤ）を用いることができるが、本開示の実施例は、それを含むが、これについて限定しない。以下の実施例は、いずれもμＬＥＤを例に説明し、説明を省略する。当該μＬＥＤは、例えば、トップエミッション、ボトムエミッション等の様々なタイプのものでもよく、赤色光、緑色光、青色光または白色光等を発光するものでもよく、本開示の実施例は、これに限定しない。なお、以下の実施例は、各トランジスタがＰ型トランジスタであることを例に説明するが、これは、本開示の実施例に対する制限を構成するものではない。
例えば、図９に示すように、駆動回路１１０は、駆動トランジスタＴ１として実現することができる。駆動トランジスタＴ１のゲートは、駆動回路１１０の第２の制御端１１１として第２のノードＰ２に接続され、駆動トランジスタＴ１の第１の極は、駆動回路１１０の第３の端１１２として第３のノードＰ３に接続され、駆動トランジスタＴ１の第２の極は、駆動回路１１０の第４の端１１３として第４のノードＰ４に接続される。
例えば、図９に示すように、第１の書込み回路１２０は、第１の書込みトランジスタＴ２として実現することができる。第１の書込みトランジスタＴ２のゲートは、第１の走査信号ＳＮ１を受信するように第１の走査信号端に接続され、第１の書込みトランジスタＴ２の第１の極は、第１のデータ信号Ｄａｔａ１を受信するように第１のデータ信号端に接続され、第１の書込みトランジスタＴ２の第２の極は、第３のノードＰ３に接続される。
例えば、図９に示すように、補償回路１３０は、補償トランジスタＴ３と第１の蓄積容量Ｃ１として実現することができる。補償トランジスタＴ３のゲートは、第１の走査信号ＳＮ１を受信するように第１の走査信号端に接続され、補償トランジスタＴ３の第１の極は、第４のノードＰ４に接続され、補償トランジスタＴ３の第２の極は、第２のノードＰ２に接続され、第１の蓄積容量Ｃ１の第１の端は、第２のノードＰ２に接続され、第１の蓄積容量Ｃ１の第２の端は、第２の電源電圧ＶＤＤを受信するように第２の電源端に接続されている。
例えば、図９に示すように、発光制御回路１４０は、発光制御トランジスタＴ４として実現することができる。発光制御トランジスタＴ４のゲートは、発光制御信号ＥＭを受信するように発光制御信号端に接続され、発光制御トランジスタＴ４の第１の極は、第２の電源電圧ＶＤＤを受信するように第２の電源端に接続され、発光制御トランジスタＴ４の第２の極は、第３のノードＰ３に接続される。例えば、第２の電源電圧ＶＤＤは、例えば、高電圧などの駆動電圧である。
例えば、図９に示すように、リセット回路１５０は、リセットトランジスタＴ５として実現することができる。リセットトランジスタＴ５のゲートは、リセット信号ＲＳを受信するようにリセット信号端に接続され、リセットトランジスタＴ５の第１の極は、リセット電圧Ｖｉｎｉを受信するようにリセット電圧端に接続され、リセットトランジスタＴ５の第２の極は、第２のノードＰ２に接続される。例えば、リセット電圧Ｖｉｎｉは、零電圧または接地電圧でもよく、例えば、低電圧等の他の固定のレベルでもよく、本開示の実施例は、これに限定しない。
例えば、図９に示すように、第１の制御回路２１０は、制御トランジスタＴ６として実現することができる。制御トランジスタＴ６のゲートは、第１の制御回路２１０の第１の制御端２１１として第２の制御回路２１５に電気的に接続され（例えば、図９に示すように、制御トランジスタＴ６のゲートは、第１のノードＰ１に接続され、第２の制御回路２１５も、第１のノードＰ１に接続され）、制御トランジスタＴ６の第１の極は、第１の制御回路２１０の第１の端２１２として第４のノードＰ４に接続され、制御トランジスタＴ６の第２の極は、第１の制御回路２１０の第２の端２１３として発光素子ＬＥの第１の極（例えば、アノード）に接続され、発光素子ＬＥの第２の極（例えば、カソード）は、第３の電源電圧ＶＳＳを受けるように第３の電源端に接続される。例えば、第３の電源電圧ＶＳＳは、低電圧でもよく、例えば、第３の電源端は、接地してもよいため、第３の電源電圧ＶＳＳは、零電圧でもよい。
例えば、図９に示すように、第２の書込み回路２２０は、第２の書込みトランジスタＴ７として実現することができる。第２の書込みトランジスタＴ７のゲートは、第２の走査信号ＳＮ２を受信するように第２の走査信号端に接続され、第２の書込みトランジスタＴ７の第１の極は、第２のデータ信号Ｄａｔａ２を受信するように第２のデータ信号端に接続され、第２の書込みトランジスタＴ７の第２の極は、第１のノードＰ１に接続される。
例えば、図９に示すように、電圧調節回路２３０は、電圧調節トランジスタＴ８と第２の蓄積容量Ｃ２として実現することができる。電圧調節トランジスタＴ８のゲートは、時間制御信号ＴＣを受信するように時間制御信号端に接続され、電圧調節トランジスタＴ８の第１の極は、第１の電源電圧ＶＧＧを受信するように第１の電源端に接続され、電圧調節トランジスタＴ８の第２の極は、第１のノードＰ１に接続され、第２の蓄積容量Ｃ２の第１の端は、第１のノードＰ１に接続され、第２の蓄積容量Ｃ２の第２の端は、第１の電源電圧ＶＧＧを受信するように第１の電源端に接続される。例えば、図９に示す画素回路において、第１の電源電圧ＶＧＧは、制御トランジスタＴ６をオフさせることができ、例えば、第１の電源電圧ＶＧＧは、高電圧である。
例えば、図９に示すように、電圧調節回路２３０は、時間制御抵抗Ｒ１（図５には不図示）をさらに含んでもよい。電圧調節トランジスタＴ８の第１の極は、時間制御抵抗Ｒ１を介して第１の電源端に接続される。例えば、時間制御抵抗Ｒ１は、第２の蓄積容量Ｃ２の充放電速度を遅くすることによって、駆動電流の発光素子ＬＥに印加される時間を長くし、駆動電流の発光素子ＬＥに印加される時間を制御しやすくするために用いられることができる。
例えば、図９に示す画素回路について、第１のデータ信号端と第２のデータ信号端とは、同一のデータ信号端でもよい。例えば、当該同一のデータ信号端子は、時分割で第１のデータ信号Ｄａｔａ１と第２のデータ信号Ｄａｔａ２を供給することができ、例えば、データ書込みと補償段階において、第１のデータ信号Ｄａｔａ１を供給し、タイムスイッチプリセット段階において、第２のデータ信号Ｄａｔａ２を供給することができる。なお、本開示の実施例は、これに限定しない。
図１０は図６に示す画素回路１０Ａの具体的な実現例の回路構成図である。図１０に示すように、図９に示す画素回路に加え、当該画素回路は、第３の書込み回路２４０を実現するための第３の書込みトランジスタＴ９と第３の蓄積容量Ｃ３とをさらに含む。なお、図１０に示す画素回路における他の回路構造は、図９に示す画素回路と基本的に同様であり、ここで、繰返した箇所について説明を省略する。
例えば、図１０に示すように、第３の書込みトランジスタＴ９のゲートは、第３の走査信号ＳＮ３を受信するように第３の走査信号端に接続され、第３の書込みトランジスタＴ９の第１の極は、第３のデータ信号Ｄａｔａ３を受信するように第３のデータ信号端に接続され、第３の書込みトランジスタＴ９の第２の極は、電圧調節トランジスタＴ８のゲートに接続され、第３の蓄積容量Ｃ３の第１の端は、電圧調節トランジスタＴ８のゲートに接続され、第３の蓄積容量Ｃ３の第２の端は、電圧調節トランジスタＴ８の第１の極に接続される。例えば、発光段階において、第３の書込みトランジスタＴ９は、第３の走査信号ＳＮ３に応答してオンすることによって、第３のデータ信号Ｄａｔａ３を時間制御信号ＴＣとして電圧調節トランジスタＴ８の制御端に書き込むことができる。
例えば、図１０に示す画素回路について、第３のデータ信号端も、第１のデータ信号端及び／又は第２のデータ信号端と同一のデータ信号端でもよく、例えば、当該同一のデータ信号端は、時分割で第１のデータ信号Ｄａｔａ１及び／又は第２のデータ信号Ｄａｔａ２及び第３のデータ信号Ｄａｔａ３を供給することができ、例えば、データ書込みと補償段階において、第１のデータ信号Ｄａｔａ１を供給し、タイムスイッチプリセット段階において、第２のデータ信号Ｄａｔａ２を供給し、発光段階において、第３のデータ信号Ｄａｔａ３を供給することができる。なお、本開示の実施例は、これに限定しない。
図１１は、図７に示す画素回路１０Ｂの具体的な実現例の回路構成図である。図１１に示すように、図９に示す画素回路に加え、当該画素回路は、インバータ回路２５０を実現するための第１のトランジスタＭ１と第２のトランジスタＭ２とをさらに含む。なお、図１１に示す画素回路における他の回路構造は、図９に示す画素回路と基本的に同様であり、ここで、繰返した箇所について説明を省略する。
例えば、図１１に示すように、第１のトランジスタＭ１のタイプは、第２のトランジスタＭ２のタイプとは異なり、例えば、第１のトランジスタＭ１は、Ｐ型トランジスタであるが、第２のトランジスタＭ２は、Ｎ型トランジスタである。他のいくつかの例において、第１のトランジスタＭ１は、Ｎ型トランジスタでもよいが、第２のトランジスタＭ２は、Ｐ型トランジスタでもよいことを理解されたい。第１のトランジスタＭ１のゲート及び第２のトランジスタＭ２のゲートが互いに接続され、インバータ回路２５０の入力端として第１のノードＰ１に接続され、第１のトランジスタＭ１の第２の極及び第２のトランジスタＭ２の第２の極が互いに接続され、インバータ回路２５０の出力端として制御トランジスタＴ６のゲート（即ち、第１の制御回路２１０の第１の制御端２１１）に接続され、第１のトランジスタＭ１の第１の極は、第１の電圧ＶＨを受けるように第１の電圧端に接続され、第２のトランジスタＭ２の第１の極は、第２の電圧ＶＬを受けるように第２の電圧端に接続される。例えば、第１の電圧ＶＨは、第２の電圧ＶＬとは異なり、例えば、第１の電圧ＶＨがハイレベルであるが、第２の電圧ＶＬがローレベルである。例えば、インバータ回路２５０の入力端がローレベルにある場合、第１のトランジスタＭ１がオンされ、第２のトランジスタＭ２がオフされることによって、インバータ回路２５０の出力端からハイレベルＶＨを出力し、インバータ回路２５０の入力端がハイレベルにある場合、第１のトランジスタＭ１がオフされ、第２のトランジスタＭ２がオンされることによって、インバータ回路２５０の出力端は、ローレベルＶＬを出力する。つまり、インバータ回路２５０は、その入力端が受信した入力信号に基づいて、入力信号と逆相の出力信号を生成することができる。
なお、図１１に示す画素回路におけるインバータ回路２５０の実現形態は、例示的なものであり、インバータ回路２５０も、他の通常の実現形態を用いることができ、本開示の実施例は、これに限定しない。
図１２は、図８に示す画素回路１０Ｃの具体的な実現例の回路構成図である。図１２に示すように、図９に示す画素回路に加え、当該画素回路は、第３の書込み回路２４０を実現するための第３の書込みトランジスタＴ９と第３の蓄積容量Ｃ３と、及びインバータ回路２５０を実現するための第１のトランジスタＭ１と第２のトランジスタＭ２とをさらに含む。なお、図１２に示す画素回路における他の回路構造は、図９に示す画素回路と基本的に同様であり、ここで、繰返した箇所について説明を省略する。
勿論、図１２に示す画素回路を、図１０に示す画素回路に加え、当該画素回路は、インバータ回路２５０を実現するための第１のトランジスタＭ１と第２のトランジスタＭ２とをさらに含むもの、または、図１１に示す画素回路に加え、当該画素回路は、第３の書込み回路２４０を実現するための第３の書込みトランジスタＴ９と第３の蓄積容量Ｃ３とをさらに含むものに理解することもできる。例えば、図１２に示す画素回路における第３の書込み回路２４０を実現するための第３の書込みトランジスタＴ９と第３の蓄積容量Ｃ３との接続形態と動作原理等について、図１０に示す画素回路における関連記載を参照することができ、図１２に示す画素回路におけるインバータ回路２５０を実現するための第１のトランジスタＭ１と第２のトランジスタＭ２との接続形態と動作原理等について、図１１に示す画素回路における関連記載を参照することができ、ここで、説明を省略する。
なお、図９～図１２に示す画素回路は、全て時間制御抵抗Ｒ１を含むが、本開示の実施例は、これを限定せず、即ち、図９～図１２に示す画素回路は、時間制御抵抗Ｒ１を含まなくてもよい。
なお、本開示の実施例において、蓄積容量（第１の蓄積容量Ｃ１、第２の蓄積容量Ｃ２及び第３の蓄積容量Ｃ３）は、工程プロセスで作製された容量デバイスでもよく、例えば、専用の容量電極を作製することで容量デバイスを実現し、容量の各電極は、金属層や半導体層（例えば、ドープポリシリコン）などで実現でき、かつ、容量は、各デバイス間の寄生容量でもよく、トランジスタ自体と他のデバイスや線路で実現できる。容量の接続形態は、上記記載の形態に限らず、対応するノードのレベルを蓄積できれば、他の適用可能な接続形態でもよい。
なお、本開示の実施例の説明において、第１のノードＰ１、第２のノードＰ２、第３のノードＰ３及び第４のノードＰ４は、実際に存在しなければならない部品を示すものではなく、回路図における関連する電気的に接続される合流点を示すものである。
なお、本開示の実施例で用いられるトランジスタは、いずれも薄膜トランジスタまたは電界効果トランジスタまたはその他の同じ特性のスイッチングデバイスでもよく、本開示の実施例において、いずれも薄膜トランジスタを例に説明する。ここで用いられるトランジスタのソース、ドレインは、構造的に対称でもよいため、そのソース、ドレインは、構造的に区別されなくてもよい。本開示の実施例において、トランジスタのゲートを除く両極を区別するために、一方の極を第１の極に、他方の極を第２の極に直接記載することにする。
なお、本開示の実施例におけるトランジスタは、主にＰ型トランジスタを例に説明し（インバータ回路には、Ｐ型とＮ型の２種のトランジスタが含まれる）、このとき、トランジスタの第１の極がソースであり、第２の極がドレインである。なお、本開示は、それを含むが、これに限定しない。例えば、本開示の実施例により提供される画素回路１０における一つまたは複数のトランジスタは、Ｎ型トランジスタを用いることもでき、このとき、トランジスタの第１の極がドレインであり、第２の極がソースであり、選択されたタイプのトランジスタの各極を、本開示の実施例における対応するトランジスタの各極を参照してそれぞれ接続し、対応する電圧端に対応する高電圧または低電圧を供給させればよい。Ｎ型を用いる場合、薄膜トランジスタの活性層として酸化インジウム・ガリウム・亜鉛（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ、ＩＧＺＯ）を用いることができ、薄膜トランジスタの活性層として低温ポリシリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ、ＬＴＰＳ）やアモルファスシリコン（例えば、水素化アモルファスシリコン）を採用するものより、トランジスタのサイズを効果的に小さくし、漏れ電流を防止することができる。
なお、本開示の実施例において、いずれも発光素子ＬＥのカソードに第３の電源電圧ＶＳＳ（低電圧）が印加されることを例に説明したが、本開示の実施例は、それを含むが、これに限定しない。例えば、さらに、発光素子ＬＥのアノードに第２の電源電圧ＶＤＤ（高電圧）を印加すると、そのカソードを駆動回路に直接または間接接続してもよく、例えば、図３Ｂに示す２Ｔ１Ｃ画素回路を参照することができる。
本開示の少なくとも一実施例は、上記の実施例により提供される画素回路に対応する駆動方法をさらに提供する。例えば、当該駆動方法は、第１の調節回路１００が、第１のデータ信号Ｄａｔａ１及び発光制御信号ＥＭを受信し、発光素子３００を駆動するための駆動電流の大きさを制御するようにするステップと、第２の調節回路２００が第２のデータ信号Ｄａｔａ２及び時間制御信号ＴＣを受信し、駆動電流の発光素子３００に印加される時間を制御するようにするステップと、を含む。例えば、時間制御信号ＴＣは、発光制御信号ＥＭが駆動電流の発生を許容する期間内に変化し、例えば、時間制御信号ＴＣの変化は、発光素子３００の発光時間の長さを制御することができる。
例えば、いくつかの実施例において、図５～図８を参照し、第２の調節回路は、第１の制御回路２１０と第２の制御回路２１５とを含む。ここで、第１の制御回路２１０は、第１の制御端２１１と、第１の端２１２と、第２の端２１３と、を含み、第２の制御回路２１５は、駆動電流が第１の制御回路２１０の第１の端２１２と第２の端２１３に流れる時間を制御するように、第２のデータ信号Ｄａｔａ２及び時間制御信号ＴＣを用いて第１の制御回路２１０の第１の制御端２１１のレベルを制御するように構成されている。この場合、上記の駆動方法は、発光段階を含み、発光段階において、第２の制御回路２１５が、第２のデータ信号Ｄａｔａ２及び時間制御信号ＴＣを用いて第１の制御回路２１０の第１の制御端２１１のレベルを制御するようにすることで、第１の制御回路２１０をオン状態からオフ状態に変化させることにより、駆動電流が第１の制御回路２１０の第１の端２１２と第２の端２１３に流れる時間を制御する。
図１３は、本開示の少なくとも一実施例により提供される画素回路の駆動方法の信号タイミングチャートである。以下、図１３に示す信号タイミングチャートを参照して、図５に示す画素回路を具体的に図９に示す画素回路構造に実現することを例に、図５に示す画素回路の動作原理を説明する。なお、図１３に示す信号タイミングチャートの電位の高低は、模式的なものに過ぎず、真の電位値や相対的な割合を表すものではない。図９に示す画素回路において、ローレベルの信号は、Ｐ型トランジスタのオン信号に対応し、ハイレベルの信号は、Ｐ型トランジスタのオフ信号に対応する。
図１４Ａから図１４Ｄは、それぞれ図９に示す画素回路を図１３における４つの段階に対応する回路の概略図である。以下、図９に示す画素回路を例に、当該画素回路の動作原理について、図１４Ａから図１４Ｄを参照して詳細に説明する。
例えば、図１３に示すように、本実施例により提供される駆動方法は、１フレーム画面を表示する４つの段階、それぞれ初期化段階Ｓ１と、データ書込みと補償段階Ｓ２と、タイムスイッチプリセット段階Ｓ３と、発光段階Ｓ４と、を含むことができ、図１３は、各段階におけるそれぞれの制御信号（リセット信号ＲＳ、第１の走査信号ＳＮ１、第２の走査信号ＳＮ２、発光制御信号ＥＭ及び時間制御信号ＴＣ）の時系列波形を示す。
なお、図１４Ａは、図９に示す画素回路が初期化段階Ｓ１にある場合の回路の概略図であり、図１４Ｂは、図９に示す画素回路がデータ書込みと補償段階Ｓ２にある場合の回路の概略図であり、図１４Ｃは、図９に示す画素回路がタイムスイッチプリセット段階Ｓ３にある場合の回路の概略図であり、図１４Ｄは、図９に示す画素回路が発光段階Ｓ４にある場合の回路の概略図である。なお、図１４Ａから図１４Ｄにおいて、フォーク（Ｘ）で示されるトランジスタは、いずれも対応する段階でオフ状態にあることを示し、図１４Ａから図１４Ｄにおける矢印付き破線は、画素回路の対応する段階での電流経路を示す（矢印方向は、電流方向を示すものではない）。図１４Ａから図１４Ｄに示すトランジスタは、いずれもＰ型トランジスタを例にし、即ち、各トランジスタのゲートは、ローレベルが印加されるとオンされ、ハイレベルが印加されるとオフされる。
初期化段階Ｓ１において、リセット信号ＲＳを入力し、リセット回路１５０を起動に（即ち、オン）し、リセット回路１５０により駆動回路１１０の第２の制御端１１１をリセットするようにリセット電圧Ｖｉｎｉを駆動回路１１０の第２の制御端１１１に印加する。
図１３と図１４Ａに示すように、初期化段階Ｓ１において、リセットトランジスタＴ５は、リセット信号ＲＳのローレベルにオンされ、それと同時に、第１の書込みトランジスタＴ２と補償トランジスタＴ３は、第１の走査信号ＳＮ１のハイレベルにオフされ、発光制御トランジスタＴ４は、発光制御信号ＥＭのハイレベルにオフされ、第２の書込みトランジスタＴ７は、第２の走査信号ＳＮ２のハイレベルにオフされ、電圧調節トランジスタＴ８は、時間制御信号ＴＣのハイレベルにオフされ、制御トランジスタＴ６は、第１のノードＰ１のハイレベル（前のフレームの画面を表示する過程で、第２の蓄積容量Ｃ２は充放電するため、第１のノードＰ１のレベルをハイレベルＶＧＧに変化させる）にオフされる。
図１４Ａに示すように、初期化段階Ｓ１において、初期化経路（図１４Ａにおける矢印付き破線に示すように）を形成することができ、リセット電圧Ｖｉｎｉは、ローレベルである（例えば、接地レベル又は他のローレベルでもよい）ため、第１の蓄積容量Ｃ１は、初期化経路（即ち、リセットトランジスタＴ５）を介して充放電し、第１の蓄積容量Ｃ１の第１の端と駆動トランジスタＴ１のゲート（即ち、第２のノードＰ２）の電位をＶｉｎｉに変化させることによって、上記の画素回路の表示装置を用いて画面を切り替えるごとに駆動回路１１０をリセットする。当該リセット操作により、短期残像などの現象の発生を抑制することができる。
データ書込みと補償段階Ｓ２において、第１の走査信号ＳＮ１を入力し、第１の書込み回路１２０と補償回路１３０をオンにし、第１の書込み回路１２０と駆動回路１１０により第１のデータ信号を補償回路１３０に書き込み、補償回路１３０により駆動回路１１０を補償する。
図１３と図１４Ｂに示すように、データ書込みと補償段階Ｓ２において、第１の書込みトランジスタＴ２と補償トランジスタＴ３は、第１の走査信号ＳＮ１のローレベルにオンされ、このとき、補償トランジスタＴ３のオンにより、駆動トランジスタＴ１は、ダイオード接続形態を呈する（駆動トランジスタＴ１のゲートは、第２の極に接続される）と同時に、発光制御トランジスタＴ４は、発光制御信号ＥＭのハイレベルにオフされ、リセットトランジスタＴ５は、リセット信号ＲＳのハイレベルにオフされ、制御トランジスタＴ６は、第１のノードＰ１のハイレベルにオフされ、第２の書込みトランジスタＴ７は、第２の走査信号ＳＮ２のハイレベルにオフされ、電圧調節トランジスタＴ８は、時間制御信号ＴＣのハイレベルにオフされる。
図１４Ｂに示すように、データ書込みと補償段階Ｓ２において、データ書込みと補償経路（図１４Ｂにおける矢印付き破線に示すように）を形成することができる。第１のデータ信号Ｄａｔａ１は、データ書込みと補償経路（即ち、第１の書込みトランジスタＴ２、駆動トランジスタＴ１及び補償トランジスタＴ３）を介して第１の蓄積容量Ｃ１の第１の端（即ち、第２のノードＰ２）を充電し、第１の蓄積容量Ｃ１の第１の端の電位をＤａｔａ１に変化させる。それと同時に、駆動トランジスタＴ１の自体の特性により、第１の蓄積容量Ｃ１の第１の端の電位がＤａｔａ１＋Ｖｔｈまで増大すると、駆動トランジスタＴ１は、オフされ、充電過程は、終了する。なお、Ｖｔｈは、駆動トランジスタＴ１の閾値電圧を示し、本実施例において、駆動トランジスタＴ１は、Ｐ型トランジスタを例にして説明するため、ここの閾値電圧Ｖｔｈは、負の値でもよい。
データ書込みと補償段階Ｓ２を経た後で、第１の蓄積容量Ｃ１の第１の端（即ち、第２のノードＰ２）の電位は、Ｄａｔａ１＋Ｖｔｈであり、つまり、第１のデータ信号Ｄａｔａ１と閾値電圧Ｖｔｈ付きの電圧情報を第１の蓄積容量Ｃ１に記憶することによって、後続的に発光段階において、グレースケール表示データを提供し、駆動トランジスタＴ１自体の閾値電圧を補償するために用いられる。
タイムスイッチプリセット段階Ｓ３において、第２の走査信号ＳＮ２を入力し、第２の書込み回路２２０をオンにし、第２の書込み回路２２０により第２のデータ信号Ｄａｔａ２を電圧調節回路２３０に書き込むとともに、第１の制御回路２１０をオン状態に設定する。
図１３と図１４Ｃに示すように、タイムスイッチプリセット段階Ｓ３において、第２の書込みトランジスタＴ７が第２の走査信号ＳＮ２のローレベルにオンされると同時に、第１の書込みトランジスタＴ２と補償トランジスタＴ３が、第１の走査信号ＳＮ１のハイレベルにオフされ、発光制御トランジスタＴ４が発光制御信号ＥＭのハイレベルにオフされ、リセットトランジスタＴ５がリセット信号ＲＳのハイレベルにオフされ、制御トランジスタＴ６が第１のノードＰ１のハイレベルにオフされ、電圧調節トランジスタＴ８が時間制御信号ＴＣのハイレベルにオフされ、駆動トランジスタＴ１がデータ書込みと補償段階の終了時のオフ状態に保持される。
図１４Ｃに示すように、タイムスイッチプリセット段階Ｓ３において、第２のデータ書込み経路（図１４Ｃにおける矢印付き破線に示すように）を形成することができる。第２のデータ信号Ｄａｔａ２は、第２のデータ書込み経路（即ち、第２の書込みトランジスタＴ７）を介して第２の蓄積容量Ｃ２の第１の端（即ち、第１のノードＰ１）を放電し、第２の蓄積容量Ｃ２の第１の端の電位をＤａｔａ２に変化させる。例えば、第２のデータ信号Ｄａｔａ２は、制御トランジスタＴ６をオンさせるローレベルであることによって、発光段階が開始する前に制御トランジスタＴ６をオンさせることができる。
発光段階Ｓ４において、発光制御信号ＥＭと時間制御信号ＴＣを入力し、発光制御回路１４０、駆動回路１１０及び電圧調節回路２３０をオンにし、発光制御回路１４０、駆動回路１１０及び第１の制御回路２１０（タイムスイッチプリセット段階Ｓ３において既にオンにされる）により発光素子３００を発光させるように駆動電流を発光素子３００に印加し、電圧調節回路２３０により第１の制御回路２１０をオン状態からオフ状態に設定する（発光段階Ｓ４内において、第１の制御回路２１０のオン状態は、期間ｔを維持し、オン期間ｔは、図１３におけるｔ１又はｔ２に示すように）ことによって、駆動電流の発光素子３００に印加される時間（即ち、発光素子３００の発光時間）を制御する。
図１３と図１４Ｄに示すように、発光段階Ｓ４において、第１の書込みトランジスタＴ２と補償トランジスタＴ３が第１の走査信号ＳＮ１のハイレベルにオフされ、リセットトランジスタＴ５がリセット信号ＲＳのハイレベルにオフされ、第２の書込みトランジスタＴ７が第２の走査信号ＳＮ２のハイレベルにオフされ、発光制御トランジスタＴ４が発光制御信号ＥＭのローレベルにオンされると同時に、第２のノードＰ２の電位がＤａｔａ１＋Ｖｔｈであり、第３のノードＰ３の電位がＶＤＤであるため、この段階において、駆動トランジスタＴ１がオン状態に保持され、なお、制御トランジスタＴ６は、発光段階Ｓ４が開始する前に（タイムスイッチプリセット段階Ｓ３において）既にオンされる。
図１４Ｄに示すように、発光段階Ｓ４において、駆動発光経路と発光時間制御経路（例えば、１４Ｄにおける矢印付き破線に示すように、左側の破線が駆動発光経路を示し、右側の破線が発光時間制御経路を示す）を形成することができる。発光素子ＬＥの第１の極（アノード）は、駆動発光経路を介して第２の電源電圧ＶＤＤ（高電圧）が印加され、発光素子ＬＥの第２の極（カソード）は、第３の電源電圧ＶＳＳ（低電圧）が印加されることによって、発光素子ＬＥは、駆動トランジスタＴ１に流れる駆動電流の作用で発光されることができる。駆動トランジスタＴ１の発生する駆動電流は、下記の式により得ることができ、
ＩＬＥ ＝Ｋ（Ｖｇｓ－Ｖｔｈ）２
＝Ｋ［（Ｄａｔａ１＋Ｖｔｈ－ＶＤＤ）－Ｖｔｈ］２
＝Ｋ（Ｄａｔａ１－ＶＤＤ）２
上記の式において、ＩＬＥが駆動電流を示し、Ｖｔｈが駆動トランジスタＴ１の閾値電圧を示し、Ｖｇｓが駆動トランジスタＴ１のゲートと第１の極（例えば、ソース）との間の電圧差を示し、Ｋが定数値である。上記の式からわかるように、発光素子ＬＥに流れる駆動電流ＩＬＥは、駆動トランジスタＴ１の閾値電圧Ｖｔｈと関係がなくなり、当該画素回路の発光のグレースケールを制御するデータ信号Ｄａｔａ１だけと関係があり、これにより、当該画素回路に対する補償を実現でき、駆動トランジスタの工程プロセスや長時間の動作使用による閾値電圧ドリフトの問題を解決し、駆動電流ＩＬＥへの影響をなくし、表示効果を改善することができる。
上記の駆動電流ＩＬＥは、駆動発光経路を経て発光素子ＬＥに印加されることによって、発光素子ＬＥは、駆動トランジスタＴ１に流れる駆動電流の作用で発光される。なお、在本開示の実施例により提供される画素回路において、画素回路発光のグレースケールは、駆動電流の大きさと関係があるだけではなく、さらに駆動電流の発光素子に印加される時間の長さ（即ち、発光時間の長さ）と関係がある。例えば、理論計算、シミュレーション、実験計測などの方法で画素回路の発光のグレースケールと駆動電流の大きさ及び発光時間の長さとの関係を特定することができ、さらに、当該関係に基づいて、駆動電流の大きさと発光時間の長さを同時に制御することで必要なグレースケールを表示することができる。
発光段階Ｓ４において、第２の蓄積容量Ｃ２は、発光時間制御経路（即ち、電圧調節トランジスタＴ８）を介して充放電することができ、第２の蓄積容量Ｃ２の第１の端の電位がＤａｔａ２からＶＧＧになるまで、当該充放電過程が終了する。第２の蓄積容量Ｃ２の充放電過程が持続的に行うにつれて、第１のノードＰ１のレベルは、制御トランジスタＴ６をオン可から制御トランジスタＴ６をオン不可になり、即ち、制御トランジスタＴ６は、オン状態から徐々にオフ状態になり、例えば、制御トランジスタＴ６のオン状態は、発光段階Ｓ４内において、維持し得る時間（即ち、オン時間）がｔである。制御トランジスタＴ６のオン時間ｔは、第２の蓄積容量Ｃ２の充放電速度と関係があり、例えば、第２の蓄積容量Ｃ２の充放電速度が速ければ速いほど、制御トランジスタＴ６のオン時間ｔが短くなる。
例えば、図１３に示すように、画素回路が時間制御抵抗Ｒ１を含む場合、制御トランジスタＴ６のオン時間ｔがｔ１であり、画素回路が時間制御抵抗Ｒ１を含まない場合、制御トランジスタＴ６のオン時間ｔがｔ２であり、ここで、ｔ２＜ｔ１、即ち、時間制御抵抗Ｒ１は、第２の蓄積容量Ｃ２の充放電速度を遅くすることによって、駆動電流の発光素子ＬＥに印加される時間を延ばすことができる。
例えば、図１３に示すように、時間制御信号ＴＣの波形を調整することによって第２の蓄積容量Ｃ２の充放電速度をさらに制御することができ、例えば、時間制御信号ＴＣを方形波信号から徐変信号に調整することによって（変化部分は、図１３における傾斜した破線に示すように）、駆動電流の発光素子ＬＥに印加される時間を延ばすことができる。
例えば、いくつかの実施例において、時間制御信号ＴＣの振幅の大きさを制御することで電圧調節トランジスタＴ８のオン程度をさらに制御することができ、第２の蓄積容量Ｃ２の充放電速度を制御し、制御トランジスタＴ６のオン時間ｔをさらに調節する。
なお、本開示の実施例は、制御トランジスタＴ６のオン時間ｔに対する調節方式を限定せず、即ち、上記の調節方式の１種または複数種を用いることができる。
なお、インバータ回路２５０は、両端（入力端と出力端）デバイスとみなすことができ、インバータ回路２５０を制御する他の制御信号が不要であるため、図７に示す画素回路（例えば、具体的には、図１１に示す画素回路構造と実現する）も、図１３に示す各種制御信号のタイミングチャートに従って駆動することもでき、第１の電源電圧ＶＧＧと第２のデータ信号Ｄａｔａ２の極性を対応して変更するだけでよい。例えば、図９に示す画素回路について、第１の電源電圧ＶＧＧは、制御トランジスタＴ６をオフさせるハイレベルであり、第２のデータ信号Ｄａｔａ２は、制御トランジスタＴ６をオンさせるローレベルである一方、図１１に示す画素回路について、第１の電源電圧ＶＧＧは、インバータ回路２５０にハイレベルを出力させる（インバータ回路２５０が出力するハイレベルは、制御トランジスタＴ６をオフさせる）ローレベルであり、第２のデータ信号Ｄａｔａ２は、インバータ回路２５０にローレベルを出力させる（インバータ回路２５０が出力するローレベルは、制御トランジスタＴ６をオンさせる）ハイレベルである。なお、図１１に示す画素回路の動作原理の他の点は、図９に示す画素回路の動作原理と基本的に同様であり、ここで、繰返した箇所について説明を省略する。
図１５は、本開示の少なくとも一実施例により提供される別の画素回路の駆動方法の信号タイミングチャートである。以下、図１５に示す信号タイミングチャートを参照し、図６に示す画素回路を具体的に図１０に示す画素回路構造に実現することを例に、図６に示す画素回路の動作原理を説明する。なお、図１５に示す信号タイミングチャートの電位の高低は、模式的なものに過ぎず、真の電位値や相対的な割合を表すものではない。図１０に示す画素回路において、ローレベルの信号は、Ｐ型トランジスタのオン信号に対応し、ハイレベルの信号は、Ｐ型トランジスタのオフ信号に対応する。
図１０に示す画素回路と図９に示す画素回路との異なるところは、図１０における画素回路が第３の書込みトランジスタＴ９と第３の蓄積容量Ｃ３をさらに含むことにある。第３の書込みトランジスタＴ９の機能は、時間制御信号ＴＣ（発光段階Ｓ４において作用する）を供給し、第３の書込みトランジスタＴ９が発光段階Ｓ４のみにおいて第３の走査信号ＳＮ３にオンされることであるため、図１０に示す画素回路の初期化段階Ｓ１、データ書込みと補償段階Ｓ２及びタイムスイッチプリセット段階Ｓ３での動作原理は、図９に示す画素回路の動作原理と基本的に同様であり、ここで、繰返した箇所について説明を省略する。
図１０に示す画素回路の発光段階Ｓ４での動作原理と図９に示す画素回路の発光段階Ｓ４での動作原理との主な異なるところは、図９に示す画素回路において、電圧調節トランジスタＴ８に時間制御信号ＴＣを直接供給する一方、図１０に示す画素回路において、第３の書込みトランジスタＴ９と第３の蓄積容量Ｃ３を介して電圧調節トランジスタＴ８に時間制御信号ＴＣを間接供給するということにある。図１０に示す画素回路の発光段階Ｓ４での動作原理の他の点は、図９に示す画素回路の発光段階Ｓ４での動作原理と基本的に同様であり、ここで、繰返した箇所について説明を省略する。
図１６は、図１０に示す画素回路を図１５における発光段階Ｓ４に対応する回路の概略図である。図１６において、フォーク（Ｘ）で示されるトランジスタは、いずれも対応する段階でオフ状態にあることを示し、図１６において、矢印付き破線は、画素回路の発光段階内での電流経路を示す（矢印方向は、電流方向を示すものではない）。図１６に示すトランジスタは、いずれもＰ型トランジスタを例にし、即ち、各トランジスタのゲートは、ローレベルが印加されるとオンされ、ハイレベルが印加されるとオフされる。
以下、図１０に示す画素回路を例に、図１６を参照し図１０に示す画素回路の発光段階Ｓ４での動作原理と図９に示す画素回路の発光段階Ｓ４での動作原理との主な異なるところを詳細に説明する。
図１０に示す画素回路について、発光段階Ｓ４において、第３の走査信号ＳＮ３を入力し、第３の書込み回路２４０をオンにし、第３の書込み回路２４０を介して第３のデータ信号Ｄａｔａ３を時間制御信号ＴＣとして電圧調節回路２３０に書き込む。
図１５と図１６に示すように、発光段階Ｓ４において、第３の書込みトランジスタＴ９は、第３の走査信号ＳＮ３のローレベルにオンされることによって、第３のデータ書込み経路（図１６における矢印付きの水平破線に示すように）を形成することができる。第３のデータ信号Ｄａｔａ３は、第３のデータ書込み経路（即ち、第３の書込みトランジスタＴ９）を介して第３の蓄積容量Ｃ３の第１の端を充放電し、第３の蓄積容量Ｃ３の第１の端の電位をＤａｔａ３に変化させる。例えば、いくつかの例において、第３の蓄積容量Ｃ３に記憶される第３のデータ信号Ｄａｔａ３を、上記の時間制御信号ＴＣとすることができる。例えば、第３のデータ信号Ｄａｔａ３は、電圧調節トランジスタＴ８をオンさせるローレベルであり、第３の蓄積容量Ｃ３に記憶される第３のデータ信号Ｄａｔａ３は、発光段階Ｓ４内に電圧調節トランジスタＴ８のオン状態を維持することができる。例えば、第３のデータ信号Ｄａｔａ３の振幅の大きさを制御することで電圧調節トランジスタＴ８のオン程度を制御でき、第２の蓄積容量Ｃ２の充放電速度を制御し、制御トランジスタＴ６のオン時間ｔをさらに調節する。
なお、インバータ回路２５０は、両端（入力端と出力端）デバイスとみなすことができ、インバータ回路２５０を制御する他の制御信号が不要であるため、図８に示す画素回路（例えば、具体的には、図１２に示す画素回路構造と実現する）も、図１５に示す各種制御信号のタイミングチャートに従って駆動することもでき、第１の電源電圧ＶＧＧと第２のデータ信号Ｄａｔａ２の極性を対応して変更するだけでよい。例えば、図１０に示す画素回路について、第１の電源電圧ＶＧＧは、制御トランジスタＴ６をオフさせるハイレベルであり、第２のデータ信号Ｄａｔａ２は、制御トランジスタＴ６をオンさせるローレベルである一方、図１２に示す画素回路について、第１の電源電圧ＶＧＧが、インバータ回路２５０にハイレベルを出力させる（インバータ回路２５０が出力するハイレベルは、制御トランジスタＴ６をオフさせる）ローレベルであり、第２のデータ信号Ｄａｔａ２が、インバータ回路２５０にローレベルを出力させる（インバータ回路２５０が出力するローレベルは、制御トランジスタＴ６をオンさせる）ハイレベルである。なお、図１２に示す画素回路の動作原理の他の点は、図１０に示す画素回路の動作原理と基本的に同様であり、ここで、繰返した箇所について説明を省略する。
本開示の実施例により提供される画素回路の駆動方法による技術的効果について、上記の実施例における画素回路に関する対応する記載を参照し、ここで、説明を省略する。
本開示の少なくとも一実施例は、アレイ基板をさらに提供する。当該アレイ基板は、アレイ状に配置された複数の画素ユニットを含み、各画素ユニットは、本開示の上記いずれかの実施例により提供される画素回路、例えば、図５～図１２のいずれかに示す画素回路を含む。例えば、各画素ユニットは、本開示の上記いずれかの実施例に係る発光素子をさらに含み、例えば、当該発光素子は、例えば、μＬＥＤ、例えば、ｍｉｃｒｏ ＬＥＤなどのミクロンオーダー発光素子を含み、なお、本開示の実施例は、これに限定しない。
図１７Ａは、本開示の少なくとも一実施例により提供されるアレイ基板の概略図である。図１７Ａに示すように、当該アレイ基板１Ａは、アレイ状に配置された複数の画素ユニット５０と、複数本の走査信号線と、複数本の発光制御信号線と、複数本の時間制御信号線と、複数本のデータ信号線と、を含む。例えば、各画素ユニット５０は、図５または図７に示す画素回路を含み、即ち、当該画素回路は、第３の書込み回路２４０を含まない。なお、図１７Ａにおいて、一部の画素ユニット５０、走査信号線、発光制御信号線、時間制御信号線及びデータ信号線のみを示す。例えば、Ｇ＿Ｎ－１、Ｇ＿Ｎ、Ｇ＿Ｎ＋１及びＧ＿Ｎ＋２が、それぞれアレイのＮ－１行目、Ｎ行目、Ｎ＋１行目及びＮ＋２行目のための走査信号線を示し、Ｅ＿Ｎ－１、Ｅ＿Ｎ、Ｅ＿Ｎ＋１及びＥ＿Ｎ＋２が、それぞれアレイのＮ－１行目、Ｎ行目、Ｎ＋１行目及びＮ＋２行目のための発光制御信号線を示し、Ｔ＿Ｎ－１、Ｔ＿Ｎ、Ｔ＿Ｎ＋１及びＴ＿Ｎ＋２が、それぞれアレイのＮ－１行目、Ｎ行目、Ｎ＋１行目及びＮ＋２行目のための時間制御信号線を示し、Ｄ１＿ＭとＤ２＿Ｍが、アレイのＭ列目のためのデータ信号線を示し、Ｄ１＿Ｍ＋１とＤ２＿Ｍ＋１が、アレイのＭ＋１列目のためのデータ信号線を示す。ここで、Ｎは、例えば１より大きい整数であり、Ｍは、例えば０より大きい整数である。
例えば、各行の画素回路における第１の書込み回路１２０と補償回路１３０は、第１の走査信号ＳＮ１を受信するように、ともに当行の走査信号線に接続され、各行の画素回路におけるリセット回路１５０は、リセット信号ＲＳを受信するように前行の走査信号線に接続され、また、例えば、１行目の画素回路におけるリセット回路１５０には、リセット信号ＲＳを供給するための１本の追加の走査信号線があってもよく、各行の画素回路における第２の書込み回路２２０は、第２の走査信号ＳＮ２を受信するように次行の走査信号線に接続され、例えば、最終行の画素回路における第２の書込み回路２２０には、第２の走査信号ＳＮ２を供給するための別の１本の追加の走査信号線があってもよく、各行の画素回路における発光制御回路１４０は、発光制御信号ＥＭを受信するように、当行の発光制御信号線に接続され、各行の画素回路における電圧調節回路２３０は、時間制御信号ＴＣを受信するように、当行の時間制御信号線に接続される。
例えば、各列の画素ユニットは、２本のデータ信号線に対応し、当列の画素ユニットにおける奇数列の画素回路における第１の書込み回路１２０と第２の書込み回路２２０は、ともに対応する２本のデータ信号線のうちの一方に接続され、当列の画素ユニットにおける偶数列の画素回路における第１の書込み回路１２０と第２の書込み回路２２０は、ともに対応する２本のデータ信号線の他方に接続される（上記の第１の書込み回路１２０と第２の書込み回路２２０が同一のデータ信号端を共有する場合に対応する）ことによって、各画素回路における第１の書込み回路１２０と第２の書込み回路２２０は、同一のデータ信号線からそれぞれ第１のデータ信号Ｄａｔａ１と第２のデータ信号Ｄａｔａ２を受信することができる。つまり、２本のデータ信号線のそれぞれは、何れも第１のデータ信号Ｄａｔａ１と第２のデータ信号Ｄａｔａ２とを時分割で供給することができる。なお、本開示の実施例は、それを含むが、これに限定しない。例えば、第１の書込み回路１２０と第２の書込み回路２２０は、異なるデータ信号端を用いてもよい。例えば、いくつかの例（図１７Ａに示す状況と異なるもの）において、各列の画素ユニットは、２本のデータ信号線に対応し、当列の画素ユニットにおける画素回路の第１の書込み回路１２０は、第１のデータ信号Ｄａｔａ１を受信するように、何れも対応する２本のデータ信号線の一方に接続され、当列の画素ユニットにおける画素回路の第２の書込み回路２２０は、第２のデータ信号Ｄａｔａ２を受信するように、何れも対応する２本のデータ信号線の他方に接続される。つまり、２本のデータ信号線の一方は、第１のデータ信号Ｄａｔａ１だけを供給し、他方は、第２のデータ信号Ｄａｔａ２だけを供給する。
例えば、図１７Ａに示すように、各列の画素ユニットに対応する２本のデータ信号線は、当列の画素ユニットの同一側に設けられてもよい、または、図１７Ａに示す状況とは異なり、各列の画素ユニットに対応する２本のデータ信号線は、当列の画素ユニットの異なる側に設けられてもよい。なお、本開示の実施例は、複数本のデータ信号線の具体的な設置形態及び位置を限定しない。なお、本開示の実施例は、複数本の走査信号線、複数本の発光制御信号線及び複数本の時間制御信号線の具体的な設置形態及び位置についても限定しない。
図１７Ｂは、本開示の少なくとも一実施例により提供される別のアレイ基板の概略図である。図１７Ｂに示すように、当該アレイ基板１Ｂは、アレイ状に配置された複数の画素ユニット５０と、複数本の走査信号線と、複数本の発光制御信号線と、複数本のデータ信号線と、を含む。例えば、各画素ユニット５０は、図６または図８に示す画素回路を含み、即ち、当該画素回路は、第３の書込み回路２４０を含む。なお、図１７Ｂにおいて、一部の画素ユニット５０、走査信号線、発光制御信号線及びデータ信号線のみを示す。例えば、Ｇ＿３ｎ－２、Ｇ＿３ｎ－１、Ｇ＿３ｎ及びＧ＿３ｎ＋１が、それぞれアレイの３ｎ－２行目、３ｎ－１行目、３ｎ行目及び３ｎ＋１行目のための走査信号線を示し、Ｅ＿３ｎ－２、Ｅ＿３ｎ－１、Ｅ＿３ｎ及びＥ＿３ｎ＋１が、それぞれアレイの３ｎ－２行目、３ｎ－１行目、３ｎ行目及び３ｎ＋１行目のための発光制御信号線を示し、Ｄ１＿Ｍ、Ｄ２＿Ｍ及びＤ３＿Ｍが、アレイのＭ列目のためのデータ信号線を示し、Ｄ１＿Ｍ＋１、Ｄ２＿Ｍ＋１及びＤ３＿Ｍ＋１が、アレイのＭ＋１列目のためのデータ信号線を示す。ここで、ｎは、例えば０より大きい整数であり、Ｍが、例えば０より大きい整数である。
例えば、各行の画素回路における第１の書込み回路１２０と補償回路１３０は、第１の走査信号ＳＮ１を受信するように、ともに当行の走査信号線に接続され、各行の画素回路におけるリセット回路１５０は、リセット信号ＲＳを受信するように、前行の走査信号線に接続され、また、例えば、１行目の画素回路におけるリセット回路１５０には、リセット信号ＲＳを供給するための１本の追加の走査信号線があってもよく、各行の画素回路における第２の書込み回路２２０は、第２の走査信号ＳＮ２を受信するように、次行の走査信号線に接続され、例えば、最終行の画素回路における第２の書込み回路２２０には、第２の走査信号ＳＮ２を供給するための別の１本の追加の走査信号線があってもよく、各行の画素回路における第３の書込み回路２４０は、第３の走査信号ＳＮ３を受信するように下２行（次行の次行）の走査信号線に接続され、また、例えば、最後から２行目の画素回路における第３の書込み回路２４０には、上記の別の１本の追加の走査信号線によって第３の走査信号ＳＮ３が供給され、最終行の画素回路における第３の書込み回路２４０には、第２の走査信号ＳＮ２を供給するように別の追加の１本の走査信号線がさらにあってよく、各行の画素回路における発光制御回路１４０は、発光制御信号ＥＭを受信するように、当行の発光制御信号線に接続される。
例えば、各列の画素ユニットは、３本のデータ信号線に対応し、当列の画素ユニットにおける３ｎ－２列目（ｎ＝１、２、３、…）の画素回路における第１の書込み回路１２０、第２の書込み回路２２０及び第３の書込み回路２４０は、いずれも１本目の信号線（例えば、Ｄ１＿Ｍ、Ｄ１＿Ｍ＋１）に接続され、当列の画素ユニットにおける３ｎ－１列目（ｎ＝１、２、３、…）の画素回路における第１の書込み回路１２０、第２の書込み回路２２０及び第３の書込み回路２４０は、何れも２本目のデータ信号線（例えば、Ｄ２＿Ｍ、Ｄ２＿Ｍ＋１）に接続され、当列の画素ユニットにおける３ｎ列目（ｎ＝１、２、３、…）の画素回路における第１の書込み回路１２０、第２の書込み回路２２０及び第３の書込み回路２４０は、いずれも３本目の信号線（例えば、Ｄ３＿Ｍ、Ｄ３＿Ｍ＋１）に接続される（上記の第１の書込み回路１２０と第２の書込み回路２２０と第３の書込み回路２４０が同一のデータ信号端を共有する場合に対応する）ことによって、各画素回路における第１の書込み回路１２０、第２の書込み回路２２０及び第３の書込み回路２４０は、同一のデータ信号線からそれぞれ第１のデータ信号Ｄａｔａ１、第２のデータ信号Ｄａｔａ２及び第３のデータ信号Ｄａｔａ３を受信することができる。つまり、３本のデータ信号線のそれぞれは、第１のデータ信号Ｄａｔａ１、第２のデータ信号Ｄａｔａ２及び第３のデータ信号Ｄａｔａ３を時分割で供給することができる。なお、本開示の実施例は、それを含むが、これに限定しない。例えば、第１の書込み回路１２０、第２の書込み回路２２０及び第３の書込み回路２４０は、異なるデータ信号端を用いてもよい。例えば、いくつかの例（図１７Ｂに示す状況と異なるもの）において、各列の画素ユニットは、３本のデータ信号線に対応し、当列の画素ユニットにおける画素回路の第１の書込み回路１２０は、第１のデータ信号Ｄａｔａ１を受信するように、何れも１本目データ信号線（例えば、Ｄ１＿Ｍ、Ｄ１＿Ｍ＋１）に接続され、当列の画素ユニットにおける画素回路の第２の書込み回路２２０は、第２のデータ信号Ｄａｔａ２を受信するように、何れも２本目のデータ信号線（例えば、Ｄ２＿Ｍ、Ｄ２＿Ｍ＋１）に接続され、当列の画素ユニットにおける画素回路の第３の書込み回路２２４は、第３のデータ信号Ｄａｔａ３を受信するように、何れも３本目のデータ信号線（例えば、Ｄ３＿Ｍ、Ｄ３＿Ｍ＋１）に接続される。つまり、３本のデータ信号線の１本目が第１のデータ信号Ｄａｔａ１だけを供給し、２本目が第２のデータ信号Ｄａｔａ２だけを供給し、３本目が第３のデータ信号Ｄａｔａ３だけを供給する。
なお、図１７Ａと図１７Ｂに示すアレイ基板における配線は例示的であり、本開示の実施例は、これに限定しない。例えば、図１７Ａまたは図１７Ｂに示すアレイ基板における配線方式を用いることで、開発レイアウトを簡単にすることができ、大サイズ、高フレームレートの表示アプリケーションにも適用することができる。
本開示の少なくとも一実施例により提供されるアレイ基板の技術的効果は、上記の実施例における画素回路に関する対応する記載を参照することができ、ここで、説明を省略する。
本開示の少なくとも一実施例は、表示装置をさらに提供する。図１８は、本開示の少なくとも一実施例により提供される表示装置の概略図である。図１８に示すように、当該表示装置は、それぞれが本開示の上記いずれかの実施例により提供される画素回路１０（例えば、上記の画素回路１０、１０Ａ、１０Ｂ、１０Ｃ）を含むアレイ状に配列される複数の画素ユニットを含む、本開示の上記のいずれかの実施例により提供されるアレイ基板１（例えば、上記のアレイ基板１Ａまたは１Ｂ）を含むことができる。当該表示装置は、走査駆動回路２０とデータ駆動回路３０とをさらに含むことができる。
例えば、走査駆動回路２０は、リセット信号ＲＳと走査信号（例えば、第１の走査信号ＳＮ１、第２の走査信号ＳＮ２、第３の走査信号ＳＮ３）を供給するように複数本の走査信号線ＧＬ（例えば、図１７Ａに示すアレイ基板１ＡにおけるＧ＿Ｎ－１、Ｇ＿Ｎ、Ｇ＿Ｎ＋１及びＧ＿Ｎ＋２等、又は、図１７Ｂに示すアレイ基板１ＢにおけるＧ＿３ｎ－２、Ｇ＿３ｎ－１、Ｇ＿３ｎ及びＧ＿３ｎ＋１等）に接続されることができると同時に、走査駆動回路２０は、発光制御信号ＥＭを供給するように複数本の発光制御信号線ＥＬ（例えば、図１７Ａに示すアレイ基板１ＡにおけるＥ＿Ｎ－１、Ｅ＿Ｎ、Ｅ＿Ｎ＋１及びＥ＿Ｎ＋２等、又は図１７Ｂに示すアレイ基板１ＢにおけるＥ＿３ｎ－２、Ｅ＿３ｎ－１、Ｅ＿３ｎ及びＥ＿３ｎ＋１等）に接続されることができる。なお、リセット信号ＲＳ、第１の走査信号ＳＮ１、第２の走査信号ＳＮ２、第３の走査信号ＳＮ３は、いずれも相対的なものであり、例えば、ある行の画素回路の第１の走査信号ＳＮ１は、次行の画素回路のリセット信号ＲＳでもよいし、前行の画素回路の第２の走査信号ＳＮ２でもよいし、さらに前２行（即ち、前行の前行）の画素回路の第３の走査信号ＳＮ２でもよい。例えば、いくつかの例では（例えば、アレイ基板１は、図１７Ａに示すアレイ基板１Ａである）、走査駆動回路２０は、時間制御信号ＴＣを供給するように複数本の時間制御信号線（例えば、図１７Ａに示すアレイ基板１ＡにおけるＴ＿Ｎ－１、Ｔ＿Ｎ、Ｔ＿Ｎ＋１、及びＴ＿Ｎ＋２等、図１８には不図示）にさらに接続されることができる。例えば、走査駆動回路は、バインディングされた集積回路ドライバチップによって実現されてもよいし、走査駆動回路をアレイ基板に直接集積してＧＯＡ（Ｇａｔｅ ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ）を構成してもよい。
例えば、データ駆動回路３０は、データ信号（例えば、第１のデータ信号Ｄａｔａ１、第２のデータ信号Ｄａｔａ２、第３のデータ信号Ｄａｔａ３）を供給するように複数本のデータ信号線ＤＬ（例えば、図１７Ａに示すアレイ基板１ＡにおけるＤ１＿Ｍ、Ｄ２＿Ｍ、Ｄ１＿Ｍ＋１及びＤ２＿Ｍ＋１等、又は、図１７Ｂに示すアレイ基板１ＢにおけるＤ１＿Ｍ、Ｄ２＿Ｍ、Ｄ３＿Ｍ、 Ｄ１＿Ｍ＋１、Ｄ２＿Ｍ＋１及びＤ３＿Ｍ＋１等）に接続されることができる。例えば、データ駆動回路３０は、バインディングされた集積回路ドライバチップによって実現されてもよい。
例えば、当該表示装置は、例えば、タイミングコントローラ、信号復号回路、電圧変換回路等の他の部材を含むこともでき、これらの部材は、例えば、通常の部材や構造を用いることができ、ここで、説明を省略する。
例えば、上記の画素回路の駆動方法（図１３または図１５に示すタイミングチャートを参照）と、対応するアレイ基板の配線方式を組み合わせることで、当該表示装置に対する行ごとの走査過程を実現することができ、各行の画素回路の各段階は、図１３または図１５に示す実施例における対応する記載を参照することができる。なお、行ごとの走査過程において、例えば、走査信号と発光制御信号などの制御信号は、何れもタイミング信号に従って行ごとに印加される。
例えば、本実施例における表示装置は、表示パネル、ディスプレイ、テレビ、電子ペーパー表示装置、携帯電話、タブレットコンピュータ、ノートパソコン、デジタルフォトフレーム、ナビゲーション等の任意の表示機能を持つ製品や部材でもよい。なお、当該表示装置は、他の通常の部材又は構造をさらに含むことができ、例えば、表示装置の必要な機能を実現するために、当業者であれば、具体的な適用場面に応じて他の通常の部材又は構造を設けることができ、本開示の実施例は、これに限定しない。
本開示の少なくとも一実施例により提供される表示装置の技術的効果は、上記の実施例における画素回路に関する対応する記載を参照することができ、ここで、説明を省略する。
本開示について、下記の点をさらに説明する必要がある。
（１）本開示の実施例の図面は、本開示の実施例の関する構造のみに関し、他の構造について通常の設計を参照することができる。
（２）コンフリクトがない場合、本開示の実施例および実施例における特徴を互いに組合せて新しい実施例を得ることができる。
上記は、本開示の例示的な実施形態に過ぎず、本開示の保護範囲を限定するためのものではなく、本開示に開示された技術的範囲内で、当業者が変更または置換を容易に想到することができるものは、本開示の保護範囲内に含まれるべきである。したがって、本開示の保護範囲は、添付の特許請求の範囲によって決定される。

Claims (25)

  1. 第１の調節回路と第２の調節回路とを含む画素回路であって、
    前記第１の調節回路は、発光素子の発光を駆動する駆動電流の大きさを制御するように、第１のデータ信号及び発光制御信号を受信するように構成され、
    前記第２の調節回路は、前記発光素子に前記駆動電流が印加される時間を制御するように、第２のデータ信号及び時間制御信号を受信するように構成され、
    前記時間制御信号は、前記発光制御信号が前記駆動電流の発生を許容する期間内に変化している
    画素回路。
  2. 前記第２の調節回路が、第１の制御回路と第２の制御回路とを含み、
    前記第１の制御回路が、第１の制御端と、第１の端と、第２の端とを含み、
    前記第２の制御回路は、前記駆動電流が前記第１の制御回路の第１の端と第２の端に流れる時間を制御するように、前記第２のデータ信号及び前記時間制御信号を用いて、前記第１の制御回路の第１の制御端のレベルを制御するように構成される、
    請求項１に記載の画素回路。
  3. 前記第１の制御回路が、制御トランジスタを含み、
    前記制御トランジスタのゲートが、前記第１の制御回路の第１の制御端として前記第２の制御回路に電気的に接続され、
    前記制御トランジスタの第１の極が、前記第１の制御回路の第１の端として、前記制御トランジスタの第２の極が、前記第１の制御回路の第２の端とする、
    請求項２に記載の画素回路。
  4. 前記第２の制御回路が、第２の書込み回路と電圧調節回路とを含み、
    前記第２の書込み回路が、第２の走査信号に応答して前記第２のデータ信号を第１のノードに書き込むように構成され、
    前記電圧調節回路が、書き込まれた第２のデータ信号を記憶し、且つ前記時間制御信号に応答して前記第１のノードのレベルを調節するように構成される、
    請求項２又は３に記載の画素回路。
  5. 前記第２の制御回路が、第３の書込み回路をさらに含み、
    前記第３の書込み回路が、第３の走査信号に応答して第３のデータ信号を前記時間制御信号として前記電圧調節回路に書き込むように構成される、
    請求項４に記載の画素回路。
  6. 前記第２の書込み回路が、第２の書込みトランジスタを含み、
    前記電圧調節回路が、電圧調節トランジスタと第２の蓄積容量とを含み、
    前記第２の書込みトランジスタのゲートが、前記第２の走査信号を受信するように第２の走査信号端に接続され、
    前記第２の書込みトランジスタの第１の極が、前記第２のデータ信号を受信するように第２のデータ信号端に接続され、
    前記第２の書込みトランジスタの第２の極が、前記第１のノードに接続され、
    前記電圧調節トランジスタのゲートが、前記時間制御信号を受信するように時間制御信号端に接続され、
    前記電圧調節トランジスタの第１の極が、第１の電源電圧を受けるように第１の電源端に接続され、
    前記電圧調節トランジスタの第２の極が、前記第１のノードに接続され、
    前記第２の蓄積容量の第１の端が、前記第１のノードに接続され、
    前記第２の蓄積容量の第２の端が、前記第１の電源端に接続される、
    請求項５に記載の画素回路。
  7. 前記電圧調節回路が、時間制御抵抗をさらに含み、
    前記電圧調節トランジスタの第１の極が、前記時間制御抵抗を介して前記第１の電源端に接続される、
    請求項６に記載の画素回路。
  8. 前記第３の書込み回路が、第３の書込みトランジスタと第３の蓄積容量とを含み、
    前記第３の書込みトランジスタのゲートが、前記第３の走査信号を受信するように第３の走査信号端に接続され、
    前記第３の書込みトランジスタの第１の極が、前記第３のデータ信号を受信するように第３のデータ信号端に接続され、
    前記第３の書込みトランジスタの第２の極が、前記電圧調節トランジスタのゲートに接続され、
    前記第３の蓄積容量の第１の端が、前記電圧調節トランジスタのゲートに接続され、
    前記第３の蓄積容量の第２の端が、前記電圧調節トランジスタの第１の極に接続される、
    請求項６又は７に記載の画素回路。
  9. 前記第１の制御回路の第１の制御端が、前記第１のノードに接続される、
    請求項４～８のいずれか一項に記載の画素回路。
  10. 前記第２の制御回路が、インバータ回路をさらに含み、
    前記インバータ回路は、前記第１のノードに接続される入力端と、前記第１の制御回路の第１の制御端に接続される出力端とを含み、前記入力端が受信した入力信号に基づいて、前記入力信号と逆相の出力信号を生成し、前記出力信号を前記第１の制御回路の第１の制御端に出力するように構成される、
    請求項４～８のいずれか一項に記載の画素回路。
  11. 前記インバータ回路が、第１のトランジスタと第２のトランジスタとを含み、
    前記第１のトランジスタのタイプと前記第２のトランジスタのタイプとが異なり、
    前記第１のトランジスタのゲート及び前記第２のトランジスタのゲートが、前記第１のノードに接続され、
    前記第１のトランジスタの第２の極及び前記第２のトランジスタの第２の極が、前記第１の制御回路の第１の制御端に接続され、
    前記第１のトランジスタの第１の極が、第１の電圧を受けるように第１の電圧端に接続され、
    前記第２のトランジスタの第１の極が、第２の電圧を受けるように第２の電圧端に接続され、
    前記第１の電圧と前記第２の電圧とが異なる、
    請求項１０に記載の画素回路。
  12. 前記第２の書込み回路及び前記第１の調節回路が、それぞれ同一のデータ信号端に接続され、
    前記同一のデータ信号端は、異なる期間にそれぞれ前記第２の書込み回路及び前記第１の調節回路にそれぞれに対応するデータ信号を供給するように構成される、
    請求項４～１１のいずれか一項に記載の画素回路。
  13. 前記第１の調節回路が、駆動回路と、第１の書込み回路と、補償回路と、発光制御回路と、を含み、
    前記駆動回路は、第２の制御端と、第３の端と、第４の端と、を含み、前記駆動回路の第３の端と第４の端に流れる、前記発光素子の発光を駆動する駆動電流を制御するように構成され、
    前記第１の書込み回路が、第１の走査信号に応答して第１のデータ信号を前記駆動回路の第２の制御端に書き込むように構成され、
    前記補償回路が、書き込まれた前記第１のデータ信号を記憶し、前記第１の走査信号に応答して前記駆動回路を補償するように構成され、
    前記発光制御回路が、前記発光制御信号に応答して第２の電源電圧を前記駆動回路の第３の端に印加するように構成される、
    請求項２～１２のいずれか一項に記載の画素回路。
  14. 前記駆動回路が、駆動トランジスタを含み、
    前記駆動トランジスタのゲートが、前記駆動回路の第２の制御端として第２のノードに接続され、
    前記駆動トランジスタの第１の極が、前記駆動回路の第３の端として第３のノードに接続され、
    前記駆動トランジスタの第２の極が、前記駆動回路の第４の端として第４のノードに接続される、
    請求項１３に記載の画素回路。
  15. 前記第１の書込み回路が、第１の書込みトランジスタを含み、
    前記第１の書込みトランジスタのゲートが、前記第１の走査信号を受信するように第１の走査信号端に接続され、
    前記第１の書込みトランジスタの第１の極が、前記第１のデータ信号を受信するように第１のデータ信号端に接続され、
    前記第１の書込みトランジスタの第２の極が、前記第３のノードに接続される、
    請求項１４に記載の画素回路。
  16. 前記補償回路が、補償トランジスタと第１の蓄積容量とを含み、
    前記補償トランジスタのゲートが、前記第１の走査信号を受信するように第１の走査信号端に接続され、
    前記補償トランジスタの第１の極が、前記第４のノードに接続され、
    前記補償トランジスタの第２の極が、前記第２のノードに接続され、
    前記第１の蓄積容量の第１の端が、前記第２のノードに接続され、
    前記第１の蓄積容量の第２の端が、第２の電源端に接続される、
    請求項１４又は１５に記載の画素回路。
  17. 前記発光制御回路が、発光制御トランジスタを含み、
    前記発光制御トランジスタのゲートが、前記発光制御信号を受信するように発光制御信号端に接続され、
    前記発光制御トランジスタの第１の極が、前記第２の電源電圧を受けるように第２の電源端に接続され、
    前記発光制御トランジスタの第２の極が、前記第３のノードに接続される、
    請求項１４～１６のいずれか一項に記載の画素回路。
  18. 前記第１の調節回路が、リセット回路をさらに含み、
    前記リセット回路が、リセット信号に応答してリセット電圧を前記駆動回路の第２の制御端に印加するように構成される、
    請求項１４～１７のいずれか一項に記載の画素回路。
  19. 前記リセット回路が、リセットトランジスタを含み、
    前記リセットトランジスタのゲートが、前記リセット信号を受信するようにリセット信号端に接続され、
    前記リセットトランジスタの第１の極が、前記リセット電圧を受けるようにリセット電圧端に接続され、
    前記リセットトランジスタの第２の極が、前記第２のノードに接続される、
    請求項１８に記載の画素回路。
  20. 前記第１の制御回路の第１の端が、前記駆動回路の第４の端に接続され、
    前記第１の制御回路の第２の端が、前記発光素子の第１の極に接続され、
    前記発光素子の第２の極が、第３の電源電圧を受けるように第３の電源端に接続される、
    請求項１３～１９のいずれか一項に記載の画素回路。
  21. アレイ状に配置された複数の画素ユニットを含むアレイ基板であって、
    各前記画素ユニットは、前記発光素子及び請求項１～２０のいずれか一項に記載の画素回路を含む、
    アレイ基板。
  22. 前記画素ユニットにおける前記発光素子は、ミクロンオーダー発光素子を含む、
    請求項２１に記載のアレイ基板。
  23. 請求項２１又は２２に記載のアレイ基板を含む、表示装置。
  24. 請求項１に記載の画素回路による駆動方法であって、
    前記第１の調節回路が、前記第１のデータ信号及び前記発光制御信号を受信し、前記発光素子を駆動するための駆動電流の大きさを制御するようにするステップと、
    前記第２の調節回路が、前記第２のデータ信号及び前記時間制御信号を受信し、前記駆動電流の前記発光素子に印加される時間を制御するようにするステップと、を含む、
    前記時間制御信号が、前記発光制御信号が前記駆動電流の発生を許容する期間内に変化している
    駆動方法。
  25. 前記第１の調節回路が第１の制御回路と第２の制御回路とを含み、
    前記第１の制御回路が第１の制御端と第１の端と第２の端とを含み、
    前記第２の制御回路が、前記駆動電流が前記第１の制御回路の第１の端と第２の端に流れる時間を制御するように、前記第２のデータ信号及び前記時間制御信号を用いて、前記第１の制御回路の第１の制御端のレベルを制御するように構成され、
    前記駆動方法は、発光段階を含み、
    前記発光段階において、前記第２の制御回路は、前記第１の制御回路をオン状態からオフ状態に変化させるように、前記第２のデータ信号及び前記時間制御信号を用いて前記第１の制御回路の第１の制御端のレベルを制御することによって、前記駆動電流が前記第１の制御回路の第１の端と第２の端に流れる時間を制御するようにする、
    請求項２４に記載の駆動方法。
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