JP2022537295A - ボール植え付け構造および製造プロセス - Google Patents
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Abstract
本発明はボール植え付け構造および製造プロセスを提供し、順次積み重ねられた基板、導電層、パッシベーション層、シード層および金属層を含み、複数の半田ボールがそれぞれ前記金属層に植え付けられ、隣接する半田ボール間のそれぞれに、前記半田ボール間の架橋を防止するための隔壁が配置されている。
Description
本発明は、半導体集積回路の製造プロセスに関し、特に小ピッチボール植え付け構造およびボール植え付けプロセスに関する。
ボールグリッドアレイ(Ball Grid Array、以下BGAと略記する)パッケージ技術は、集積回路に適用される表面実装技術であり、それはパッケージ基板の底部にアレイを作成し、半田ボールが回路のI/O端子としてプリント回路基板(PCB)に接続され、歩留まりが高く、ピンの数が大きく、機器が簡単であるなどの利点を有する。
ウェーハレベルICのパッケージサイズを縮小するために、チップ表面での半田ボールの分布はより小さく、より高密度になる傾向がある。現在、業界の半田ボール間の限界Gap(距離)は約40μmであり、半田ボール間の距離が短縮し続けると、フラックスが高温で流れ、分子間力によりボール同士が架橋(bridging)し、さらにデバイスへ一連の悪影響を与え、これらの悪影響は主に完成品の歩留まりの低下や電気的短絡の発生を引き起こす可能性がある。
したがって、上記の技術的問題を考慮して、半田ボール間のピッチ縮小およびフラックス流れによる「架橋」現象を防止するために、ボール植え付け構造およびパッケージプロセスを改善する必要がある。
本発明が解決しようとする技術的問題は、半田ボール間のピッチ縮小およびフラックス流れによる半田ボール間の「架橋」問題を克服し、チップパッケージプロセスの完成品の歩留まりを高め、パッケージコストを削減することである。
本発明は、ボール植え付け構造を提供し、順次積み重ねられた基板、導電層、パッシベーション層、シード層、および金属層を含み、複数の半田ボールがそれぞれ前記金属層上に植え付けられ、隣接する半田ボール間のそれぞれに前記半田ボール間の架橋を防止するための隔壁が配置される。
選択可能な技術的解決策として、前記隔壁は前記パッシベーション層上に配置され、且つ前記パッシベーション層から突出する。
選択可能な技術的解決策として、誘電体層をさらに含み、前記誘電体層は前記パッシベーション層上に配置され、前記隔壁は前記誘電体層上に配置され、且つ前記誘電体層から突出する。
選択可能な技術的解決策として、前記隔壁は誘電体材料から形成される隔壁である。
選択可能な技術的解決策として、前記誘電体材料はポリイミドである。
選択可能な技術的解決策として、ボール植え付け間の前記隔壁断面は、台形構造、三角形構造または長方形構造である。
選択可能な技術的解決策として、ボール植え付け間の前記隔壁断面は、上部が狭く下部が広い構造である。
選択可能な技術的解決策として、前記基板はチップ構造である。
本発明は、ボール植え付け構造の製造プロセスをさらに提供し、前記製造プロセスは、
S1:基板を用意し、前記基板上に順次シード層および金属層を形成するステップと、
S2:誘電体材料を、前記基板全面を被覆するように前記金属層上に塗布するステップと、
S3:前記誘電体材料に対して露光、現像および硬化を行って隔壁を形成するステップと、
S4:フラックスを前記金属層上に塗布するステップと、
S5:前記金属層上に複数の半田ボールを植え付けるステップと、を含む。
S1:基板を用意し、前記基板上に順次シード層および金属層を形成するステップと、
S2:誘電体材料を、前記基板全面を被覆するように前記金属層上に塗布するステップと、
S3:前記誘電体材料に対して露光、現像および硬化を行って隔壁を形成するステップと、
S4:フラックスを前記金属層上に塗布するステップと、
S5:前記金属層上に複数の半田ボールを植え付けるステップと、を含む。
そして、前記隔壁は隣接する前記半田ボール間のそれぞれに配置される。
本発明は、ボール植え付け構造の製造プロセスをさらに提供し、前記製造プロセスは、
S1:基板を用意し、前記基板上に順次誘電体層および金属層を形成するステップと、
S2:誘電体材料を、前記基板全面を被覆するように前記金属層上に塗布するステップと、
S3:前記誘電体材料に対して露光、現像および硬化を行って隔壁を形成するステップと、
S4:フラックスを前記金属層上に塗布するステップと、
S5:前記金属層上に複数の半田ボールを植え付けるステップと、を含む。
S1:基板を用意し、前記基板上に順次誘電体層および金属層を形成するステップと、
S2:誘電体材料を、前記基板全面を被覆するように前記金属層上に塗布するステップと、
S3:前記誘電体材料に対して露光、現像および硬化を行って隔壁を形成するステップと、
S4:フラックスを前記金属層上に塗布するステップと、
S5:前記金属層上に複数の半田ボールを植え付けるステップと、を含む。
そして、前記隔壁は隣接する前記半田ボール間のそれぞれに配置される。
従来技術と比較すると、本発明によって提供されるボール植え付け構造および製造プロセスは、隣接する半田ボール間のそれぞれに隔壁を形成することにより、半田ボール植え付けのとき、フラックス流れおよび半田ボール液化による半田ボール間の架橋問題を回避し、ボール植え付けプロセスの品質およびパッケージプロセスの完成品の歩留まりを向上させる。その内に、同じチップサイズの条件下で、半田スポットを増やし、より小さなピッチ(ボール植え付けピッチ<40μm)でボールを植え付け、または、チップ上の半田スポットの数が同じである条件下で、ボールの植え付けピッチが短縮されるため、チップパッケージサイズを小さくすることができる。
以下、図面に示される具体的な実施形態を参照して本発明を詳しく説明する。しかしながら、本発明はこれらの実施形態によって制限されなく、当業者は、これらの実施形態に基づいてなされた構造、方法、または機能上の変更は、すべて本発明の保護範囲に含まれるべきである。
図1は本発明の第1の実施例のボール植え付け構造の概略図である。
図1を参照すると、ボール植え付け構造100は、順次積み重ねられた基板101、導電層110、パッシベーション層102、シード層103、および金属層104を含む。複数の半田ボール105がそれぞれ金属層104上に植え付けられている。そして、隣接する半田ボール105間のそれぞれに、半田ボール105間の架橋を防止するための隔壁106が配置されている。
好ましい実施形態では、隔壁106はパッシベーション層102から突出する。
好ましい実施形態では、隔壁106の断面は台形であり、前記台形の底部の幅が約33μmであり、前記台形の高さがボール高さの2/3未満であり、前記台形の頂部の幅が約15μmである。
本発明の他の実施形態では、隔壁は他の形状、例えば三角形構造、長方形構造などであってもよく、特に、上部が狭く下部が広い形状が最も好ましい。下部が広いと、隔壁と誘電体層間の接触面積が大きくなり、両者間の安定した接触を実現し、上部が狭いと、隔壁は半田ボールと干渉することなく、半田ボール間の架橋を防止することができる。
好ましい実施形態では、隔壁106は、ポリイミド(PI)などの誘電体材料で形成されるが、これに限定されない。本発明の他の実施例では、前記誘電体材料は、例えば二酸化ケイ素などの無機材料であり得る。
本実施例では、導電層110はパッシベーション層102で被覆され、パッシベーション層102にはパタニングプロセスによって開口が形成され、導電層110が前記開口から露出しており、スパッタリングなどのプロセスによって前記開口にシード層103が形成され、シード層103が導電層110に電気的に接続されている。そして、電気めっきなどのプロセスによってシード層103に金属層104が形成されている。金属層104の材料はシード層103の材料と同じであっても異なっていてもよい。さらに、半田ボール105が金属層104上に植え付けられている。その結果、基板101内の電気信号が導電層110、シード層103、金属層104および半田ボール105から導出され得る。
図2A~図2Eは図1のボール植え付け構造の形成過程の概略図である。
まず、図2Aおよび図2Bを参照する。基板101を提供し、基板101上に順次導電層110、パッシベーション層102、シード層103および金属層104を形成する。ここで、導電層110、パッシベーション層102、シード層103および金属層104の形成方法は既知技術であるため、従来技術における関連説明を参照されたい。そして、誘電体材料1061を金属層104に塗布する。好ましくは、誘電体材料1061を基板101の金属層104が設けられている側の全面を被覆するように塗布する。
次に、誘電体材料1061に対して露光および現像を行って、硬化プロセスによって隔壁106を形成する。前記露光、現像プロセスでは、第1のマスク(mask)10上の複数の第1の露光穴11を通して特定領域に対して露光および現像を行う。前記特定領域は、例えばパッシベーション層102下の導電層110が設けられていない領域である。本実施例では、隔壁106はパッシベーション層102から突出する。
図2Cを参照する。金属層104にフラックス108を塗布して、半田ボール105を固定する。フラックス108を塗布するとき、第1のスクリーン20を通して塗布する。第1のスクリーン20には金属層104に対応して複数の第1の開口部21が設けられており、フラックス108を第1の開口部21から対応する金属層104に塗布する。第1の開口部21のサイズは前記金属層104のサイズ以下であるので、フラックス108を金属層104の上面に容易に塗布できる。
図2Dを参照する。フラックス108に半田ボール105を植え付ける。半田ボール105を植え付けるとき、第2のスクリーン30を通して半田ボール105を植え付ける。第2のスクリーン30には金属層104に対応して複数の第2の開口部31が設けられており、複数の半田ボール105を複数の第2の開口部31からフラックス108に植え付ける。
図2Eを参照する。半田ボール105を植え付けた後、半田ボール105とフラックス108間の接続を促進するために、第2のスクリーン30を除去し、半田ボール105と金属層104が安定的かつ電気的に接続されるように、ある設定温度(例えば設定温度は220℃である)でリフロー作業を実行する。リフロー作業のとき、半田ボール105は設定温度で液化され、液化されたフラックス108が半田ボール105を移動させるが、隣接する半田ボール105間に隔壁106が配置されているため、隔壁106の隔離作用により、隣接する半田ボール105には自身の液化およびフラックス108の流れに起因する「架橋」現象が生じない。
なお、本発明の他の実施形態では、隔壁はシード層と金属層が形成される前に形成され得る。例えば、基板の導電層にまずパッシベーション層を形成し、次にパッシベーション層の全面に誘電体材料、例えばポリイミドを塗布し、誘電体材料に対して露光、現像、硬化を行って隔壁を形成した後、パッシベーション層の導電層に対応する開口に電気めっきによりシード層と金属層を形成し、最後に、第1のスクリーンを使用してフラックスを金属層に塗布し、第2のスクリーンを使用して半田ボールをフラックスに植え付け、さらにリフロー作業を通して、半田ボールを金属層にしっかりと接続させる。
好ましい実施形態では、パッシベーション層の材料は隔壁106の材料と同じであっても異なっていてもよい。
好ましい実施形態では、基板101はチップ構造である。
図5は本発明の第1の実施例のボール植え付け構造100の製造プロセスのフローチャートである。
図5を参照すると、前記製造プロセス300は、
S1:基板を提供し、前記基板に順次シード層および金属層を形成するステップと、
S2:誘電体材料を、前記基板全面を被覆するように前記金属層に塗布するステップと、
S3:前記誘電体材料に対して露光、現像および硬化を行って隔壁を形成するステップと、
S4:フラックスを前記金属層に塗布するステップと、
S5:前記金属層に複数の半田ボールを植え付けるステップと、を含む。
S1:基板を提供し、前記基板に順次シード層および金属層を形成するステップと、
S2:誘電体材料を、前記基板全面を被覆するように前記金属層に塗布するステップと、
S3:前記誘電体材料に対して露光、現像および硬化を行って隔壁を形成するステップと、
S4:フラックスを前記金属層に塗布するステップと、
S5:前記金属層に複数の半田ボールを植え付けるステップと、を含む。
好ましい実施形態では、前記隔壁は隣接する半田ボール間のそれぞれに配置される。
図3は本発明の第2の実施例のボール植え付け構造の概略図である。
図3を参照すると、本発明の第2の実施例で提供されるボール植え付け構造200は、ボール植え付け構造200中の隔壁206はパッシベーション層202上方の誘電体層207に形成されるという点でボール植え付け構造100と異なる。
具体的には、ボール植え付け構造200は、順次積み重ねられた基板201、導電層210、パッシベーション層202およびシード層203を含む。半田ボール205は金属層204を介してシード層203に電気的に接続されている。ボール植え付け構造200は、パッシベーション層202上に設けられた誘電体層207をさらに含み、隔壁206が誘電体層207に配置され、誘電体層207から突出し、且つ隣接する半田ボール205間のそれぞれに配置されて半田ボール205間の架橋を防止する。
好ましい実施形態では、隔壁206の断面は台形である。
本発明の他の実施形態では、隔壁は、他の形状、例えば三角形構造、長方形構造などであり得、その内に、上部が狭く下部が広い形状が最も好ましい。下部が広いと、隔壁と保護層間の接触面積が大きくなり、両者間の安定した接触を実現し、上部が狭いと、隔壁は、半田ボールと干渉することなく、半田ボール間の架橋を防止することができる。
好ましい実施形態では、隔壁206は誘電体材料から形成され、前記誘電体材料は例えばポリイミド(PI)であるが、これに限定されない。本発明の他の実施例では、前記誘電体材料は、無機材料、例えば二酸化ケイ素であり得る。
本実施例では、導電層210はパッシベーション層202、誘電体層207で被覆され、パッシベーション層202、誘電体層207にはそれぞれ露光、現像のプロセスによって開口が形成され、導電層210が前記開口から露出しており、スパッタリングなどのプロセスによって前記開口にシード層203が形成されている。シード層203は導電層210に電気的に接続されている。電気めっきなどのプロセスによってシード層203に金属層204が形成されている。金属層204の材料はシード層203の材料と同じであっても異なっていてもよい。さらに、半田ボール205が金属層204に植え付けされている。基板201内の電気信号が導電層210、シード層203、金属層204および半田ボール205から導出され得る。
好ましい実施形態では、誘電体層207の材料は、無機材料および/または有機材料であってもよい。
図4A~図4Hは図3のボール植え付け構造の形成過程の概略図である。図4A~図4Hでは、図2A~図2Eと同様の符号は類似の機能を有するため、説明が繰り返さない。
まず、図4Aおよび図4Bを参照する。基板201を提供し、基板201に順次導電層210およびパッシベーション層202を形成する。パッシベーション層202に保護材料2071を塗布し、保護材料2071に対して露光および現像を行って開口を形成し、導電層210を前記開口から露出させ、硬化プロセスを通して誘電体層207を形成する。ここで、前記露光、現像プロセスでは、第2のマスク(mask)40の複数の第2の露光穴41を通して保護材料2071の特定領域に対して露光し現像して前記開口を形成する。前記保護材料2071の特定領域は、基板201上の導電層210の位置に対応する。
図4Cおよび図4Dを参照する。誘電体材料2061を誘電体層207に塗布し、誘電体材料2061に対して露光および現像を行って、硬化プロセスによって隔壁206を形成する。前記露光、現像プロセスでは、第1のマスク10上の複数の第1の露光穴11を通して誘電体材料2061の特定領域に対して露光、現像、および硬化を行って隔壁206を形成する。前記誘電体材料2061の特定領域は、例えば誘電体材料2061下の導電層210が設けられていない領域に対応する。本実施例では、隔壁206は誘電体層207から突出する。
図4Eを参照する。電気めっきにより誘電体層207の開口にシード層203を形成する。シード層203は金属層204に電気的に接続される。次にシード層203に金属層204を形成する。
図4Fを参照する。金属層204にまずフラックス208を塗布して、半田ボール205を固定する。フラックス208を塗布するとき、第1のスクリーン20を通して塗布する。第1のスクリーン20には金属層204に対応して複数の第1の開口部21が設けられており、フラックス208を第1の開口部21から対応する金属層204に塗布する。好ましくは、フラックス208を金属層204の上面に塗布するために、第1の開口部21のサイズは金属層204のサイズ以下である。
図4Gを参照する。フラックス208に半田ボール205を植え付ける。半田ボール205を植え付けるときに、第2のスクリーン30を通して半田ボール205を植え付ける。第2のスクリーン30には金属層204に対応して複数の第2の開口部31が設けられており、複数の半田ボール205を第2の開口部31からフラックス208に植え付ける。本実施例では、隣接する半田ボール205間のそれぞれに隔壁206が配置されている。
図4Hを参照する。半田ボール205を植え付けた後、半田ボール205とフラックス208間の接続を促進するために第2のスクリーン30を除去して、半田ボール205と金属層204が安定的かつ電気的に接続されるように、ある設定温度(例えば設定温度は220℃である)でリフロー作業を実行する。リフロー作業のとき、半田ボール205は設定温度で液化され、液化されたフラックス208が半田ボール205を移動させるが、隣接する半田ボール205間に隔壁206が配置されているため、隔壁206の隔離作用により、隣接する半田ボール205には自身の液化およびフラックス208の流れによる「架橋」現象が生じない。
なお、本発明の他の実施形態では、隔壁はシード層と金属層が形成された後に形成されてもよい。つまり、基板に順次導電層、パッシベーション層、誘電体層、シード層および金属層を形成した後、金属層に誘電体材料、例えばポリイミドを塗布し、誘電体材料に対して露光、現像および硬化を行って隔壁を形成し、最後に、第1のスクリーンを使用してフラックスを金属層に塗布し、第2のスクリーンを使用して半田ボールをフラックスに植え付け、リフロー作業によって半田ボールを金属層にしっかりと接続させる。
好ましい実施形態では、パッシベーション層202、誘電体層207および隔壁206の材料はそれぞれ同じであっても異なっていてもよい。
好ましい実施形態では、基板201はチップ構造である。
図6は本発明の第2の実施例のボール植え付け構造200の製造プロセスのフローチャートである。
図6を参照すると、前記製造プロセス400は、
S1:基板を提供し、前記基板に誘電体層および金属層を形成するステップと、
S2:誘電体材料を、前記基板全面を被覆するように前記金属層に塗布するステップと、
S3:前記誘電体材料に対して露光、現像および硬化を行って隔壁を形成するステップと、
S4:フラックスを前記金属層に塗布するステップと、
S5:前記金属層に複数の半田ボールを植え付けるステップと、を含む。
S1:基板を提供し、前記基板に誘電体層および金属層を形成するステップと、
S2:誘電体材料を、前記基板全面を被覆するように前記金属層に塗布するステップと、
S3:前記誘電体材料に対して露光、現像および硬化を行って隔壁を形成するステップと、
S4:フラックスを前記金属層に塗布するステップと、
S5:前記金属層に複数の半田ボールを植え付けるステップと、を含む。
好ましい実施形態では、前記隔壁は隣接する半田ボール間のそれぞれに配置される。
以上のように、本発明によって提供されるボール植え付け構造および製造プロセスは、隣接する半田ボール間のそれぞれに隔壁を形成することで、半田ボール植え付けのとき、フラックスの流れおよび半田ボールの液化による半田ボール間の架橋問題を回避し、ボール植え付けプロセスの品質およびパッケージプロセスの完成品の歩留まりを向上させることができる。同じチップサイズの条件下で、半田スポットを増やし、より小さなピッチ(ボール植え付けピッチ<40μm)でボールを植え付け、または、チップの半田スポットが同じである条件下で、ボール植え付けのピッチが短縮され、チップパッケージサイズを小さくすることができる。
以上、本発明の実行可能な実施形態を具体的かつ詳細に説明したが、本発明の保護範囲はそれらに限定されるものではなく、本発明の趣旨を逸脱しない限りなされた等価の実施形態または変更は、すべて本発明の保護範囲に含まれるべきである。
Claims (10)
- 順次積み重ねられた基板、導電層、パッシベーション層、シード層、および金属層を含み、複数の半田ボールがそれぞれ前記金属層に植え付けられたボール植え付け構造であって、
隣接する半田ボール間のそれぞれに、前記半田ボール間の架橋を防止するための隔壁が配置されている、ことを特徴とするボール植え付け構造。 - 前記隔壁が前記パッシベーション層に配置され、前記パッシベーション層から突出している、ことを特徴とする請求項1に記載のボール植え付け構造。
- 前記パッシベーション層に設けられた誘電体層をさらに含み、前記隔壁が前記誘電体層に配置され、前記誘電体層から突出する、ことを特徴とする請求項1に記載のボール植え付け構造。
- 前記隔壁は誘電体材料によって形成される隔壁である、ことを特徴とする請求項1に記載のボール植え付け構造。
- 前記誘電体材料はポリイミドである、ことを特徴とする請求項4に記載のボール植え付け構造。
- ボール植え付け間の前記隔壁の断面は台形構造、三角形構造または長方形構造である、ことを特徴とする請求項1に記載のボール植え付け構造。
- ボール植え付け間の前記隔壁の断面は上部が狭く下部が広い構造である、ことを特徴とする請求項1に記載のボール植え付け構造。
- 前記基板はチップ構造である、ことを特徴とする請求項1に記載のボール植え付け構造。
- S1:基板を提供し、前記基板に順次シード層および金属層を形成するステップと、
S2:誘電体材料を、前記基板全面を被覆するように前記金属層に塗布するステップと、
S3:前記誘電体材料に対して露光、現像および硬化を行って隔壁を形成するステップと、
S4:フラックスを前記金属層に塗布するステップと、
S5:前記金属層に複数の半田ボールを植え付けるステップと、を含み、
前記隔壁を隣接する前記半田ボール間のそれぞれに配置する、ことを特徴とするボール植え付け構造の製造プロセス。 - S1:基板を提供し、前記基板に誘電体層、金属層を形成するステップと、
S2:誘電体材料を、前記基板全面を被覆するように前記金属層に塗布するステップと、
S3:前記誘電体材料に対して露光、現像および硬化を行って隔壁を形成するステップと、
S4:フラックスを前記金属層に塗布するステップと、
S5:前記金属層に複数の半田ボールを植え付けるステップと、を含み、
前記隔壁を隣接する前記半田ボール間のそれぞれに配置する、ことを特徴とするボール植え付け構造の製造プロセス。
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009124099A (ja) * | 2007-10-24 | 2009-06-04 | Panasonic Corp | 半導体チップの電極構造 |
JP2009200270A (ja) * | 2008-02-22 | 2009-09-03 | Panasonic Corp | 半導体装置および半導体装置の製造方法 |
JP2010114140A (ja) * | 2008-11-04 | 2010-05-20 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2016213222A (ja) * | 2015-04-30 | 2016-12-15 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW200416987A (en) * | 2003-02-25 | 2004-09-01 | Siliconware Precision Industries Co Ltd | Controlling adjacent solder pads bridge of BGA IC components |
JP4669703B2 (ja) * | 2005-01-19 | 2011-04-13 | イビデン株式会社 | プリント配線板及びその製法 |
JP2008147458A (ja) * | 2006-12-11 | 2008-06-26 | Nec Electronics Corp | プリント配線板およびその製造方法 |
CN101373718A (zh) * | 2007-08-24 | 2009-02-25 | 南亚电路板股份有限公司 | 一种封装基板的植球方法 |
CN101635290B (zh) * | 2008-07-22 | 2012-05-30 | 瀚宇彩晶股份有限公司 | 金属凸块结构及其应用于封装结构 |
JP2011142185A (ja) * | 2010-01-06 | 2011-07-21 | Renesas Electronics Corp | 半導体装置 |
CN102496604A (zh) * | 2011-12-19 | 2012-06-13 | 南通富士通微电子股份有限公司 | 高可靠芯片级封装结构 |
CN102446780A (zh) * | 2011-12-19 | 2012-05-09 | 南通富士通微电子股份有限公司 | 一种圆片级封装方法 |
CN102931109B (zh) * | 2012-11-08 | 2015-06-03 | 南通富士通微电子股份有限公司 | 半导体器件的形成方法 |
CN108305839A (zh) * | 2017-01-12 | 2018-07-20 | 中芯国际集成电路制造(上海)有限公司 | 植球工艺和封装工艺 |
CN111341746A (zh) * | 2020-03-13 | 2020-06-26 | 颀中科技(苏州)有限公司 | 植球结构及制备工艺 |
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JP2009124099A (ja) * | 2007-10-24 | 2009-06-04 | Panasonic Corp | 半導体チップの電極構造 |
JP2009200270A (ja) * | 2008-02-22 | 2009-09-03 | Panasonic Corp | 半導体装置および半導体装置の製造方法 |
JP2010114140A (ja) * | 2008-11-04 | 2010-05-20 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2016213222A (ja) * | 2015-04-30 | 2016-12-15 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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