JP2022524715A - 高速入出力マージン試験のためのシステム、方法及び装置 - Google Patents
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Abstract
Description
1つ以上の異なる高速I/Oプロトコルを選択し、これを使って、DUTのマルチ・レーン高速I/Oリンクに基づいてマージン試験を実行するための選択可能なオプション。
雑多なプロトコルを同時に使って、DUTの複数のポートを試験するための選択可能なオプション。
マルチ・レーン高速I/Oリンクについて、マージン・テスタのマージン試験の任意の回数の実行処理を通した実行処理毎のマージンの変動を出力するための選択可能なオプション。
マージン変動の内、どの程度がTxの等化処理(EQ)トレーニングの変動が原因であるかを試験するために、DUTに調整(fix)されたTx等化処理(EQ)を実装するための選択可能なオプション。
マージン・テスタのレシーバにおいて調整されたCTLEを使用し、DUTのマルチ・レーン高速I/Oリンクのマージンに対するレシーバの等化処理の影響を試験するための選択可能なオプション。
マージン・テスタのレシーバにおいて判定帰還型イコライザ(DFE)を使用し、DUTのマルチ・レーン高速I/Oリンクのマージンに対するレシーバの等化処理の影響を試験するための選択可能なオプション。
ターゲットのチャンネルに基づいて、マージン・テスタについて、期待マージンを計算するための選択可能なオプション。
マルチ・レーン高速I/Oリンクの電気的マージンの評価の結果として低マージンが検出されたときに、自動的にデバッグ情報を生成するための選択可能なオプション。
マージン・テスタが可変のシンボル間干渉(ISI)信号源を使用するよう切り替えて、どの程度のISIがマルチ・レーン高速I/Oリンクのレーンに障害を生じさせるかを見つけるための選択可能なオプション。
DUTのマルチ・レーン高速I/Oリンクのクロストークによるマージンの損失量を特定するために、マージン・テスタが各レーンを個別に試験するための選択可能なオプション。
マージン・テスタのレシーバでDFEをオフにして、DFEがある場合と無い場合のマージンと、マルチ・レーン高速I/Oリンクに関連付けられた各チャンネルの非線形不連続の量とを評価するための選択可能なオプション。
複数のDUTの中の1つのDUTのマルチ・レーン高速I/Oリンクの全てのレーンを通して、期待よりも低いマージンで一貫している場合でも、期待よりも低いマージンにフラグを立てることを可能にするマージン・テスタの特性評価データに関する選択可能なオプション。
マルチ・レーン高速I/Oリンクの複数の速度の中から選択し、それについて、電気的マージンの評価を行うための選択可能なオプション。
マージン・テスタが、プロトコル固有の知識を使用することによって、マルチ・レーン高速I/Oリンクの反対方向に進行するトラフィックに基づいて、DUTのレシーバでいつエラーが発生したかを推測し、DUT上のソフトウェア無しで、マージン・テスタが生産ラインでマージン試験を実施できるようにするための選択可能なオプション。
マルチ・レーン高速I/Oリンクの電気的マージンの評価の結果として検出された低マージンのチャンネルの時間領域反射測定値(TDR)を自動的にキャプチャするための選択可能なオプション。
マルチ・レーン高速I/Oリンクの電気的マージンの評価の結果として低マージンが検出されたときに、オシロスコープへの自動接続を実行し、デジタル化された波形を自動的にキャプチャするための選択可能なオプション。
1つ以上のユーザが選択可能なオプションを実装するようにDUTのシリコンを構成することにより、DUTに1つ以上のユーザが選択可能なオプションを設定するための選択可能なオプション。
マージン、選択されたTx等化処理(DUTとマージン・テスタの両方について)、選択されたRx等化処理(マージン・テスタのレシーバについて)及びDUTの被試験Tx又はRxトレーニング・アルゴリズムにおけるトレーニング問題の可能性(likelihood:公算、見込み)の実行処理毎のばらつき(variability)の反復回数と分析、
いずれかの方法でトランスミッタの等化処理を調整し、マージンに対する影響を観測する処理、
マージン・テスタのレシーバにおけるレシーバ等化処理(CTLE)とDFEのタップの数(ゼロを含む)を調整(fix:修正)し、マージンの値に対する影響を見る処理、
などがある。例えば、DFEがオフの場合のマージンの重大な変化は、特定のチャンネルでの重大な不連続性を示す。
Claims (42)
- 試験装置であって、
1つ以上のプリント回路基板(PCB)と、
上記1つ以上のPCBに結合された少なくとも1つのインタフェースと、
上記少なくとも1つのインタフェースに結合されたコントローラと
を具え、
上記コントローラが、被試験デバイス(DUT)のシングル・レーン又はマルチ・レーン高速入出力(I/O)リンクを確立し、上記試験装置が送信(Tx)及び受信(Rx)方向の一方又は両方で、上記シングル・レーン又はマルチ・レーン高速I/Oリンクの電気的マージンを評価するように構成される試験装置。 - 上記少なくとも1つのインタフェースが、Tx及びRx方向の一方又は両方でDUTのシングル・レーン又はマルチ・レーン高速I/Oリンクの電気的マージンを評価するために、少なくとも1つの試験フィクスチャに接続されるように構成された少なくとも1つのレーンを有する請求項1の試験装置。
- 上記少なくとも1つのレーンが複数のレーンを有し、上記コントローラが、夫々異なるプロトコルに従って動作する複数の異なるデバイスを上記試験装置で試験するために、複数の異なるプロトコルをサポートすると共に、異なるデバイスの役割及び複数の異なるプロトコル用に複数のレーンを設定するオプションを提供するように構成される請求項2の試験装置。
- 上記複数のレーンが、少なくとも1つの試験フィクスチャに接続され、マザーボード及びアドイン・カードの中の1つ以上のマルチ・レーン高速I/Oリンクの電気的マージンを評価するように構成される請求項3の試験装置。
- 上記複数のレーンが、複数の試験フィクスチャに接続され、少なくとも1つのマザーボード及び少なくとも1つのアドイン・カードのマルチ・レーン高速I/Oリンクの電気的マージンを評価するように構成される請求項3の試験装置。
- 上記少なくとも1つの試験フィクスチャとしては、PCI Express コンプライアンス・ロード・ボード(CLB)及びPCI Express コンプライアンス・ベース・ボード(CBB)の中の1つ以上がある請求項4の試験装置。
- 上記DUTの上記シングル・レーン又はマルチ・レーン高速I/Oリンクが、特別な試験モードのない、完全に動作している通常使用可能なリンクである請求項1の試験装置。
- 上記1つ以上のPCBには、アドイン・カードのPCBがあり、上記DUTはマザーボードであり、上記アドイン・カードは、上記マザーボード上のコネクタに差し込まれ、上記シングル・レーン又はマルチ・レーン高速I/Oリンクの各レーンの物理層及びリンク論理層を実装するように構成される請求項1の試験装置。
- 上記アドイン・カードが、PCI Expressアドイン・カードである請求項8の試験装置。
- 上記コントローラが、少なくともマージン・テスト・トランスミッタに調整可能なストレスを導入するように構成されることによって、上記シングル・レーン又はマルチ・レーン高速I/Oリンクの電気的マージンを評価するように構成され、上記調整可能なストレスとして、アイ幅開口の減少及びアイ高さ開口の減少の中の1つ以上を含む請求項1の試験装置。
- 上記コントローラが、少なくともマージン・テスト・トランスミッタにジッタを導入することにより、アイ幅開口の減少を導入するように構成されることによって、上記シングル・レーン又はマルチ・レーン高速I/Oリンクの電気的マージンを評価するように構成され、上記ジッタの導入は、上記シングル・レーン又はマルチ・レーン高速I/Oリンクの全てのレーンに同時に適用されるか、上記シングル・レーン又はマルチ・レーン高速I/Oリンクのレーン毎に独立に適用されるかを選択できる請求項10の試験装置。
- 上記コントローラが、少なくともマージン・テスト・トランスミッタにノイズを導入することによってアイ高さ開口の減少を導入するように構成されていることによって、シングル・レーン又はマルチ・レーン高速I/Oリンクの電気的マージンを評価するように構成され、上記ジッタの導入は、上記シングル・レーン又はマルチ・レーン高速I/Oリンクの全てのレーンに同時に適用されるか、上記シングル・レーン又はマルチ・レーン高速I/Oリンクのレーン毎に独立に適用されるかを選択できる請求項10の試験装置。
- 上記コントローラが、少なくともマージン・テスト・トランスミッタに差動ノイズを導入することによってアイ幅及びアイ高さ開口の減少を導入するように構成されていることによって、シングル・レーン又はマルチ・レーン高速I/Oリンクの電気的マージンを評価するように構成され、上記差動ジッタの導入は、上記シングル・レーン又はマルチ・レーン高速I/Oリンクの全てのレーンに同時に適用されるか、上記シングル・レーン又はマルチ・レーン高速I/Oリンクのレーン毎に独立に適用されるかを選択できる請求項10の試験装置。
- 被試験デバイス(DUT)の電気的マージンを試験する方法であって、
試験装置によって、上記DUTのマルチ・レーン高速I/Oリンクを確立する処理と、
上記試験装置によって、上記マルチ・レーン高速I/Oリンクの各高速入出力(I/O)レーンについて、伝送(Tx)及び受信(Rx)方向の一方又は両方で、電気的マージンを評価する処理と
を具える方法。 - 上記電気的マージンを評価する処理が、上記マルチ・レーン高速I/Oリンクのマージン・テスト・トランスミッタに調整可能なストレスを導入する処理を有し、上記調整可能なストレスには、上記シングル・レーン又はマルチ・レーン高速I/Oリンクの全てのレーンに同時に適用されるか、上記シングル・レーン又はマルチ・レーン高速I/Oリンクのレーン毎に独立に適用されるアイ幅を狭めていくジッタ導入その他の方法又はアイ高さを減少させる方法がある請求項14の方法。
- 上記電気的マージンを評価する処理が、上記マルチ・レーン高速I/Oリンクの各高速I/Oレーンについて、Tx方向及びRx方向の一方又は両方で、同時に上記電気的マージンを評価する処理を含む請求項15の方法。
- 上記電気的マージンを評価する処理が、
上記試験装置によって、複数の被試験デバイス(DUT)の各DUTについて、Tx及び受信Rx方向の一方又は両方で、上記DUTのマルチ・レーン高速I/Oリンクの各高速I/Oレーンに関して、アイ幅マージンのタイミングを評価する処理と、
上記評価する処理に基づいて、複数のDUTに跨がる同じレーンについての所定閾値を一貫して下回る、複数のDUTの中の各DUTのアイ幅マージンのタイミングの測定値を検出する処理と、
上記複数のDUTの中の各DUTのアイ幅やアイ高さマージン測定値を検出する処理に基づいて、DUTの設計上の潜在的な問題を特定する処理と
を有する請求項14の方法。 - 上記電気的マージンを評価する処理が、
上記試験装置によって、複数のDUTの中の各DUTについて、Tx及びRx方向の一方又は両方で、上記DUTのマルチ・レーン高速I/Oリンクの各高速I/Oレーンに関して、アイ幅マージン又はアイ高さマージンを評価する処理と、
上記評価する処理に基づいて、複数のDUTに跨がる異なるレーンについての所定閾値を夫々一貫して下回る、複数のDUTの中のいくつかのDUTのアイ幅マージンのタイミングの測定値を検出する処理と、
上記いくつかのDUTを跨がる異なるレーンについての上記所定閾値を夫々下回る、上記複数のDUTの中の上記いくつかのDUTのアイ幅マージンのタイミング測定値を検出する処理に基づいて、DUTのアセンブリ又は設計上の潜在的な問題を特定する処理と
を有する請求項14の方法。 - コンピュータ実行可能な命令を記憶させた非一時的コンピュータ可読記憶媒体であって、上記コンピュータ実行可能な命令が実行されると、少なくとも1つのプロセッサに、
被試験デバイス(DUT)のマルチ・レーン高速入出力(I/O)リンクを確立し、送信(Tx)及び受信(Rx)方向の一方又は両方で、上記マルチ・レーン高速I/Oリンクの電気的マージンを評価するように構成される試験装置に、上記マルチ・レーン高速I/Oリンクの上記電気的マージンの評価のカスタマイズを含むユーザ選択可能なオプションを提供する処理と、
上記試験装置のための1つ以上の上記ユーザ選択可能なオプションを選択する指示を受ける処理と、
上記試験装置のための1つ以上の上記ユーザ選択可能なオプションの選択の指示に基づいて、上記マルチ・レーン高速I/Oリンクの上記電気的マージンの評価する動作を上記試験装置に開始させる処理と
を行わせる非一時的コンピュータ可読記憶媒体。 - 上記ユーザ選択可能なオプションが、
1つ以上の異なる高速I/Oプロトコルを選択し、これを使って、上記DUTの上記マルチ・レーン高速I/Oリンクに基づいてマージン試験を実行するための選択可能なオプションと、
雑多なプロトコルを同時に使って、上記DUTの複数のポートを試験するための選択可能なオプションと、
上記マルチ・レーン高速I/Oリンクについて、上記試験装置のマージン試験の任意の回数の実行処理を通した実行処理毎のマージンの変動を出力するための選択可能なオプションと、
マージン変動の内、どの程度がTxの等化処理(EQ)トレーニングの変動が原因であるかを試験するために、上記DUTに調整(fix)されたTx等化処理(EQ)を実装するための選択可能なオプションと、
上記試験装置のレシーバにおいて調整された連続時間線形イコライザ(CTLE)を使用し、上記DUTの上記マルチ・レーン高速I/Oリンクのマージンに対するレシーバの等化処理の影響を試験するための選択可能なオプションと、
上記試験装置のレシーバにおいて判定帰還型イコライザ(DFE)を使用し、上記DUTの上記マルチ・レーン高速I/Oリンクのマージンに対するレシーバの等化処理の影響を試験するための選択可能なオプションと、
ターゲットのチャンネルに基づいて、上記試験装置について、期待マージンを計算するための選択可能なオプションと、
上記マルチ・レーン高速I/Oリンクの上記電気的マージンの評価の結果として低マージンが検出されたときに、自動的にデバッグ情報を生成するための選択可能なオプションと、
上記試験装置が可変のシンボル間干渉(ISI)信号源を使用するよう切り替えて、どの程度のISIが上記マルチ・レーン高速I/Oリンクのレーンに障害を生じさせるかを見つけるための選択可能なオプションと、
上記DUTの上記マルチ・レーン高速I/Oリンクのクロストークによるマージンの損失量を特定するために、上記試験装置が各レーンを個別に試験するための選択可能なオプションと、
上記試験装置のレシーバでDFEをオフにして、DFEがある場合と無い場合のマージンと、上記マルチ・レーン高速I/Oリンクに関連付けられた各チャンネルの非線形不連続の量とを評価するための選択可能なオプションと、
複数の上記DUTの中の1つの上記DUTの上記マルチ・レーン高速I/Oリンクの全てのレーンを通して、期待よりも低いマージンで一貫している場合でも、期待よりも低いマージンにフラグを立てることを可能にする上記試験装置の特性評価データに関する選択可能なオプションと、
上記マルチ・レーン高速I/Oリンクの複数の速度の中から選択し、それについて、上記電気的マージンの評価を行うための選択可能なオプションと、
上記試験装置が、プロトコル固有の知識を使用することによって、上記マルチ・レーン高速I/Oリンクの反対方向に進行するトラフィックに基づいて、上記DUTのレシーバでいつエラーが発生したかを推測し、上記DUT上のソフトウェア無しで、上記試験装置が生産ラインでマージン試験を実施できるようにするための選択可能なオプションと、
上記マルチ・レーン高速I/Oリンクの上記電気的マージンの評価の結果として検出された低マージンのチャンネルの時間領域反射測定値(TDR)を自動的にキャプチャするための選択可能なオプションと、
上記マルチ・レーン高速I/Oリンクの上記電気的マージンの評価の結果として低マージンが検出されたときに、オシロスコープへの自動接続を実行し、デジタル化された波形を自動的にキャプチャするための選択可能なオプションと、
1つ以上のユーザが選択可能なオプションを実装するように上記DUTのシリコンを構成することにより、上記DUTに1つ以上のユーザが選択可能なオプションを設定するための選択可能なオプション
の中の1つ以上を含む請求項19の非一時的コンピュータ可読記憶媒体。 - 上記コンピュータ実行可能な命令は、実行されると、上記少なくとも1つのプロセッサが上記試験装置に、
1つ以上の異なる高速I/Oプロトコルを選択し、それを使って上記DUTの上記マルチ・レーン高速I/Oリンクに基づいてマージン試験を実行する処理と、
雑多なプロトコルを同時に使って上記DUTの複数のポートを試験する処理と、
上記マルチ・レーン高速I/Oリンクについて、上記試験装置のマージン試験を任意の回数実行する間の実行処理毎のマージンの変動を出力する処理と、
Txの等化処理(EQ)トレーニングが原因で、どの程度マージンが変動するかを試験するために、上記DUTについてTxの調整(fix)された等化処理(EQ)を実装する処理と、
上記試験装置のレシーバにおいて調整された連続時間線形イコライザ(CTLE)を使用して、上記DUTの上記マルチ・レーン高速I/Oリンクのマージンに対するレシーバの等化処理の影響を試験する処理と、
上記試験装置のレシーバにおいて判定帰還型イコライザ(DFE)を使用して、上記DUTの上記マルチ・レーン高速I/Oリンクのマージンに対するレシーバの等化処理の影響を試験する処理と、
ターゲットのチャンネルに基づいて、上記試験装置の期待マージンを計算する処理と、
上記マルチ・レーン高速I/Oリンクの電気的マージンの評価の結果として低マージンが検出された場合に、デバッグ情報を自動的に生成する処理と、
可変シンボル間干渉(ISI)信号源(ソース)の使用に切り替えて、どの程度のシンボル間干渉(ISI)で、上記マルチ・レーン高速I/Oリンクのレーンに障害が生じるかを見つける処理と、
各レーンを個別に試験して、上記DUTの上記マルチ・レーン高速I/Oリンクのクロス・トークが原因のマージン損失の量を特定する処理と、
上記試験装置のレシーバのDFEをオフにして、DFEがある場合とない場合のマージンと、上記マルチ・レーン高速I/Oリンクに関連する各チャンネルの非線形不連続の量とを評価する処理と、
基準レシーバと典型的なチャンネルとを使って期待マージンを示し、これによって、1つの上記DUT及び複数の上記DUTの上記マルチ・レーン高速I/Oリンクの全てのレーンにわたって期待より低いマージンで一貫している場合でも、期待より低いマージンにフラグを付ける処理と、
上記マルチ・レーン高速I/Oリンクの複数の速度の中から選択し、それについて電気的マージンの評価を実施する処理と、
プロトコル固有の知識を使用して、上記試験装置によって上記マルチ・レーン高速I/Oリンク上の反対方向を進むトラフィックに基づいて、上記DUTのレシーバでいつエラーが発生したかを推量し、上記DUT上のソフトウェア無しで、上記試験装置が生産ライン上でマージン試験を実施できるようにする処理と、
上記マルチ・レーン高速I/Oリンクの電気的マージンの評価の結果として、検出された低マージン・チャンネルの時間領域反射率測定(TDR)値を自動的に捕捉する処理と、
上記マルチ・レーン高速I/Oリンクの電気的マージンの評価の結果として、低マージンが検出された場合に、オシロスコープへの自動接続を実施して、デジタル化波形を自動的に捕捉する処理と、
ソフトウェア・プラグインを提供して、上記DUTのシリコンを設定することによって、上記DUTについてユーザ選択可能なオプションを1つ以上設定し、1つ以上のユーザ選択可能なオプションを実装する処理と
を行わせる請求項19の非一時的コンピュータ可読記憶媒体。 - マザーボードと、
少なくとも1つのアドイン・カードをマージン試験するために、マザーボードに結合される少なくとも1つのスロットと
を具え、
上記マザーボードは、上記アドイン・カードを上記少なくとも1つのスロットに挿入した後に、上記アドイン・カードのマルチ・レーン高速入出力(I/O)リンクの電気的マージンを、送信(Tx)及び受信(Rx)方向の一方又は両方で、評価するように構成されるマージン・テスタ。 - 上記アドイン・カードの上記マルチ・レーン高速I/Oリンクは、特別な試験モードなしに、完全に動作している通常使用可能なリンクである請求項22のマージン・テスタ。
- 上記マザーボードが、少なくとも
マージン・テスト・トランスミッタに制御されたノイズを導入し、
上記マザーボードのレシーバで期待されるアイのマージンをタイミング又は電圧マージンに関する特定の目標に変更する
ように構成されることによって、上記マルチ・レーン高速I/Oリンクの上記電気的マージンを評価するように構成される請求項22のマージン・テスタ。 - 上記マザーボードが、少なくとも
マージン・テスト・トランスミッタにジッタを導入し、
上記マザーボードのレシーバで期待されるアイのマージンを、タイミング又は電圧マージンの特定の目標に変更する
ように構成されることによって、上記マルチ・レーン高速I/Oリンクの上記電気的マージンを評価するように構成される請求項22のマージン・テスタ。 - 上記マザーボードが、アイのマージンについて、独立したエラー検出器を移動させてデータ・サンプラを使って不一致に関して比較することによって、マージン試験レシーバに測定させるように構成されることによって、上記マルチ・レーン高速I/Oリンクの上記電気的マージンを評価するように構成される請求項22のマージン・テスタ。
- 上記マザーボードが、様々なマージン試験モードを提供して、マージン試験測定値に基づいて、上記アドイン・カードの問題の特性評価を可能にするように構成される請求項22のマージン・テスタ。
- 上記マザーボードが、マージン・テスト・トランスミッタに差動ノイズを導入することにより、少なくともアイ幅及びアイ高さの開口の減少を導入するように構成されることによって、上記マルチ・レーン高速I/Oリンクの上記電気的マージンを評価するように構成され、上記差動ノイズの導入は、上記マルチ・レーン高速I/Oリンクの全レーンに同時に適用されるか、又は、上記マルチ・レーン高速I/Oリンクのレーン毎に独立して適用されるか選択可能である請求項22のマージン・テスタ。
- 上記マザーボードが、マージン・テスト・トランスミッタにジッタを導入するよう構成されることによって、上記マルチ・レーン高速I/Oリンクの上記電気的マージンを評価するように構成され、上記ジッタの導入が、上記マルチ・レーン高速I/Oリンクの全レーンに同時に適用されるか、又は、上記マルチ・レーン高速I/Oリンクのレーン毎に独立して適用されるか選択可能である請求項22のマージン・テスタ。
- 上記ジッタの導入が、上記マルチ・レーン高速I/Oリンクの全レーンに同時に適用されるか、又は、上記マルチ・レーン高速I/Oリンクのレーン毎に独立して適用されるか選択可能である請求項29のマージン・テスタ。
- 上記マザーボードは、少なくとも、信号経路の電気長を変調して、想定される理想的な一定のタイミング基準に対してジッタ特性を実現するように構成されることによって、マージン・テスト・トランスミッタにジッタを導入するように構成される請求項29のマージン・テスタ。
- 上記マザーボードが、バラクタ・ベースの方法を使用して、マージン・テスト・トランスミッタにジッタを導入するように構成される請求項29のマージン・テスタ。
- マージン・テスタを校正し、ユーザが一連の基準チャンネルに期待されるマージンのセットを受けることを可能にする処理と、
特別な試験モードなしに、上記DUTのフル稼働している通常使用可能なリンクを使用して、被試験デバイス(DUT)の送信(Tx)及び受信(Rx)方向の一方又は両方で、電気的なアイのマージンを測定し、装荷及びクロストークの完全な影響をキャプチャするよう構成された校正されたマージン・テスタを供給する処理と
を具える方法。 - 上記マージン・テスタ用の個別に校正されたモデルを提供する処理を更に具え、個別化システム・チャンネル、レシーバ・モデル及びトランスミッタ・モデルの中の1つ以上に関する期待マージンの計算を可能にする請求項33の方法。
- マージン・テスタ用の設定ソフトウェア・アプリケーションの形でソフトウェア・プラグイン・モデルを提供する処理を更に具え、シリコン・ベンダーが、上記DUTのシリコンの様々な条件下で、マージン・テスタによるマージン試験を実行するための設定を可能にするソフトウェア・プラグイン及びDUTシリコン・パラメータを提供することを可能にする請求項33の方法。
- DUTのシリコンの形で、上記マージン・テスタがベンダー定義のメッセージ又は別のプロトコル・メカニズムを使用して、上記マージン・テスタによって上記マージン試験が行われようとしていることを示すことを可能にする機能を提供する処理を更に具え、上記DUTのシリコンが、マージン試験の間、エラーを原因とするリンク幅又はリンク速度を低下させるロジックを無効にできるようにさせる請求項33の方法。
- 上記マージン・テスタのソフトウェア・アプリケーションを提供する処理を更に具え、試験の構成中の被試験チャンネル・コンポーネントの両側で上記マージン・テスタを使用して、上記被試験チャンネル・コンポーネントの試験を上記マージン・テスタで実施可能にする請求項33の方法。
- 上記被試験チャンネル・コンポーネントが、ベア・プリント回路基板(PCB)又はケーブルである請求項37の方法。
- プリント回路基板(PCB)を製造する会社に上記マージン・テスタのハードウェアを提供する処理と、
上記PCBの製造に使用されるシリコンを提供するシリコン企業に上記マージン・テスタの使用に関連するデータを提供する処理と
を更に具える請求項33の方法。 - コンピュータ実行可能な命令を記憶させた非一時的コンピュータ可読記憶媒体であって、上記コンピュータ実行可能な命令が実行されると、少なくとも1つのプロセッサに、
被試験デバイス(DUT)の構成の設定を受ける処理と、
上記DUTのシリコンの様々な条件下で、マージン・テスタによってマージン試験を実行するためにDUTを設定する処理と
を行わせる非一時的コンピュータ可読記憶媒体。 - 上記コンピュータ実行可能な命令は、実行されると、上記少なくとも1つのプロセッサが上記マージン・テスタに、
上記DUTの上記シリコンの様々な条件下で、上記マージン・テスタによる上記マージン試験を実行するための設定を可能にするソフトウェア・プラグイン及びDUTシリコン・パラメータを受ける処理
を1回以上を実行させる請求項39の非一時的コンピュータ可読記憶媒体。 - 上記DUTシリコン・パラメータが、レシーバの連続時間線形イコライザ(CTLE)に関連するパラメータ及び判定帰還型イコライザ(DFE)に関連するパラメータの中の1つ以上を含む請求項41の非一時的コンピュータ可読記憶媒体。
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