JP2022524715A - 高速入出力マージン試験のためのシステム、方法及び装置 - Google Patents

高速入出力マージン試験のためのシステム、方法及び装置 Download PDF

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Abstract

高速Ｉ／Ｏマージン試験のためのシステム、デバイス及び方法は、大量の試作品及び生産部品をスクリーニングし、電気特性が動作に影響を与えるほど変化したケースを特定できる。開示されるマージン・テスタは、従来のBERTとオシロスコープよりも低コストで、使いやすく、高速であり、完全な装荷とクロストークを伴う標準的動作状態の完全なマルチ・レーンＩ／Ｏリンクで動作できる。マージン・テスタは、被試験デバイスの通常利用可能なマルチ・レーン高速Ｉ／Ｏリンクのレシーバの電気的マージンを、一方向又は両方向で同時に評価する。特定技術向けの形態において、マージン・テスタの実施形態は、被試験マザーボードのマザーボード・スロットを試験するアドイン・カード・マージン・テスタとして実現されても良いし、アドイン・カードを試験するためのスロットを有するマザーボードとして実現されても良い。

Description

本開示技術は、試験測定システムに関し、特に、電気的な被試験デバイス（ＤＵＴ）について、高速電気的マージン試験を行うためのシステム及び方法に関する。
電気デバイスの設計者及びメーカーは、デバイスが正常に機能することを確認するために、試験測定装置と適切な試験手順を必要とする。このような試験は、例えば、デバイスの実際の電気性能を、シミュレーションした性能と比較して、デバイスが設計どおりに動作していることを確認するために、新しいデバイスを設計するエンジニアリング特性評価段階で行っても良い。また、このような試験は、製造された各デバイスの製造上の欠陥を発見するために、エンジニアリング設計が完了した後の、生産製造環境で行っても良い。
多くの電気デバイスは、高速Ｉ／Ｏ信号パスやバスを含むように設計されている。例えば、最近のパーソナル・コンピュータ（PC）のマザーボードは、他の種類の電気デバイスと同様に、多くの場合、高速シリアル PCI Express（PCIe又はPCI-e）バスを有しており、これは、PCI Express高速シリアル・コンピュータ拡張バス規格に準拠して動作するバスである。PCI Express 規格のフォーマット仕様は、PCI-SIG（PCI Special Interest Group）によって維持及び開発されている。これらバスは、典型的には、マザーボード上のPCIeコネクタ・スロット又はポートに挿入されるアドイン・カード/ドーター・カード（daughter card：追加カード）と、マザーボードとの間の通信に使用される。マザーボード以外の多くの電気デバイスも、高速Ｉ／Ｏ用のPCIeバスとコネクタを採用している。PCIe第４世代（Gen 4 又はバージョン４）デバイスは、１秒あたり最大１６ギガ転送（GT/s）の帯域幅を実現できる。PCIe第５世代（Gen 5 又はバージョン５）デバイスは、最大３２GT/sの帯域幅を実現できる。
PCIeデバイスは、相互接続又はリンクと呼ばれる論理的な接続を介して通信する。リンクは、２つのPCIeポート間のポイント・トゥ・ポイント通信チャンネルであり、同時双方向トラフィックを可能にする。物理レベルでは、リンクは１つ以上のレーンで構成される。低速 PCIe デバイスはシングル・レーン（ｘ１）リンクを使用する一方、グラフィックス・アダプタなどの高速PCIeデバイスは、通常、もっと広くて高速な１６レーン（x１６）リンクを使用する。１つのレーンは、２つの差動シグナリング・ペアで構成され、このとき、１つのペアはデータ受信用であり、他方は送信用である。従って、各レーンは、４本の配線又は信号トレースで構成される。従来、PCIeデバイスのレーンの性能は、ビット・エラー・レート・テスタ（BERT）や、高速信号発生装置及びオシロスコープ（スコープ）を使用して試験されている。
プリント回路基板（ＰＣＢ）開発のエンジニアリング・ベンチ試験やエンジニアリング特性評価段階では、ボード設計の高速ルート（PCIe相互接続など）がシミュレートされる、つまり、設計の「レシピ（方法）」又は基準となる設計がフォローされる。しかし、全ての高速Ｉ／Ｏ用のボードの各サンプルや各レーンをビット・エラー・レート試験装置（BERT）及びオシロスコープで試験するのは、コスト、時間及び複雑さの制約に起因して、現実的ではない。特に、PCIeのような高速Ｉ／Ｏ規格を試験するための従来のＢＥＲＴ及びオシロスコープは、データ・レートの増加と共に、コストと複雑さが増加し続けている。一度に１つのPCIeレーンを試験するための単一のＴｘ及びＲｘ試験ステーションは、１００万ドル以上の費用がかかることがある。また、これら装置は、従来のＴｘ及びＲｘ試験や校正のために使用するのが難しく、また、正確な測定値を得ると共に装置を良い状態で動作するよう維持するのを確かなものとするには、エキスパート（博士号レベル）のユーザと、相当な量の時間が必要となる。これらの制約の結果として、従来のＢＥＲＴとオシロスコープは、試作品のシリコン、ボード、ＰＣＢ、ケーブルの大量の電気試験ではあまり使用されておらず、通常、生産試験では、全く使用されていない。
米国特許出願公開第２００８／０１９２８１４号明細書
しかし、32.0 GT/s の PCI Express 5.0のように、Ｉ／Ｏリンクのデータ・レートが増加するにつれて、小さな問題や微妙な問題でさえも、これらのＩ／Ｏリンクの性能に大きな影響を与えるというリスクが高まり、そして、生産の前に問題を防ぐため、全ての試作品のサンプル、ポート、レーンの電気性能の問題にフラグを立てると共に、生産ラインで全てのユニットの電気性能を試験して生産に関連する問題（不良部品等）をキャッチし、これら問題が顧客の問題と返品に至らないように、何らかの試験を行うことの重要性が増している。更に、従来のBERTとオシロスコープでは、一度に１つのレーンでしか試験を行えないので、この試験は、これらのＩ／Ｏリンクの実際の動作とは異なる環境で行われることになる。即ち、実際の動作中では、通常、マルチ・レーン・リンクを形成して深刻なクロストークと装荷（loading）の問題が起こりえる環境であり、従来のBERTとオシロスコープの試験では、試験を行ったとしても、この環境を扱えない。同様に、製造試験環境において、所定の設計の複数のＰＣＢを組み立てて試験する場合、生産ラインでは、コスト、時間及び複雑さの制約から、高速Ｉ／Ｏ試験のために、通常、BERT及びオシロスコープを使用していない。
そのため、大量の試作品及び生産部品をスクリーニングし、動作に影響を与えるほど電気特性が変化した場合を特定できる新しいタイプの計器（instrument）の必要性が高まっている。この計器は、従来のBERTやオシロスコープと比較して、低コストで非常に使いやすく、非常に高速である点において、最も高い価値があり、完全な形の装荷（loading）及びクロストークを伴う標準的な動作状態において、完全な形のマルチ・レーンＩ／Ｏリンクについて動作できる。全体として、各方向の高速Ｉ／Ｏレーン毎の電気的マージン（統計的に有効な動作マージン）を知ることは、全ての生産サンプルにわたって、設計（例えば、全ての生産サンプルについて、レーン毎に）とアセンブリ（例えば、特定のボード／レーンの原因）の両方の問題を見つける可能性を高める点で価値がある。
従来のソリューションの一部は、最適近似としての機能試験だけに依存している（例えば、単純に「ゴールデン（golden：最高の）」デバイス、つまり、基準デバイスを挿入して、リンクの試験をフル・スピードで行う、など）。他の企業では、その企業のボード用のシリコン（半導体）において、オン・ダイ（on-die：ダイ上での）電気マージニング（マージン設定）を利用しているが、これは、一方向の情報のみを与えるもので、試験装置のように、校正／特性評価が行われたものではなく、その目的のために選ばれたアドイン・カード毎の個体差に対処して理解するという重大な仕事が残る。
本願は、上記の技術的な問題を解決するための、高速入出力（Ｉ／Ｏ）マージン試験のためのシステム、デバイス及び方法を開示する。
図面中のコンポーネントは、互いに対して必ずしも縮尺が同じではない。同様の参照番号は、複数の図面を通して、対応する部分を指定している。
図１は、例示的な実施形態による高速入出力（Ｉ／Ｏ）マージン試験のためのシステム、装置及び方法の実施形態を実施しても良い環境の例を示す概略ブロック図である。 図２は、例示的な実施形態による実施形態の例によるPCI Express マザーボード・スロットをマージン試験するためのPCI Express高速シリアル・コンピュータ拡張バス規格に準拠した特定技術向けアドイン・カード・マージン・テスタの例を示すブロック図である。 図３は、実施形態の例によるPCI Express アドイン・カードをマージン試験するための、PCI Express高速シリアル・コンピュータ拡張バス規格に準拠した、スロットを有するマザーボード・マージン・テスタの例を示すブロック図である。 図４は、高速Ｉ／Ｏマージン・テスタによって行われた被試験デバイス（ＤＵＴ）の例示的なマージン試験の結果と、このマージン試験の結果に基づいて特定されたＤＵＴのアセンブリ又は生産の潜在的な問題を示す実施形態の例による図である。 図５は、高速Ｉ／Ｏマージン・テスタによって行われた被試験デバイス（ＤＵＴ）の別の例示的なマージン試験の結果と、このマージン試験の結果に基づいて特定されたＤＵＴのアセンブリ又は生産の潜在的な問題を示す実施形態の例による図である。 図６は、例示的な実施形態による汎用マージン・テスタを示すブロック図であり、このとき、複数のインタフェースは、送信（Ｔｘ）及び受信（Ｒｘ）方向の両方向で、ＤＵＴのマルチ・レーン高速Ｉ／Ｏリンクの電気的マージンを評価するために、少なくとも１つの試験フィクスチャにケーブルで接続されるよう構成される。 図７は、Ｔｘ及びＲｘ方向の両方向でＤＵＴのマルチ・レーン高速Ｉ／Ｏリンクの電気的マージンを試験するための例示的な実施形態によるマージン・テスタの下位レベルのブロック図である。 図８は、実施形態の例による設定されたフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）の例のブロック図であり、これは、Ｔｘ及びＲｘ方向の一方向又は両方向で、ＤＵＴのマルチ・レーン高速Ｉ／Ｏリンクの電気的マージンを試験するために、マージン・テスタのコントローラ中で利用できる。 図９は、例示的な実施形態によるＦＰＧＡの出力駆動オプションの例のブロック図であり、これらは、Ｔｘ方向でＤＵＴのマルチ・レーン高速Ｉ／Ｏリンクの電気的マージンを試験するために、マージン・テスタのコントローラで利用しても良い。 図１０は、実施形態の１例によるＤＵＴをマージン試験するための例示的な方法１０００のフロー図である。 図１１は、Ｔｘ及びＲｘ方向の一方又は両方で、ＤＵＴのマルチ・レーン高速Ｉ／Ｏリンクの電気的マージンをマージン試験する処理に基づいて、潜在的なＤＵＴのアセンブリ又は生産上の問題を特定するための実施形態の１例による例示的な方法のフロー図である。 図１２は、実施形態の一例によるユーザ選択可能なオプションに基づく電気的マージン評価の動作をマージン・テスタが開始するための例示的な方法のフロー図である。 図１３は、実施形態の一例による校正されたマージン・テスタを提供するための例示的な方法１３００のフロー図である。 図１４は、実施形態の一例によるマージン試験を実行するためにＤＵＴを設定するための例示的な方法のフロー図である。
図１は、例示的な実施形態による、高速Ｉ／Ｏマージン試験のためのシステム、デバイス及び方法が実施されても良い例示的な環境を示す概略ブロック図である。一実施形態において、図示されるマージン・テスタ１０２は、例示的なＤＵＴ１０４のマルチ・レーン高速Ｉ／Ｏリンク１１０のＴｘ及びＲｘ方向の一方又は両方についての動作の電気的レシーバのマージンを評価する。図１のマージン・テスタ１０２は、本願に開示されるマージン・テスタの１つ以上の実施形態を表す。
マージン・テスタ１０２は、マルチ・レーン高速Ｉ／Ｏリンク１１０の様々な観点を表すアイ・パターン表示又はデータ・アイ・ダイヤグラム１０８を処理、複製又は表示できる試験ステーション、ＰＣ、端末その他の表示装置１０６に結合されても良い。いくつかの実施形態では、試験ステーション、ＰＣ、端末その他の表示装置１０６は、マージン・テスタ１０２に統合されるか、又は、マージン・テスタ１０２の一部として統合されても良い。アイ・パターン表示又はデータ・アイ・ダイヤグラム１０８は、信号の電気的品質の主要なパラメータを迅速に可視化して決定することを可能にする高速デジタル信号の表現であり、よって、これからのデータを使用して、ＤＵＴの統計的に有効な動作マージンを決定できる。アイ・パターン表示又はデータ・アイ・ダイヤグラム１０８は、デジタル波形から構成され、このとき、縦軸を信号振幅、水平軸を時間とし、個別のビット夫々に対応する波形の部分を単一のグラフに折り畳んでいる。波形の多数のサンプルに対して、この構成を繰り返すことで、結果として生じるグラフは、信号の平均的統計量を表し、アイ（eye：目）に似ている。アイの開口は、１ビット周期に対応し、通常、アイ・パターン表示又はデータ・アイ・ダイヤグラム１０８のユニット・インターバル（ＵＩ）幅と呼ばれる。ビット周期は、アイの交差点でのアイ・ダイヤグラムの水平開口の大きさであり、高速デジタル信号については、通常、ピコ秒単位で測定される（即ち、５Ｇｂｐｓの信号には、２００ピコ秒が使用される）。そのデータ・レートは、ビット周期の逆数（１／ビット周期）である。ビット周期は、アイ・ダイヤグラムを説明するときには、一般に、ユニット・インターバル（ＵＩ）と呼ばれる。水平軸上で実際の時間ではなくＵＩを使用する利点は、正規化され、異なるデータ・レートのアイ・ダイヤグラムを簡単に比較できることである。アイ幅は、アイ・ダイヤグラムの水平方向の開口の大きさである。これは、アイの交差点の統計的な平均の差を測定することによって算出される。立ち上がり時間は、アイ・ダイヤグラムのデータの上方向の傾きの平均的な遷移時間の大きさである。その測定は、通常、傾斜の２０％と８０％のレベル又は１０％と９０％のレベルにおいて行われる。立ち下がり時間は、アイ・ダイヤグラムのデータの下方向の傾きの平均的な遷移時間の大きさである。その測定は、通常、傾斜の２０％と８０％のレベル又は１０％と９０％のレベルにおいて行われる。ジッタは、データ・ビット・イベントの理想的なタイミングからの時間偏差であり、高速デジタル・データ信号の重要な特性である。ジッタを計算するために、アイ・ダイヤグラムの立ち上がりエッジ及び立ち下がりエッジの遷移の交差点における時間偏差が測定される。変動（Fluctuation）は、ランダム又はディターミニスティック（deterministic：決定論的）となり得る。偏差の時間ヒストグラムを分析すれば、ジッタ量を求められる。ピーク・トゥ・ピーク（peak-to-peak：p-p）ジッタは、全てのデータ・ポイントの存在を意味するヒストグラムの全幅として定義される。二乗平均平方根（ＲＭＳ）ジッタは、ヒストグラムの標準偏差として定義される。高速デジタル信号でのジッタ測定の単位は、通常、ピコ秒である。
マージン・テスタ１０２の実施形態は、「特定技術向け及び汎用」の少なくとも２つの形態を取ることができる。マージン・テスタ１０２は、任意のリンク幅（レーン数）の任意の高速Ｉ／Ｏプロトコル・リンクで使用でき、そして、限定するものではないが、ノン・リターン・トゥ・ゼロ（ＮＲＺ）、パルス振幅変調３（PAM-3）、パルス振幅変調４（PAM-4）などの任意の形式の任意の高速差動シグナリングで使用できる。試験に関する具体的な実施形態の例として、PCI Expressを使用するが、異なる高速シリアルバス規格、ハードウェア及びプロトコルを使用しても良い。
図２は、実施形態の例によるPCI Express マザーボード・スロット２０６をマージン試験するためのPCI Express高速シリアル・コンピュータ拡張バス規格に準拠した例示的な特定技術向けアドイン・カード・マージン・テスタ２０２を示すブロック図である。
１つの特定技術向けの形態では、マージン・テスタの実施形態は、PCI Expressアドイン・カード・マージン・テスタ２０２として実装され、被試験マザーボード２０４のPCI Expressマザーボード・スロット２０６を試験する。例えば、PCI Expressアドイン・カード・マージン・テスタ２０２は、PCI Express x16 ＣＥＭ（card electromechanical specification）フォーム・ファクタ・アドイン・カードであっても良い。特定技術向けの形態の別の実施形態では、マージン・テスタの実施形態は、PCI Expressスロットを有するマザーボードとして実装されて、PCI Expressアドイン・カードを試験できる（これは、図３に示される）。
PCI Express アドイン・カード・マージン・テスタ２０２は、特定の PCI Express フォーム・ファクタ用の標準のPCI Express 準拠のアドイン・カードのフォーム・ファクタ形式であっても良い（例えば、ＣＥＭ又はＭ.２（以前は次世代フォーム・ファクタ（NGFF）と呼ばれていた）又はＵ.２（以前はSFF-8639）と呼ばれていた）など）。PCI Expressアドイン・カード・マージン・テスタ２０２は、各レーンについて、準拠したPCI Express物理及び論理リンク層を実装するＰＣＢ２１２及び１つ以上のコンポーネントを有していても良い。PCI Expressアドイン・カード・マージン・テスタ２０２は、ＰＣＢ２１２とコントローラ２１０と結合された複数のインタフェース（コネクタ２０８など）を有していても良い。例えば、このようなインタフェースは、マザーボード・スロット２０６に接続される複数のコネクタ２０８と、マージン・テスタ・トランスミッタとを含み、これは、コントローラ２１０の制御下で、制御されたノイズ（例えば、電圧振動及び正弦ジッタによる）を導入する能力をオプションで有し、被試験マザーボード２０４のレシーバにおいて期待されるアイ・マージンを、被試験マザーボード２０４上でソフトウェアを実行する必要なしに、タイミング又は電圧マージンに関して、特定の目標（ターゲット）へと変化させることができる。また、コントローラ２１０は、メモリ２１４に連結されていても良く、これは、本願に記載される機能を実施するために、コントローラ２１０が読み取り、使用や実行することのある命令及び他のデータを記憶できる。
マージン・テスタ１０２の様々な実施形態（特定技術向けPCI Express アドイン・カード・マージン・テスタ２０２、特定技術向けマザーボード・マージン・テスタ３０２及び汎用マージン・テスタ６０２などがある）は、ノイズ導入機能があっても良いし、無くても良い。コストを意識した生産試験では、ノイズ導入機能がない方が、より魅力的かもしれない。準拠した物理レイヤの実施形態中のマージン・テスタ・レシーバには、PCI Express 4.0/5.0のレーン・マージン仕様に定義されているようにリンクにマージンを設ける能力があっても良いが、付加的な、より洗練されたオン・ダイ・マージン設定能力を有していても良い。１つの実施形態では、マージン・テスタ・レシーバが、アイ・マージンについて、独立したエラー検出器を動かし、データ・サンプラを使ってミスマッチを比較することによって、測定しても良い。１つの実施形態では、マージン・テスタ１０２（特定技術向けPCI Express アドイン・カード・マージン・テスタ２０２、特定技術向けマザーボード・マージン・テスタ３０２及び汎用マージン・テスタ６０２などがある）に、本願記載の機能を実施させるコントローラ２１０は、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）及びＦＰＧＡ Ｉ/Ｏで実現されても良く、これは、図７から図９で更に詳しく示される。しかし、設定変更可能なコントローラ・ハードウェア、ファームウェアやソフトウェアの別の組み合わせを使用しても良い。
図３は、実施形態の例によるPCI Express アドイン・カードをマージン試験するための、PCI Express高速シリアル・コンピュータ拡張バス規格に準拠した、スロットを有する例示的な特定技術向けマザーボード・マージン・テスタ３０２を示すブロック図である。
マザーボード・マージン・テスタ３０２は、本願に開示されるマージン・テスタ１０２の特定技術向け実施形態の別の例であり、図３に示すPCIe x16アドイン・カードＤＵＴ３０４のようなPCI Expressアドイン・カードを試験するためのPCI Express スロット３０６を１つ以上有するマザーボード・マージン・テスタ３０２として実現される。マザーボード・マージン・テスタ３０２は、ＰＣＢ３１２とコントローラ２１０とに結合された複数のインタフェース（例えば、１つ以上のPCI Expressスロット３０６）を有していても良い。例えば、このようなインタフェースは、１つ以上のPCI Expressスロット３０６を有していても良く、ここに、試験をするために、PCIe x16アドイン・カードＤＵＴ３０４が挿入されても良い。マージン・テスタ・トランスミッタは、コントローラ２１０の制御下で、例えば、電圧振動及び正弦ジッタ（図８及び図９に関して更に後述）による制御されたノイズを導入する能力をオプションで有しており、このため、PCIe x16アドイン・カードＤＵＴ３０４のレシーバにおいて期待されるアイ・マージンを、PCIe x16アドイン・カードＤＵＴ３０４上でソフトウェアを実行する必要なしに、タイミング又は電圧マージンに関して、特定の目標（ターゲット）へと変化させることができる。例えば、コントローラ２１０は、少なくともマージン・テスト・トランスミッタ上でジッタを導入することによってアイ幅開口の減少を導入する（又は、他のアイ幅低減方法を実施する）ように構成されることによって、シングル・レーン又はマルチ・レーン高速Ｉ／Ｏリンクの電気的マージンを評価するように構成されても良く、このとき、ジッタの導入は、シングル・レーン又はマルチ・レーン高速Ｉ／Ｏリンクの全レーンに同時に適用されるか、あるいは、シングル・レーン又はマルチ・レーン高速Ｉ／Ｏリンクのレーン毎に独立に適用されるかを選択可能である。また、コントローラ２１０は、少なくともマージン・テスト・トランスミッタ上でジッタを導入することによってアイ高さ開口の減少を導入する（又は、他のアイ高さ低減方法を実施する）ように構成されることによって、シングル・レーン又はマルチ・レーン高速Ｉ／Ｏリンクの電気的マージンを評価するように構成されても良く、このとき、ジッタの導入は、シングル・レーン又はマルチ・レーン高速Ｉ／Ｏリンクの全レーンに同時に適用されるか、あるいは、シングル・レーン又はマルチ・レーン高速Ｉ／Ｏリンクのレーン毎に独立に適用されるかを選択可能である。
コントローラ２１０は、メモリ２１４に連結されていても良く、これは、本願に記載される機能を実施するために、コントローラ２１０が読み取り、使用や実行することのある命令及び他のデータを記憶できる。
耐久性及び挿入回数は、マージン・テスタ１０２の特定技術向け実施形態（特定技術向けPCI Express アドイン・カード・マージン・テスタ２０２及び特定技術向けマザーボード・マージン・テスタ３０２などがある）の重要な問題である。このため、ＰＣＢ２１２及びＰＣＢ３１２は、マージン試験ユニットの残りの部分を交換することなく、消耗時には低コストで交換されるように構成されたアダプタを使用して、マージンの特性を測定できるように、実現されても良い。例えば、交換可能なアダプタが、１つ以上のPCI Express スロット３０６やコネクタ２０８に結合され、特定の使用量の後に消耗するように構成されても良い。すると、この場合では、アダプタが消耗したらアダプタを交換すれば良く、PCI Expressアドイン・カード・マージン・テスタ２０２又はマザーボード・マージン・テスタ３０２の残りの部分を交換することはない。
図４は、高速Ｉ／Ｏマージン・テスタ１０２によって行われたいくつかのＤＵＴの例示的なマージン試験の結果と、このマージン試験の結果に基づいて特定されたＤＵＴのアセンブリ又は生産の潜在的な問題を示す実施形態の例による図４０２である。
実施形態の例では、マージン試験には、マージン・テスタ１０２により、複数の被試験デバイス（ＤＵＴ）の中の各ＤＵＴについて、アイ幅マージンのタイミングを、Ｔｘ方向及びＲｘ方向の一方向又は両方向で、ＤＵＴのマルチ・レーン高速Ｉ／Ｏリンクの各高速入出力（Ｉ／Ｏ）レーンについて、評価する処理があっても良い。マージン・テスタ１０２は、次に、複数のＤＵＴの中のいくつかのＤＵＴについて、これらいくつかのＤＵＴにわたる異なるレーンについて所定の閾値を夫々下回るアイ幅マージンのタイミング測定値を検出しても良い。次いで、ＤＵＴのアセンブリ又は生産の潜在的な問題が、上記いくつかのＤＵＴについて、これらいくつかのＤＵＴにわたる異なるレーンについて所定の閾値を夫々下回るアイ幅マージンのタイミング測定値の検出に基づいて（マージン・テスタ１０２によって視覚的又は自動的に）検出されても良い。
一実施形態における一例としては、図２に示すアドイン・カード・マージン・テスタ２０２のようなアドイン・カード・マージン・テスタが、PCIe x8 スロットを有するマザーボードの試作品サンプルのベンチ試験／特性評価に使用されても良い。以下の例示的な試験手順は、アドイン・カード・マージン・テスタ２０２を用いて、各レーンについて同時に数ミリ秒に渡り、スロットに関して、E-6タイミングのアイ幅マージン（左＋右）が測定されて、実施されても良い。本例は、簡単のため、時間測定だけであるが、別の実施形態は、他の測定があっても良い。本例における各測定は、３回行われる。しかし、これは様々な実施形態において、ユーザがプログラム可能であっても良い。図４０２に示す測定は、マザーボードＤＵＴレシーバに加えて、マージン・テスタ・レシーバで行われている。測定は、マザーボードＤＵＴレシーバで行われ、そして、２つの方法で行うことができる。最初の方法は、マージン・テスタのジッタ（Sj）と電圧スイング・スイープを利用しても良い。第２の方法は、マザーボード・レシーバでのオン・ダイ・マージン試験を利用しても良い。例えば、マザーボード・レシーバでのオン・ダイ・マージン試験は、アドイン・カード・マージン・テスタ２０２のコントローラ２１０の制御下で、マザーボードＤＵＴに接続された起動可能な（bootable）ドライブ上のソフトウェアによってか、又は、速度をサポートするためにマザーボードＤＵＴ上のＢＩＯＳ（basic input/output system）ソフトウェアによって実行されても良い。この例では、測定は、１６GT/sで行われるが、変更しても良く、ユーザが設定変更可能としても良い。
上記試験手順例では、試験レシーバにおける平均マージンに関して、図４０２に示す例示的な結果を得ることができる。図４０２に示すように、ＤＵＴ＃１からＤＵＴ＃５までの５つのＤＵＴ全てを通して、レーン２についての一貫した低マージンは、潜在的な設計上の問題の指標である可能性がある。対照的に、ＤＵＴ＃１のレーン４、ＤＵＴ＃３のレーン０、ＤＵＴ＃４のレーン６の低マージンは、これらの特定のＤＵＴ上の特定のレーンに係る潜在的なアセンブリ又は生産上の問題の指標である可能性がある。
図５は、高速Ｉ／Ｏマージン・テスタによって行われたＤＵＴの別の例示的なマージン試験の結果と、このマージン試験の結果に基づいて特定されたＤＵＴのアセンブリ又は生産の潜在的な問題を示す実施形態の例による図である。
ＤＵＴレシーバにおける電圧スイング及びＳｊ平均マージンに関して図５の図５０２に示されている結果の例でも、潜在的な設計の問題や潜在的なアセンブリの問題について同様の指標が見られることがある。図５０２に示すように、ＤＵＴ＃１からＤＵＴ＃５までの５つのＤＵＴ全てを通して、レーン１についての一貫した低マージンは、潜在的な設計上の問題の指標である可能性がある。対照的に、ＤＵＴ＃１のレーン０、ＤＵＴ＃１のレーン５、ＤＵＴ＃２のレーン７の低マージンは、これらの特定のＤＵＴ上の特定のレーンに係る潜在的なアセンブリ又は生産上の問題の指標である可能性がある。
本開示技術の実施形態の更なる特徴としては、コントローラ２１０の制御（例えば、設定された（configured）ＦＰＧＡに従って命令を実行したり、別の非一時的なコンピュータ可読記憶媒体から読み込んだり）の下で実行しても良い以下の機能があっても良い。１つ以上の異なる高速Ｉ／Ｏプロトコルを選択し、それを使ってＤＵＴのマルチ・レーン高速Ｉ／Ｏリンクに基づいてマージン試験を実行する機能。雑多なプロトコルを同時に使ってＤＵＴの複数のポートを試験する機能。マルチ・レーン高速Ｉ／Ｏリンクについて、マージン・テスタのマージン試験を任意の回数実行する間の実行処理毎のマージンの変動を出力する機能。Ｔｘの等化処理（EQ：Equalization）トレーニングが原因で、どの程度マージンが変動するかを試験するために、ＤＵＴについてＴｘの調整（fix）された等化処理（EQ）を実装する機能。マージン・テスタのレシーバにおいて調整（fix）された連続時間線形イコライザ（ＣＴＬＥ：continuous time linear equalization）を使用して、ＤＵＴのマルチ・レーン高速Ｉ／Ｏリンクのマージンに対するレシーバの等化処理の影響を試験する機能。マージン・テスタのレシーバにおいて判定帰還型イコライザ（ＤＦＥ：decision feedback equalization）を使用して、ＤＵＴのマルチ・レーン高速Ｉ／Ｏリンクのマージンに対するレシーバの等化処理の影響を試験する機能。ターゲットのチャンネルに基づいて、マージン・テスタの期待マージンを計算する機能。マルチ・レーン高速Ｉ／Ｏリンクの電気的マージンの評価の結果として低マージンが検出された場合に、デバッグ情報を自動的に生成する機能。可変シンボル間干渉（ＩＳＩ）信号源（ソース）の使用に切り替えて、どの程度のシンボル間干渉（ＩＳＩ）で、マルチ・レーン高速Ｉ／Ｏリンクのレーンに障害（fail：フェイル）が生じるかを見つける機能。各レーンを個別に試験して、ＤＵＴのマルチ・レーン高速Ｉ／Ｏリンクのクロストークが原因のマージン損失の量を特定する機能。マージン・テスタのレシーバのＤＦＥをオフにして、ＤＦＥがある場合とない場合のマージンと、マルチ・レーン高速Ｉ／Ｏリンクに関連する各チャンネルの非線形不連続の量とを評価する機能。基準レシーバと典型的なチャンネルとを使って期待マージンを示し、これによって、１つのＤＵＴ及び複数のＤＵＴのマルチ・レーン高速Ｉ／Ｏリンクの全てのレーンにわたって期待より低いマージンで一貫している場合でも、期待より低いマージンにフラグを付ける機能。マルチ・レーン高速Ｉ／Ｏリンクの複数の速度の中から選択し、それについて電気的マージンの評価を実施する機能。プロトコル固有の知識を使用して、マージン・テスタによってマルチ・レーン高速Ｉ／Ｏリンク上の反対方向を進むトラフィックに基づいて、ＤＵＴのレシーバでいつエラーが発生したかを推量し、ＤＵＴ上のソフトウェア無しで、マージン・テスタが生産ライン上でマージン試験を実施できるようにする機能。マルチ・レーン高速Ｉ／Ｏリンクの電気的マージンの評価の結果として、検出された低マージン・チャンネルの時間領域反射率測定（ＴＤＲ：time-domain reflectometry）値を自動的に捕捉する機能。マルチ・レーン高速Ｉ／Ｏリンクの電気的マージンの評価の結果として、低マージンが検出された場合に、オシロスコープへの自動接続を実施して、デジタル化波形を自動的に捕捉する機能。そして、ソフトウェア・プラグインを提供して、ＤＵＴのシリコンを設定することによって、ＤＵＴについてユーザ選択可能なオプションを１つ以上設定し、１つ以上のユーザ選択可能なオプションを実装する機能。上記の全ての機能の一部は、コントローラ２１０の制御下で、マージン・テスタ１０２を操作するためのユーザ選択可能なオプションとしても提供されて良い。
図６は、例示的な実施形態による汎用マージン・テスタ６０２を示すブロック図であり、このとき、複数のインタフェース６０４は、Ｔｘ及びＲｘ方向の一方向又は両方向で、ＤＵＴのマルチ・レーン高速Ｉ／Ｏリンクの電気的マージンを評価するために、例えば、１本以上のケーブルを介して、少なくとも１つの試験フィクスチャ（fixture：治具）に接続されるよう構成される。
汎用マージン・テスタ６０２は、コントローラ２１０と、関連するメモリ２１４とを有し、これは、コントローラ２１０が読み取り、使用や実行をして、本願記載の機能を実施するための命令及び他のデータを記憶しても良い。汎用マージン・テスタ６０２には、いくつかのレーンがあり、これらは、標準のPCI Expressコンプライアンス・ロード・ボード（CLB：Compliance Load Board）などのインタフェース６０４を介して標準的な試験フィクスチャに接続（例えば、ケーブル接続）でき、コントローラ２１０の制御下で、マージン・テスタの特定技術向け実施形態（例えば、アドイン・カード・マージン・テスタ２０２とマザーボード・マージン・テスタ３０２）と同じ試験を実施する。加えて、汎用マージン・テスタ６０２は、複数のプロトコルをサポートし、汎用マージン・テスタ６０２の設定（configuration）ソフトウェアには、様々なプロトコル及びホスト／デバイスの役割のためにレーンを設定するオプションがある。汎用マージン・テスタ６０２は、アドイン・カードを試験するための標準のPCI Expressコンプライアンス・ベース・ボード（CBB）などの試験フィクスチャにケーブル接続することによって、アドイン・カードを試験するためにも使用できる。汎用マージン・テスタ６０２のインタフェース６０４は、高速差動信号夫々用の標準的な同軸コネクタ及びケーブルを有していても良いし、又は、別の様々な実施形態では、ケーブル数を最小限に抑え、１つのＤＵＴから別のＤＵＴへの切り替えをより効率的にするために、カスタムの高密度コネクタ及びフィクスチャを有していても良い。
図７は、Ｔｘ及びＲｘ方向の一方向又は両方向でＤＵＴのマルチ・レーン高速Ｉ／Ｏリンクの電気的マージンを試験するための例示的な実施形態によるマージン・テスタ１０２の下位レベルのブロック図である。
図示されているのは、ＦＰＧＡ７１４であり、サポート・ユニット７１０（イーサネット（登録商標）その他の通信機能を有していても良い）、システムに基準クロックを供給する時間基準（timebase）ユニット７０８、高速Ｉ／Ｏ（ＨＳＩＯ）出力ユニット７０２及びＨＳＩＯ入力ユニット７０４に動作可能に接続される。また、マージン・テスタ１０２には、ＡＣ／ＤＣ電源ユニット７１６によって電力が供給されても良い。ＨＳＩＯ出力部７０２及びＨＳＩＯ入力部７０４は、Ｉ／Ｏコネクタ７０６にも動作可能に結合される。ＦＰＧＡ７１４は、プログラマブルな相互接続によって接続された構成変更可能な論理ブロック（CLB：configurable logic block）のマトリックスに基づく半導体デバイスである。様々な実施形態において、マージン・テスタ１０２は、図示されたコンポーネントよりも、少ないか又は多いコンポーネントを有していても良く、また、図示された一部のコンポーネント若しくはコンポーネントの機能は、マージン・テスタ１０２と動作可能に通信するとしても、マージン・テスタ１０２の外部か若しくはマージン・テスタ１０２から分離されて配置されても良いし、又は、ＦＰＧＡ７１４内に配置されるか若しくは統合されても良い。
ＦＰＧＡ７１４は、本願に記載されたマージン・テスタ１０２の機能を実行するなどのような所望のアプリケーション又は機能的要件のために、製造後に再プログラムできる。例えば、ＦＰＧＡ７１４のファームウェアは、マージン・テスタ１０２のリンク・レイヤー・ロジックを含む、標準PCI Expressアップストリーム・ポート（アドイン・カード・マージン・テスタ２０２の実施形態のように、マザーボードを試験するためのもの）又は標準のPCI Expressルート・ポート（マザーボード・マージン・テスタ３０２の実施形態のように、アドイン・カードを試験するためのもの）として機能して、反対方向のトラフィックに基づいてＤＵＴのレシーバでいつエラーが始まったかを推測し、エラーが発生するとマージン・ストレスを迅速に軽減し、致命的なリンク障害を防ぐ。いくつかの実施形態において、ＦＰＧＡ７１４が、ＦＰＧＡ７１４中にメモリ、インタフェースなどを組み込むことができるシステム・オン・モジュール（ＳｏＭ）アーキテクチャを用いて実装されるか、さもなければ、ＳｏＭアーキテクチャを含めても良い。ＳｏＭは、例えば、高度なＲＩＳＣ（Reduced Instruction Set）マシン（元々はＡＲＭ（Acorn RISC Machine）アーキテクチャ）を使用して実装することができる。
設定（configuration）のアプリケーションやスクリプトは、ＦＰＧＡ７１４を介して実装されるか、又は別のアクセス可能なメモリ・デバイス又は他の非一時的なコンピュータ可読記憶媒体に記憶されても良く、これは、下記の１つ以上のオプションを伴う複数の実行処理（run）などを含めて、エンド・ユーザがマージン・テスタ１０２のマージン・テスタ・オプションを簡単に設定できるようにする。いくつかの実施形態では、ビット・エラー・レート（ＢＥＲ：bit error rate）の目標（ターゲット）のためのオプションを、マージンのスキャンに関して設定しても良い（E-6タイプのマージンについてはミリ秒単位、E-12タイプのマージンについては分単位）。例えば、そのような目標（ターゲット）としては、マージン、マージン・タイミングや電圧の回数、マージン・テスタ又はＤＵＴトランスミッタのＴｘ等化処理を調整（fix）する処理、マージン・テスタ・レシーバＲｘのＣＴＬＥ及びＤＦＥを調整（fix）する処理などがあるが、これらに限定するものではない。いくつかの実施形態では、オプションのアプリケーションやスクリプトが用意され、これがマージン・テスタ１０２からデータを取り出すと共に、ユーザが、複数の製品／サンプルに跨がる多量のマージン・データ・セットを見たり、平均、実行処理毎の変動、時間に対するトレンドを見たり、同じＤＵＴの様々な設定オプション（調整Ｔｘ等化処理など）での多数の実行処理に跨がるマージンを比較するための視覚化ツールを提供する。いくつかの実施形態では、オプションのアプリケーション（これは、被試験マザーボードにインストールするために起動可能な（bootable）ドライブに実装されても良い）が用意され、これが、マザーボード試験のための追加オプションを解放する。この追加オプションには、L０の代わりにループバックで実行し、特定のパターンを使用する処理、ＤＵＴのトランスミッタからの電圧スイングとＳｊマージン設定処理の代わりに、オン・ダイ上でＤＵＴのシリコン中のマージン設定機能を使用する処理、そして、両方で実行して、それらの結果を比較する処理がある。
いくつかの実施形態では、オプションのプラグイン・モデルが用意され、これによって、もし特定のＤＵＴシリコンにプラグインが提供されている場合には、マージン・テスタの設定アプリケーションが、そのＤＵＴシリコン上のＲｘ等化処理設定も設定可能になる。いくつかの実施形態では、個別のマージン試験ユニット毎に、オプションのＩＢＩＳ－ＡＭＩ（又は同様の）ソフトウェア・モデルを用意し、これを設計者やシステムインテグレーターが使用して、そのシミュレーション中に入れて、特定の顧客がセットアップのための試験制限/方法論を確立するのに役立てるようにする。ＩＢＩＳ－ＡＭＩは、マルチ・ギガ・ビット・シリアル・リンクの高速、正確、統計的に有意なシミュレーションを可能にするシリアライザ／デシリアライザ（ＳｅｒＤｅｓ）物理レイヤ（ＰＨＹ）のモデリング規格である。いくつかの実施形態では、オプションのＩＢＩＳ－ＡＭＩモデルが、顧客モデル（ＩＢＩＳ－ＡＭＩ又はＳパラメータ）と共にマージン試験ユニットについて用意され、精度と再現性を高めるためにディエンベッドされる、あるレベルのシステムを入れるための後続の取り組みでも利用できる。
図８は、実施形態の例による設定されたフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）７１４の例のブロック図であり、これは、Ｔｘ及びＲｘ方向の一方向又は両方向で、ＤＵＴのマルチ・レーン高速Ｉ／Ｏリンクの電気的マージンを試験するために、マージン・テスタ１０２のコントローラ２１０中で利用できる。
種々の実施形態において、ＦＰＧＡ７１４は、図示されたコンポーネントよりも、少ないか又は多いコンポーネントを有していても良く、また、図示された一部のコンポーネント若しくはこれらコンポーネントの機能は、ＦＰＧＡ７１４と動作可能に通信するとしても、ＦＰＧＡ７１４の外部か又はＦＰＧＡ７１４から分離されて配置されても良い。図示されているのは、ＳｅｒＤｅｓを有していても良いローカル・エリア・ネットワーク（ＬＡＮ）接続部８０２に動作可能に結合されるレジスタ・インタフェース８０４である。また、レジスタ・インタフェース８０４は、リンク・トレーニング及びステータス・ステート・マシン（ＬＴＳＳＭ）Ｒｘコントローラ８０６にも動作可能に結合される。マージン・テスタ１０２の動作の物理レイヤ（層）での処理の１つは、リンクの初期化及びトレーニング処理である。PCI Express デバイスでは、この処理は、リンク幅ネゴシエーション、リンク・データ・レート・ネゴシエーション、レーン毎のビット・ロック、レーン毎のシンボル・ロック/ブロック・アライメントなど、多くの重要なタスクを確立する。これらの機能は全て、ＬＴＳＳＭデバイスによって遂行され、このとき、ＬＴＳＳＭデバイスは、遠隔にあるリンク・パートナーから刺激とリンクの現在の状態を観察し、それに応じて応答する。また、レジスタ・インタフェース８０４は、ＬＴＳＳＭユニバーサル・シリアル・バス（ＵＳＢ）コントローラ８０８及び付加的なＬＴＳＳＭ ＵＳＢコントローラ８１０のような、１つ以上の付加的なＬＴＳＳＭコントローラ・ユニットにも動作作可能に結合される。図示した実施形態の例では、ＬＴＳＳＭ Ｒｘコントローラ８０６が、ＰＣＩｅ物理層（PHY）16x ＳｅｒＤｅｓ８１２に動作可能に結合され、また、ＬＴＳＳＭ ＵＳＢコントローラ８０８は、ＵＳＢ/サンダーボルト/ディスプレイポート（ＵＳＢ/TBT/DP）PHY x４ユニット８１４に動作可能に結合されている。また、ＤＵＴのレシーバで期待されるアイのマージンが、ＤＵＴ上で動作するソフトウェアを必要とせずに、タイミング又は電圧マージンに関して特定の目標に変化させることができるようにジッタ挿入ユニットを制御するために、ＦＰＧＡ７１４の一部として、又は、ＦＰＧＡ７１４に動作可能に結合されたジッタ制御ユニット８１６も存在する。
図９は、例示的な実施形態によるＦＰＧＡ（ＦＰＧＡ７１４など）の出力駆動オプションの例のブロック図であり、これらは、Ｔｘ及びＲｘ方向の一方向又は両方向でＤＵＴのマルチ・レーン高速Ｉ／Ｏリンクの電気的マージンを試験するために、マージン・テスタのコントローラ（コントローラ２１０など）で利用しても良い。
最初の出力駆動オプションは、ＦＰＧＡの直接駆動オプション８１８であり、これは、バッファリングされず、バラクタ（Varactor：可変容量ダイオード）による遅延の導入、又は、ジッタ導入がない。第２の出力駆動オプションは、バッファリング駆動オプション８２０であり、差動出力電圧（Ｖod）を伴う線形バッファ・アンプ又は制限アンプ８２６を有するが、バラクタ遅延導入又はジッタ導入はない。第３の出力駆動オプションは、バラクタ遅延導入オプション８２２であり、これには、線形バッファ８２６とバラクタ・コンポーネント８２８があり、これらは、シンボル間干渉（ＩＳＩ）に加えて、いくらかの遅延（例えば、約３～５ピコ秒のことがある）という結果を生じる。第４の出力駆動オプションは、ジッタ導入オプション８２４であり、これは、一実施形態において、線形バッファ８２６（これは、有っても無くても良い）と、遅延ＡＳＩＣ（特定用途向け集積回路）８３０（３２ＧＢｄで約１００ピコ秒）とを有していても良い（遅延ＡＳＩＣは、ADSANTEC社からも入手可能である）。いくつかの実施形態では、線形バッファ８２６が含まれない。例えば、線形バッファ８２６が含まれていないような実施形態では、ジッタ導入は、差動ノイズ導入によって行われても良い。
様々な実施形態では、マージン・テスタ１０２が様々な種類のストレスを利用して、多種多様な対応する障害モードを特定しても良く、限定するものではないが、これら障害モードとしては、アセンブリ、相互接続（表面実装技術（SMT）、パッケージ、コネクタ、スルーホール、ビアなど）、欠陥、直列抵抗の影響、ＩＳＩ及びベースライン・ワンダー（ゆらぎ）を起こす障害モード、アイ・クロージャ（eye closure）の影響、幅クロージャ（width closure）以外で原因となる障害モード、機能試験エスケープ、演算子（オペレータ）設定エラー、新入りの材料、プロセスの変動、レシーバの帯域幅（これは、相互接続の変化に類似する）、電源電圧変動除去比(PSRR)、垂直／水平アイ・クロージャ、ＰＬＬの安定性、設計、レーン間の差に関連するものが含まれる。バラクタ・ベースのジッタ挿入方法は、アセンブリ関連の欠陥を悪化させるのに特に効果的である。
図１０は、実施形態の１例によるＤＵＴをマージン試験するための例示的な方法１０００のフロー図である。
１００２では、マージン・テスタ１０２が、被試験デバイス（ＤＵＴ）のマルチ・レーン高速Ｉ／Ｏリンクを確立する。
１００４では、マージン・テスタ１０２は、マルチ・レーン高速Ｉ／Ｏリンクの各高速入出力（Ｉ／Ｏ）レーンについて、送信方向（Ｔｘ）及び受信（Ｒｘ）方向の一方又は両方で、電気的マージンを評価する。例えば、電気的マージンを評価する処理には、マルチ・レーン高速Ｉ／Ｏリンクのマージン・テスト・トランスミッタに調整可能なストレスを導入する処理があっても良い。調整可能なストレスには、マルチ・レーン高速Ｉ／Ｏリンクの全てのレーンに同時に適用されるジッタ導入処理と、電圧スイングを加える処理があっても良い。また、電気的マージンを評価する処理は、マルチ・レーン高速Ｉ／Ｏリンクの各高速入出力（Ｉ／Ｏ）レーンに関して、送信（Ｔｘ）及び受信方向（Ｒｘ）の両方で、同時に、電気的マージンを評価する処理も含んでもよい。
図１１は、Ｔｘ及びＲｘ方向の一方又は両方で、ＤＵＴのマルチ・レーン高速Ｉ／Ｏリンクの電気的マージンをマージン試験する処理に基づいて、ＤＵＴのアセンブリ又は生産上の潜在的な問題を特定するための実施形態の１例による例示的な方法１１００のフロー図である。
１１０２では、マージン・テスタ１０２が、複数のＤＵＴの中の各ＤＵＴについて、ＤＵＴのマルチ・レーン高速Ｉ／Ｏリンクの各高速入出力（Ｉ／Ｏ）レーンに関して、Ｔｘ及び受信Ｒｘ方向の一方又は両方で、アイ幅マージンのタイミングを評価する。
１１０４では、マージン・テスタ１０２が、上記評価に基づいて、複数のＤＵＴの中の各ＤＵＴについて、複数のＤＵＴに跨がる同一のレーンに関する所定の閾値を一貫して下回るタイミングのアイ幅マージン測定値を検出する。
１１０６では、マージン・テスタ１０２が、複数のＤＵＴの中の各ＤＵＴについて、複数のＤＵＴに跨がる同じレーンに関する所定の閾値を一貫して下回るタイミングのアイ幅マージン測定値の検出に基づいて、ＤＵＴ設計上の潜在的な問題を特定する。上記検出処理は、更に、又は、代わりに、上記評価に基づいて、複数のＤＵＴの中のいくつかのＤＵＴについて、これらいくつかのＤＵＴに跨がる異なるレーンに関して、所定の閾値を夫々下回るタイミングのアイ幅マージン測定値を検出する処理を有していても良い。
図１２は、実施形態の一例によるユーザ選択可能なオプションに基づく電気的マージン評価の動作をマージン・テスタ１０２が開始するための例示的な方法１２００のフロー図である。
１２０２では、マージン・テスタ１０２が、被試験デバイス（ＤＵＴ）のマルチ・レーン高速入出力（Ｉ／Ｏ）リンクを確立し、送信（Ｔｘ）及び受信（Ｒｘ）方向の一方又は両方でマルチ・レーン高速Ｉ／Ｏリンクの電気的マージンを評価するように構成されたマージン・テスタのためのユーザが選択可能なオプションを提供する。ユーザが選択可能なオプションには、マルチ・レーン高速Ｉ／Ｏリンクの電気的マージンの評価のためのカスタマイズが含まれても良い。
１２０４では、マージン・テスタ１０２が、マージン・テスタ１０２用の１つ以上のユーザ選択可能なオプションの中から選択する指示を受ける。
１２０６では、マージン・テスタ１０２が、マージン・テスタ１０２用の１つ以上のユーザ選択可能なオプションの中から選択する指示に基づいて、マージン・テスタ１０２によるマルチ・レーン高速Ｉ／Ｏリンクの電気的マージンの評価の動作を開始する。ユーザが選択可能なオプションは、限定するものではないが、次のものの中の１つ以上が含まれていても良い。
１つ以上の異なる高速Ｉ／Ｏプロトコルを選択し、これを使って、ＤＵＴのマルチ・レーン高速Ｉ／Ｏリンクに基づいてマージン試験を実行するための選択可能なオプション。
雑多なプロトコルを同時に使って、ＤＵＴの複数のポートを試験するための選択可能なオプション。
マルチ・レーン高速Ｉ／Ｏリンクについて、マージン・テスタのマージン試験の任意の回数の実行処理を通した実行処理毎のマージンの変動を出力するための選択可能なオプション。
マージン変動の内、どの程度がＴｘの等化処理（ＥＱ）トレーニングの変動が原因であるかを試験するために、ＤＵＴに調整（fix）されたＴｘ等化処理（ＥＱ）を実装するための選択可能なオプション。
マージン・テスタのレシーバにおいて調整されたＣＴＬＥを使用し、ＤＵＴのマルチ・レーン高速Ｉ／Ｏリンクのマージンに対するレシーバの等化処理の影響を試験するための選択可能なオプション。
マージン・テスタのレシーバにおいて判定帰還型イコライザ（ＤＦＥ）を使用し、ＤＵＴのマルチ・レーン高速Ｉ／Ｏリンクのマージンに対するレシーバの等化処理の影響を試験するための選択可能なオプション。
ターゲットのチャンネルに基づいて、マージン・テスタについて、期待マージンを計算するための選択可能なオプション。
マルチ・レーン高速Ｉ／Ｏリンクの電気的マージンの評価の結果として低マージンが検出されたときに、自動的にデバッグ情報を生成するための選択可能なオプション。
マージン・テスタが可変のシンボル間干渉（ＩＳＩ）信号源を使用するよう切り替えて、どの程度のＩＳＩがマルチ・レーン高速Ｉ／Ｏリンクのレーンに障害を生じさせるかを見つけるための選択可能なオプション。
ＤＵＴのマルチ・レーン高速Ｉ／Ｏリンクのクロストークによるマージンの損失量を特定するために、マージン・テスタが各レーンを個別に試験するための選択可能なオプション。
マージン・テスタのレシーバでＤＦＥをオフにして、ＤＦＥがある場合と無い場合のマージンと、マルチ・レーン高速Ｉ／Ｏリンクに関連付けられた各チャンネルの非線形不連続の量とを評価するための選択可能なオプション。
複数のＤＵＴの中の１つのＤＵＴのマルチ・レーン高速Ｉ／Ｏリンクの全てのレーンを通して、期待よりも低いマージンで一貫している場合でも、期待よりも低いマージンにフラグを立てることを可能にするマージン・テスタの特性評価データに関する選択可能なオプション。
マルチ・レーン高速Ｉ／Ｏリンクの複数の速度の中から選択し、それについて、電気的マージンの評価を行うための選択可能なオプション。
マージン・テスタが、プロトコル固有の知識を使用することによって、マルチ・レーン高速Ｉ／Ｏリンクの反対方向に進行するトラフィックに基づいて、ＤＵＴのレシーバでいつエラーが発生したかを推測し、ＤＵＴ上のソフトウェア無しで、マージン・テスタが生産ラインでマージン試験を実施できるようにするための選択可能なオプション。
マルチ・レーン高速Ｉ／Ｏリンクの電気的マージンの評価の結果として検出された低マージンのチャンネルの時間領域反射測定値（ＴＤＲ）を自動的にキャプチャするための選択可能なオプション。
マルチ・レーン高速Ｉ／Ｏリンクの電気的マージンの評価の結果として低マージンが検出されたときに、オシロスコープへの自動接続を実行し、デジタル化された波形を自動的にキャプチャするための選択可能なオプション。
１つ以上のユーザが選択可能なオプションを実装するようにＤＵＴのシリコンを構成することにより、ＤＵＴに１つ以上のユーザが選択可能なオプションを設定するための選択可能なオプション。
図１３は、実施形態の一例による校正されたマージン・テスタを提供するための例示的な方法１３００のフロー図である。
１３０２では、マージン・テスタ１０２が、マージン・テスタ１０２の校正（calibration）を実行するオプションを提供するか、又は、校正を実施しても良く、これによって、ユーザは、一連の基準チャンネルでの期待マージンのセット（set：組）を受けることができる。
１３０４では、校正されたマージン・テスタが提供されるが、これは、特別な試験モードなしに、ＤＵＴの完全に動作している通常使用（operation：実際的使用）のリンクがフル稼働の状態において、被試験デバイス（ＤＵＴ）の送信（Ｔｘ）及び受信（Ｒｘ）方向の一方又は両方で、電気的なアイのマージンを測定して、装荷（loading）及びクロストークの完全な影響をキャプチャするように構成される。また、個別化されたシステム・チャンネル、レシーバ・モデル、トランスミッタ・モデルの中の１つ以上に関しての期待マージンの計算を可能にする、マージン・テスタの個別に校正されたモデルが提供されても良い。更に、マージン・テスタがベンダー定義のメッセージ又は別のプロトコル・メカニズムを使用して、マージン・テスタによってマージン試験が行われようとしていることを示す機能をＤＵＴのシリコンに用意して、マージン試験の持続時間中に、ＤＵＴシリコンが、エラーによってリンク幅又はリンク速度を低下させる論理回路（ロジック）を無効にできるようにする。
マージン・テスタのソフトウェア・アプリケーションも提供され、これは、マージン・テスタが、試験の設定構成（configuration）中の被試験チャンネル・コンポーネント（例えば、プリント配線板（生基板、ベア・プリント回路基板：bare printed circuit board）又はケーブル）の試験を実施できるようにするもので、このとき、マージン・テスタは、被試験チャンネル・コンポーネントの一端側又は両側で使用される。いくつかの実施形態では、マージン・テスタのハードウェアが、プリント回路基板（ＰＣＢ）を製造する会社に提供され、マージン・テスタの使用に関連するデータは、ＰＣＢの製造に使用されるシリコンを提供するシリコン企業（silicon companies）に提供される。
図１４は、実施形態の一例によるマージン試験を実行するためにＤＵＴを設定するための例示的な方法１４００のフロー図である。
１４０２では、マージン・テスタ１０２が、被試験デバイス（ＤＵＴ）に関する構成の設定を受ける。
１４０４では、ＤＵＴのシリコンに関する様々な条件下で、マージン・テスタ１０２がマージン試験を実行するために、マージン・テスタ１０２がＤＵＴを設定する。マージン・テスタ１０２は、ＤＵＴのシリコンに関する様々な条件下で、マージン・テスタ１０２がマージン試験を実行するための構成の設定（configuration）を可能にするソフトウェア・プラグインと、ＤＵＴシリコンのパラメータとを受け取っても良い。このＤＵＴシリコン・パラメータは、限定するものではないが、レシーバの連続時間ＣＴＬＥに関連するパラメータ及びＤＦＥに関連するパラメータの中の１つ以上を含んでいても良い。
開示された実施形態の利点、効果及び改善には、限定するものではないが、以下の特徴がある。いくつかの実施形態は、標準的なＦＰＧＡ及び正弦波ジッタ導入チップ又は遅延ラインを含む既製のコンポーネントでほぼ完全に実現でき、従来のＢＥＲＴ及びオシスコープと比較して非常に低コストである。実施形態の例は、特別なソフトウェアを必要とせずに、通常の動作状態で動作している完全なマルチ・レーン・リンク上で実行でき、全てのレーンが同時に動作していることに起因するあらゆる影響をキャプチャする。もう１つの効果は、本開示技術の実施形態が、単一の自己完結型ユニットで一方向又は両方向（Ｔｘ及びＲｘ）で試験できることである。様々な実施形態は、ＤＵＴ上のソフトウェアやＤＵＴの変更を必要とせずに、生産環境（例えば、マザーボードの生産試験の環境）で実行することもできる。プロトコル毎に異なる特定試験向けロジックを、マージン・テスタ１０２のシリコン／ファームウェアの形で用意し、被試験デバイスがマージン・テスタに送り返すデータに基づいて、ＤＵＴレシーバでいつエラーが発生しているかを極めて迅速に認識するようにしても良い。いくつかの例示的な実施形態では、マージン試験が正に行われようとしているところであり、通常、エラーを原因としては、リンク幅やリンク速度を低下させない状態にＤＵＴシリコンを置いていることを、PCI Expressベンダー固有のメッセージその他の標準的なプロトコル機能を通して認識するための機能を、ＤＵＴシリコンの形で実装して有していても良い。これは、通常のプロトコルのメカニズムによってリンク幅又はリンク速度が低下する恐れ無しに、ノイズ導入又は電圧スイング調整を使用してＤＵＴレシーバにマージンを設定する処理を確実に行うのに有益である。これは、エラーがいつ開始されたか迅速に推測し、リンク又は速度の低下が起こる前にストレスを減少させる特別な論理回路（ロジック）の代替手段である。
本願記載の実施例によって提供されるもう１つの改善は、複数のマージン・テスタ・ユニットの中の各マージン・テスタ・ユニットが個別に校正され、特性が測定されるので、ユーザは、特定のユニット夫々の期待マージンの値がわかり、ユーザの複数の試作品及び生産ユニットに跨がる期待値からの相違が最小であっても、フラグを付けられることである。この個別の特性評価と校正の一環として、IBIS-AMIモデルなどのモデルを個別のマージン・テスタ１０２の夫々に提供することで、シミュレートされた又は測定されたＳパラメータに基づいて、エンド・ユーザが特定のチャンネルモデルに関する期待マージンを計算できるようにする。
本開示は、非常に高速で非常に使いやすい独創的なマージン・テスタを記述する。長さマージン測定と、ユーザが設定可能な様々なオプションのために、便利で効率的な設定ソフトウェアが提供される。一度設定されると、マージン・テスタ１０２は、リンクを任意の標準デバイスとして呼び出し、次いで、動作しているリンクについての測定を自動的に実施する。試験は、全てのレーンで同時に行われ、迅速な電気的マージンスキャンをミリ秒単位で行うことができる。これにより、全ての高速Ｉ／Ｏポート及びレーンのフル試験を含む大量の試験が可能になる。様々な実施形態は、従来の装置を必要とせずに、あるレベルの問題特性評価を可能にする様々なマージン試験モードを提供し、限定するものではないが、
マージン、選択されたＴｘ等化処理（ＤＵＴとマージン・テスタの両方について）、選択されたＲｘ等化処理（マージン・テスタのレシーバについて）及びＤＵＴの被試験Ｔｘ又はＲｘトレーニング・アルゴリズムにおけるトレーニング問題の可能性（likelihood：公算、見込み）の実行処理毎のばらつき（variability）の反復回数と分析、
いずれかの方法でトランスミッタの等化処理を調整し、マージンに対する影響を観測する処理、
マージン・テスタのレシーバにおけるレシーバ等化処理（ＣＴＬＥ）とＤＦＥのタップの数（ゼロを含む）を調整（fix：修正）し、マージンの値に対する影響を見る処理、
などがある。例えば、ＤＦＥがオフの場合のマージンの重大な変化は、特定のチャンネルでの重大な不連続性を示す。
マージン・テスタ１０２の様々な実施形態によって提供されるもう一つの効果は、特定のＤＵＴの全ての高速Ｉ／Ｏポート及びレーンについて、全ての試作品のユニットを通してと、実際の生産において、電気的マージンを試験でき、生産に至る前に又は顧客に届く前に、問題及び潜在的な問題にフラグを立てるための前例のない能力を生み出すことができるということである。また、様々な実施形態は、電力状態の遷移のような様々なリンクのイベントの前後でのマージンの分析も可能にする（場合によっては、ＤＵＴ上のソフトウェアを使用）。
従来のソリューションには、非常に汎用的で、高度な機能を有するジッタ及びノイズの挿入方法がある。本開示の様々な実施形態は、ジッタ／振幅ストレスという必要なタスクを達成するのに、大幅な単純化をする（しかし、無くしたりはしない）ことで、これらのソリューションよりも優位性を有する。このシンプルさは、既存の方法を使用して必要とされることに比較して、運用コストの削減、結果の高速化、及び（大規模なデータ・セットの収集を通じた）製品の信頼性の向上につながる。
本開示技術の態様は、特別に作成されたハードウェア、ファームウェア、デジタル・シグナル・プロセッサ又はプログラムされた命令に従って動作するプロセッサを含む特別にプログラムされた汎用コンピュータ上で動作できる。本願における「コントローラ」又は「プロセッサ」という用語は、マイクロプロセッサ、マイクロコンピュータ、ＡＳＩＣ及び専用ハードウェア・コントローラ等を意図する。本開示技術の態様は、１つ又は複数のコンピュータ（モニタリング・モジュールを含む）その他のデバイスによって実行される、１つ又は複数のプログラム・モジュールなどのコンピュータ利用可能なデータ及びコンピュータ実行可能な命令で実現できる。概して、プログラム・モジュールとしては、ルーチン、プログラム、オブジェクト、コンポーネント、データ構造などを含み、これらは、コンピュータその他のデバイス内のプロセッサによって実行されると、特定のタスクを実行するか、又は、特定の抽象データ形式を実現する。コンピュータ実行可能命令は、ハードディスク、光ディスク、リムーバブル記憶媒体、ソリッド・ステート・メモリ、ＲＡＭなどのコンピュータ可読記憶媒体に記憶しても良い。当業者には理解されるように、プログラム・モジュールの機能は、様々な実施例において必要に応じて組み合わせられるか又は分散されても良い。更に、こうした機能は、集積回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）などのようなファームウェア又はハードウェア同等物において全体又は一部を具体化できる。特定のデータ構造を使用して、本開示技術の１つ以上の態様をより効果的に実施することができ、そのようなデータ構造は、本願に記載されたコンピュータ実行可能命令及びコンピュータ使用可能データの範囲内と考えられる。
開示された態様は、場合によっては、ハードウェア、ファームウェア、ソフトウェア又はこれらの任意の組み合わせで実現されても良い。開示された態様は、１つ以上のプロセッサによって読み取られ、実行され得る１つ又は複数のコンピュータ可読媒体によって運搬されるか又は記憶される命令として実現されても良い。そのような命令は、コンピュータ・プログラム・プロダクトと呼ぶことができる。本願で説明するコンピュータ可読媒体は、コンピューティング装置によってアクセス可能な任意の媒体を意味する。限定するものではないが、一例としては、コンピュータ可読媒体は、コンピュータ記憶媒体及び通信媒体を含んでいても良い。
コンピュータ記憶媒体とは、コンピュータ読み取り可能な情報を記憶するために使用することができる任意の媒体を意味する。限定するものではないが、例としては、コンピュータ記憶媒体としては、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、電気消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、フラッシュメモリやその他のメモリ技術、コンパクト・ディスク読み出し専用メモリ（ＣＤ-ＲＯＭ）、ＤＶＤ（Digital Video Disc）やその他の光ディスク記憶装置、磁気カセット、磁気テープ、磁気ディスク記憶装置やその他の磁気記憶装置、及び任意の技術で実装された任意の他の揮発性又は不揮発性の取り外し可能又は取り外し不能の媒体を含んでいても良い。コンピュータ記憶媒体としては、信号そのもの及び信号伝送の一時的な形態は除外される。
通信媒体とは、コンピュータ可読情報の通信に利用できる任意の媒体を意味する。限定するものではないが、例としては、通信媒体には、電気、光、無線周波数（ＲＦ）、赤外線、音又はその他の形式の信号の通信に適した同軸ケーブル、光ファイバ・ケーブル、空気又は任意の他の媒体を含んでも良い。
加えて、本願の記述は、特定の特徴に言及している。本明細書における開示には、これらの特定の特徴の全ての可能な組み合わせが含まれると理解すべきである。ある特定の特徴が特定の態様又は実施例に関連して開示される場合、その特徴は、可能である限り、他の態様及び実施例との関連においても利用できる。
また、本願において、２つ以上の定義されたステップ又は工程を有する方法に言及する場合、これら定義されたステップ又は工程は、状況的にそれらの可能性を排除しない限り、任意の順序で又は同時に実行しても良い。
説明の都合上、本発明の具体的な実施例を図示し、説明してきたが、本発明の要旨と範囲から離れることなく、種々の変更が可能なことが理解できよう。従って、本発明は、添付の請求項以外では、限定されるべきではない。

Claims (42)

  1. 試験装置であって、
    １つ以上のプリント回路基板（ＰＣＢ）と、
    上記１つ以上のＰＣＢに結合された少なくとも１つのインタフェースと、
    上記少なくとも１つのインタフェースに結合されたコントローラと
    を具え、
    上記コントローラが、被試験デバイス（ＤＵＴ）のシングル・レーン又はマルチ・レーン高速入出力（Ｉ／Ｏ）リンクを確立し、上記試験装置が送信（Ｔｘ）及び受信（Ｒｘ）方向の一方又は両方で、上記シングル・レーン又はマルチ・レーン高速Ｉ／Ｏリンクの電気的マージンを評価するように構成される試験装置。
  2. 上記少なくとも１つのインタフェースが、Ｔｘ及びＲｘ方向の一方又は両方でＤＵＴのシングル・レーン又はマルチ・レーン高速Ｉ／Ｏリンクの電気的マージンを評価するために、少なくとも１つの試験フィクスチャに接続されるように構成された少なくとも１つのレーンを有する請求項１の試験装置。
  3. 上記少なくとも１つのレーンが複数のレーンを有し、上記コントローラが、夫々異なるプロトコルに従って動作する複数の異なるデバイスを上記試験装置で試験するために、複数の異なるプロトコルをサポートすると共に、異なるデバイスの役割及び複数の異なるプロトコル用に複数のレーンを設定するオプションを提供するように構成される請求項２の試験装置。
  4. 上記複数のレーンが、少なくとも１つの試験フィクスチャに接続され、マザーボード及びアドイン・カードの中の１つ以上のマルチ・レーン高速Ｉ／Ｏリンクの電気的マージンを評価するように構成される請求項３の試験装置。
  5. 上記複数のレーンが、複数の試験フィクスチャに接続され、少なくとも１つのマザーボード及び少なくとも１つのアドイン・カードのマルチ・レーン高速Ｉ／Ｏリンクの電気的マージンを評価するように構成される請求項３の試験装置。
  6. 上記少なくとも１つの試験フィクスチャとしては、PCI Express コンプライアンス・ロード・ボード（CLB）及びPCI Express コンプライアンス・ベース・ボード（CBB）の中の１つ以上がある請求項４の試験装置。
  7. 上記ＤＵＴの上記シングル・レーン又はマルチ・レーン高速Ｉ／Ｏリンクが、特別な試験モードのない、完全に動作している通常使用可能なリンクである請求項１の試験装置。
  8. 上記１つ以上のＰＣＢには、アドイン・カードのＰＣＢがあり、上記ＤＵＴはマザーボードであり、上記アドイン・カードは、上記マザーボード上のコネクタに差し込まれ、上記シングル・レーン又はマルチ・レーン高速Ｉ／Ｏリンクの各レーンの物理層及びリンク論理層を実装するように構成される請求項１の試験装置。
  9. 上記アドイン・カードが、PCI Expressアドイン・カードである請求項８の試験装置。
  10. 上記コントローラが、少なくともマージン・テスト・トランスミッタに調整可能なストレスを導入するように構成されることによって、上記シングル・レーン又はマルチ・レーン高速Ｉ／Ｏリンクの電気的マージンを評価するように構成され、上記調整可能なストレスとして、アイ幅開口の減少及びアイ高さ開口の減少の中の１つ以上を含む請求項１の試験装置。
  11. 上記コントローラが、少なくともマージン・テスト・トランスミッタにジッタを導入することにより、アイ幅開口の減少を導入するように構成されることによって、上記シングル・レーン又はマルチ・レーン高速Ｉ／Ｏリンクの電気的マージンを評価するように構成され、上記ジッタの導入は、上記シングル・レーン又はマルチ・レーン高速Ｉ／Ｏリンクの全てのレーンに同時に適用されるか、上記シングル・レーン又はマルチ・レーン高速Ｉ／Ｏリンクのレーン毎に独立に適用されるかを選択できる請求項１０の試験装置。
  12. 上記コントローラが、少なくともマージン・テスト・トランスミッタにノイズを導入することによってアイ高さ開口の減少を導入するように構成されていることによって、シングル・レーン又はマルチ・レーン高速Ｉ／Ｏリンクの電気的マージンを評価するように構成され、上記ジッタの導入は、上記シングル・レーン又はマルチ・レーン高速Ｉ／Ｏリンクの全てのレーンに同時に適用されるか、上記シングル・レーン又はマルチ・レーン高速Ｉ／Ｏリンクのレーン毎に独立に適用されるかを選択できる請求項１０の試験装置。
  13. 上記コントローラが、少なくともマージン・テスト・トランスミッタに差動ノイズを導入することによってアイ幅及びアイ高さ開口の減少を導入するように構成されていることによって、シングル・レーン又はマルチ・レーン高速Ｉ／Ｏリンクの電気的マージンを評価するように構成され、上記差動ジッタの導入は、上記シングル・レーン又はマルチ・レーン高速Ｉ／Ｏリンクの全てのレーンに同時に適用されるか、上記シングル・レーン又はマルチ・レーン高速Ｉ／Ｏリンクのレーン毎に独立に適用されるかを選択できる請求項１０の試験装置。
  14. 被試験デバイス（ＤＵＴ）の電気的マージンを試験する方法であって、
    試験装置によって、上記ＤＵＴのマルチ・レーン高速Ｉ／Ｏリンクを確立する処理と、
    上記試験装置によって、上記マルチ・レーン高速Ｉ／Ｏリンクの各高速入出力（Ｉ／Ｏ）レーンについて、伝送（Ｔｘ）及び受信（Ｒｘ）方向の一方又は両方で、電気的マージンを評価する処理と
    を具える方法。
  15. 上記電気的マージンを評価する処理が、上記マルチ・レーン高速Ｉ／Ｏリンクのマージン・テスト・トランスミッタに調整可能なストレスを導入する処理を有し、上記調整可能なストレスには、上記シングル・レーン又はマルチ・レーン高速Ｉ／Ｏリンクの全てのレーンに同時に適用されるか、上記シングル・レーン又はマルチ・レーン高速Ｉ／Ｏリンクのレーン毎に独立に適用されるアイ幅を狭めていくジッタ導入その他の方法又はアイ高さを減少させる方法がある請求項１４の方法。
  16. 上記電気的マージンを評価する処理が、上記マルチ・レーン高速Ｉ／Ｏリンクの各高速Ｉ／Ｏレーンについて、Ｔｘ方向及びＲｘ方向の一方又は両方で、同時に上記電気的マージンを評価する処理を含む請求項１５の方法。
  17. 上記電気的マージンを評価する処理が、
    上記試験装置によって、複数の被試験デバイス（ＤＵＴ）の各ＤＵＴについて、Ｔｘ及び受信Ｒｘ方向の一方又は両方で、上記ＤＵＴのマルチ・レーン高速Ｉ／Ｏリンクの各高速Ｉ／Ｏレーンに関して、アイ幅マージンのタイミングを評価する処理と、
    上記評価する処理に基づいて、複数のＤＵＴに跨がる同じレーンについての所定閾値を一貫して下回る、複数のＤＵＴの中の各ＤＵＴのアイ幅マージンのタイミングの測定値を検出する処理と、
    上記複数のＤＵＴの中の各ＤＵＴのアイ幅やアイ高さマージン測定値を検出する処理に基づいて、ＤＵＴの設計上の潜在的な問題を特定する処理と
    を有する請求項１４の方法。
  18. 上記電気的マージンを評価する処理が、
    上記試験装置によって、複数のＤＵＴの中の各ＤＵＴについて、Ｔｘ及びＲｘ方向の一方又は両方で、上記ＤＵＴのマルチ・レーン高速Ｉ／Ｏリンクの各高速Ｉ／Ｏレーンに関して、アイ幅マージン又はアイ高さマージンを評価する処理と、
    上記評価する処理に基づいて、複数のＤＵＴに跨がる異なるレーンについての所定閾値を夫々一貫して下回る、複数のＤＵＴの中のいくつかのＤＵＴのアイ幅マージンのタイミングの測定値を検出する処理と、
    上記いくつかのＤＵＴを跨がる異なるレーンについての上記所定閾値を夫々下回る、上記複数のＤＵＴの中の上記いくつかのＤＵＴのアイ幅マージンのタイミング測定値を検出する処理に基づいて、ＤＵＴのアセンブリ又は設計上の潜在的な問題を特定する処理と
    を有する請求項１４の方法。
  19. コンピュータ実行可能な命令を記憶させた非一時的コンピュータ可読記憶媒体であって、上記コンピュータ実行可能な命令が実行されると、少なくとも１つのプロセッサに、
    被試験デバイス（ＤＵＴ）のマルチ・レーン高速入出力（Ｉ／Ｏ）リンクを確立し、送信（Ｔｘ）及び受信（Ｒｘ）方向の一方又は両方で、上記マルチ・レーン高速Ｉ／Ｏリンクの電気的マージンを評価するように構成される試験装置に、上記マルチ・レーン高速Ｉ／Ｏリンクの上記電気的マージンの評価のカスタマイズを含むユーザ選択可能なオプションを提供する処理と、
    上記試験装置のための１つ以上の上記ユーザ選択可能なオプションを選択する指示を受ける処理と、
    上記試験装置のための１つ以上の上記ユーザ選択可能なオプションの選択の指示に基づいて、上記マルチ・レーン高速Ｉ／Ｏリンクの上記電気的マージンの評価する動作を上記試験装置に開始させる処理と
    を行わせる非一時的コンピュータ可読記憶媒体。
  20. 上記ユーザ選択可能なオプションが、
    １つ以上の異なる高速Ｉ／Ｏプロトコルを選択し、これを使って、上記ＤＵＴの上記マルチ・レーン高速Ｉ／Ｏリンクに基づいてマージン試験を実行するための選択可能なオプションと、
    雑多なプロトコルを同時に使って、上記ＤＵＴの複数のポートを試験するための選択可能なオプションと、
    上記マルチ・レーン高速Ｉ／Ｏリンクについて、上記試験装置のマージン試験の任意の回数の実行処理を通した実行処理毎のマージンの変動を出力するための選択可能なオプションと、
    マージン変動の内、どの程度がＴｘの等化処理（ＥＱ）トレーニングの変動が原因であるかを試験するために、上記ＤＵＴに調整（fix）されたＴｘ等化処理（ＥＱ）を実装するための選択可能なオプションと、
    上記試験装置のレシーバにおいて調整された連続時間線形イコライザ（ＣＴＬＥ）を使用し、上記ＤＵＴの上記マルチ・レーン高速Ｉ／Ｏリンクのマージンに対するレシーバの等化処理の影響を試験するための選択可能なオプションと、
    上記試験装置のレシーバにおいて判定帰還型イコライザ（ＤＦＥ）を使用し、上記ＤＵＴの上記マルチ・レーン高速Ｉ／Ｏリンクのマージンに対するレシーバの等化処理の影響を試験するための選択可能なオプションと、
    ターゲットのチャンネルに基づいて、上記試験装置について、期待マージンを計算するための選択可能なオプションと、
    上記マルチ・レーン高速Ｉ／Ｏリンクの上記電気的マージンの評価の結果として低マージンが検出されたときに、自動的にデバッグ情報を生成するための選択可能なオプションと、
    上記試験装置が可変のシンボル間干渉（ＩＳＩ）信号源を使用するよう切り替えて、どの程度のＩＳＩが上記マルチ・レーン高速Ｉ／Ｏリンクのレーンに障害を生じさせるかを見つけるための選択可能なオプションと、
    上記ＤＵＴの上記マルチ・レーン高速Ｉ／Ｏリンクのクロストークによるマージンの損失量を特定するために、上記試験装置が各レーンを個別に試験するための選択可能なオプションと、
    上記試験装置のレシーバでＤＦＥをオフにして、ＤＦＥがある場合と無い場合のマージンと、上記マルチ・レーン高速Ｉ／Ｏリンクに関連付けられた各チャンネルの非線形不連続の量とを評価するための選択可能なオプションと、
    複数の上記ＤＵＴの中の１つの上記ＤＵＴの上記マルチ・レーン高速Ｉ／Ｏリンクの全てのレーンを通して、期待よりも低いマージンで一貫している場合でも、期待よりも低いマージンにフラグを立てることを可能にする上記試験装置の特性評価データに関する選択可能なオプションと、
    上記マルチ・レーン高速Ｉ／Ｏリンクの複数の速度の中から選択し、それについて、上記電気的マージンの評価を行うための選択可能なオプションと、
    上記試験装置が、プロトコル固有の知識を使用することによって、上記マルチ・レーン高速Ｉ／Ｏリンクの反対方向に進行するトラフィックに基づいて、上記ＤＵＴのレシーバでいつエラーが発生したかを推測し、上記ＤＵＴ上のソフトウェア無しで、上記試験装置が生産ラインでマージン試験を実施できるようにするための選択可能なオプションと、
    上記マルチ・レーン高速Ｉ／Ｏリンクの上記電気的マージンの評価の結果として検出された低マージンのチャンネルの時間領域反射測定値（ＴＤＲ）を自動的にキャプチャするための選択可能なオプションと、
    上記マルチ・レーン高速Ｉ／Ｏリンクの上記電気的マージンの評価の結果として低マージンが検出されたときに、オシロスコープへの自動接続を実行し、デジタル化された波形を自動的にキャプチャするための選択可能なオプションと、
    １つ以上のユーザが選択可能なオプションを実装するように上記ＤＵＴのシリコンを構成することにより、上記ＤＵＴに１つ以上のユーザが選択可能なオプションを設定するための選択可能なオプション
    の中の１つ以上を含む請求項１９の非一時的コンピュータ可読記憶媒体。
  21. 上記コンピュータ実行可能な命令は、実行されると、上記少なくとも１つのプロセッサが上記試験装置に、
    １つ以上の異なる高速Ｉ／Ｏプロトコルを選択し、それを使って上記ＤＵＴの上記マルチ・レーン高速Ｉ／Ｏリンクに基づいてマージン試験を実行する処理と、
    雑多なプロトコルを同時に使って上記ＤＵＴの複数のポートを試験する処理と、
    上記マルチ・レーン高速Ｉ／Ｏリンクについて、上記試験装置のマージン試験を任意の回数実行する間の実行処理毎のマージンの変動を出力する処理と、
    Ｔｘの等化処理（EQ）トレーニングが原因で、どの程度マージンが変動するかを試験するために、上記ＤＵＴについてＴｘの調整（fix）された等化処理（EQ）を実装する処理と、
    上記試験装置のレシーバにおいて調整された連続時間線形イコライザ（ＣＴＬＥ）を使用して、上記ＤＵＴの上記マルチ・レーン高速Ｉ／Ｏリンクのマージンに対するレシーバの等化処理の影響を試験する処理と、
    上記試験装置のレシーバにおいて判定帰還型イコライザ（ＤＦＥ）を使用して、上記ＤＵＴの上記マルチ・レーン高速Ｉ／Ｏリンクのマージンに対するレシーバの等化処理の影響を試験する処理と、
    ターゲットのチャンネルに基づいて、上記試験装置の期待マージンを計算する処理と、
    上記マルチ・レーン高速Ｉ／Ｏリンクの電気的マージンの評価の結果として低マージンが検出された場合に、デバッグ情報を自動的に生成する処理と、
    可変シンボル間干渉（ＩＳＩ）信号源（ソース）の使用に切り替えて、どの程度のシンボル間干渉（ＩＳＩ）で、上記マルチ・レーン高速Ｉ／Ｏリンクのレーンに障害が生じるかを見つける処理と、
    各レーンを個別に試験して、上記ＤＵＴの上記マルチ・レーン高速Ｉ／Ｏリンクのクロス・トークが原因のマージン損失の量を特定する処理と、
    上記試験装置のレシーバのＤＦＥをオフにして、ＤＦＥがある場合とない場合のマージンと、上記マルチ・レーン高速Ｉ／Ｏリンクに関連する各チャンネルの非線形不連続の量とを評価する処理と、
    基準レシーバと典型的なチャンネルとを使って期待マージンを示し、これによって、１つの上記ＤＵＴ及び複数の上記ＤＵＴの上記マルチ・レーン高速Ｉ／Ｏリンクの全てのレーンにわたって期待より低いマージンで一貫している場合でも、期待より低いマージンにフラグを付ける処理と、
    上記マルチ・レーン高速Ｉ／Ｏリンクの複数の速度の中から選択し、それについて電気的マージンの評価を実施する処理と、
    プロトコル固有の知識を使用して、上記試験装置によって上記マルチ・レーン高速Ｉ／Ｏリンク上の反対方向を進むトラフィックに基づいて、上記ＤＵＴのレシーバでいつエラーが発生したかを推量し、上記ＤＵＴ上のソフトウェア無しで、上記試験装置が生産ライン上でマージン試験を実施できるようにする処理と、
    上記マルチ・レーン高速Ｉ／Ｏリンクの電気的マージンの評価の結果として、検出された低マージン・チャンネルの時間領域反射率測定（ＴＤＲ）値を自動的に捕捉する処理と、
    上記マルチ・レーン高速Ｉ／Ｏリンクの電気的マージンの評価の結果として、低マージンが検出された場合に、オシロスコープへの自動接続を実施して、デジタル化波形を自動的に捕捉する処理と、
    ソフトウェア・プラグインを提供して、上記ＤＵＴのシリコンを設定することによって、上記ＤＵＴについてユーザ選択可能なオプションを１つ以上設定し、１つ以上のユーザ選択可能なオプションを実装する処理と
    を行わせる請求項１９の非一時的コンピュータ可読記憶媒体。
  22. マザーボードと、
    少なくとも１つのアドイン・カードをマージン試験するために、マザーボードに結合される少なくとも１つのスロットと
    を具え、
    上記マザーボードは、上記アドイン・カードを上記少なくとも１つのスロットに挿入した後に、上記アドイン・カードのマルチ・レーン高速入出力（Ｉ／Ｏ）リンクの電気的マージンを、送信（Ｔｘ）及び受信（Ｒｘ）方向の一方又は両方で、評価するように構成されるマージン・テスタ。
  23. 上記アドイン・カードの上記マルチ・レーン高速Ｉ／Ｏリンクは、特別な試験モードなしに、完全に動作している通常使用可能なリンクである請求項２２のマージン・テスタ。
  24. 上記マザーボードが、少なくとも
    マージン・テスト・トランスミッタに制御されたノイズを導入し、
    上記マザーボードのレシーバで期待されるアイのマージンをタイミング又は電圧マージンに関する特定の目標に変更する
    ように構成されることによって、上記マルチ・レーン高速Ｉ／Ｏリンクの上記電気的マージンを評価するように構成される請求項２２のマージン・テスタ。
  25. 上記マザーボードが、少なくとも
    マージン・テスト・トランスミッタにジッタを導入し、
    上記マザーボードのレシーバで期待されるアイのマージンを、タイミング又は電圧マージンの特定の目標に変更する
    ように構成されることによって、上記マルチ・レーン高速Ｉ／Ｏリンクの上記電気的マージンを評価するように構成される請求項２２のマージン・テスタ。
  26. 上記マザーボードが、アイのマージンについて、独立したエラー検出器を移動させてデータ・サンプラを使って不一致に関して比較することによって、マージン試験レシーバに測定させるように構成されることによって、上記マルチ・レーン高速Ｉ／Ｏリンクの上記電気的マージンを評価するように構成される請求項２２のマージン・テスタ。
  27. 上記マザーボードが、様々なマージン試験モードを提供して、マージン試験測定値に基づいて、上記アドイン・カードの問題の特性評価を可能にするように構成される請求項２２のマージン・テスタ。
  28. 上記マザーボードが、マージン・テスト・トランスミッタに差動ノイズを導入することにより、少なくともアイ幅及びアイ高さの開口の減少を導入するように構成されることによって、上記マルチ・レーン高速Ｉ／Ｏリンクの上記電気的マージンを評価するように構成され、上記差動ノイズの導入は、上記マルチ・レーン高速Ｉ／Ｏリンクの全レーンに同時に適用されるか、又は、上記マルチ・レーン高速Ｉ／Ｏリンクのレーン毎に独立して適用されるか選択可能である請求項２２のマージン・テスタ。
  29. 上記マザーボードが、マージン・テスト・トランスミッタにジッタを導入するよう構成されることによって、上記マルチ・レーン高速Ｉ／Ｏリンクの上記電気的マージンを評価するように構成され、上記ジッタの導入が、上記マルチ・レーン高速Ｉ／Ｏリンクの全レーンに同時に適用されるか、又は、上記マルチ・レーン高速Ｉ／Ｏリンクのレーン毎に独立して適用されるか選択可能である請求項２２のマージン・テスタ。
  30. 上記ジッタの導入が、上記マルチ・レーン高速Ｉ／Ｏリンクの全レーンに同時に適用されるか、又は、上記マルチ・レーン高速Ｉ／Ｏリンクのレーン毎に独立して適用されるか選択可能である請求項２９のマージン・テスタ。
  31. 上記マザーボードは、少なくとも、信号経路の電気長を変調して、想定される理想的な一定のタイミング基準に対してジッタ特性を実現するように構成されることによって、マージン・テスト・トランスミッタにジッタを導入するように構成される請求項２９のマージン・テスタ。
  32. 上記マザーボードが、バラクタ・ベースの方法を使用して、マージン・テスト・トランスミッタにジッタを導入するように構成される請求項２９のマージン・テスタ。
  33. マージン・テスタを校正し、ユーザが一連の基準チャンネルに期待されるマージンのセットを受けることを可能にする処理と、
    特別な試験モードなしに、上記ＤＵＴのフル稼働している通常使用可能なリンクを使用して、被試験デバイス（ＤＵＴ）の送信（Ｔｘ）及び受信（Ｒｘ）方向の一方又は両方で、電気的なアイのマージンを測定し、装荷及びクロストークの完全な影響をキャプチャするよう構成された校正されたマージン・テスタを供給する処理と
    を具える方法。
  34. 上記マージン・テスタ用の個別に校正されたモデルを提供する処理を更に具え、個別化システム・チャンネル、レシーバ・モデル及びトランスミッタ・モデルの中の１つ以上に関する期待マージンの計算を可能にする請求項３３の方法。
  35. マージン・テスタ用の設定ソフトウェア・アプリケーションの形でソフトウェア・プラグイン・モデルを提供する処理を更に具え、シリコン・ベンダーが、上記ＤＵＴのシリコンの様々な条件下で、マージン・テスタによるマージン試験を実行するための設定を可能にするソフトウェア・プラグイン及びＤＵＴシリコン・パラメータを提供することを可能にする請求項３３の方法。
  36. ＤＵＴのシリコンの形で、上記マージン・テスタがベンダー定義のメッセージ又は別のプロトコル・メカニズムを使用して、上記マージン・テスタによって上記マージン試験が行われようとしていることを示すことを可能にする機能を提供する処理を更に具え、上記ＤＵＴのシリコンが、マージン試験の間、エラーを原因とするリンク幅又はリンク速度を低下させるロジックを無効にできるようにさせる請求項３３の方法。
  37. 上記マージン・テスタのソフトウェア・アプリケーションを提供する処理を更に具え、試験の構成中の被試験チャンネル・コンポーネントの両側で上記マージン・テスタを使用して、上記被試験チャンネル・コンポーネントの試験を上記マージン・テスタで実施可能にする請求項３３の方法。
  38. 上記被試験チャンネル・コンポーネントが、ベア・プリント回路基板（ＰＣＢ）又はケーブルである請求項３７の方法。
  39. プリント回路基板（ＰＣＢ）を製造する会社に上記マージン・テスタのハードウェアを提供する処理と、
    上記ＰＣＢの製造に使用されるシリコンを提供するシリコン企業に上記マージン・テスタの使用に関連するデータを提供する処理と
    を更に具える請求項３３の方法。
  40. コンピュータ実行可能な命令を記憶させた非一時的コンピュータ可読記憶媒体であって、上記コンピュータ実行可能な命令が実行されると、少なくとも１つのプロセッサに、
    被試験デバイス（ＤＵＴ）の構成の設定を受ける処理と、
    上記ＤＵＴのシリコンの様々な条件下で、マージン・テスタによってマージン試験を実行するためにＤＵＴを設定する処理と
    を行わせる非一時的コンピュータ可読記憶媒体。
  41. 上記コンピュータ実行可能な命令は、実行されると、上記少なくとも１つのプロセッサが上記マージン・テスタに、
    上記ＤＵＴの上記シリコンの様々な条件下で、上記マージン・テスタによる上記マージン試験を実行するための設定を可能にするソフトウェア・プラグイン及びＤＵＴシリコン・パラメータを受ける処理
    を１回以上を実行させる請求項３９の非一時的コンピュータ可読記憶媒体。
  42. 上記ＤＵＴシリコン・パラメータが、レシーバの連続時間線形イコライザ（ＣＴＬＥ）に関連するパラメータ及び判定帰還型イコライザ（ＤＦＥ）に関連するパラメータの中の１つ以上を含む請求項４１の非一時的コンピュータ可読記憶媒体。
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