JP2022510042A - シフトレジスタ、発光制御回路及び表示パネル - Google Patents

シフトレジスタ、発光制御回路及び表示パネル Download PDF

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Abstract

本開示は表示パネル用のシフトレジスタに関する。シフトレジスタは、入力端子と、出力端子と、入力手段と、出力手段と、第１の制御手段と、第２の制御手段と、第１の隔離手段とを備えてもよい。出力手段は、第１のノード及び第２のノードのレベルに基づいて第１のレベル又は第２のレベルを出力端子に伝送するように構成されてもよい。

Description

関連出願の相互参照
本願は、２０１８年１２月６日に提出された中国出願第２０１８２２０４１９７９．３号の優先権を主張し、そのすべての内容を参照によりここに援用する。
本願は表示技術、具体的には、シフトレジスタ、発光制御回路及び表示パネルに関する。
有機発光ダイオード（ＯＬＥＤ）表示パネルは、テレビ、携帯電話、公共情報表示及びその他の分野で広く使用されている。ＯＬＥＤ表示パネルのゲート線は行単位で走査して駆動を実現する必要がある。ドライバ集積回路（ドライバＩＣ）を減らしコストを低減し、狭額縁化を実現するために、表示パネルのエッジにゲート駆動回路（ＧＯＡ）を直接設置してゲート線に駆動信号を供給することができる。
有機発光ダイオード表示パネルの各画素内の有機発光ダイオードは発光制御トランジスタと直列に結合することができる。発光制御トランジスタのターンオン又はターンオフを制御することで、有機発光ダイオードを発光させるか否かを決定することができる。このため、発光制御トランジスタを駆動するためのＯＬＥＤドライバＩＣがＯＬＥＤ表示パネルにさらに設けられている。
本開示の一実施形態は、表示パネル用のシフトレジスタを提供する。シフトレジスタは、入力端子と、出力端子と、入力手段と、出力手段と、第１の制御手段と、第２の制御手段と、第１の隔離手段とを備えてもよい。前記入力手段は、前記入力端子と、第１のノードと、第４のノードとにそれぞれ結合され、前記入力端子のレベルに基づいて前記第１のノード及び前記第４のノードのレベルを制御するように構成されてもよい。前記第１の制御手段は、第２のノードと、第３のノードとにそれぞれ結合され、前記第２のノード及び前記第３のノードのレベルを制御するように構成されてもよい。前記第２の制御手段は、前記第１のノードと、前記第４のノードとにそれぞれ結合され、前記第４のノードのレベルに基づいて前記第１のノードへ第２のレベルを伝送するように構成されてもよい。前記第１の隔離手段は、前記第３のノードと前記第４のノードとの間に位置し、前記第１の制御手段が、前記第３のノードのレベルを前記第２のレベルから離れる方向に前記第１のレベルから変化させたときに、前記第３のノードを前記第４のノードから隔離するように構成されてもよい。前記出力手段は、前記第１のノード及び前記第２のノードのレベルに基づいて第１のレベル又は第２のレベルを出力端子に伝送するように構成されてもよい。
或いは、前記第１の隔離手段は第１のトランジスタを備え、前記第１のトランジスタの第１の端子は前記第４のノードに結合され、前記第１のトランジスタの第２の端子は前記第３のノードに結合され、前記第１のトランジスタのゲートは第１のレベル端子に結合されてもよい。
或いは、前記シフトレジスタは、第５のノードと、第２の隔離手段とをさらに備え、前記第２の制御手段は、前記第５のノード及び前記第４のノードに結合され、前記第２の隔離手段は、前記第５のノードと前記第１のノードとの間に位置し、前記第１のノードのレベルを前記第２のレベルから離れる方向に前記第１のレベルから変化させたときに、前記第１のノードを前記第５のノードから隔離するように構成されてもよい。
或いは、前記第２の隔離手段は第２のトランジスタを備え、前記第２のトランジスタの第１の端子は前記第５のノードに結合され、前記第２のトランジスタの第２の端子は前記第１のノードに結合され、前記第２のトランジスタのゲートは前記第１のレベル端子に結合されてもよい。
或いは、前記第１のトランジスタ及び／又は前記第２のトランジスタは、ダブルゲートトランジスタであってもよい。
或いは、前記第１のトランジスタ及び／又は前記第２のトランジスタは、金属酸化物トランジスタであってもよい。
前記入力手段は、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第１のコンデンサとを備え、前記第３のトランジスタの第１の端子は前記入力端子に結合され、前記第３のトランジスタの第２の端子は前記第５のノードに結合され、前記第３のトランジスタのゲートは第１のクロック端子に結合され、前記第４のトランジスタの第１の端子は前記第４のノードに結合され、前記第４のトランジスタの第２の端子は前記第１のクロック端子に結合され、前記第４のトランジスタのゲートは前記第５のノードに結合され、前記第５のトランジスタの第１の端子は前記第１のレベル端子に結合され、前記第５のトランジスタの第２の端子は前記第４のノードに結合され、前記第５のトランジスタのゲートは前記第１のクロック端子に結合され、前記第１のコンデンサの第１の端子は前記第１のノードに結合され、前記第１のコンデンサの第２の端子は第２のクロック端子に結合されてもよい。
或いは、前記第４のトランジスタはダブルゲートトランジスタであってもよい。
或いは、前記出力手段は、第６のトランジスタと、第７のトランジスタとを備え、前記第６のトランジスタの第１の端子は前記第２のレベル端子に結合され、前記第６のトランジスタの第２の端子は前記出力端子に結合され、前記第６のトランジスタのゲートは前記第２のノードに結合され、前記第７のトランジスタの第１の端子は前記出力端子に結合され、前記第７のトランジスタの第２の端子は前記第１のレベル端子に結合され、前記第７のトランジスタのゲートは前記第１のノードに結合されてもよい。
或いは、前記第１の制御手段は、第８のトランジスタと、第９トランジスタと、第１０のトランジスタと、第２のコンデンサと、第３のコンデンサとを備え、前記第８のトランジスタの第１の端子は前記第２のクロック端子に結合され、前記第８のトランジスタの第２の端子は前記第３のコンデンサの第２の端子に結合され、前記第８のトランジスタのゲートは前記第３のノードに結合され、前記第９のトランジスタの第１の端子は前記第３のコンデンサの前記第２の端子に結合され、前記第９のトランジスタの第２の端子は前記第２のノードに結合され、前記第９のトランジスタのゲートは前記第２のクロック端子に結合され、前記第１０のトランジスタの第１の端子は前記第２のノードに結合され、前記第１０のトランジスタの第２の端子は前記第２のレベル端子に結合され、前記第１０のトランジスタのゲートは前記第５のノードに結合され、前記第２のコンデンサの第１の端子は前記第２のレベル端子に結合され、前記第２のコンデンサの第２の端子は前記第２のノードに結合され、前記第３のコンデンサの第１の端子は前記第３のノードに結合されてもよい。
或いは、前記第１の制御手段は、第８のトランジスタと、第９トランジスタと、第１０のトランジスタと、第２のコンデンサと、第３のコンデンサとを備え、
前記第８のトランジスタの第１の端子は前記第１のレベル端子に結合され、前記第８のトランジスタの第２の端子は前記第９のトランジスタの第１の端子に結合され、前記第８のトランジスタのゲートは前記第３のノードに結合され、前記第９のトランジスタの第２の端子は前記第２のノードに結合され、前記第９のトランジスタのゲートは前記第２のクロック端子に結合され、前記第１０のトランジスタの第１の端子は前記第２のノードに結合され、前記第１０のトランジスタの第２の端子は前記第２のレベル端子に結合され、前記第１０のトランジスタのゲートは前記第５のノードに結合され、前記第２のコンデンサの第１の端子は前記第２のレベル端子に結合され、前記第２のコンデンサの第２の端子は前記第２のノードに結合され、前記第３のコンデンサの第１の端子は前記第２のクロック端子に結合され、前記第３のコンデンサの第２の端子は前記第３のノードに結合されてもよい。
或いは、前記第２の制御手段は、第１１のトランジスタと、第１２のトランジスタとを備え、前記第１１のトランジスタの第１の端子は前記第２のレベル端子に結合され、前記第１１のトランジスタの第２の端子は前記第５のノードに結合され、前記第１１のトランジスタのゲートは前記第１２のトランジスタの第２の端子に結合され、前記第１２のトランジスタの第１の端子は前記第２のクロック端子に結合され、前記第１２のトランジスタのゲートは前記第４のノードに結合されてもよい。
或いは、前記第２の制御手段は、第１１のトランジスタと、第１２のトランジスタとを備え、前記第１１のトランジスタの第１の端子は前記第１２のトランジスタの第２の端子に結合され、前記第１１のトランジスタの第２の端子は前記第５のノードに結合され、前記第１１のトランジスタのゲートは前記第２のクロック端子に結合され、前記第１２のトランジスタの第１の端子は前記第１のレベル端子に結合され、前記第１２のトランジスタのゲートは前記第４のノードに結合されてもよい。
本開示の一例は、複数のカスケード接続されたシフトレジスタを備える発光制御回路であって、前記複数のカスケード接続されたシフトレジスタの各々が本開示の一実施形態におけるシフトレジスタである、発光制御回路である。
本開示の一例は、本開示の一実施形態における発光制御回路を備える、表示パネルである。
或いは、前記表示パネルは複数の画素回路をさらに備え、前記複数の画素回路の各々は、発光素子と、少なくとも１つの発光制御トランジスタとを備え、前記発光制御トランジスタのゲートは、前記発光制御回路における１段のシフトレジスタの出力端子に結合されてもよい。
或いは、前記複数の画素回路がアレイ状に配置され、画素回路の行は複数のグループに分割され、前記複数のグループは各々２つの隣接する画素回路の行を含み、同グループの２行の画素回路の発光制御トランジスタのゲートは、発光制御回路における同段のシフトレジスタの出力端子に結合されてもよい。
或いは、前記表示パネルは、前記表示パネルの対向する２つの側にそれぞれ設けられている２つの発光制御回路を備え、各画素回路の発光制御トランジスタのゲートは、前記２つの発光制御回路における同段のシフトレジスタの出力端子にそれぞれ結合されてもよい。
或いは、前記表示パネルは、前記画素回路の各々に駆動信号を供給するゲート駆動回路をさらに備え、前記ゲート駆動回路は複数のゲート線に結合され、前記画素回路の各々は表示エリアに設けられ、前記ゲート駆動回路及び前記発光制御回路は両方とも前記表示エリアの外側に設けられ、前記発光制御回路は、前記ゲート駆動回路の前記表示エリアと反対側に位置していてもよい。
或いは、前記発光素子は有機発光ダイオードであってもよい。
本明細書に付した特許請求の範囲において、本開示の主題を具体的に示し明確に請求した。本開示の上述した内容及びその他の目的、特徴並びに利点は、添付の図面とあわせ、以下の詳しい説明から明らかである。
本開示の一実施形態におけるシフトレジスタのブロック構造図である。 本開示の一実施形態におけるシフトレジスタの概略構成図である。 本開示の一実施形態におけるシフトレジスタの概略構成図である。 本開示の一実施形態におけるシフトレジスタの概略構成図である。 本開示の一実施形態におけるシフトレジスタの駆動タイミングチャートである。 本開示の一実施形態における発光制御回路のブロック構造図である。 本開示の一実施形態における表示パネルのブロック構造図である。 本開示の一実施形態における表示パネル内の画素回路の概略構成図である。 本開示の一実施形態における表示パネル内の画素回路の駆動タイミングチャートである。
当業者が本開示の技術案を理解しやすいように、添付の図面及び実施形態を参照しつつ、本開示についてさらに詳細に説明する。本開示の説明全体を通じて図１～９を参照する。図面を参照する際、同様の構造及び要素は、全体を通じて同様の参照番号で示す。
本開示で使用される技術用語又は科学用語は、別に定義しない限り、当業者が理解する通常の意味を有する。本開示で使用される「第１の」、「第２の」といった用語は、何らかの順序、数、又は重要性を示すものではなく、異なる構成要素を区別するためのものにすぎない。「含む」又は「備える」といった用語は、その用語の前にある素子又はアイテムが、その用語の後に記載される素子又はアイテム及びその均等物を含み、他の部品又は対象物を排除しないことを意味する。「結合された」といった用語は、物理的又は機械的な接続に限定されず、直接又は間接を問わず、電気的接続を含む場合がある。「上」、「下」、「左」、「右」等は相対位置関係を示すためにのみ使用される。記述された対象物の絶対位置が変化すると、当該相対位置関係も対応して変化する場合がある。
以下の実施形態の説明において、具体的な特徴、構造、材料又は特性は、任意の１つ以上の実施形態又は実施例において任意の適切な方法により組み合わせることができる。
実施例１
図１は、本開示の一実施形態におけるシフトレジスタのブロック構造図を示したものである。図２は、本開示の一実施形態におけるシフトレジスタの概略構成図を示したものである。図１及び図２に示すように、本開示の一実施形態は、入力端子ＩＮと、出力端子ＯＵＴと、第１のノードＮ１と、第２のノードＮ２と、第３のノードＮ３と、第４のノードＮ４と、入力手段３１と、出力手段３２と、第１の制御手段３３と、第２の制御手段３４と、第１の隔離手段３５とを備えるシフトレジスタを提供する。
一実施形態において、入力手段は、入力端子ＩＮと、第１のノードＮ１と、第４のノードＮ４とにそれぞれ結合されて、入力端子ＩＮのレベルに基づいて第１のノードＮ１及び第４のノードＮ４のレベルを制御する。第１の制御手段は、第２のノードＮ２と、第３のノードＮ３とにそれぞれ結合されて、第２のノードＮ２及び第３のノードＮ３のレベルを制御する。
第２の制御手段は、第１のノードＮ１と、第４のノードＮ４とに結合されて、第４のノードＮ４のレベルに基づいて第１のノードＮ１へ第２のレベルを伝送する。
第１の隔離手段は、第３のノードＮ３と第４のノードＮ４との間に設けられている。第１の隔離手段は、第１の制御手段が、第３のノードＮ３のレベルを第２のレベルから離れる方向に第１のレベルから変化させたときに、第３のノードＮ３を第４のノードＮ４から隔離するように構成されている。
出力手段は、第１のノードＮ１及び第２のノードＮ２のレベルに基づいて第１のレベル又は第２のレベルを出力端子ＯＵＴに伝送するように構成されている。出力端子ＯＵＴは、発光制御トランジスタのゲートに接続するのに使用される。
本開示において、結合又は接続は、直接の接続及び／又は他の素子を介した間接的な接続を含む。
図１に示すように、本開示の実施形態のシフトレジスタにおいて、各手段の相乗作用により出力端子ＯＵＴで画素回路の発光を制御するための信号を生成することができる。このため、複数のシフトレジスタを発光制御回路に組み込むことで、表示パネルの画素回路における発光素子２０の発光をＥＭドライバＩＣなしに制御することができ、これにより表示パネルの構造を簡素化し、そのコストを下げ、狭額縁化を実現することができる。
本開示の実施形態のシフトレジスタは、第１の隔離手段をさらに備える。第１の制御手段が第３のノードＮ３のレベルを制御して、第２のレベル（例えば、より低いレベル）からさらに離れる方向に第１のレベル（例えば、低レベル）から変化させると、第１の隔離手段は第３のノードＮ３を第４のノードＮ４から隔離させて、第３のノードＮ３が他の回路の影響を受けなくなるようにすることができる。これに対応して、第２のノードＮ２は第１の制御手段を介して第３のノードＮ３に結合されているため、第２のノードＮ２のレベルも一層安定する。第２のノードＮ２がシフトレジスタの出力を制御するため、その信号の安定性はシフトレジスタの出力の安定性を向上させることができる。
或いは、第１の隔離手段は、第１のトランジスタＴ１を備えてもよい。第１のトランジスタＴ１の第１の端子は第４のノードＮ４に結合され、その第２の端子は第３のノードＮ３に結合され、そのゲートは第１のレベル端子ＶＧＬに結合されている。
つまり、図２に示すように、上記第１の隔離手段は、具体的に、第４のノードＮ４と第３のノードＮ３との間に直列に結合されたトランジスタであり、そのゲートが第１のレベル端子ＶＧＬ（例えば、低レベル端子）に結合されてもよい。
或いは、図２を参照すると、シフトレジスタは第５のノードＮ５と、第２の隔離手段３６とをさらに備えてもよい。一実施形態において、第２の制御手段は、第５のノードＮ５及び第４のノードＮ４に結合されている。第２の隔離手段は、第５のノードＮ５と第１のノードＮ１との間に設けられている。第２の隔離手段は、第１のノードＮ１のレベルを第２のレベルから離れる方向に第１のレベルから変化させたときに、第１のノードＮ１を第５のノードＮ５から隔離するのに使用されている。
つまり、シフトレジスタ内に第２の隔離手段を設け、第２の隔離手段は第５のノードＮ５と第１のノードＮ１との間に設けられてもよい。このため、第５のノードＮ５と第１のノードＮ１とが隔離されて、第１のノードＮ１のレベルが第５のノードＮ５及び第４のノードＮ４のレベルに影響されず、一層安定する。第１のノードＮ１が制御シフトレジスタの出力を制御するのに使用されるため、本開示の実施形態のシフトレジスタの出力は一層安定する。
或いは、第２の隔離手段は第２のトランジスタＴ２を備えてもよい。第２のトランジスタＴ２の第１の端子は第５のノードＮ５に結合され、その第２の端子は第１のノードＮ１に結合され、そのゲートは第１のレベル端子ＶＧＬに結合されている。
つまり、上記第２の隔離手段は、具体的に、第１のノードＮ１と第５のノードＮ５との間に直列に結合されたトランジスタであり、そのゲートが第１のレベル端子ＶＧＬ（例えば、低レベル端子）に結合されてもよい。
或いは、第１のトランジスタＴ１及び／又は第２のトランジスタＴ２はダブルゲートトランジスタであってもよい。
つまり、第１のトランジスタＴ１及び第２のトランジスタＴ２は、電気的隔離性を向上させるためにダブルゲート構造のトランジスタであることが好ましく、これにより第３のノードＮ３及び第１のノードＮ１のリーク電流がよりよく低減され、シフトレジスタの出力が一層安定する。
もちろん、第１のトランジスタＴ１及び第２のトランジスタＴ２以外のその他のトランジスタについても、ダブルゲート構造又はシングルゲート構造等のその他の形態のトランジスタを用いてもよい。
或いは、第１のトランジスタＴ１及び／又は第２のトランジスタＴ２は両方とも金属酸化物トランジスタであってもよい。つまり、第１のトランジスタＴ１及び第２のトランジスタＴ２は、金属酸化物（例えば、インジウムガリウム亜鉛酸化物、ＩＧＺＯ）トランジスタであることが好ましい。その理由は、金属酸化物トランジスタはリーク電流がより少ないため、電気的隔離性により優れ、第３のノードＮ３及び第１のノードＮ１のリーク電流をよりよく低減するからである。このため、シフトレジスタの出力が一層安定する。
もちろん、第１のトランジスタＴ１及び第２のトランジスタＴ２以外のその他のトランジスタも金属酸化物トランジスタ、又は低温ポリシリコン（ＬＴＰＳ）トランジスタ等の他の種類のトランジスタであってもよい。
或いは、入力手段は、第３のトランジスタＴ３と、第４のトランジスタＴ４と、第５のトランジスタＴ５と、第１のコンデンサＣ１とを備えてもよい。
第３のトランジスタＴ３の第１の端子は入力端子ＩＮに結合され、その第２の端子は第５のノードＮ５に結合され、そのゲートは第１のクロック端子ＣＫに結合されている。
第４のトランジスタＴ４の第１の端子は第４のノードＮ４に結合され、その第２の端子は第１のクロック端子ＣＫに結合され、そのゲートは第５のノードＮ５に結合されている。
第５のトランジスタＴ５の第１の端子は第１のレベル端子ＶＧＬに結合され、その第２の端子は第４のノードＮ４に結合され、そのゲートは第１のクロック端子ＣＫに結合されている。
第１のコンデンサＣ１の第１の端子は第１のノードＮ１に結合され、その第２の端子は第２のクロック端子ＣＢに結合されている。
或いは、第４のトランジスタＴ４はダブルゲートトランジスタであってもよい。つまり、第４のトランジスタＴ４は、リーク電流をよりよく低減するためにダブルゲート構造のトランジスタであることが好ましく、これによりシフトレジスタの出力が一層安定する。
或いは、出力手段は、第６のトランジスタＴ６と、第７のトランジスタＴ７とを備えてもよい。一実施形態において、第６のトランジスタＴ６の第１の端子は第２のレベル端子ＶＧＨに結合され、その第２の端子は出力端子ＯＵＴに結合され、そのゲートは第２のノードＮ２に結合されている。第７のトランジスタＴ７の第１の端子は出力端子ＯＵＴに結合され、その第２の端子は第１のレベル端子ＶＧＬに結合され、そのゲートは第１のノードＮ１に結合されている。
或いは、本開示の一実施形態において、第１の制御手段は、第８のトランジスタＴ８と、第９のトランジスタＴ９と、第１０のトランジスタＴ１０と、第２のコンデンサＣ２と、第３のコンデンサＣ３とを備えてもよい。
第８のトランジスタＴ８の第１の端子は第２のクロック端子ＣＢに結合され、その第２の端子は第３のコンデンサＣ３の第２の端子に結合され、そのゲートは第３のノードＮ３に結合されている。
第９のトランジスタＴ９の第１の端子は第３のコンデンサＣ３の第２の端子に結合され、その第２の端子は第２のノードＮ２に結合され、そのゲートは第２のクロック端子ＣＢに結合されている。
第１０のトランジスタＴ１０の第１の端子は第２のノードＮ２に結合され、その第２の端子は第２のレベル端子ＶＧＨに結合され、そのゲートは第５のノードＮ５に結合されている。
第２のコンデンサＣ２の第１の端子は第２のレベル端子ＶＧＨに結合され、第２の端子は第２のノードＮ２に結合されている。
第３のコンデンサＣ３の第１の端子は第３のノードＮ３に結合されている。
或いは、本開示の一実施形態において、第２の制御手段は第１１のトランジスタＴ１１と、第１２のトランジスタＴ１２とを備えてもよい。第１１のトランジスタの第１の端子は第２のレベル端子ＶＧＨに結合され、その第２の端子は第５のノードＮ５に結合され、そのゲートは第１２のトランジスタＴ１２の第２の端子に結合されている。第１２のトランジスタＴ１２の第１の端子は第２のクロック端子ＣＢに結合され、そのゲートは第４のノードＮ４に結合されている。
一実施形態において、トランジスタはすべてＰ型トランジスタである。
以下では、駆動方法に触れながら、上記シフトレジスタの構造及び動作方法についてより詳しく説明する。
第１のレベルとは、ターンオンレベル、つまり、トランジスタのゲートに負荷されたときにトランジスタをターンオンできるレベルをいう。第２のレベルとは、ターンオフレベル、つまり、トランジスタのゲートに負荷されたときにトランジスタをターンオフすることのできるレベルをいう。通常、両者のうちの高い方が高レベルであり、両者のうちの低い方が低レベルである。これに対応して、クロック信号は２つの異なるレベル間で周期的に切り替えられる信号であり、これら２つのレベルも常に、それぞれトランジスタをターンオン及びターンオフするのに使用される。したがって、通常、両者のうちの高い方が高レベルと呼ばれ、両者のうちの低い方が低レベルと呼ばれる。
しかしながら、第１のレベル及び第２のレベルにおける高／低レベルの具体的なレベルの値は、クロック信号の高／低レベルの値と必ずしも等しいわけではないことを理解すべきである。もちろん、駆動しやすいように、通常、両者を等しくすることができる。
具体的には、トランジスタがすべてＰ型トランジスタである場合を例として以下に説明する。Ｐ型トランジスタのオンレベルが低レベルであり、オフレベルが高レベルであるため、以下では第１のレベル及びクロック信号のうち低い方のレベルを低レベルという。さらに、以下では第２のレベル及びクロック信号のうち高い方のレベルを高レベルという。
具体的には、図５に示すように、本開示の一実施形態におけるシフトレジスタの駆動方法において、第１のレベル端子ＶＧＬに低レベルが継続的に供給され、第２のレベル端子ＶＧＨに高レベルが継続的に供給されるが、これについては後で詳しく繰り返さない。
Ｐ型トランジスタについて言えば、Ｖｇｓ＜Ｖｔｈのときにターンオンし、その反対であればターンオフし、ここで、Ｖｇｓはトランジスタのゲート・ソース間電圧（つまり、ゲート電圧と、第１の端子又は第２の端子との間の電圧差）であり、Ｖｔｈはトランジスタのしきい値電圧である。第１のトランジスタＴ１及び第２のトランジスタＴ２のゲートは低レベルを保持するため、通常、Ｖｇｓ＜Ｖｔｈは満たされ、それ故、これらのトランジスタはターンオンされる。２つのトランジスタ各々の第１の端子又は第２の端子が低レベルからさらに低くなった場合に限り、Ｖｇｓ＞Ｖｔｈが得られ、これにより第１のトランジスタＴ１及び第２のトランジスタＴ２がターンオフする。
図５に示すように、本開示の一実施形態におけるシフトレジスタの駆動方法のプロセスは、具体的に以下のフェーズを含む。
第１のフェーズＳ１は、入力端子ＩＮに高レベルを供給することと、第１のクロック端子ＣＫに低レベルを供給することと、第２のクロック端子ＣＢに高レベルを供給することとを含む。
このフェーズにおいて、第１のクロック端子ＣＫは低レベルにあるため、第３のトランジスタＴ３及び第５のトランジスタＴ５がターンオンする。入力端子ＩＮの高レベルは、第３のトランジスタＴ３及び第２のトランジスタＴ２を介して第１のノードＮ１に伝送される。したがって、第７のトランジスタＴ７及び第１０のトランジスタＴ１０がターンオフして、第１のレベル端子ＶＧＬの低レベルを出力端子ＯＵＴに伝送することができない。
同時に、入力端子ＩＮの高レベルも第４のトランジスタＴ４をターンオフさせるため、第１のレベル端子ＶＧＬの低レベルが第５のトランジスタＴ５及び第１のトランジスタＴ１を介して第３のノードＮ３に伝送される。第３のノードＮ３は低レベルにあって第８のトランジスタＴ８をターンオンし、第３のコンデンサＣ３の２つの電極の間でレベル差が生じる。第２のクロック端子ＣＢの高レベルは第９のトランジスタＴ９をターンオフし、第２のノードＮ２がフローティングする。したがって、第２のノードＮ２の前の高レベルが保持され（前のレベルについては後述する）、第６のトランジスタＴ６はオフを保持する。シフトレジスタの出力端子ＯＵＴに結合される負荷は大きいため、出力端子ＯＵＴは短期間にわたり前の低レベル出力を保持できる（前のレベルについては後述する）。
一実施形態において、このフェーズでは、第１のクロック端子ＣＫのレベルの前に、第２のクロック端子ＣＢのレベルを変化させてもよい。つまり、第２のクロック端子ＣＢのレベルが高くなった後で、第１のクロック端子ＣＫが低くなる。したがって、エラーのために第１のクロック端子ＣＫ及び第２のクロック端子ＣＢが同時に低レベルとなるのを回避し、第９のトランジスタＴ９が先にターンオフされて第２のノードＮ２のレベルが高くなるよう保証し、これにより、ＶＧＨ端子が高レベルで出力するのを回避している。
もちろん、各フェーズにおいて、第１のクロック端子ＣＫのレベルを第２のクロック端子ＣＢのレベルと同期して変化させることも可能である。しかし、制御の精度、エラー等を考慮すれば、各フェーズにおいて、第１のクロック端子ＣＫ及び第２のクロック端子ＣＢについて、低い方から高い方へレベルが変化するものを先に変化させ、高い方から低い方へレベルが変化するものを後で変化させることが好ましい。
第２のフェーズＳ２は、入力端子ＩＮに高レベルを供給することと、第１のクロック端子ＣＫに高レベルを供給することと、第２のクロック端子ＣＢに低レベルを供給することとを含む。
このフェーズにおいて、第１のクロック端子ＣＫは高レベルとなるため、第３のトランジスタＴ３及び第５のトランジスタＴ５はターンオフされ、第３のトランジスタＴ３はフローティングして前の低レベルを保持し、第２のクロック端子ＣＢ（つまり、第３のコンデンサＣ３の右側に位置する第２の端子）は高レベルから低レベルへ変化する。第３のコンデンサＣ３のブートストラップ効果のために、第３のノードＮ３のレベルは低レベルからさらに引き下げられ、これにより第１のトランジスタＴ１のゲート・ソース間電圧はしきい値電圧より大きくなる（Ｖｇｓ＞Ｖｔｈ）。このため、第１のトランジスタＴ１がターンオフし、第３のノードＮ３が第４のノードＮ４から隔離され、第３のノードＮ３が回路の他の部分の影響を受けるのが回避され、これにより出力の安定性が向上する。同時に、第３のコンデンサＣ３のブートストラップ効果のために、第８のトランジスタＴ８のゲートの電位がさらに低下し、これにより第８のトランジスタＴ８の出力能力が向上する。さらに、第２のクロック端子ＣＢの低レベルが第８のトランジスタＴ８及び第９のトランジスタＴ９を介して第２のノードＮ２に入って、第６のトランジスタＴ６が安定的にターンオンされ、出力端子ＯＵＴが第２のレベル端子ＶＧＨの高レベルを安定的に出力し始める。
同時に、第４のノードＮ４の低レベルはさらに第１２のトランジスタＴ１２及び第１１のトランジスタＴ１１をターンオンし、第２のレベル端子ＶＧＨの高レベルを第１のノードＮ１に伝送して第７のトランジスタＴ７のターンオフを保証する。第１のレベル端子ＶＧＬの低レベルを出力することはできない。
一実施形態において、このフェーズでは、第１のクロック端子ＣＫのレベルが先に高くなった後で、第２のクロック端子ＣＢのレベルが低くなってもよい。このため、第３のノードＮ３がフローティングになった後で、第３のノードＮ３のレベルがさらに低くなることが保証されるとともに、第４のノードＮ４の低レベルが第１１のトランジスタＴ１１をターンオンさせることが保証され、これにより各トランジスタの状態の変化がより信頼のおけるものとなる。
第３のフェーズＳ３は、入力端子ＩＮに高レベルを供給することと、第１のクロック端子ＣＫに低レベルを供給することと、第２のクロック端子ＣＢに高レベルを供給することとを含む。
このフェーズにおいて、第２のクロック端子ＣＢが高レベルとなるため、第２のノードＮ２は再びフローティングする。相違点は、第２のノードＮ２は前の第２のフェーズの低レベルを保持して、第６のトランジスタＴ６をターンオンさせるという点である。このため、シフトレジスタは高レベルを安定的に出力する。加えて、第２のクロック端子ＣＢのレベルが低から高へ変化すると、第３のコンデンサＣ３のブートストラップ効果のために、第３のノードＮ３のレベルも低レベルより低いレベルから低レベルへ上昇する。第１のトランジスタＴ１は改めてターンオンする。
同時に、第１のクロック端子ＣＫが低レベルにあるため、入力端子ＩＮの高レベルは第３のトランジスタＴ３及び第２のトランジスタＴ２を介して第１のノードＮ１に引き込まれ、第７のトランジスタＴ７をオフに保持する。
一実施形態において、このフェーズでは、第２のクロック端子ＣＢのレベルが先に高くなった後で、第１のクロック端子ＣＫのレベルが再び低くなる。したがって、第９のトランジスタＴ９が先にターンオフし、第２のノードＮ２がフローティングすること、及び第１のコンデンサＣ１のブートストラップ効果のために、第１のノードＮ１が高くことが保証され、これによりトランジスタの状態が安定する。
第４のフェーズＳ４は、第１のクロック端子ＣＫに高レベルを供給することと、第２のクロック端子ＣＢに低レベルを供給することとを含む。
このフェーズにおいて、入力端子ＩＮを除き、他の端子のレベルはそれぞれ第２のフェーズのそれと同一である。このフェーズにおいて第１のクロック端子のＣＫ信号が高レベルであるため、入力端子ＩＮのレベルを回路に書き込むことができない。したがって、このフェーズにおいてトランジスタの状態はすべて第２のフェーズの状態と実質的に同一であり、出力端子ＯＵＴはなお高レベルを安定的に出力する。
一実施形態において、このフェーズでは、第１のクロック端子ＣＫのレベルが先に高くなった後で、第２のクロック端子ＣＢのレベルが再び低くなる。したがって、入力端子ＩＮの信号が回路に入り込むのが防止されて、高レベル出力の安定性が保証される。
第５のフェーズＳ５は、入力端子ＩＮに低レベルを供給することと、第１のクロック端子ＣＫに低レベルを供給することと、第２のクロック端子ＣＢに高レベルを供給することとを含む。
このフェーズにおいて、第１のクロック端子ＣＫの信号が低レベルとなるため、第３のトランジスタＴ３及び第２のトランジスタＴ２を介して入力端子ＩＮの低レベルを第１のノードＮ１に書き込むことができる。第７のトランジスタＴ７がターンオンし、出力端子ＯＵＴが低レベルを出力する。
同時に、第５のノードＮ５の低レベルが第１０のトランジスタＴ１０をターンオンして、第２のレベル端子ＶＧＨの信号が第２のノードＮ２に入力され、第６のトランジスタＴ６がターンオフされる。このため、高レベルの信号を再び出力することができない。
一実施形態において、出力端子ＯＵＴ上の負荷のために、このフェーズにおいて出力端子ＯＵＴの信号は直ちに低レベルに変化せず、徐々に変化する場合がある。しかし、このとき次段のシフトレジスタに出力端子ＯＵＴを書き込むことができないため（次段のシフトレジスタは第４フェーズにある）、シフトレジスタの動作に影響しない。
一実施形態において、このフェーズでは、第２のクロック端子ＣＢのレベルが先に高くなった後で、第１のクロック端子ＣＫのレベルが再び低くなる。したがって、第９のトランジスタＴ９が先にターンオフした後で第２のノードＮ２のレベルが変化することが保証され、出力の安定性が保証される。
第６のフェーズＳ６は、入力端子ＩＮに低レベルを供給することを含む。
このフェーズにおいて、入力端子ＩＮは低レベルを保持し、第１のクロック端子ＣＫ及び第２のクロック端子ＣＢを高レベル及び低レベルの間で絶えず切り換える。つまり、このフェーズは長期間保持されるフェーズであり、即ち、発光素子２０を発光させるための主なフェーズである。
第１のクロック端子ＣＫが低レベルであり、第２のクロック端子ＣＢが高レベルであるとき、回路の状態は第５のフェーズにおけるそれと同一であり、シフトレジスタは低レベルを出力する。
第１のクロック端子ＣＫが高レベルにあり、第２のクロック端子ＣＢが低レベルにあるとき、第１のノードＮ１及び第２のノードＮ２の両方がフローティングして、前の低レベル及び高レベルがそれぞれ保持される。このため、シフトレジスタは低レベルを出力する。第２のクロック端子ＣＢが高レベルから低レベルに変化すると、第１のノードＮ１のレベルを低レベルからさらに下げて、第２のトランジスタＴ２のゲート・ソース間電圧をそのしきい値電圧よりも大きくすることができる（Ｖｇｓ＞Ｖｔｈ）。第２のトランジスタＴ２がターンオフして第５のノードＮ５を第１のノードＮ１から隔離させ、これにより第１のノードＮ１のレベルが回路の他の部分に影響されるのを回避できる。このため、出力の安定性が保証される。同時に、第７のトランジスタＴ７のゲート電位がさらに低下するため、第７のトランジスタＴ７の出力能力が向上する。
このフェーズでそれぞれ保持される第１のノードＮ１及び第２のノードＮ２の低レベル及び高レベルは、第１のフェーズＳ１の前の２つのノードのレベルであることが理解される。
一実施形態において、このフェーズでは、第１のクロック端子ＣＫ及び第２のクロック端子ＣＢのうち、低い方から高い方へレベルの変化するものが先に変化するため、第１のクロック端子ＣＫ及び第２のクロック端子ＣＢの両方とも高レベルである時点がある。この時点において、各レジスタがターンオフされるため、第１のノードＮ１及び第２のノードＮ２もそれぞれ前のレベルを保持し、シフトレジスタの安定した低レベル出力が保証されることを理解すべきである。
或いは、上記レベルが低い方から高い方へ変化するときの「前倒し」の時間量は、クロック信号期間の１／１５～６／１５であってよく、クロック信号期間は、クロック信号における高レベル及び隣接する低レベルの合計期間をいう。
ここから分かるように、本開示の一実施形態におけるシフトレジスタの駆動方法によれば、シフトレジスタは発光制御トランジスタの状態を制御するための発光制御信号（ＥＭ信号）を生成し、これにより画素回路の発光を制御することができる。
さらに、シフトレジスタにおいて、第１のトランジスタＴ１及び第２のトランジスタＴ２を一部の期間ターンオフして、出力を制御する作用を実際に果たすノードのレベルが回路の他の部分に影響されるのを回避することができ、出力の安定性が保証される。
一実施形態において、図３に示すように、第１の制御手段は第８のトランジスタＴ８と、第９のトランジスタＴ９と、第１０のトランジスタＴ１０と、第２のコンデンサＣ２と、第３のコンデンサＣ３とをさらに備えてもよい。
第８のトランジスタＴ８の第１の端子は第１のレベル端子ＶＧＬに結合され、その第２の端子は第９のトランジスタＴ９の第１の端子に結合され、そのゲートは第３のノードＮ３に結合されている。
第９のトランジスタＴ９の第２の端子は第２のノードＮ２に結合され、そのゲートは第２のクロック端子ＣＢに結合されている。
第１０のトランジスタＴ１０の第１の端子は第２のノードＮ２に結合され、その第２の端子は第２のレベル端子ＶＧＨに結合され、そのゲートは第５のノードＮ５に結合されている。
第２のコンデンサＣ２の第１の端子は第２のレベル端子ＶＧＨに結合され、第２の端子は第２のノードＮ２に結合されている。
第３のコンデンサＣ３の第１の端子は第２のクロック端子ＣＢに結合され、第２の端子は第３のノードＮ３に結合されている。
第３のノードＮ３が元々低レベルであり、第２のクロック端子ＣＢの信号が高から低へ変化したとき、第１のトランジスタのターンオフを保証するために第３のノードＮ３のレベルをさらに下げるのに、この実施形態の第１の制御手段がさらに用いられることは明らかである。第１の制御手段は（第１のレベル端子ＶＧＬ又は第２のクロック端子ＣＢから来てもよい）低レベルの信号の第２のノードＮ２への伝送を制御するのにも使用される。２つの形態の第２の制御手段の機能及び動作状態は完全に同一であるため、ここではその駆動プロセスについて詳しく述べない。
一実施形態において、図４に示すように、第２の制御手段はさらに第１１のトランジスタＴ１１及び第１２のトランジスタＴ１２を備えてもよい。第１１のトランジスタＴ１１の第１の端子は第１２のトランジスタＴ１２の第２の端子に結合され、その第２の端子は第５のノードＮ５に結合され、そのゲートは第２のクロック端子ＣＢに結合されている。第１２のトランジスタＴ１２の第１の端子は第１のレベル端子ＶＧＬに結合され、そのゲートは第４のノードＮ４に結合されている。或いは、トランジスタはすべてＰ型トランジスタであってもよい。
第２のクロック端子ＣＢ及び第４のノードＮ４の両方が低レベル（オンレベル）であるとき、この形態の第２の制御手段が第２のレベル端子ＶＧＨの信号を第５のノードＮ５に伝送する作用を果たすことを理解すべきである。２つの形態の第２の制御手段の実際の機能及び動作状態は完全に同一であるため、ここではその駆動プロセスについて詳しく述べない。
上記の２つの形態の第１の制御手段及び第２の制御手段をそれぞれ任意の方法で互いに組み合わせてよいことを理解すべきである。つまり、任意の形態の第１の制御手段を任意の形態の第２の制御手段と組み合わせて、１つのシフトレジスタに使用してよい。
具体的には、本開示の一実施形態は以下を備えるシフトレジスタを提供する。
第１のトランジスタＴ１は、第４のノードＮ４に結合された第１の端子と、第３のノードＮ３に結合された第２の端子と、第１のレベル端子ＶＧＬに結合されたゲートとを有する。
第２のトランジスタＴ２は、第５のノードＮ５に結合された第１の端子と、第１のノードＮ１に結合された第２の端子と、第１のレベル端子ＶＧＬに結合されたゲートとを有する。
第３のトランジスタＴ３は、入力端子ＩＮに結合された第１の端子と、第５のノードＮ５に結合された第２の端子と、第１のクロック端子ＣＫに結合されたゲートとを有する。
第４のトランジスタＴ４は、第４のノードＮ４に結合された第１の端子と、第１のクロック端子ＣＫに結合された第２の端子と、第５のノードＮ５に結合されたゲートとを有する。
第５のトランジスタＴ５は、第１のレベル端子ＶＧＬに結合された第１の端子と、第４のノードＮ４に結合された第２の端子と、第１のクロック端子ＣＫに結合されたゲートとを有する。
第１のコンデンサＣ１は、第１のノードＮ１に結合された第１の端子と、第２のクロック端子ＣＢに結合された第２の端子とを有する。
第６のトランジスタＴ６は、第２のレベル端子ＶＧＨに結合された第１の端子と、出力端子ＯＵＴに結合された第２の端子と、第２のノードＮ２に結合されたゲートとを有する。
第７のトランジスタＴ７は、出力端子ＯＵＴに結合された第１の端子と、第１のレベル端子ＶＧＬに結合された第２の端子と、第１のノードＮ１に結合されたゲートとを有する。
第８のトランジスタＴ８は、第２のクロック端子ＣＢに結合された第１の端子と、第３のコンデンサＣ３の第２の端子に結合された第２の端子と、第３のノードＮ３に結合されたゲートとを有する。
第９のトランジスタＴ９は、第３のコンデンサＣ３の第２の端子に結合された第１の端子と、第２のノードＮ２に結合された第２の端子と、第２のクロック端子ＣＢに結合されたゲートとを有する。
第１０のトランジスタＴ１０は、第２のノードＮ２に結合された第１の端子と、第２のレベル端子ＶＧＨに結合された第２の端子と、第５のノードＮ５に結合されたゲートとを有する。
第２のコンデンサＣ２は、第２のレベル端子ＶＧＨに結合された第１の端子と、第２のノードＮ２に結合された第２の端子とを有する。
第３のコンデンサＣ３は、第３のノードＮ３に結合された第１の端子を有する。
第１１のトランジスタＴ１１は、第２のレベル端子ＶＧＨに結合された第１の端子と、第５のノードＮ５に結合された第２の端子と、第１２のトランジスタＴ１２の第２の端子に結合されたゲートとを有する。
第１２のトランジスタＴ１２は、第２のクロック端子ＣＢに結合された第１の端子と、第４のノードＮ４に結合されたゲートとを有する。
或いは、トランジスタはすべてＰ型トランジスタであってもよい。
本開示の一実施形態は、以下を備えるシフトレジスタを提供する。
第１のトランジスタＴ１は、第４のノードＮ４に結合された第１の端子と、第３のノードＮ３に結合された第２の端子と、第１のレベル端子ＶＧＬに結合されたゲートとを有する。
第２のトランジスタＴ２は、第５のノードＮ５に結合された第１の端子と、第１のノードＮ１に結合された第２の端子と、第１のレベル端子ＶＧＬに結合されたゲートとを有する。
第３のトランジスタＴ３は、入力端子ＩＮに結合された第１の端子と、第５のノードＮ５に結合された第２の端子と、第１のクロック端子ＣＫに結合されたゲートとを有する。
第４のトランジスタＴ４は、第４のノードＮ４に結合された第１の端子と、第１のクロック端子ＣＫに結合された第２の端子と、第５のノードＮ５に結合されたゲートとを有する。
第５のトランジスタＴ５は、第１のレベル端子ＶＧＬに結合された第１の端子と、第４のノードＮ４に結合された第２の端子と、第１のクロック端子ＣＫに結合されたゲートとを有する。
第１のコンデンサＣ１は、第１のノードＮ１に結合された第１の端子と、第２のクロック端子ＣＢに結合された第２の端子とを有する。
第６のトランジスタＴ６は、第２のレベル端子ＶＧＨに結合された第１の端子と、出力端子ＯＵＴに結合された第２の端子と、第２のノードＮ２に結合されたゲートとを有する。
第７のトランジスタＴ７は、出力端子ＯＵＴに結合された第１の端子と、第１のレベル端子ＶＧＬに結合された第２の端子と、第１のノードＮ１に結合されたゲートとを有する。
第８のトランジスタＴ８は、第１のレベル端子ＶＧＬに結合された第１の端子と、第９のトランジスタＴ９の第１の端子に結合された第２の端子と、第３のノードＮ３に結合されたゲートとを有する。
第９のトランジスタＴ９は、第２のノードＮ２に結合された第２の端子と、第２のクロック端子ＣＢに結合されたゲートとを有する。
第１０のトランジスタＴ１０は、第２のノードＮ２に結合された第１の端子と、第２のレベル端子ＶＧＨに結合された第２の端子と、第５のノードＮ５に結合されたゲートとを有する。
第２のコンデンサＣ２は、第２のレベル端子ＶＧＨに結合された第１の端子と、第２のノードＮ２に結合された第２の端子とを有する。
第３のコンデンサＣ３は、第２のクロック端子ＣＢに結合された第１の端子と、第３のノードＮ３に結合された第２の端子とを有する。
第１１のトランジスタＴ１１は、第２のレベル端子ＶＧＨに結合された第１の端子と、第５のノードＮ５に結合された第２の端子と、第１２のトランジスタＴ１２の第２の端子に結合されたゲートとを有する。
第１２のトランジスタＴ１２は、第２のクロック端子ＣＢに結合された第１の電極と、第４のノードＮ４に結合されたゲートとを有する。
或いは、トランジスタはすべてＰ型トランジスタであってもよい。
或いは、本開示の一実施形態は、以下を備えるシフトレジスタを提供してもよい。
第１のトランジスタＴ１は、第４のノードＮ４に結合された第１の端子と、第３のノードＮ３に結合された第２の端子と、第１のレベル端子ＶＧＬに結合されたゲートとを有する。
第２のトランジスタＴ２は、第５のノードＮ５に結合された第１の端子と、第１のノードＮ１に結合された第２の端子と、第１のレベル端子ＶＧＬに結合されたゲートとを有する。
第３のトランジスタＴ３は、入力端子ＩＮに結合された第１の端子と、第５のノードＮ５に結合された第２の端子と、第１のクロック端子ＣＫに結合されたゲートとを有する。
第４のトランジスタＴ４は、第４のノードＮ４に結合された第１の端子と、第１のクロック端子ＣＫに結合された第２の端子と、第５のノードＮ５に結合されたゲートとを有する。
第５のトランジスタＴ５は、第１のレベル端子ＶＧＬに結合された第１の端子と、第４のノードＮ４に結合された第２の端子と、第１のクロック端子ＣＫに結合されたゲートとを有する。
第１のコンデンサＣ１は、第１のノードＮ１に結合された第１の端子と、第２のクロック端子ＣＢに結合された第２の端子とを有する。
第６のトランジスタＴ６は、第２のレベル端子ＶＧＨに結合された第１の端子と、出力端子ＯＵＴに結合された第２の端子と、第２のノードＮ２に結合されたゲートとを有する。
第７のトランジスタＴ７は、出力端子ＯＵＴに結合された第１の端子と、第１のレベル端子ＶＧＬに結合された第２の端子と、第１のノードＮ１に結合されたゲートとを有する。
第８のトランジスタＴ８は、第２のクロック端子ＣＢに結合された第１の端子と、第３のコンデンサＣ３の第２の端子に結合された第２の端子と、第３のノードＮ３に結合されたゲートとを有する。
第９のトランジスタＴ９は、第３のコンデンサＣ３の第２の端子に結合された第１の端子と、第２のノードＮ２に結合された第２の端子と、第２のクロック端子ＣＢに結合されたゲートとを有する。
第１０のトランジスタＴ１０は、第２のノードＮ２に結合された第１の端子と、第２のレベル端子ＶＧＨに結合された第２の端子と、第５のノードＮ５に結合されたゲートとを有する。
第２のコンデンサＣ２は、第２のレベル端子ＶＧＨに結合された第１の端子と、第２のノードＮ２に結合された第２の端子とを有する。
第３のコンデンサＣ３は、第３のノードＮ３に結合された第１の端子を有する。
第１１のトランジスタＴ１１は、第１２のトランジスタＴ１２の第２の端子に結合された第１の端子と、第５のノードＮ５に結合された第２の端子と、第２のクロック端子ＣＢに結合されたゲートとを有する。
第１２のトランジスタＴ１２は、第１のレベル端子ＶＧＬに結合された第１の端子と、第４のノードＮ４に結合されたゲートとを有する。
或いは、トランジスタはすべてＰ型トランジスタであってもよい。
或いは、本開示の一実施形態は、以下を備えるシフトレジスタを提供してもよい。
第１のトランジスタＴ１は、第４のノードＮ４に結合された第１の端子と、第３のノードＮ３に結合された第２の端子と、第１のレベル端子ＶＧＬに結合されたゲートとを有する。
第２のトランジスタＴ２は、第５のノードＮ５に結合された第１の端子と、第１のノードＮ１に結合された第２の端子と、第１のレベル端子ＶＧＬに結合されたゲートとを有する。
第３のトランジスタＴ３は、入力端子ＩＮに結合された第１の端子と、第５のノードＮ５に結合された第２の端子と、第１のクロック端子ＣＫに結合されたゲートとを有する。
第４のトランジスタＴ４は、第４のノードＮ４に結合された第１の端子と、第１のクロック端子ＣＫに結合された第２の端子と、第５のノードＮ５に結合されたゲートとを有する。
第５のトランジスタＴ５は、第１のレベル端子ＶＧＬに結合された第１の端子と、第４のノードＮ４に結合された第２の端子と、第１のクロック端子ＣＫに結合されたゲートとを有する。
第１のコンデンサＣ１は、第１のノードＮ１に結合された第１の端子と、第２のクロック端子ＣＢに結合された第２の端子とを有する。
第６のトランジスタＴ６は、第２のレベル端子ＶＧＨに結合された第１の端子と、出力端子ＯＵＴに結合された第２の端子と、第２のノードＮ２に結合されたゲートとを有する。
第７のトランジスタＴ７は、出力端子ＯＵＴに結合された第１の端子と、第１のレベル端子ＶＧＬに結合された第２の端子と、第１のノードＮ１に結合されたゲートとを有する。
第８のトランジスタＴ８は、第１のレベル端子ＶＧＬに結合された第１の端子と、第９のトランジスタＴ９の第１の端子に結合された第２の端子と、第３のノードＮ３に結合されたゲートとを有する。
第９のトランジスタＴ９は、第２のノードＮ２に結合された第２の端子と、第２のクロック端子ＣＢに結合されたゲートとを有する。
第１０のトランジスタＴ１０は、第２のノードＮ２に結合された第１の端子と、第２のレベル端子ＶＧＨに結合された第２の端子と、第５のノードＮ５に結合されたゲートとを有する。
第２のコンデンサＣ２は、第２のレベル端子ＶＧＨに結合された第１の端子と、第２のノードＮ２に結合された第２の端子とを有する。
第３のコンデンサＣ３は、第２のクロック端子ＣＢに結合された第１の端子と、第３のノードＮ３に結合された第２の端子とを有する。
第１１のトランジスタＴ１１は、第１２のトランジスタＴ１２の第２の端子に結合された第１の端子と、第５のノードＮ５に結合された第２の端子と、第２のクロック端子ＣＢに結合されたゲートとを有する。
第１２のトランジスタＴ１２は、第１のレベル端子ＶＧＬに結合された第１の端子と、第４のノードＮ４に結合されたゲートとを有する。
或いは、トランジスタはすべてＰ型トランジスタであってもよい。
図６を参照すると、本開示の一実施形態は、本開示の一実施形態におけるカスケード接続されたシフトレジスタを複数備える発光制御回路を提供する。最終段シフトレジスタを除いて、他のシフトレジスタ各々の出力端子ＯＵＴは、次段シフトレジスタの入力端子ＩＮに結合されている。
図６に示すように、複数のシフトレジスタがカスケード接続されている。具体的には、各シフトレジスタの出力端子ＯＵＴは対応する画素回路における発光制御トランジスタのゲート及び次段シフトレジスタの入力端子ＩＮにそれぞれ結合されている。
最終段シフトレジスタの出力端子ＯＵＴは他のシフトレジスタに結合されず、初段シフトレジスタの入力端子ＩＮは個別の制御信号（例えば、ＳＴＶ信号）に結合されていることを理解すべきである。
第１のレベル端子ＶＧＬ及び第２のレベル端子ＶＧＨの信号は一定であるため、図６に示すように、第１のレベル線により全シフトレジスタの第１のレベル端子ＶＧＬに電力を供給でき、第２のレベル線により全シフトレジスタの第２のレベル端子ＶＧＨに電力を供給できることを理解すべきである。
同一時点において、隣接する２段のシフトレジスタの同一のクロック端子により要求される信号は逆であるため、図６に示すように、全シフトレジスタのクロック端子を２本のクロック線にそれぞれ結合できることを理解すべきである。さらに、２本のクロック線にそれぞれ接続されている隣接するシフトレジスタのクロック端子のモードは、互いに逆である。
図７に示すように、本開示の一実施形態は表示パネルを提供する。この表示パネルは、本開示の一実施形態における発光制御回路及び複数の画素回路を備えている。図８に示すように、本開示の一実施形態における各画素回路は、第１の電源１３と第２の電源１４との間に直列に結合された発光素子２０と、少なくとも１つの発光制御トランジスタとを備えている。発光制御トランジスタのゲートは、発光制御回路における１段のシフトレジスタの出力端子ＯＵＴに結合されている。
言い換えれば、表示パネルに上記発光制御回路を設けて、表示パネル内の各画素回路の発光制御トランジスタを制御するのに使用する、つまり、各画素回路を発光させるか否かを制御することができる。
或いは、発光素子２０は有機発光ダイオード（ＯＬＥＤ）であってもよい。つまり、上記表示パネルはＯＬＥＤ表示パネルであることが好ましい。
具体的には、表示パネルは、電子ペーパ、携帯電話、タブレットコンピュータ、テレビ、ディスプレイ、ノートブックコンピュータ、デジタルフォトフレーム、ナビゲータ等の表示機能を有する任意の製品又は部品であってよい。
或いは、複数の画素回路がアレイ状に配置され、画素回路の行は複数のグループに分割されていてもよい。各グループは、２つの隣接する画素回路の行を含む。同グループの２行の画素回路の発光制御トランジスタのゲートは、発光制御回路における同段のシフトレジスタの出力端子ＯＵＴに結合されている。
つまり、図７に示すように、複数の画素回路はアレイ状に配置され、画素回路は２行ごとに同一段のシフトレジスタにより制御されていてもよい。これにより実際のシフトレジスタの数が大幅に減り、製品構造が簡素化される。
もちろん、この場合、同一段のシフトレジスタにより制御される２行の画素回路の発光状態は同一である。これら２行の画素回路の動作のタイミングに位相差がある場合、これら２行の画素回路の同一期間における実際の発光期間にも一定の相違がある。しかし、相違は小さく、ディスプレイにほとんど影響しないため無視できる。
或いは、発光制御回路の数は２であり、２つの発光制御回路がそれぞれ表示パネルの対向する２つの側に設けられてもよい。各画素回路の発光制御トランジスタのゲートは、２つの発光制御回路における同段のシフトレジスタの出力端子ＯＵＴに同時に結合されている。
図７に示すように、表示パネルの各側に発光制御回路が設置され、各画素回路における発光制御トランジスタは２つの発光制御回路に共同で制御され、これにより各発光制御回路の負荷及び信号の遅延が軽減される。
或いは、画素回路は、第１の画素トランジスタＭ１と、第２の画素トランジスタＭ２と、第３の画素トランジスタＭ３と、第４の画素トランジスタＭ４と、第５の画素トランジスタＭ５と、第６の画素トランジスタＭ６と、第７の画素トランジスタＭ７と、画素コンデンサＣｘと、画素蓄積コンデンサＣｘｓと、発光素子２０とを備えてもよい。第４の画素トランジスタＭ４及び第５の画素トランジスタＭ５は発光制御トランジスタであり、それらのゲートは発光制御回路における１段のシフトレジスタの出力端子ＯＵＴに結合されている。
一実施形態において、第１の画素トランジスタＭ１の第１の端子は第４の画素トランジスタＭ４の第２の端子に結合されている。第１の画素トランジスタＭ１の第２の端子は第５の画素トランジスタＭ５の第１の端子に結合されており、第１の画素トランジスタＭ１のゲートは画素蓄積コンデンサＣｘｓの第２の端子に結合されている。
第２の画素トランジスタＭ２の第１の端子はデータ線１２に結合され、その第２の端子は第４の画素トランジスタＭ４の第２の端子に結合され、そのゲートはゲート線１１に結合されている。
第３の画素トランジスタＭ３の第１の端子は画素蓄積コンデンサＣｘｓの第２の端子に結合され、その第２の端子は第５の画素トランジスタＭ５の第１の端子に結合され、そのゲートはゲート線１１に結合されている。
第４の画素トランジスタＭ４の第１の端子は第１の電源１３に結合されている。
第５の画素トランジスタＭ５の第２の端子は発光素子２０の第１の端子に結合されている。
第６の画素トランジスタＭ６の第１の端子は画素蓄積コンデンサＣｘｓの第２の端子に結合され、その第２の端子は初期化線１６に結合され、そのゲートはリセット線１７に結合されている。
第７の画素トランジスタＭ７の第１の端子は発光素子２０の第１の端子に結合され、その第２の端子は初期化線１６に結合され、そのゲートはリセット線１７に結合されている。
画素コンデンサＣｘの第１の端子はデータ線１２に結合され、その第２の端子は第１の電源１３に結合されている。
画素蓄積コンデンサＣｘｓの第１の端子は第１の電源１３に結合されている。
発光素子２０の第２の端子は第２の電源１４に結合されている。
トランジスタはすべてＰ型トランジスタである。
つまり、本開示の一実施形態における画素回路は具体的に図８の形態を参照することができ、それに対応するタイミングについては図９を参照することができ、これは上記発光制御回路により生成された発光制御信号（ＥＭ信号）にマッチする。
もちろん、既知である他の種類の画素回路を使用することもでき、ここでは詳しく述べない。
或いは、本開示の一実施形態における表示パネルは、各画素回路に駆動信号を供給するゲート駆動回路をさらに備え、ゲート駆動回路は複数のゲート線に結合され、各画素回路は表示エリアに設けられてもよい。
一実施形態において、ゲート駆動回路及び発光制御回路は両方とも表示エリアの外側に設けられ、発光制御回路は、ゲート駆動回路の表示エリアから離れた側に位置している。
つまり、表示パネル内にゲート駆動回路（ＧＯＡ）をさらに設置してもよい。ゲート駆動回路も複数のシフトレジスタがカスケード接続されたものである（もちろん、ＧＯＡにおけるシフトレジスタの構造は、発光制御回路内におけるシフトレジスタの構造と異なる）。各シフトレジスタは、ゲート線１１に結合されて対応する駆動信号をゲート線１１に供給し、ゲート線１１は各々、１行における各画素回路のスイッチングトランジスタのゲートに結合してデータ信号を画素回路に書き込めるか否かを制御することができる。
一実施形態において、図７に示すように、上記画素回路の各々は表示パネル中央にある表示を行うための表示エリアに設けられている。発光制御回路はゲート駆動回路の外側（つまり、ゲート駆動回路よりも表示エリアから遠い位置）に設けられ、ゲート駆動回路を介して画素回路に結合されている。つまり、２つの回路の構造をずらして空間を十分に活用し、これにより狭額縁化の実現を容易にすることができる。
もちろん、図７に示すように、両側に発光制御回路がある場合、ゲート駆動回路も両側に設け、両側の発光制御回路を対応するゲート駆動回路の外側に位置させることができる。
発光制御回路におけるトランジスタの各構造は、画素回路における画素トランジスタの対応する構造と同一の層上に設けることができる（もちろん同期して形成される）。発光制御回路におけるリード線も、ゲート線１１及びデータ線１２（ソースドレイン）等の他の既存の構造と同一の層に設けて、製造工程を簡素化することができる。
本明細書では本開示の原理及び実施形態について述べた。本開示の実施形態に関する説明は、本開示の装置、方法及びその主な構想を理解するのを助けるためのものにすぎない。また、当業者にとって、本開示は本開示の範囲に関連し、技術案は技術特徴の特定の組み合わせに限定されず、本発明の構想から逸脱しない限り、技術特徴又は技術特徴と均等な特徴を組み合わせて構成されるその他の技術案も網羅する。例えば、本開示で上述した特徴（しかし、これらに限らない）を同様の特徴と置き換えて技術案を得ることができる。

Claims (20)

  1. 表示パネル用のシフトレジスタであって、
    入力端子と、
    出力端子と、
    入力手段と、
    出力手段と、
    第１の制御手段と、
    第２の制御手段と、
    第１の隔離手段と
    を備え、
    前記入力手段は、前記入力端子と、第１のノードと、第４のノードとにそれぞれ結合され、前記入力端子のレベルに基づいて前記第１のノード及び前記第４のノードのレベルを制御するように構成され、
    前記第１の制御手段は、第２のノードと、第３のノードとにそれぞれ結合され、前記第２のノード及び前記第３のノードのレベルを制御するように構成され、
    前記第２の制御手段は、前記第１のノードと、前記第４のノードとにそれぞれ結合され、前記第４のノードのレベルに基づいて前記第１のノードへ第２のレベルを伝送するように構成され、
    前記第１の隔離手段は、前記第３のノードと前記第４のノードとの間に位置し、前記第１の制御手段が、前記第３のノードのレベルを前記第２のレベルから離れる方向に前記第１のレベルから変化させたときに、前記第３のノードを前記第４のノードから隔離するように構成され、
    前記出力手段は、前記第１のノード及び前記第２のノードのレベルに基づいて第１のレベル又は第２のレベルを出力端子に伝送するように構成されている、シフトレジスタ。
  2. 前記第１の隔離手段は第１のトランジスタを備え、前記第１のトランジスタの第１の端子は前記第４のノードに結合され、前記第１のトランジスタの第２の端子は前記第３のノードに結合され、前記第１のトランジスタのゲートは第１のレベル端子に結合されている、請求項１に記載のシフトレジスタ。
  3. 第５のノードと、第２の隔離手段とをさらに備え、
    前記第２の制御手段は、前記第５のノード及び前記第４のノードに結合され、
    前記第２の隔離手段は、前記第５のノードと前記第１のノードとの間に位置し、前記第１のノードのレベルを前記第２のレベルから離れる方向に前記第１のレベルから変化させたときに、前記第１のノードを前記第５のノードから隔離するように構成されている、請求項２に記載のシフトレジスタ。
  4. 前記第２の隔離手段は第２のトランジスタを備え、前記第２のトランジスタの第１の端子は前記第５のノードに結合され、前記第２のトランジスタの第２の端子は前記第１のノードに結合され、前記第２のトランジスタのゲートは前記第１のレベル端子に結合されている、請求項３に記載のシフトレジスタ。
  5. 前記第１のトランジスタ及び／又は前記第２のトランジスタはダブルゲートトランジスタである、請求項４に記載のシフトレジスタ。
  6. 前記第１のトランジスタ及び／又は前記第２のトランジスタは金属酸化物トランジスタである、請求項４に記載のシフトレジスタ。
  7. 前記入力手段は、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第１のコンデンサとを備え、
    前記第３のトランジスタの第１の端子は前記入力端子に結合され、前記第３のトランジスタの第２の端子は前記第５のノードに結合され、前記第３のトランジスタのゲートは第１のクロック端子に結合され、
    前記第４のトランジスタの第１の端子は前記第４のノードに結合され、前記第４のトランジスタの第２の端子は前記第１のクロック端子に結合され、前記第４のトランジスタのゲートは前記第５のノードに結合され、
    前記第５のトランジスタの第１の端子は前記第１のレベル端子に結合され、前記第５のトランジスタの第２の端子は前記第４のノードに結合され、前記第５のトランジスタのゲートは前記第１のクロック端子に結合され、
    前記第１のコンデンサの第１の端子は前記第１のノードに結合され、前記第１のコンデンサの第２の端子は第２のクロック端子に結合されている、請求項４に記載のシフトレジスタ。
  8. 前記第４のトランジスタはダブルゲートトランジスタである、請求項７に記載のシフトレジスタ。
  9. 前記出力手段は、第６のトランジスタと、第７のトランジスタとを備え、
    前記第６のトランジスタの第１の端子は前記第２のレベル端子に結合され、前記第６のトランジスタの第２の端子は前記出力端子に結合され、前記第６のトランジスタのゲートは前記第２のノードに結合され、
    前記第７のトランジスタの第１の端子は前記出力端子に結合され、前記第７のトランジスタの第２の端子は前記第１のレベル端子に結合され、前記第７のトランジスタのゲートは前記第１のノードに結合されている、請求項７に記載のシフトレジスタ。
  10. 前記第１の制御手段は、第８のトランジスタと、第９トランジスタと、第１０のトランジスタと、第２のコンデンサと、第３のコンデンサとを備え、
    前記第８のトランジスタの第１の端子は前記第２のクロック端子に結合され、前記第８のトランジスタの第２の端子は前記第３のコンデンサの第２の端子に結合され、前記第８のトランジスタのゲートは前記第３のノードに結合され、
    前記第９のトランジスタの第１の端子は前記第３のコンデンサの前記第２の端子に結合され、前記第９のトランジスタの第２の端子は前記第２のノードに結合され、前記第９のトランジスタのゲートは前記第２のクロック端子に結合され、
    前記第１０のトランジスタの第１の端子は前記第２のノードに結合され、前記第１０のトランジスタの第２の端子は前記第２のレベル端子に結合され、前記第１０のトランジスタのゲートは前記第５のノードに結合され、
    前記第２のコンデンサの第１の端子は前記第２のレベル端子に結合され、前記第２のコンデンサの第２の端子は前記第２のノードに結合され、
    前記第３のコンデンサの第１の端子は前記第３のノードに結合されている、請求項９に記載のシフトレジスタ。
  11. 前記第１の制御手段は、第８のトランジスタと、第９トランジスタと、第１０のトランジスタと、第２のコンデンサと、第３のコンデンサとを備え、
    前記第８のトランジスタの第１の端子は前記第１のレベル端子に結合され、前記第８のトランジスタの第２の端子は前記第９のトランジスタの第１の端子に結合され、前記第８のトランジスタのゲートは前記第３のノードに結合され、
    前記第９のトランジスタの第２の端子は前記第２のノードに結合され、前記第９のトランジスタのゲートは前記第２のクロック端子に結合され、
    前記第１０のトランジスタの第１の端子は前記第２のノードに結合され、前記第１０のトランジスタの第２の端子は前記第２のレベル端子に結合され、前記第１０のトランジスタのゲートは前記第５のノードに結合され、
    前記第２のコンデンサの第１の端子は前記第２のレベル端子に結合され、前記第２のコンデンサの第２の端子は前記第２のノードに結合され、
    前記第３のコンデンサの第１の端子は前記第２のクロック端子に結合され、前記第３のコンデンサの第２の端子は前記第３のノードに結合されている、請求項９に記載のシフトレジスタ。
  12. 前記第２の制御手段は、第１１のトランジスタと、第１２のトランジスタとを備え、
    前記第１１のトランジスタの第１の端子は前記第２のレベル端子に結合され、前記第１１のトランジスタの第２の端子は前記第５のノードに結合され、前記第１１のトランジスタのゲートは前記第１２のトランジスタの第２の端子に結合され、
    前記第１２のトランジスタの第１の端子は前記第２のクロック端子に結合され、前記第１２のトランジスタのゲートは前記第４のノードに結合されている、請求項１０又は１１に記載のシフトレジスタ。
  13. 前記第２の制御手段は、第１１のトランジスタと、第１２のトランジスタとを備え、
    前記第１１のトランジスタの第１の端子は前記第１２のトランジスタの第２の端子に結合され、前記第１１のトランジスタの第２の端子は前記第５のノードに結合され、前記第１１のトランジスタのゲートは前記第２のクロック端子に結合され、
    前記第１２のトランジスタの第１の端子は前記第１のレベル端子に結合され、前記第１２のトランジスタのゲートは前記第４のノードに結合されている、請求項１０又は１１に記載のシフトレジスタ。
  14. 複数のカスケード接続されたシフトレジスタを備える発光制御回路であって、
    前記複数のカスケード接続されたシフトレジスタの各々が請求項１から１３のいずれか一項に記載のシフトレジスタである、発光制御回路。
  15. 請求項１４に記載の発光制御回路を備える、表示パネル。
  16. 複数の画素回路をさらに備え、
    前記複数の画素回路の各々は、発光素子と、少なくとも１つの発光制御トランジスタとを備え、前記発光制御トランジスタのゲートは、前記発光制御回路における１段のシフトレジスタの出力端子に結合されている、請求項１５に記載の表示パネル。
  17. 前記複数の画素回路がアレイ状に配置され、画素回路の行は複数のグループに分割され、前記複数のグループは各々２つの隣接する画素回路の行を含み、同グループの２行の画素回路の発光制御トランジスタのゲートは、発光制御回路における同段のシフトレジスタの出力端子に結合されている、請求項１６に記載の表示パネル。
  18. 前記表示パネルの対向する２つの側にそれぞれ設けられている２つの発光制御回路を備え、
    各画素回路の発光制御トランジスタのゲートは、前記２つの発光制御回路における同段のシフトレジスタの出力端子にそれぞれ結合されている、請求項１７に記載の表示パネル。
  19. 前記画素回路の各々に駆動信号を供給するゲート駆動回路をさらに備え、
    前記ゲート駆動回路は複数のゲート線に結合され、前記画素回路の各々は表示エリアに設けられ、
    前記ゲート駆動回路及び前記発光制御回路は両方とも前記表示エリアの外側に設けられ、前記発光制御回路は、前記ゲート駆動回路の前記表示エリアと反対側に位置している、請求項１６から１８のいずれか一項に記載の表示パネル。
  20. 前記発光素子は有機発光ダイオードである、請求項１６から１９のいずれか一項に記載の表示パネル。
JP2019563102A 2018-12-06 2019-03-18 シフトレジスタ、発光制御回路及び表示パネル Active JP7469042B2 (ja)

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