JP2022159156A - 無線周波数スイッチバイアシングトポロジー - Google Patents

無線周波数スイッチバイアシングトポロジー Download PDF

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Abstract

【課題】無線周波数用途のためのスイッチング回路を提供する。【解決手段】スイッチング回路５００は、第１の直列スイッチ５０２、第２の直列スイッチ５０４、第１のシャントスイッチ５０３及び／又は第２のシャントスイッチ５０５を備える。第１の直列スイッチ５０２及び／又は第１のシャントスイッチ５０３は、結合回路を介して第１のポート（すなわち出力）５０６に結合される。第２の直列スイッチ５０４及び／又は第２のシャントスイッチ５０５は、結合回路を介して第２のポート（すなわち出力）５０８に結合される。回路５００は、結合回路を介して第１の直列スイッチ５０２及び／又は第２の直列スイッチ５０４に結合された入力５０１（たとえば単一の入力）を備える。スイッチのうちの１つ以上は、複数のスイッチを備え、４つのスイッチの各々のゲートは、第１のゲート電圧５１１に結合される。【選択図】図５

Description

関連出願との相互参照
本願は、２０２１年３月３１日に出願された「無線周波数スイッチバイアシングトポロジー」（RADIO FREQUENCY SWITCH BIASING TOPOLOGIES）と題された米国仮出願第６３／１６９，０５３号の優先権を主張する。当該仮出願の開示は、そのそれぞれの全体が本明細書で引用により明示的に援用される。
背景
分野
本開示は、無線周波数（radio-frequency：ＲＦ）用途のためのスイッチング回路、関連するデバイス、および関連する方法に関する。
関連技術の説明
ＲＦおよび／または単極双投（Single Pole Double Throw：ＳＰＤＴ）スイッチを含むスイッチは、ＲＦおよび／または他の回路用途の重要なコンポーネントであり得る。スイッチがオンにされる（すなわちオン状態になる）と、スイッチは、スイッチのオン抵抗（ＲＯＮ）を最小限にするために正のゲート－ソース間電圧（ＶＧＳ）を必要とする。スイッチがオフにされる（すなわちオフ状態になる）と、スイッチは、オフ静電容量（ＣＯＦＦ）および／または非線形性を最小限にするために負のＶＧＳを必要とする。
概要
いくつかの実現化例によれば、本開示は、第１の出力ポートに結合された第１の直列スイッチを備えるスイッチング回路に関する。第１の直列スイッチは、第１の電界効果トランジスタ（Field-Effect Transistor：ＦＥＴ）、第２のＦＥＴ、第３のＦＥＴ、第４のＦＥＴ、第５のＦＥＴ、および第６のＦＥＴを含む。スイッチング回路はさらに、第２の出力ポートに結合された第２の直列スイッチと、結合回路とを備え、結合回路は、第５のＦＥＴのゲートと第６のＦＥＴのゲートとを第１のノードに結合し、第５のＦＥＴのソースと第６のＦＥＴのドレインとを第２のノードに結合し、第１のＦＥＴのソースと第２のＦＥＴのドレインとを第３のノードに結合し、第１のＦＥＴのゲートと第５のＦＥＴのドレインとを第４のノードに結合し、第２のＦＥＴのゲートと第６のＦＥＴのソースとを第５のノードに結合し、第４のノードと第５のノードとを第１のゲート電圧に結合し、第１のノードを第１のゲート電圧とは異なる第２のゲート電圧に結合するように構成される。
いくつかの実施形態では、スイッチング回路はさらに、第１のシャントスイッチを備える。結合回路はさらに、第１の出力ポートを第１の直列スイッチと第１のシャントスイッチとの間に結合するように構成されてもよい。
スイッチング回路はさらに、第２のシャントスイッチを備えていてもよい。いくつかの実施形態では、結合回路はさらに、第２の出力ポートを第２の直列スイッチと第２のシャントスイッチとの間に結合するように構成される。
いくつかの実施形態では、第１のシャントスイッチは、直列接続された４つのＦＥＴを備える。第２のシャントスイッチは、直列接続された４つのＦＥＴを備えていてもよい。
第２の直列スイッチは、直列接続された４つのＦＥＴを備えていてもよい。いくつかの実施形態では、第１の直列スイッチは、第７のＦＥＴと第８のＦＥＴとをさらに備える。
いくつかの実施形態では、第２のゲート電圧が正である間、第１のゲート電圧はほぼ０Ｖであるように構成される。第１のゲート電圧が正である間、第２のゲート電圧はほぼ０Ｖであるように構成されてもよい。
本開示のいくつかの実現化例は、第１の出力ポートに結合された第１の直列スイッチを備える無線デバイスに関する。第１の直列スイッチは、第１の電界効果トランジスタ（ＦＥＴ）、第２のＦＥＴ、第３のＦＥＴ、第４のＦＥＴ、第５のＦＥＴ、および第６のＦＥＴを含む。無線デバイスはさらに、第２の出力ポートに結合された第２の直列スイッチと、結合回路とを備え、結合回路は、第５のＦＥＴを第１のＦＥＴに結合し、第５のＦＥＴを第６のＦＥＴに結合し、第１のＦＥＴを第２のＦＥＴに結合し、第１のＦＥＴと第２のＦＥＴとを第１のゲート電圧に結合し、第５のＦＥＴと第６のＦＥＴとを第１のゲート電圧とは異なる第２のゲート電圧に結合するように構成される。
無線デバイスはさらに、第１のシャントスイッチを備えていてもよい。結合回路はさらに、第１の出力ポートを第１の直列スイッチと第１のシャントスイッチとの間に結合するように構成されてもよい。
いくつかの実施形態では、無線デバイスはさらに、第２のシャントスイッチを備える。結合回路はさらに、第２の出力ポートを第２の直列スイッチと第２のシャントスイッチとの間に結合するように構成されてもよい。
第１のシャントスイッチは、直列接続された４つのＦＥＴを備えていてもよい。第２のシャントスイッチは、直列接続された４つのＦＥＴを備えていてもよい。いくつかの実施形態では、第２の直列スイッチは、直列接続された４つのＦＥＴを備える。
本開示のいくつかの実現化例によれば、半導体ダイは、第１の出力ポートに結合された第１の直列スイッチを備える。第１の直列スイッチは、第１の電界効果トランジスタ（ＦＥＴ）、第２のＦＥＴ、第３のＦＥＴ、第４のＦＥＴ、第５のＦＥＴ、および第６のＦＥＴを含む。半導体ダイはさらに、第２の出力ポートに結合された第２の直列スイッチと、結合回路とを備え、結合回路は、第５のＦＥＴを第１のＦＥＴに結合し、第５のＦＥＴを第６のＦＥＴに結合し、第１のＦＥＴを第２のＦＥＴに結合し、第１のＦＥＴと第２のＦＥＴとを第１のゲート電圧に結合し、第５のＦＥＴと第６のＦＥＴとを第１のゲート電圧とは異なる第２のゲート電圧に結合するように構成される。
いくつかの実施形態では、半導体ダイはさらに、第１のシャントスイッチを備える。結合回路はさらに、第１の出力ポートを第１の直列スイッチと第１のシャントスイッチとの間に結合するように構成されてもよい。
半導体ダイはさらに、第２のシャントスイッチを備えていてもよい。結合回路はさらに、第２の出力ポートを第２の直列スイッチと第２のシャントスイッチとの間に結合するように構成されてもよい。
いくつかの実施形態では、第１のシャントスイッチは、直列接続された４つのＦＥＴを備える。第２のシャントスイッチは、直列接続された４つのＦＥＴを備えていてもよい。
この開示を要約する目的のために、この発明のある局面、利点、および新規の特徴が、本明細書で説明されている。そのような利点がすべて、この発明の任意の特定の実施形態に従って達成されるとは限らないということが理解されるべきである。このため、この発明は、本明細書で教示されるような１つの利点または一群の利点を、本明細書で教示または示唆され得るような他の利点を必ずしも達成することなく達成または最適化する態様で、具現または実行され得る。
回路の１つ以上のスイッチ（たとえば電界効果トランジスタ（ＦＥＴ））のための負電圧を作成するためにＮＶＧを利用する例示的な回路を示す図である。 回路の１つ以上のスイッチで交差バイアスを作成するために１つ以上のコンデンサを使用する別の例示的な回路を示す図である。 本明細書で説明される回路で利用され得る複数のスイッチのネットワークを示す図である。 １つ以上の実施形態に従った例示的な背向ダイオードを示す図である。 本明細書で説明されるような特徴を１つ以上有する例示的な回路を示す図である。 本明細書で説明されるような特徴を１つ以上有する例示的なパッケージ化モジュールを示す図である。 本明細書で説明されるような利点を１つ以上有する例示的な無線デバイスを示す図である。
説明
本明細書で見出しが設けられている場合、それらは便宜上のものに過ぎず、請求される発明の範囲または意味には必ずしも影響しない。
無線周波数（ＲＦ）および／または単極双投（ＳＰＤＴ）スイッチを含むスイッチは、ＲＦおよび／または他の回路用途の重要なコンポーネントであり得る。スイッチがオンにされる（すなわちオン状態になる）と、スイッチは、スイッチのオン抵抗（ＲＯＮ）を最小限にするために正のゲート－ソース間電圧（ＶＧＳ）を必要とする。スイッチがオフにされる（すなわちオフ状態になる）と、スイッチは、オフ静電容量（ＣＯＦＦ）および／または非線形性を最小限にするために負のＶＧＳを必要とする。
スイッチをオンおよび/またはオフ状態にバイアスするために、さまざまな方法が使用され得る。いくつかの用途は、オフ状態のスイッチに負電圧を提供するために負電圧発生器（Negative Voltage Generator：ＮＶＧ）を利用することができる。図１は、回路１００の１つ以上のスイッチ（たとえば電界効果トランジスタ（ＦＥＴ））のための負電圧を作成するためにＮＶＧを利用する例示的な回路１００を示す。回路１００は、第１の直列スイッチ１０２、第２の直列スイッチ１０４、第１のシャントスイッチ１０３、および／または第２のシャントスイッチ１０５を備え得る。第１の直列スイッチ１０２および／または第１のシャントスイッチ１０３は、結合回路を介して第１のポート（すなわち出力）１０６に結合され得る。第２の直列スイッチ１０４および／または第２のシャントスイッチ１０５は、結合回路を介して第２のポート（すなわち出力）１０８に結合され得る。回路１００は、結合回路を介して第１の直列スイッチ１０２および／または第２の直列スイッチ１０４に結合された入力１０１（たとえば単一の入力）を備え得る。結合回路は、本明細書で説明されるように、図１および／または他の図で説明されるさまざまなコンポーネントをともに、および／またはさまざまなノードに結合するように構成され得る。
回路１００で入力１０１を介して受信された信号は、第１のポート１０６または第２のポート１０８へ進むことができる。信号が入力１０１から第１のポート１０６へ進むためには、第１の直列スイッチ１０２はオン状態であり、第２の直列スイッチ１０４はオフ状態であり、第１のシャントスイッチ１０３はオフ状態であり、および／または、第２のシャントスイッチ１０５はオン状態であり得る。同様に、信号が入力１０１から第２のポート１０８へ進むためには、第１の直列スイッチ１０２はオフ状態であり、第２の直列スイッチ１０４はオン状態であり、第１のシャントスイッチ１０３はオン状態であり、および／または、第２のシャントスイッチ１０５はオフ状態であり得る。回路１００が動作するためにシャントスイッチは必要ないかもしれないが、シャントスイッチ（たとえば、第１のシャントスイッチ１０３および／または、第２のシャントスイッチ１０５）は、回路１００のインピーダンス整合および／または分離を改良することができる。
回路１００のスイッチの各々は、各それぞれのスイッチをオンおよび／またはオフにするようにバイアス可能であってもよい。スイッチをオンにするために、しきい値電圧を超える正のバイアス電圧（たとえば２．５Ｖ）がスイッチに印加され得る。同様に、スイッチをオフにするために、負のＶＧＳ（たとえば－２．５Ｖ）がスイッチに印加され得る。各スイッチは、ゲート、ドレイン、およびソースを備え得る。
負電圧が回路１００の外部で利用できない場合、回路１００の信号経路を制御するために回路１００の１つ以上のスイッチで負電圧を生成するために、ＮＶＧが使用され得る。負電圧を印加することは、印加電圧に起因してオフスイッチがオンになることなく、回路１００がより大きい電圧振幅を扱うことを可能にし得る。
図１に示す例では、第１のポート１０６に向かう信号経路を容易にするために、負電圧（たとえば２．５Ｖ）が、第２の直列スイッチ１０４に、および／または第１のシャントスイッチ１０３に印加され得る。それに代えて、第２のポート１０８に向かう信号経路を容易にするために、負電圧（たとえば２．５Ｖ）が、第１の直列スイッチ１０２に、および／または第２のシャントスイッチ１０５に印加され得る。
回路１００は、阻止コンデンサを必要とすることなく、良好なＲＦおよび／または静電放電性能を有利に提供し得る。しかしながら、回路１００はＮＶＧを必要とする場合があり、それは、より大きいコントローラダイサイズを必要とし、および／または、比較的高い待機電流をもたらし得る。
回路スイッチをバイアスする別の方法を図２に示す。図２は、回路２００の１つ以上のスイッチで交差バイアスを作成するために１つ以上のコンデンサ２１０を使用する別の例示的な回路２００を示す。１つ以上のコンデンサ２１０は、ＮＶＧの代わりに利用されてもよく、および／または、他のやり方で負電圧を印加していてもよい。信号を回路２００の第１のポート２０６へ進ませるために、第２の直列スイッチ２０４および／または第１のシャントスイッチ２０３のゲートは０Ｖに設定され得る。１つ以上のコンデンサ２１０は、これらのスイッチのゲートが、これらのスイッチのドレインおよび／またはソースとは異なる電圧を有することを可能にするように、電圧を阻止するように構成され得る。このため、第２の直列スイッチ２０４および／または第１のシャントスイッチ２０３のゲートに０Ｖを印加することにより、第２の直列スイッチ２０４および／または第１のシャントスイッチ２０３のドレインおよびソースは正電圧（たとえば２．５Ｖ）を有するようになり得る。第２の直列スイッチ２０４および／または第１のシャントスイッチ２０３のドレインおよび／またはソースでの電圧は、第１の直列スイッチ２０２および／または第２のシャントスイッチ２０５のゲートに印加された正電圧と同等であり得る。第１の直列スイッチ２０２および／または第２の直列スイッチ２０４は、アンテナ／入力ポート２０１に結合され得る。第２の直列スイッチ２０４は、オン状態である場合、第２のポート２０８に向かって信号を引くように構成され得る。
回路２００は有利には、ＮＶＧを必要としない場合があり、それは、比較的小さいコントローラダイサイズを可能にし、および／または、比較的低い待機電流をもたらし得る。しかしながら、回路２００は、追加の静電放電保護を必要とし、および／または、劣化したＲＦ性能をもたらし得る。
本明細書で説明されるのは、ＮＶＧおよび／または交差バイアスコンデンサを必要としないスイッチトポロジーである。本明細書で説明されるいくつかの実施形態は、ＮＶＧおよび／または交差バイアスコンデンサを利用する回路と同様のＲＦおよび／または静電放電性能を達成するように構成され得る。いくつかの実施形態は、オフ状態に設定されたスイッチでオフ状態を維持するように背向ダイオード構成性能を効果的に作成するために、１つ以上の短絡スイッチ（たとえばＦＥＴ）を使用することを伴い得る。そのような構成は、比較的低い電圧クリッピングおよび／または比較的低い圧縮を提供することができる。
いくつかの実施形態は、シリコン・オン・インシュレータ（Silicon-on-Insulator：ＳＯＩ）プロセスで利用され得る。場合によっては、本明細書で説明される実施形態は、さまざまなプロセスに対して著しい影響を与え得る。たとえば、相補型金属酸化膜半導体（Complementary Metal-Oxide-Semiconductor：ＣＭＯＳ）および／またはバイポーラＣＭＯＳプロセスは、接地された基板に起因して、負電圧とは合わない場合がある。
図３は、本明細書で説明される回路で利用され得る複数のスイッチのネットワークを示す。スイッチのネットワークは、第１のスイッチ３０２、第２のスイッチ３０４、第３のスイッチ３０６、および／または第４のスイッチ３０８を含む。第１のスイッチ３０２のゲートは、（結合回路を介して）第３のスイッチ３０６のドレインまたはソースに結合され、第２のスイッチ３０４のゲートは、第４のスイッチ３０８のドレインまたはソースに結合され得る。また、第３のスイッチ３０６のゲートは、第４のスイッチ３０８のゲートに結合され、ならびに／もしくは、第３のスイッチ３０６のドレインまたはソースは、第４のスイッチ３０８のドレインまたはソースに結合され得る。たとえば、第１のスイッチ３０２のドレインと第２のスイッチ３０４のソースとは、第１のノード３１０に結合され、第３のスイッチ３０６のドレインと第４のスイッチ３０８のソースとは、第２のノード３１２に結合され、第３のスイッチ３０６のゲートと第４のスイッチ３０８のゲートとは、第３のノード３１４に結合され、第４のスイッチ３０８のドレインと第２のスイッチ３０４のゲートとは、第４のノード３１６に結合され、および／または、第３のスイッチ３０６のソースと第１のスイッチ３０２のゲートとは、第５のノード３１８に結合され得る。第１のノード３１０と第２のノード３１２とは、ともに結合され得る。
第１のスイッチ３０２、第２のスイッチ３０４、第３のスイッチ３０６、および／または第４のスイッチ３０８のこの結合は、背向ダイオードと同様に動作し得る。図４は、例示的な背向ダイオード４００を示す。本明細書で説明されるいくつかの回路はダイオードおよび／または背向ダイオードを備えない場合があるものの、本明細書で説明されるいくつかの回路におけるスイッチのトポロジーは、背向ダイオード４００として動作するように構成され得る。例示的な背向ダイオード４００は、第２のダイオード４０４と背中合わせに結合された第１のダイオード４０２を備え、および／または、第４のダイオード４０８と背中合わせに結合された第３のダイオード４０６を備え得る。背向ダイオード４００は、第２のダイオード４０４がオフ状態であることを、オン状態である第１のダイオード４０２が保証し得るという相補的な態様で動作し得る。背向ダイオード４００はこのため、負電圧を必要とすることなく、オフ状態中の信号を効果的に阻止することができる。図３のネットワークの第３のスイッチ３０６および第４のスイッチ３０８は同様に、オフ状態の信号を効果的に阻止することができる。
図５は、例示的な回路５００を示す。回路５００は、第１の直列スイッチ５０２、第２の直列スイッチ５０４、第１のシャントスイッチ５０３、および／または第２のシャントスイッチ５０５を備え得る。第１の直列スイッチ５０２および／または第１のシャントスイッチ５０３は、結合回路を介して第１のポート（すなわち出力）５０６に結合され得る。第２の直列スイッチ５０４および／または第２のシャントスイッチ５０５は、結合回路を介して第２のポート（すなわち出力）５０８に結合され得る。回路５００は、結合回路を介して第１の直列スイッチ５０２および／または第２の直列スイッチ５０４に結合された入力５０１（たとえば単一の入力）を備え得る。
スイッチのうちの１つ以上は、複数のスイッチを備え得る。たとえば、第１の直列スイッチ５０２は４つのスイッチを備えていてもよく、４つのスイッチの各々のゲートは、第１のゲート電圧５１１に結合される。４つのスイッチのソースおよび／またはドレインも同様に、共通のソース電圧５１３に結合され得る。第１の直列スイッチ５０２は、第１のスイッチ５１２、第２のスイッチ５１４、第３のスイッチ５１６、および／または第４のスイッチ５１８を備え得る。第１のスイッチ５１２、第２のスイッチ５１４、第３のスイッチ５１６、および／または第４のスイッチ５１８のゲートは、第１のゲート電圧５１１に結合され得る。第２の直列スイッチ５０４、第１のシャントスイッチ５０３、および／または第２のシャントスイッチ５０５も同様に、複数のスイッチを備え得る。
いくつかの実施形態では、第１のスイッチ５１２のゲートは、第５のスイッチに結合され得る（図３の第４のスイッチ３０８に対応する第５のスイッチを含む追加のスイッチについてのより接近した図については、図３を参照されたい）。第２のスイッチ５１４のゲートは、第６のスイッチに結合され得る。第５のスイッチのソースまたはドレインと、第６のスイッチのソースまたはドレインとは、第１のノードに結合され得る。第５のスイッチのゲートと、第６のスイッチのゲートとは、第２のノードに結合され得る。第１のノードは、第２のゲート電圧５１５に結合され得る。
また、第３のスイッチ５１６のゲートは、第７のスイッチに結合され得る。第４のスイッチ５１８のゲートは、第８のスイッチに結合され得る。第７のスイッチのソースまたはドレインと、第８のスイッチのソースまたはドレインとは、第３のノードに結合され得る。第７のスイッチのゲートと、第８のスイッチのゲートとは、第４のノードに結合され得る。第３のノードは、第２のゲート電圧５１５に結合され得る。
第５のスイッチおよび第６のスイッチ（および第７のスイッチおよび第８のスイッチ）は、背向ダイオードと同様に、電圧および／または信号を阻止するように構成され得る。このように、第１の直列スイッチ５０２を構成するさまざまなスイッチは、０Ｖのソース電圧５１３を維持しながら、正の（たとえば２．５Ｖの）第２のゲート電圧５１５を受信するように構成され得る。
第２の直列スイッチ５０４は、結合回路を介して第２のポート（すなわち出力）５０８に結合され得る。いくつかの実施形態では、第２の直列スイッチ５０４は４つのスイッチを備えていてもよく、４つのスイッチの各々のゲートは、第１のゲート電圧５１７に結合される。４つのスイッチのソースおよび／またはドレインも同様に、共通のソース電圧５１９に結合され得る。第２の直列スイッチ５０４は、第１のスイッチ５４２、第２のスイッチ５４４、第３のスイッチ５４６、および／または第４のスイッチ５４８を備え得る。第１のスイッチ５４２、第２のスイッチ５４４、第３のスイッチ５４６、および／または第４のスイッチ５４８のゲートは、第１のゲート電圧５１７に結合され得る。
いくつかの実施形態では、第１のスイッチ５４２のゲートは、第５のスイッチに結合され得る。第２のスイッチ５４４のゲートは、第６のスイッチに結合され得る。第５のスイッチのソースまたはドレインと、第６のスイッチのソースまたはドレインとは、第１のノードに結合され得る。第５のスイッチのゲートと、第６のスイッチのゲートとは、第２のノードに結合され得る。第１のノードは、第２のゲート電圧５２１に結合され得る。
また、第３のスイッチのゲートは、第７のスイッチに結合され得る。第４のスイッチのゲートは、第８のスイッチに結合され得る。第７のスイッチのソースまたはドレインと、第８のスイッチのソースまたはドレインとは、第３のノードに結合され得る。第７のスイッチのゲートと、第８のスイッチのゲートとは、第４のノードに結合され得る。第３のノードは、第２のゲート電圧５２１に結合され得る。
第５のスイッチおよび第６のスイッチ（および第７のスイッチおよび第８のスイッチ）は、背向ダイオードと同様に、電圧および／または信号を阻止するように構成され得る。このように、第１の直列スイッチ５０２を構成するさまざまなスイッチは、０Ｖのソース電圧５１９を維持しながら、正の（たとえば２．５Ｖの）第２のゲート電圧５２１を受信するように構成され得る。
いくつかの実施形態では、第２の直列スイッチ５０４がオフ状態である場合、第１の直列スイッチ５０２はオン状態であるように構成され得る。同様に、第１の直列スイッチ５０２がオフ状態である場合、第２の直列スイッチ５０４はオン状態であるように構成され得る。たとえば、第１の直列スイッチ５０２での第２のゲート電圧５１５、および／または第２の直列スイッチ５０４での第１のゲート電圧５１７がほぼ０Ｖであり得る間、第１の直列スイッチ５０２での第１のゲート電圧５１１、および／または第２の直列スイッチ５０４での第２のゲート電圧５２１は、正（たとえば２．５Ｖ）であり得る。同様に、第１の直列スイッチ５０２での第２のゲート電圧５１５、および／または、第２の直列スイッチ５０４での第１のゲート電圧５１７が正（たとえば２．５Ｖ）であり得る間、第１の直列スイッチ５０２での第１のゲート電圧５１１、および／または第２の直列スイッチ５０４での第２のゲート電圧５２１は、ほぼ０Ｖであり得る。第１の直列スイッチ５０２および／または第２の直列スイッチ５０４での第１のソース電圧５１３、５１９は、オン状態およびオフ状態の双方でほぼ０Ｖであり得る。
第１のシャントスイッチ５０３は、第１の直列スイッチ５０２のものと同様のスイッチおよび／または電圧源のネットワークを備え得る。また、第２のシャントスイッチ５０５は、第２の直列スイッチ５０２のものと同様のスイッチおよび／または電圧源のネットワークを備え得る。したがって、第１の直列スイッチ５０２がオン状態である場合、第１のシャントスイッチ５０３はオン状態であるように構成され、および／または、第１の直列スイッチ５０２がオフ状態である場合、第１のシャントスイッチ５０３はオフ状態であるように構成され得る。同様に、第２の直列スイッチ５０４がオン状態である場合、第２のシャントスイッチ５０５はオン状態であるように構成され、および／または、第２の直列スイッチ５０４がオフ状態である場合、第２のシャントスイッチ５０５はオフ状態であるように構成され得る。
図６の例では、図５のスイッチング回路５００がパッケージ化モジュール６００に含まれ得る。スイッチング回路５００は、図５および／または他の図に関して本明細書で説明されるさまざまなスイッチおよび／または結合回路を含み得る半導体ダイ６０２を備え得る。
パッケージ化モジュール６００はさらに、コントローラ６１０を含み得る。そのようなコントローラは、たとえば、スイッチング回路５００のさまざまなスイッチを選択的にバイアスするために、本明細書で説明されるような論理機能性を提供するように構成され得る。いくつかの実施形態では、そのようなコントローラは、モバイル・インダストリー・プロセッサ・インターフェイス（mobile industry processor interface：ＭＩＰＩ）規格などの制御規格で動作するように構成され得る。
いくつかの実現化例では、本明細書で説明される特徴を１つ以上有するアーキテクチャ、デバイス、および／または回路は、無線デバイスなどのＲＦデバイスに含まれ得る。そのようなアーキテクチャ、デバイス、および／または回路は、無線デバイスで直接、または本明細書で説明されるような１つ以上のモジュール形式で、またはそれらの何らかの組合せで実現され得る。いくつかの実施形態では、そのような無線デバイスは、たとえば、携帯電話、スマートフォン、電話機能性を有するかまたは有さない携帯用無線デバイス、無線タブレット、無線ルータ、無線アクセスポイント、無線基地局などを含み得る。無線デバイスの文脈で説明されてきたが、本開示の１つ以上の特徴は、基地局などの他のＲＦシステムでも実現され得るということが理解されるであろう。
図７は、本明細書で説明される有利な特徴を１つ以上有する例示的な無線デバイス７００を示す。本明細書で説明されるように、本明細書で説明されるような特徴を１つ以上有する１つ以上のスイッチング回路は、そのような無線デバイスにおける多くの場所で実現され得る。たとえば、いくつかの実施形態では、本明細書で説明されるような特徴を１つ以上有するスイッチング回路５００は、１つ以上の低雑音増幅器（low-noise amplifier：ＬＮＡ）を有するダイバーシティ受信（ＤＲｘ）モジュール７０１などのモジュールで実現され得る。
いくつかの実施形態では、本明細書で説明されるような特徴を１つ以上有するスイッチング回路５００は、トランシーバで実現され得る。そのようなスイッチング回路は、トランシーバ内の別個のモジュールとして、またはトランシーバモジュールの一部として実現され得る。
いくつかの実施形態では、本明細書で説明されるような特徴を１つ以上有するスイッチング回路５００は、フロントエンドモジュール（たとえばＤＲｘモジュール）とトランシーバとの間で実現され得る。そのようなスイッチング回路５００は、別個のモジュールとして、回路素子のアセンブリとして、またはそれらの任意の組合せとして実現され得る。
図７の例では、増幅され送信されるＲＦ信号を生成し、受信信号を処理するように構成され動作され得るトランシーバ７１０から、ＰＡモジュール７１２における電力増幅器（power amplifier：ＰＡ）が、それぞれのＲＦ信号を受信することができる。トランシーバ７１０は、ユーザにとって好適なデータおよび／または音声信号とトランシーバ７１０にとって好適なＲＦ信号との間の変換を提供するように構成されたベースバンドサブシステム７０８と相互作用するように図示されている。トランシーバ７１０はまた、無線デバイス７００の動作のための電力を管理するように構成された電力管理コンポーネント７０６に接続されるように図示されている。そのような電力管理は、無線デバイス７００のベースバンドサブシステム７０８および他のコンポーネントの動作も制御することができる。
ベースバンドサブシステム７０８は、ユーザに提供され、ユーザから受信された音声および／またはデータのさまざまな入力および出力を容易にするために、ユーザインターフェイス７０２に接続されるように図示されている。ベースバンドサブシステム７０８はまた、無線デバイスの動作を容易にするためにデータおよび／または命令を格納し、および／または、ユーザについての情報の格納を提供するように構成されたメモリ７０４にも接続され得る。
図７の例では、ＤＲｘモジュール７０１は、１つ以上のダイバーシティアンテナ（たとえばダイバーシティアンテナ７３０）とＡＳＭ７１４との間で実現され得る。そのような構成は、損失がほとんどまたはまったくなく、および／または、雑音をダイバーシティアンテナ７３０からＲＦ信号にほとんどまたはまったく追加することなく、ダイバーシティアンテナ７３０を通して受信されたＲＦ信号が処理される（いくつかの実施形態では、ＬＮＡによる増幅を含む）ことを可能にし得る。ＤＲｘモジュール７０１００からのそのような処理された信号は次に、１つ以上の信号経路を通してＡＳＭにルーティングされ得る。
図７の例では、メインアンテナ７２０は、たとえば、ＰＡモジュール７１２からのＲＦ信号の送信を容易にするように構成され得る。いくつかの実施形態では、受信動作もメインアンテナを通して達成され得る。
多くの他の無線デバイス構成が、本明細書で説明された１つ以上の特徴を利用することができる。たとえば、無線デバイスは、マルチバンドデバイスでなくてもよい。別の例では、無線デバイスは、ダイバーシティアンテナなどの追加のアンテナと、Ｗｉ－Ｆｉ、ブルートゥース（登録商標）、およびＧＰＳなどの追加の接続性特徴とを含み得る。
本開示の１つ以上の特徴は、本明細書で説明されるようなさまざまなセルラー周波数帯域で実現され得る。そのような帯域の例を表１に列挙する。それらの帯域のうちの少なくともいくつかは副帯域に分割され得ることが理解されるであろう。また、本開示の１つ以上の特徴は、表１の例のような名称を有していない周波数範囲で実現され得ることも理解されるであろう。
Figure 2022159156000002
本開示はさまざまな特徴を説明しているが、そのうちのどの特徴も、本明細書で説明される利点に対して単独で責任を負わない。当業者には明らかであるように、本明細書で説明されるさまざまな特徴は、組合されてもよく、修正されてもよく、または省略されてもよいことが理解されるであろう。本明細書で具体的に説明されたもの以外の組合せおよび部分的組合せは、当業者には明らかであり、本開示の一部を構成するよう意図されている。本明細書では、さまざまな方法が、さまざまなフローチャートのステップおよび／または段階に関連して説明されている。多くの場合、フローチャートに示す複数のステップおよび／または段階を単一のステップおよび／または段階として実行できるように、特定のステップおよび／または段階をともに組合せてもよいことを理解されたい。また、特定のステップおよび／または段階を、別個に実行される追加の下位要素に分割してもよい。場合によっては、ステップおよび／または段階の順序を並べ替えてもよく、特定のステップおよび／または段階を完全に省略してもよい。また、本明細書で説明される方法は、本明細書に示され説明されたものに対する追加のステップおよび／または段階も実行され得るよう、オープンエンドと理解されるべきである。
本明細書で説明されるシステムおよび方法のいくつかの局面は、たとえば、コンピュータソフトウェア、ハードウェア、ファームウェア、または、コンピュータソフトウェア、ハードウェア、およびファームウェアの任意の組合せを使用して、有利に実現され得る。コンピュータソフトウェアは、実行されると本明細書で説明される機能を行なう、コンピュータ読取可能媒体（たとえば非一時的コンピュータ読取可能媒体）に格納されたコンピュータ実行可能コードを含み得る。いくつかの実施形態では、コンピュータ実行可能コードは、１つ以上の汎用コンピュータプロセッサによって実行される。当業者であれば、汎用コンピュータ上で実行されるソフトウェアを使用して実現され得る特徴または機能はいずれも、ハードウェア、ソフトウェア、またはファームウェアの異なる組合せを使用しても実現され得ることを、本開示に照らして認識するであろう。たとえば、そのようなモジュールは、集積回路の組合せを使用して、ハードウェアで完全に実現され得る。これに代えて、またはこれに加えて、そのような特徴または機能は、汎用コンピュータではなく、本明細書で説明される特定の機能を行なうように設計された専用コンピュータを使用して、完全にまたは部分的に実現され得る。
複数の分散コンピューティングデバイスは、本明細書で説明されるいずれか１つのコンピューティングデバイスと置き換えられ得る。そのような分散型の実施形態では、上記１つのコンピューティングデバイスの機能は、いくつかの機能が分散コンピューティングデバイスの各々で実行されるように（たとえばネットワークを通して）分散される。
いくつかの実施形態は、等式、アルゴリズム、および／またはフローチャート図を参照して説明される場合がある。これらの方法は、１つ以上のコンピュータ上で実行可能なコンピュータプログラム命令を使用して実現されてもよい。また、これらの方法は、コンピュータプログラム製品として別々に実現されてもよく、または、装置もしくはシステムのコンポーネントとして実現されてもよい。この点に関して、各等式、アルゴリズム、フローチャートのブロックまたはステップ、およびそれらの組合せは、コンピュータ読取可能プログラムコード論理において具現される１つ以上のコンピュータプログラム命令を含む、ハードウェア、ファームウェア、および／またはソフトウェアによって実現されてもよい。理解されるように、そのようなコンピュータプログラム命令はいずれも、１つ以上のコンピュータにロードされてもよく、当該１つ以上のコンピュータは、汎用コンピュータもしくは専用コンピュータ、または、マシンを製造する他のプログラマブル処理装置を含むもののそれらに限定されず、当該コンピュータまたは他のプログラマブル処理装置上で実行されるコンピュータプログラム命令が、等式、アルゴリズム、および／またはフローチャートで特定された機能を実現するようになっている。また、各等式、アルゴリズム、および／またはフローチャート図におけるブロック、ならびにそれらの組合せは、特定された機能またはステップを実行する専用ハードウェアベースのコンピュータシステムによって、または、専用ハードウェアとコンピュータ読取可能プログラムコード論理手段との組合せによって実現されてもよいことが理解されるであろう。
さらに、コンピュータ読取可能プログラムコード論理において具現されるようなコンピュータプログラム命令はまた、コンピュータ読取可能メモリ（たとえば非一時的コンピュータ読取可能媒体）に格納されてもよく、それは、コンピュータ読取可能メモリに格納された命令がフローチャートのブロックで特定された機能を実現するように、１つ以上のコンピュータまたは他のプログラマブル処理装置に特定の態様で機能するよう指示することができる。コンピュータプログラム命令はまた、１つ以上のコンピュータまたは他のプログラマブルコンピューティングデバイス上にロードされ、当該１つ以上のコンピュータまたは他のプログラマブルコンピューティングデバイス上で一連の作業ステップを行なわせて、当該コンピュータまたは他のプログラマブル処理装置上で実行される命令が、等式、アルゴリズム、および／またはフローチャートのブロックで特定された機能を実現するためのステップを提供するように、コンピュータにより実現されるプロセスを生成してもよい。
本明細書で説明される方法およびタスクのうちのいくつかまたはすべては、コンピュータシステムによって行なわれ、完全に自動化されてもよい。コンピュータシステムは、場合によっては、説明された機能を行なうためにネットワークを通して通信し相互運用する複数の異なるコンピュータまたはコンピューティングデバイス（たとえば物理サーバ、ワークステーション、ストレージアレイなど）を含み得る。そのような各コンピューティングデバイスは、典型的には、メモリまたは他の非一時的コンピュータ読取可能記憶媒体もしくはデバイスに格納されたプログラム命令またはモジュールを実行するプロセッサ（または複数のプロセッサ）を含む。本明細書で開示されたさまざまな機能は、そのようなプログラム命令において具現されてもよいが、開示された機能のうちのいくつかまたはすべては、代わりにコンピュータシステムの特定用途向け回路（たとえばＡＳＩＣまたはＦＰＧＡ）において実現されてもよい。コンピュータシステムが複数のコンピューティングデバイスを含む場合、これらのデバイスは、同じ場所に位置していてもよいが同じ場所に位置する必要はない。開示された方法およびタスクの結果は、ソリッドステートメモリチップおよび／または磁気ディスク等の物理記憶デバイスを異なる状態に変換することによって永続的に格納されてもよい。
本明細書および特許請求の範囲全体にわたって、「備える（comprise, comprising）」などの単語は、文脈上明らかに他の意味でなければならない場合を除いて、排他的または網羅的な意味と反対の、包括的な意味で、すなわち「～を含むが～に限定されない」という意味で、解釈されるべきである。本明細書で一般的に使用される「結合される（coupled）」という単語は、２つ以上の要素が、直接接続され得ること、または１つ以上の中間要素を介して接続され得ることを意味する。加えて、「本明細書で」、「上記」、「下記」という単語および同様の趣旨の単語は、本願で使用される場合、本願を全体として指しており、本願のいずれか特定の部分を指してはいない。文脈上許容される場合、上記「詳細な説明」において単数または複数を使用している単語は、それぞれ複数または単数も含み得る。２つ以上の項目のリストに関する「または」という単語は、この単語の以下の解釈、すなわち、リスト内の項目のうちのいずれか、リスト内の項目のすべて、および、リスト内の項目の任意の組合せ、のすべてを網羅する。「例示的」という単語は、「ある例、事例、または実例として機能すること」を意味するために、本明細書で排他的に使用される。本明細書で「例示的」として説明されるどの実現化例も、他の実現化例よりも好ましいかまたは有利であるとして必ずしも解釈されるべきではない。
本開示は、本明細書に示される実現化例に限定されるよう意図されていない。本開示で説明される実現化例へのさまざまな修正が、当業者には容易に明らかであろう。また、本明細書で定義される包括的な原理は、本開示の精神または範囲から逸脱することなく、他の実現化例にも適用され得る。本明細書で提供される本発明の教示は、他の方法およびシステムに適用可能であり、上述の方法およびシステムに限定されておらず、上述のさまざまな実施形態の要素および動作を組合せることによって、さらに別の実施形態を提供することができる。したがって、本明細書で説明される新規の方法およびシステムは、さまざまな他の形態で具現され得る。さらに、本明細書で説明される方法およびシステムの形態におけるさまざまな省略、置換、および変更が、本開示の精神から逸脱することなく行なわれ得る。添付の請求項およびそれらの均等物は、本開示の範囲および精神に該当するようなそのような形態または修正を網羅するよう意図されている。

Claims (20)

  1. スイッチング回路であって、
    第１の出力ポートに結合された第１の直列スイッチを備え、前記第１の直列スイッチは、第１の電界効果トランジスタ（ＦＥＴ）、第２のＦＥＴ、第３のＦＥＴ、第４のＦＥＴ、第５のＦＥＴ、および第６のＦＥＴを含み、前記スイッチング回路はさらに、
    第２の出力ポートに結合された第２の直列スイッチと、
    結合回路とを備え、前記結合回路は、前記第５のＦＥＴのゲートと前記第６のＦＥＴのゲートとを第１のノードに結合し、前記第５のＦＥＴのソースと前記第６のＦＥＴのドレインとを第２のノードに結合し、前記第１のＦＥＴのソースと前記第２のＦＥＴのドレインとを第３のノードに結合し、前記第１のＦＥＴのゲートと前記第５のＦＥＴのドレインとを第４のノードに結合し、前記第２のＦＥＴのゲートと前記第６のＦＥＴのソースとを第５のノードに結合し、前記第４のノードと前記第５のノードとを第１のゲート電圧に結合し、前記第１のノードを前記第１のゲート電圧とは異なる第２のゲート電圧に結合するように構成される、スイッチング回路。
  2. 第１のシャントスイッチをさらに備え、
    前記結合回路はさらに、前記第１の出力ポートを前記第１の直列スイッチと前記第１のシャントスイッチとの間に結合するように構成される、請求項１に記載のスイッチング回路。
  3. 第２のシャントスイッチをさらに備え、
    前記結合回路はさらに、前記第２の出力ポートを前記第２の直列スイッチと前記第２のシャントスイッチとの間に結合するように構成される、請求項２に記載のスイッチング回路。
  4. 前記第１のシャントスイッチは、直列接続された４つのＦＥＴを備える、請求項３に記載のスイッチング回路。
  5. 前記第２のシャントスイッチは、直列接続された４つのＦＥＴを備える、請求項３に記載のスイッチング回路。
  6. 前記第２の直列スイッチは、直列接続された４つのＦＥＴを備える、請求項１に記載のスイッチング回路。
  7. 前記第１の直列スイッチは、第７のＦＥＴと第８のＦＥＴとをさらに備える、請求項１に記載のスイッチング回路。
  8. 前記第２のゲート電圧が正である間、前記第１のゲート電圧はほぼ０Ｖであるように構成される、請求項１に記載のスイッチング回路。
  9. 前記第１のゲート電圧が正である間、前記第２のゲート電圧はほぼ０Ｖであるように構成される、請求項１に記載のスイッチング回路。
  10. 無線デバイスであって、
    第１の出力ポートに結合された第１の直列スイッチを備え、前記第１の直列スイッチは、第１の電界効果トランジスタ（ＦＥＴ）、第２のＦＥＴ、第３のＦＥＴ、第４のＦＥＴ、第５のＦＥＴ、および第６のＦＥＴを含み、前記無線デバイスはさらに、
    第２の出力ポートに結合された第２の直列スイッチと、
    結合回路とを備え、前記結合回路は、前記第５のＦＥＴを前記第１のＦＥＴに結合し、前記第５のＦＥＴを前記第６のＦＥＴに結合し、前記第１のＦＥＴを前記第２のＦＥＴに結合し、前記第１のＦＥＴと前記第２のＦＥＴとを第１のゲート電圧に結合し、前記第５のＦＥＴと前記第６のＦＥＴとを前記第１のゲート電圧とは異なる第２のゲート電圧に結合するように構成される、無線デバイス。
  11. 第１のシャントスイッチをさらに備え、
    前記結合回路はさらに、前記第１の出力ポートを前記第１の直列スイッチと前記第１のシャントスイッチとの間に結合するように構成される、請求項１０に記載の無線デバイス。
  12. 第２のシャントスイッチをさらに備え、
    前記結合回路はさらに、前記第２の出力ポートを前記第２の直列スイッチと前記第２のシャントスイッチとの間に結合するように構成される、請求項１１に記載の無線デバイス。
  13. 前記第１のシャントスイッチは、直列接続された４つのＦＥＴを備える、請求項１２に記載の無線デバイス。
  14. 前記第２のシャントスイッチは、直列接続された４つのＦＥＴを備える、請求項１２に記載の無線デバイス。
  15. 前記第２の直列スイッチは、直列接続された４つのＦＥＴを備える、請求項１０に記載の無線デバイス。
  16. 半導体ダイであって、
    第１の出力ポートに結合された第１の直列スイッチを備え、前記第１の直列スイッチは、第１の電界効果トランジスタ（ＦＥＴ）、第２のＦＥＴ、第３のＦＥＴ、第４のＦＥＴ、第５のＦＥＴ、および第６のＦＥＴを含み、前記半導体ダイはさらに、
    第２の出力ポートに結合された第２の直列スイッチと、
    結合回路とを備え、前記結合回路は、前記第５のＦＥＴを前記第１のＦＥＴに結合し、前記第５のＦＥＴを前記第６のＦＥＴに結合し、前記第１のＦＥＴを前記第２のＦＥＴに結合し、前記第１のＦＥＴと前記第２のＦＥＴとを第１のゲート電圧に結合し、前記第５のＦＥＴと前記第６のＦＥＴとを前記第１のゲート電圧とは異なる第２のゲート電圧に結合するように構成される、半導体ダイ。
  17. 第１のシャントスイッチをさらに備え、
    前記結合回路はさらに、前記第１の出力ポートを前記第１の直列スイッチと前記第１のシャントスイッチとの間に結合するように構成される、請求項１６に記載の半導体ダイ。
  18. 第２のシャントスイッチをさらに備え、
    前記結合回路はさらに、前記第２の出力ポートを前記第２の直列スイッチと前記第２のシャントスイッチとの間に結合するように構成される、請求項１７に記載の半導体ダイ。
  19. 前記第１のシャントスイッチは、直列接続された４つのＦＥＴを備える、請求項１８に記載の半導体ダイ。
  20. 前記第２のシャントスイッチは、直列接続された４つのＦＥＴを備える、請求項１８に記載の半導体ダイ。
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