JP2015082684A

JP2015082684A - 増幅回路

Info

Publication number: JP2015082684A
Application number: JP2013218356A
Authority: JP
Inventors: 勝也嘉藤; Katsuya Kato; 新庄　真太郎; Shintaro Shinjo; 真太郎新庄; 檜枝　護重; Morishige Hieda; 護重檜枝
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2013-10-21
Filing date: 2013-10-21
Publication date: 2015-04-27

Abstract

【課題】回路サイズをより小型にでき、かつ利得が異なる三つ以上の動作モードに切り替えることができ、かつより広い出力電圧範囲で高利得を実現できる増幅回路を提供する。【解決手段】この増幅回路２００は、第２負帰還回路１０１のダイオード４０を帰還方向に対して順方向に接続している。第１負帰還回路１００のキャパシタ２０は、ダイオード４０のカソード側のＤＣカット用キャパシタとして機能する。【選択図】図１

Description

この発明は、通信端末用の電力増幅器などに用いられる増幅回路に関するものであり、特に、ダイオードスイッチを用いた可変利得増幅回路に関する。

携帯端末をはじめとする通信端末用の電力増幅器として、入力側に接続したＲＦ−ＩＣ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）の最低出力電力およびダイナミックレンジを緩和するために、可変利得機能を有する増幅回路が用いられている。

例えば、携帯電話通信における端末においては、−５０ｄＢｍから２５ｄＢｍ程度の送信電力制御が必要となる。ＲＦ−ＩＣと電力増幅器はインピーダンスが整合しており、電力増幅器の出力からアンテナまで無損失の条件下で、電力利得が３０ｄＢの増幅回路を用いた場合、ＲＦ−ＩＣの出力電力の制御範囲は−８０ｄＢｍ〜−５ｄＢｍとなる。このため、７５ｄＢのダイナミックレンジが必要となる。一方、０ｄＢｍを超える高出力電力の動作時は３０ｄＢの高利得となり、０ｄＢｍ以下の低出力電力の動作時は１０ｄＢの低利得となる可変利得増幅回路を用いた場合、ＲＦ−ＩＣの出力電力の制御範囲は−６０ｄＢｍ〜−５ｄＢｍとなる。このため、５５ｄＢのダイナミックレンジが必要となる。
すなわち、可変利得増幅回路を用いたほうが、ダイナミックレンジを緩和するともに最低出力電力の値を大きくすることができ、電力制御の精度を向上させることができる。

また、近年、ＲＦフロントエンドを小形にするために、一つの増幅回路で複数の変調方式に対応することが要望されている。変調方式が異なる場合には送信器におけるレベルダイヤが異なるため、変調方式に応じて利得を可変できる電力増幅器が必要となる。

また、端末の低価格化に伴い、増幅回路のコストダウンが求められている。特に、廉価モデルの端末に搭載する場合には、ＦＥＴスイッチよりも低歪でかつ低価格なダイオードスイッチを用いた可変増幅回路が要望されている。

これに対し、非特許文献１には、ダイオードスイッチを用いて利得切替機能を実現した増幅回路が開示されている。

図６を参照して、非特許文献１の増幅回路の構成について説明する。なお、非特許文献１は多段増幅回路を構成しているが、ここでは利得切替機能を有する初段の増幅回路のみについて説明する。
図中、９０は信号増幅用のトランジスタである。トランジスタ９０にＲＣ回路を含む第１負帰還回路１００ａが並列に接続されている。また、トランジスタ９０に、ダイオードスイッチを含む第２負帰還回路１０１ａが並列に接続されている。
第２負帰還回路１０１ａのダイオードスイッチは、帰還方向に対して逆向きに接続されたダイオード４０を有している。また、ダイオード４０のカソード側およびアノード側に直流（ＤＣ）カット用のキャパシタ２１，２２が設けられている。

次に、非特許文献１の増幅回路の動作について説明する。非特許文献１の増幅回路は、以下に示すように、利得が異なる二つの動作モードで動作する。
まず、トランジスタ９０をＯＮ状態にし、かつダイオード４０をＯＦＦ状態にすることにより、高利得の第１動作モードが実行される。第１動作モードにおいては、入力端子１から入力した信号は、入力整合回路１０を通過した後にトランジスタ９０で増幅され、出力端子２から出力される。また、増幅された信号の一部が第１負帰還回路１００ａを介して入力側にフィードバックされる。その結果、高い利得が得られる。

一方、トランジスタ９０をＯＦＦ状態にし、かつダイオード４０をＯＮ状態にすることにより、低利得の第２動作モードが実行される。第２動作モードにおいては、入力端子１から入力した信号はトランジスタ９０には入力されず、第２負帰還回路１０１ａをバイパスした経路を通過する。その結果、トランジスタ９０による増幅効果は得られず、第１動作モードよりも利得が低くなる。

以上のように、非特許文献１の増幅回路は、ダイオードスイッチを用いて利得が異なる二つの動作モードに切り替えている。

K. Yamamoto，et al.，"A GSM/EDGE Dual-Mode，900/1800/1900-MHz Triple-Band HBT MMIC Power Amplifier Module，"RFIC，pp.245-248，2002.

しかしながら、非特許文献１の増幅回路は、ダイオード４０の両側に二つのＤＣカット用のキャパシタ２１，２２が必要となり、回路サイズが大きくなるという課題があった。
また、第１動作モードにおいて、高出力動作時に、トランジスタ９０のコレクタ側に生じた大きな最大振幅の電圧によってダイオード４０が励起されて電流が流れ、第２負帰還回路１０１ａがフィードバック経路として動作する。そのため、高出力動作時において、利得の低下、それに伴う線形性の劣化、および見かけの飽和出力電力の低下が生じるという課題があった。
また、利得が異なる二つの動作モードしか持たず、三つ以上の動作モードを必要とする機器には適用できないという課題があった。

この発明は、上記のような課題を解決するためになされたものであり、回路サイズをより小型にでき、かつ利得が異なる三つ以上の動作モードに切り替えることができ、かつより広い出力電圧範囲で高利得を実現できる増幅回路を提供することを目的とする。

この発明の増幅回路は、信号増幅用のトランジスタに負帰還接続したＲＣ回路を含む第１負帰還回路と、第１負帰還回路に並列に接続したダイオードスイッチを含む第２負帰還回路とを備えた増幅回路において、ダイオードスイッチのダイオードは、アノードを負帰還回路の入力側に接続し、カソードを負帰還回路の出力側に接続し、ＲＣ回路の容量は、ダイオードスイッチの直流カット用の容量を含むものである。

この発明の増幅回路によれば、回路サイズをより小型にでき、かつ利得が異なる三つ以上の動作モードに切り替えることができ、かつより広い出力電圧範囲で高利得を実現できる。

この発明の実施の形態１の増幅回路の構成図である。この発明の実施の形態２の増幅回路の構成図である。この発明の実施の形態３の増幅回路の構成図である。この発明の実施の形態４の増幅回路の構成図である。この発明の実施の形態５の増幅回路の構成図である。非特許文献１の増幅回路の構成図である。

実施の形態１．
以下、図１を参照して、この発明の実施の形態１の増幅回路について説明する。
図中、９０はエミッタ接地のトランジスタである。トランジスタ９０のベースに入力端子１が接続され、トランジスタ９０のコレクタに出力端子２が接続されている。トランジスタ９０のベースにバイアス回路１２が接続されている。また、トランジスタ９０のコレクタに、コレクタバイアス回路５０を介してコレクタ電圧端子８０が接続されている。

トランジスタ９０のコレクタに抵抗３０（第１抵抗）の一端を接続し、抵抗３０とトランジスタ９０のベース間にキャパシタ２０（第１容量）が設けられている。抵抗３０とキャパシタ２０により、ＲＣ回路を含む第１負帰還回路１００が構成されている。

トランジスタ９０のコレクタにキャパシタ２１（第２容量）の一端を接続するとともに、他端を抵抗３２（第２抵抗）に接続している。抵抗３２とキャパシタ２０との間にダイオード４０が介在している。また、ダイオード４０のアノードに、インダクタ６０およびダイオード制御電圧端子７０からなるダイオード制御電圧回路１０２が接続されている。キャパシタ２１、抵抗３２、ダイオード制御電圧回路１０２およびダイオード４０によって、ダイオードスイッチが構成されている。
また、ダイオード４０のカソードに一端を接続し、他端を接地した抵抗３１（第３抵抗）が設けられている。抵抗３１とダイオードスイッチにより、第２負帰還回路１０１が構成されている。

このように構成された増幅回路２００は、第２負帰還回路１０１のダイオード４０が、帰還方向に対して順方向に接続されている。第１負帰還回路１００のキャパシタ２０は、ダイオード４０のカソード側のＤＣカット用キャパシタの機能を有している。

次に、増幅回路２００の動作について説明する。
この増幅回路２００は、以下に示すように、利得が異なる三つの動作モードで動作する。なお、それぞれの動作モードに対する変調波信号の組み合わせは任意である。

まず、任意の正の電圧Ｖｃ（Ｈ）をコレクタ電圧端子８０に印加し、かつトランジスタ９０がＯＮ状態になるようなバイアス電圧をバイアス回路１２から印加する。次いで、ダイオード４０に逆バイアスが印加されるような電圧をダイオード制御電圧端子７０に印加する。このようにして、第１動作モードが実行される。
この場合、ダイオード４０のカソードには電圧Ｖｃ（Ｈ）の値および抵抗３０，３１の抵抗値で決まる正の電圧が印加されることから、それよりも低い電圧（０Ｖなど）をダイオード制御電圧端子７０に印加する。

第１動作モードにおいては、入力端子１から入力した信号は、トランジスタ９０で増幅されて出力端子２から出力される。また、増幅された信号の一部のみが、第１負帰還回路１００を介して入力側に帰還される。その結果、高い利得を得ることができる。
この時、仮にトランジスタ９０で増幅された信号の電圧が大きな最大振幅を有していたとしても、ダイオード４０には逆バイアスが印加され高いアイソレーションが保たれていることから、第２負帰還回路１０１には電流が流れない。したがって、利得の低下や飽和出力電力の低下を阻止することができる。

次に、Ｖｃ（Ｈ）よりも低い正の電圧Ｖｃ（Ｍ）をコレクタ電圧端子８０に印加し、かつトランジスタ９０がＯＮ状態になるようなバイアス電圧をバイアス回路１２から印加する。次いで、ダイオード４０に順方向バイアスが印加されるような電圧をダイオード制御電圧端子７０に印加する。このようにして、第２動作モードが実行される。
この場合、ダイオード４０のカソードには電圧Ｖｃ（Ｍ）の値および抵抗３０，３１の抵抗値で決まる正の電圧が印加されることから、それよりも高い電圧をダイオード制御電圧端子７０に印加する。なお、Ｖｃ（Ｍ）＜Ｖｃ（Ｈ）であることから、ダイオード４０のカソードに印加される電圧も第１動作モードと比べて低い値となる。

第２動作モードにおいては、入力端子１から入力した信号は、トランジスタ９０で増幅されて出力端子２から出力される。また、増幅された信号の一部が、第１負帰還回路１００および第２負帰還回路１０１を介して入力側にフィードバックされる。
その結果、第１動作モードよりも電流の帰還量が多くなるため、利得が低くなる。また、Ｖｃ（Ｍ）＜Ｖｃ（Ｈ）であることから、出力電力も低くなる。

次に、Ｖｃ（Ｍ）以下の正の電圧Ｖｃ（Ｌ）をコレクタ電圧端子８０に印加し、かつトランジスタ９０がＯＦＦ状態になるようなバイアス電圧をバイアス回路１２から印加する。次いで、ダイオード４０に順方向バイアスが印加されるような電圧をダイオード制御電圧端子７０に印加する。このようにして、第３動作モードが実行される。
この場合、ダイオード４０のカソードには電圧Ｖｃ（Ｌ）の値および抵抗３０，３１の抵抗値で決まる正の電圧が印加されることから、それよりも高い電圧をダイオード制御電圧端子７０に印加する。なお、Ｖｃ（Ｌ）≦Ｖｃ（Ｍ）であることから、ダイオード４０のカソードに印加される電圧も第２動作モードと比べて低い値となる。

第３動作モードにおいては、入力端子１から入力した信号はトランジスタ９０には入力されず、第１負帰還回路１００および第２負帰還回路１０１をバイパスした経路を通過し、出力端子２から出力される。
その結果、トランジスタ９０による増幅効果は得られず、回路が減衰器として動作して最も低い利得が得られる。また、Ｖｃ（Ｌ）≦Ｖｃ（Ｍ）であることから、出力電力も第２モードよりさらに低くなる。

すなわち、この増幅回路２００は、任意の出力電力において高利得を実現した第１動作モードと、第１動作モードより利得が低くかつ出力電力も低い第２動作モードと、第２動作モードよりさらに利得が低くかつ出力電圧も低い第３動作モードからなる、異なる三つの動作モードにより動作する。

以上のように、この増幅回路２００は、第２負帰還回路１０１のダイオード４０を帰還方向に対して順方向に接続している。第１負帰還回路１００のキャパシタ２０は、ダイオード４０のカソード側のＤＣカット用キャパシタとして機能する。
その結果、利得がそれぞれ異なる三つの動作モードに切り替えることができる。また、第２負帰還回路１０１のダイオード４０のカソード側にＤＣカット専用のキャパシタが不要となり、回路サイズをより小型にすることができる。また、最も高利得な第１動作モードにおいて、高出力動作時であっても利得の低下を阻止して、より広い範囲の出力電力において高利得を実現することができる。

なお、ダイオード制御電圧回路１０２を構成するインダクタ６０に代えて、抵抗を備えた構成としても良い。
また、抵抗３２を除いた構成としても良い。この場合、より少ない素子数で増幅回路を構成することができ、コストダウンを図ることができる。

また、信号増幅用のトランジスタ９０をエミッタ接地のバイポーラトランジスタで構成したが、信号増幅機能を有するものであれば任意の半導体素子を用いて良い。

実施の形態２．
図２を参照して、信号増幅素子としてソース接地の電界効果トランジスタ（ＦＥＴ）を用いた増幅回路について説明する。
図中、９０はソース接地のトランジスタである。トランジスタ９０のゲートに入力端子１が接続され、トランジスタ９０のドレインに出力端子２が接続されている。トランジスタ９０のゲートにバイアス回路１２が接続されている。また、トランジスタ９０のドレインに、ドレインバイアス回路５１を介してドレイン電圧端子８１が接続されている。

トランジスタ９０のドレインに抵抗３０の一端を接続し、抵抗３０とトランジスタ９０のゲート間にキャパシタ２０が設けられている。抵抗３０とキャパシタ２０により、ＲＣ回路を含む第１負帰還回路１００が構成されている。

トランジスタ９０のドレインにキャパシタ２１の一端を接続し、他端を抵抗３２に接続している。抵抗３２とキャパシタ２０との間にダイオード４０が介在している。また、ダイオード４０のアノードに、インダクタ６０およびダイオード制御電圧端子７０からなるダイオード制御電圧回路１０２が接続されている。キャパシタ２１、抵抗３２、ダイオード制御電圧回路１０２およびダイオード４０によって、ダイオードスイッチが構成されている。
また、ダイオード４０のカソードに一端を接続し、他端を接地した抵抗３１を有している。抵抗３１とダイオードスイッチにより、第２負帰還回路１０１が構成されている。

このように構成された増幅回路２０１は、実施の形態１の増幅回路２００と同様に、任意の出力電力において高利得を実現した第１動作モードと、第１動作モードより利得が低くかつ出力電力も低い第２動作モードと、第２動作モードよりさらに利得が低くかつ出力電圧も低い第３動作モードからなる、異なる三つの動作モードにより動作する。

その結果、利得がそれぞれ異なる三つの動作モードに切り替えることができる。また、第２負帰還回路１０１のダイオード４０のカソード側にＤＣカット専用のキャパシタが不要となり、回路サイズをより小型にすることができる。また、最も高利得な第１動作モードにおいて、高出力動作時であっても利得の低下を阻止して、より広い範囲の出力電力において高利得を実現することができる。

なお、信号増幅用のトランジスタ９０を接合型ＦＥＴで構成したが、ＭＯＳ型ＦＥＴを用いても良い。

実施の形態３．
図３を参照して、第１動作モードにおける第１負帰還回路１００の電流の帰還量とダイオード４０のカソードの電圧とを、抵抗の値によって独立に制御可能にした増幅回路について説明する。
この増幅回路２０２は、第１負帰還回路１００の、キャパシタ２０と入力端子１との間に抵抗３３（第４抵抗）を設けている。なお、抵抗３３以外は実施の形態１の増幅回路２００と同様の構成を有しており、説明を省略する。

このように構成された増幅回路２０２は、実施の形態１の増幅回路２００と同様に、任意の出力電力において高利得を実現した第１動作モードと、第１動作モードより利得が低くかつ出力電力も低い第２動作モードと、第２動作モードよりさらに利得が低くかつ出力電圧も低い第３動作モードからなる、異なる三つの動作モードにより動作する。

ここで、第１動作モードにおいて、第１負帰還回路１００の電流の帰還量は抵抗３１，３３の抵抗値およびキャパシタ２０の容量値で決まる。これに対し、ダイオード４０のカソードの電圧は、コレクタ電圧端子８０の印加電圧および抵抗３０，３１の抵抗値の比で決まる。
その結果、抵抗３０，３１の抵抗値によってダイオード４０のカソードの電圧を調整した場合であっても、抵抗３３の抵抗値によって第１の負帰還回路１００の電流の帰還量を任意に調整することができる。

すなわち、この増幅回路２０２は、第１動作モードにおける第１負帰還回路１００の電流の帰還量とダイオード４０のカソード側の電圧とを、抵抗３０，３１の値と抵抗３３の値によってそれぞれ独立して制御することができる。

実施の形態４．
図４を参照して、ダイオードスイッチを複数並列に備えた増幅回路について説明する。
この増幅回路２０３は、第２負帰還回路１００が、それぞれ並列に接続したｎ個（ｎは１以上の自然数）のダイオードスイッチ１１０を有している。ダイオードスイッチ１１０は、一端をトランジスタ９０のコレクタに接続したキャパシタ２１と、一端をキャパシタ２１の他端に接続した抵抗３２を有している。また、アノードを抵抗３２の他端に接続し、かつカソードを抵抗３０とキャパシタ２０との間に接続したダイオード４０を有している。また、一端をダイオード４０のアノードに接続したインダクタ６０およびダイオード制御電圧端子７０からなるダイオード制御電圧回路１０２を有している。
なお、複数のダイオードスイッチ１１０以外は実施の形態１の増幅回路２００と同様の構成を有しており、説明を省略する。

このように構成された増幅回路２０３は、実施の形態１の増幅回路２００と同様に、任意の出力電力において高利得を実現した第１動作モードと、第１動作モードより利得が低くかつ出力電力も低い第２動作モードと、第２動作モードよりさらに利得が低くかつ出力電圧も低い第３動作モードからなる、異なる三つの動作モードにより動作する。

ここで、ｎ個のダイオードスイッチ１１０のうち、Ｋ番目（Ｋは１以上ｎ以下の自然数）やＳ番目（Ｓは１以上ｎ以下の自然数）のダイオードスイッチ１１０のダイオード４０に順方向バイアスを印加するか否かの組み合わせに応じて、第１負帰還回路１０１の電流の帰還量が変化する。
すなわち、それぞれの動作モードにおいて、順方向バイアスを印加するダイオード４０の数に応じて、利得を微調整することができる。

その結果、この増幅回路２０３は、第１〜第３の三つの動作モードそれぞれについて利得を細分化した、さらに多数の動作モードに切り替えることができる。

実施の形態５．
図５を参照して、実施の形態１の増幅回路２００を多段接続した増幅回路について説明する。
図中、２００は実施の形態１の増幅回路である。ｎ個（ｎは１以上の自然数）の増幅回路２００を、段間整合回路１１を介して直列に接続している。また、初段の増幅回路２００の入力側に入力整合回路１０を接続している。増幅回路２００、段間整合回路１１および入力整合回路１０によって、増幅回路２０４が構成されている。

このように構成された増幅回路２０４の動作について説明する。
まず、それぞれの増幅回路２００は、実施の形態１と同様に、任意の出力電力において高利得を実現した第１動作モードと、第１動作モードより利得が低くかつ出力電力も低い第２動作モードと、第２動作モードよりさらに利得が低くかつ出力電圧も低い第３動作モードからなる、異なる三つの動作モードにより動作する。
さらに、それぞれの増幅回路２００を第１〜第３のうちのどの動作モードで動作させるかによって、増幅回路２０４の利得が変化する。

その結果、この増幅回路２０４は、利得がそれぞれ異なる四つ以上（３ⁿ個）の動作モードに切り替えることができる。

なお、実施の形態１の増幅回路２００に代えて、増幅回路２０１〜２０３を多段接続しても良い。

また、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

１入力端子、２出力端子、１０入力整合回路、１１段間整合回路、１２バイアス回路、２０，２１，２２キャパシタ、３０，３１，３２抵抗、４０ダイオード、５０コレクタバイアス回路、５１ドレインバイアス回路、６０インダクタ、７０ダイオード制御電圧端子、８０コレクタ電圧端子、８１ドレイン電圧端子、９０トランジスタ、１００，１００ａ第１負帰還回路、１０１，１０１ａ第２負帰還回路、１１０ダイオードスイッチ、１０２ダイオード制御電圧回路、２００，２０１，２０２，２０３，２０４増幅回路。

Claims

信号増幅用のトランジスタに負帰還接続したＲＣ回路を含む第１負帰還回路と、前記第１負帰還回路に並列に接続したダイオードスイッチを含む第２負帰還回路とを備えた増幅回路において、
前記ダイオードスイッチのダイオードは、アノードを負帰還回路の入力側に接続し、カソードを負帰還回路の出力側に接続し、
前記ＲＣ回路の容量は、前記ダイオードスイッチの直流カット用の容量を含む
ことを特徴とする増幅回路。
前記トランジスタのエミッタを接地し、
前記第１負帰還回路は、
前記トランジスタのコレクタに第１抵抗の一端を接続し、前記第１抵抗と前記トランジスタのベース間に第１容量を設けて構成し、
前記第２負帰還回路は、
前記トランジスタのコレクタに第２容量の一端を接続し、他端を第２抵抗に接続するとともに、前記第２抵抗と前記第１容量との間に前記ダイオードを介在して構成し、
前記ダイオードのアノードにダイオード制御電圧回路を接続するとともに、前記ダイオードのカソードに一端を接続し、他端を接地した第３抵抗を具備する
ことを特徴とする請求項１記載の増幅回路。
前記第１負帰還回路は、前記第１容量と前記トランジスタのベースとの間に直列に接続した第４抵抗を具備することを特徴とする請求項２記載の増幅回路。
前記第２容量、前記第２抵抗、前記ダイオードおよび前記ダイオード制御電圧回路は、前記ダイオードスイッチを構成し、
前記第２負帰還回路は、並列に接続した複数の前記ダイオードスイッチを具備する
ことを特徴とする請求項２記載の増幅回路。
前記トランジスタのソースを接地し、
前記第１負帰還回路は、
前記トランジスタのドレインに第１抵抗の一端を接続し、前記第１抵抗と前記トランジスタのゲート間に第１容量を設けて構成し、
前記第２負帰還回路は、
前記トランジスタのドレインに第２容量の一端を接続し、他端を第２抵抗に接続するとともに、前記第２抵抗と前記第１容量との間に前記ダイオードを介在して構成し、
前記ダイオードのアノードにダイオード制御電圧回路を接続するとともに、前記ダイオードのカソードに一端を接続し、他端を接地した第３抵抗を具備する
ことを特徴とする請求項１記載の増幅回路。
前記第１負帰還回路は、前記第１容量と前記トランジスタのゲートとの間に直列に接続した第４抵抗を具備することを特徴とする請求項５記載の増幅回路。
前記第２容量、前記第２抵抗、前記ダイオードおよび前記ダイオード制御電圧回路は、前記ダイオードスイッチを構成し、
前記第２負帰還回路は、並列に接続した複数の前記ダイオードスイッチを具備する
ことを特徴とする請求項５記載の増幅回路。