JP2022136418A - 過電流保護回路、電源制御装置、反転型スイッチング電源 - Google Patents

Abstract

【課題】負荷電流値自体に制限を掛けることのできる過電流保護回路を提供する。【解決手段】過電流保護回路３０は、反転型スイッチング電源のハーフブリッジ出力段を形成する下側トランジスタ１０２の両端間電圧Ｖｄｓ（ｔ）に応じた平滑電圧Ｖ１を生成するように構成されたローパスフィルタＬＰＦを有し、平滑電圧Ｖ１に基づいて過電流保護信号ＬｏａｄＯＣＰを生成する。【選択図】図８

Description

本明細書中に開示されている発明は、過電流保護回路、及び、これを用いた電源制御装置並びに反転型スイッチング電源に関する。

過電流保護回路は、パワートランジスタ及び負荷を保護する安全機構の一つとして、様々なアプリケーション（例えば反転型スイッチング電源）に組み込まれている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２００５－３３３６９１号公報

しかしながら、従来の過電流保護回路は、電流検出手法に改善の余地があった。

本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、負荷電流値自体に制限を掛けることのできる過電流保護回路、及び、これを用いた電源制御装置並びに反転型スイッチング電源を提供することを目的とする。

例えば、本明細書中に開示されている過電流保護回路は、反転型スイッチング電源のハーフブリッジ出力段を形成する下側トランジスタの両端間電圧に応じた平滑電圧を生成するように構成されたローパスフィルタを有し、前記平滑電圧に基づいて過電流保護信号を生成するように構成されている。

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態やこれに関する添付の図面によって、さらに明らかとなる。

本明細書中に開示されている発明によれば、負荷電流値自体に制限を掛けることのできる過電流保護回路、及び、これを用いた電源制御装置並びに反転型スイッチング電源を提供することが可能となる。

図１は、反転型スイッチング電源の全体構成を示す図である。 図２は、過電流保護回路の第１実施形態を示す図である。 図３は、ローパスフィルタの一構成例を示す図である。 図４は、過電流保護信号の生成動作を示す図である。 図５は、第１実施形態における理想的な負荷電流検出動作を示す図である。 図６は、センス抵抗にバイアス電流が流れる様子を示す図である。 図７は、第１実施形態における現実的な負荷電流検出動作を示す図である。 図８は、過電流保護回路の第２実施形態を示す図である。 図９は、第２実施形態における負荷電流検出動作を示す図である。

＜反転型スイッチング電源＞
図１は、反転型スイッチング電源の全体構成を示す図である。本図の反転型スイッチング電源１は、正の入力電圧Ｖｉｎ（＞ＧＮＤ）から負の出力電圧Ｖｏｕｔ（＜ＧＮＤ）を生成するＤＣ／ＤＣコンバータであり、電源制御装置１００と、これに外付けされる種々のディスクリート部品（本図ではインダクタＬとキャパシタＣ１及びＣ２）とを有する。

電源制御装置１００は、反転型スイッチング電源１の制御主体となる半導体集積回路装置（いわゆる電源制御ＩＣ）であり、装置外部との電気的な接続を確立する手段として、複数の外部端子（本図では正入力端子ＶＩＮ、スイッチ端子ＳＷ、負出力端子ＶＮＥＧ、及び、帰還端子ＦＢ）を有する。

電源制御装置１００の外部において、正の入力電圧Ｖｉｎが印加される正入力端子ＶＩＮは、キャパシタＣ１の第１端に接続されている。矩形波状のスイッチ電圧Ｖｓｗが印加されるスイッチ端子ＳＷは、インダクタＬの第１端に接続されている。負の出力電圧Ｖｏｕｔが印加される負出力端子ＶＮＥＧ及び帰還端子ＦＢは、いずれもキャパシタＣ２の第１端に接続されている。インダクタＬの第２端、及び、キャパシタＣ１並びにＣ２それぞれの第２端は、いずれも接地端（＝接地電位ＧＮＤ）に接続されている。

なお、本図では、帰還端子ＦＢに出力電圧Ｖｏｕｔを直接入力する例を挙げたが、出力電圧Ｖｏｕｔの分圧電圧を帰還端子ＦＢに入力してもよい。

＜電源制御装置＞
引き続き、図１を参照しながら、電源制御装置１００の内部構成について説明する。本構成例の電源制御装置１００は、上側トランジスタ１１と、下側トランジスタ１２と、上側ドライバ１３と、下側ドライバ１４と、駆動ロジック１５と、コンパレータ１６と、オン時間設定回路１７と、逆流検出回路１８と、上側過電流保護回路１９と、下側過電流保護回路２０と、を有する。

上側トランジスタ１１は、正入力端子ＶＩＮとスイッチ端子ＳＷとの間に接続されており、反転型スイッチング電源１のハーフブリッジ出力段ＨＢを形成する上側スイッチ（＝出力トランジスタ）として機能する。なお、上側トランジスタ１１は、ゲートに入力される上側ゲート信号ＨＧに応じてオン／オフ駆動される。上側トランジスタ１１としてＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］が用いられている場合、上側トランジスタ１１は、上側ゲート信号ＨＧがハイレベルであるときにオンして、上側ゲート信号ＨＧがローレベルであるときにオフする。

下側トランジスタ１２は、スイッチ端子ＳＷと負出力端子ＶＮＥＧとの間に接続されており、ハーフブリッジ出力段ＨＢを形成する下側スイッチ（＝同期整流トランジスタ）として機能する。なお、下側トランジスタ１２は、ゲートに入力される下側ゲート信号ＬＧに応じてオン／オフ駆動される。例えば、下側トランジスタ１２としてＮＭＯＳＦＥＴが用いられている場合、下側トランジスタ１２は、下側ゲート信号ＬＧがハイレベルであるときにオンして、下側ゲート信号ＬＧがローレベルであるときにオフする。

上側ドライバ１３は、駆動ロジック１５から入力される上側制御信号ＨＧＣＴＬに応じて上側ゲート信号ＨＧを生成する。

下側ドライバ１４は、駆動ロジック１５から入力される下側制御信号ＬＧＣＴＬに応じて下側ゲート信号ＬＧを生成する。

駆動ロジック１５は、コンパレータ１６から入力されるセット信号ＳＥＴとオン時間設定回路１７から入力されるリセット信号ＲＳＴに応じて上側制御信号ＨＧＣＴＬ及び下側制御信号ＬＧＣＴＬを生成する。

また、駆動ロジック１５は、逆流検出回路１８から入力される逆流検出信号ＺＸに応じて下側トランジスタ１２を強制的にオフすることにより、スイッチ端子ＳＷから下側トランジスタ１２を介して負出力端子ＶＮＥＧに向かうインダクタ電流ＩＬの逆流を防止する機能を備えている。

さらに、駆動ロジック１５は、上側過電流保護回路１９から入力される上側過電流保護信号ＨＯＣＰと下側過電流保護回路２０から入力される下側過電流保護信号ＬＯＣＰに応じてハーフブリッジ出力段ＨＢを強制的に出力ハイインピーダンス状態（＝上側トランジスタ１１と下側トランジスタ１２がいずれもオフした状態）とする機能も備えている。

コンパレータ１６は、帰還端子ＦＢから非反転入力端（＋）に入力される帰還電圧（例えば出力電圧Ｖｏｕｔ）と反転入力端（－）に入力される基準電圧ＦＢＲＥＦとを比較してセット信号ＳＥＴを生成する。

オン時間設定回路１７は、セット信号ＳＥＴ（＝上側トランジスタ１１のオンタイミングに相当）に同期して上側トランジスタ１１のオン時間Ｔｏｎを設定するためのリセット信号ＲＳＴを生成する。

なお、出力帰還ループのトポロジは、何ら上記に限定されるものではなく、電圧モード制御、電流モード制御、または、ヒステリシス制御（リップル制御）など、任意の制御方式を採用してもよい。

逆流検出回路１８は、下側トランジスタ１２のオン期間中に下側トランジスタ１２の両端間電圧を監視して逆流検出信号ＺＸを生成する。逆流検出信号ＺＸは、例えば、スイッチ電圧Ｖｓｗが出力電圧Ｖｏｕｔよりも低いときにローレベル（＝逆流未検出時の論理レベル）となり、スイッチ電圧Ｖｓｗが出力電圧Ｖｏｕｔよりも高いときにハイレベル（＝逆流検出時の論理レベル）となる。

上側過電流保護回路１９は、上側トランジスタ１１に流れる上側電流Ｉ１１が過電流状態であるか否かを示す上側過電流保護信号ＨＯＣＰを生成する。例えば、上側過電流保護回路１９は、上側トランジスタ１１のオン期間中に生じるスイッチ電圧Ｖｓｗと所定の過電流検出電圧ＯＣＰＲＥＦとを比較して上側過電流保護信号ＨＯＣＰを生成する。

下側過電流保護回路２０は、下側トランジスタ１２に流れる下側電流Ｉ１２が過電流状態であるか否かを示す下側過電流保護信号ＬＯＣＰを生成する。例えば、下側過電流保護回路２０は、下側トランジスタ１２のオン期間中に下側トランジスタ１２の両端間電圧を監視して下側過電流保護信号ＬＯＣＰを生成する。

＜基本動作＞
次に、反転型スイッチング電源１の基本動作について簡単に説明しておく。上側トランジスタ１１をオンして下側トランジスタ１２をオフしているときには、正入力端子ＶＩＮから上側トランジスタ１１、スイッチ端子ＳＷ及びインダクタＬを介して接地端に向かう電流経路にインダクタ電流ＩＬ（＝上側電流Ｉ１１）が流れる。このとき、インダクタＬには、エネルギが蓄えられていく。

その後、上側トランジスタ１１をオフして下側トランジスタ１２をオンすると、インダクタＬに蓄えられたエネルギの放出により、負出力端子ＶＮＥＧから下側トランジスタ１２、スイッチ端子ＳＷ及びインダクタＬを介して接地端に向かう電流経路にインダクタ電流ＩＬ（＝下側電流Ｉ１２）が流れ続ける。このとき、負出力端子ＶＮＥＧには、接地端（＝接地電位ＧＮＤ）よりも低い負の出力電圧Ｖｏｕｔが生成される。

以降も上側トランジスタ１１及び下側トランジスタ１２のオン／オフ駆動を繰り返すことにより、正の入力電圧Ｖｉｎから負の出力電圧Ｖｏｕｔ（＝－（Ｔｏｎ／Ｔｏｆｆ）×Ｖｉｎ、ただし、Ｔｏｎ及びＴｏｆｆはそれぞれ上側トランジスタ１１のオン時間及びオフ時間）を生成することができる。

＜過電流検出に関する考察＞
反転スイッチング電源１では、上側過電流保護回路１９及び下側過電流保護回路２０それぞれの働きにより、インダクタ電流ＩＬの上側ピーク値及び下側ピーク値それぞれに制限が掛かる。しかしながら、市場には、負荷電流値Ｉｌｏａｄ（＝インダクタ電流ＩＬの平均値に相当）自体に制限を掛けたいという要望がある。ただし、負荷への電流経路（例えばインダクタＬの後段）にセンス抵抗を挿入すると、出力電圧Ｖｏｕｔのロードレギュレーションが悪化する原因となり得る。以下では、上記課題を解消することのできる新規な過電流保護回路を提案する。

＜過電流保護回路（第１実施形態）＞
図２は、過電流保護回路３０の第１実施形態を示す図である。本実施形態の過電流保護回路３０は、図１の下側過電流保護回路２０を代替するものであり、トランジスタＮ０及びＮ１（いずれもＮＭＯＳＦＥＴ）と、センストランジスタＮｓ（ＮＭＯＳＦＥＴ）と、トランジスタＰ１～Ｐ３（いずれもＰＭＯＳＦＥＴ［P-channel type MOSFET］）と、抵抗Ｒ０及びＲ１と、センス抵抗Ｒｓと、電流源ＣＳと、オペアンプＡＭＰと、コンパレータＣＭＰと、ローパスフィルタＬＰＦと、を含む。

電流源ＣＳは、トランジスタＮ０のドレインに向けて基準電流Ｉ０を供給する。トランジスタＮ０（オン抵抗：Ｒｄｓ０）は、過電流保護回路３０の動作中に常時オンされており、基準電流Ｉ０を基準電圧Ｖｒｅｆ（＝Ｉ０×Ｒｄｓ０）に変換するための基準抵抗として機能する。なお、トランジスタＮ０は、下側トランジスタ１２と同一の温度特性を持つように下側トランジスタ１２と共通のプロセスで集積化することが望ましい。このように、電流源ＣＳとトランジスタＮ０は、基準電流Ｉ０を基準抵抗（＝トランジスタＮ０）に流して基準電圧Ｖｒｅｆを生成するように構成された基準電圧生成部として機能する。

オペアンプＡＭＰの非反転入力端（＋）は、トランジスタＮ０のドレイン（＝基準電圧Ｖｒｅｆの印加端）に接続されている。オペアンプＡＭＰの反転入力端（－）は、トランジスタＮ１のソースに接続されている。オペアンプＡＭＰの出力端は、トランジスタＮ１のゲートに接続されている。トランジスタＮ１のソースは、抵抗Ｒ０の第１端に接続されている。抵抗Ｒ０の第２端は、接地端に接続されている。なお、抵抗Ｒ０は、抵抗値の調整機能（トリミング機能）を備えておくとよい。

オペアンプＡＭＰは、非反転入力端（＋）と反転入力端（－）がイマジナリショートするようにトランジスタＮ１のゲートを駆動する。その結果、抵抗Ｒ０には、基準電圧Ｖｒｅｆに応じたバイアス電流Ｉｂ（＝Ｖｒｅｆ／Ｒ０＝Ｉ０×Ｒｄｓ０／Ｒ０）が流れる。このように、オペアンプＡＭＰ、トランジスタＮ１及び抵抗Ｒ０は、基準電圧Ｖｒｅｆをバイアス電流Ｉｂに変換するように構成された電圧／電流変換部として機能する。

トランジスタＰ１～Ｐ３それぞれのソースは、いずれも電源電圧ＶＣＡの印加端に接続されている。トランジスタＰ１～Ｐ３それぞれのゲートは、いずれもトランジスタＰ１のドレインに接続されている。トランジスタＰ１のドレインは、トランジスタＮ１のドレインに接続されている。トランジスタＰ２のドレインは、ノードｎ１に接続されている。トランジスタＰ３のドレインは、ノードｎ２に接続されている。このように接続されたトランジスタＰ１～Ｐ３は、トランジスタＮ１に流れるバイアス電流Ｉｂをノードｎ１及びｎ２それぞれに供給するように構成されたカレントミラーとして機能する。

なお、上記した基準電圧生成部（ＣＳ、Ｎ０）、電圧／電流変換部（ＡＭＰ、Ｎ１、Ｒ０）及びカレントミラー（Ｐ１～Ｐ３）は、ノードｎ１及びｎ２それぞれにバイアス電流Ｉｂを供給するように構成されたバイアス電流生成回路ＩｂＧＮＲの構成要素として理解することができる。

センストランジスタＮｓのドレインは、下側トランジスタ１２のドレイン（すなわちスイッチ端子ＳＷ）に接続されている。センストランジスタＮｓのソースは、センス抵抗Ｒｓの第１端に接続されている。センス抵抗Ｒｓの第２端は、下側トランジスタ１２のソース（すなわち負出力端子ＶＮＥＧ）に接続されている。このように、下側トランジスタ１２のドレイン・ソース間には、センストランジスタＮｓ及びセンス抵抗Ｒｓが直列に接続されている。

なお、センストランジスタＮｓのゲートには、下側ゲート信号ＬＧが入力されており、センストランジスタＮｓは、下側トランジスタ１２と同期してオン／オフする。従って、下側トランジスタ１２のオン期間において、下側トランジスタ１２に下側電流Ｉ１２が流れているときには、センストランジスタＮｓもオンするので、センストランジスタＮｓにセンス電流Ｉｓが流れる。

ここで、センス電流Ｉｓの大きさは、センス抵抗Ｒｓの抵抗値と、センストランジスタＮｓ及び下側トランジスタ１２それぞれのオン抵抗値の比により決まる。

ローパスフィルタＬＰＦは、下側トランジスタ１２の両端間電圧（＝ドレイン・ソース間電圧Ｖｄｓ（ｔ））に応じた平滑電圧Ｖ１を生成する。本図に即して述べると、ローパスフィルタＬＰＦは、センストランジスタＮｓとセンス抵抗Ｒｓとの接続ノードに現れるノード電圧Ｖ０（≒Ｖｏｕｔ－Ｖｄｓ（ｔ））を平滑化することにより平滑電圧Ｖ１（＝∫Ｖ０ｄｔ）を生成する。

図３は、ローパスフィルタＬＰＦの一構成例を示す図である。本構成例のローパスフィルタＬＰＦは、抵抗ＲとキャパシタＣを含む。抵抗Ｒの第１端は、ノード電圧Ｖ０の印加端に接続されている。抵抗Ｒの第２端とキャパシタＣの第１端は、いずれも平滑電圧Ｖ１の印加端に接続されている。キャパシタＣの第２端は、出力電圧Ｖｏｕｔの印加端（＝負出力端子ＶＮＥＧ）に接続されている。このように、ローパスフィルタＬＰＦとしては、一般的なＲＣフィルタを用いることができる。

図２に戻り、過電流保護回路３０の説明を続ける。抵抗Ｒ１の第１端は、ノードｎ１に接続されている。抵抗Ｒ１の第２端は、ローパスフィルタＬＰＦの出力端（＝平滑電圧Ｖ１の印加端）に接続されている。従って、ノードｎ１には、平滑電圧Ｖ１に所定の参照電圧ＲＥＦ（＝Ｉｂ×Ｒ１＝Ｉ０×Ｒｄｓ０×Ｒ１／Ｒ０）を足し合わせたノード電圧Ｖ２（＝Ｖ１＋ＲＥＦ）が現れる。なお、抵抗Ｒ１は、抵抗値の調整機能（トリミング機能）を備えておくとよい。また、ノードｎ２は、出力電圧Ｖｏｕｔの印加端（＝負出力端子ＶＮＥＧ）に接続されている。

コンパレータＣＭＰは、ノードｎ１から反転入力端（－）に入力されるノード電圧Ｖ２と、ノードｎ２から非反転入力端（＋）に入力されるノード電圧Ｖ３とを比較して、過電流保護信号ＬｏａｄＯＣＰを生成する。

図４は、過電流保護信号ＬｏａｄＯＣＰの生成動作を示す図であり、上から順に、ノード電圧Ｖ２並びにＶ３、及び、過電流保護信号ＬｏａｄＯＣＰが描写されている。本図で示すように、過電流保護信号ＬｏａｄＯＣＰは、Ｖ２＞Ｖ３であるときにローレベル（＝過電流未検出時の論理レベル）となり、Ｖ２＜Ｖ３であるときにハイレベル（＝過電流検出時の論理レベル）となる。なお、ノード電圧Ｖ２は、負荷電流Ｉｌｏａｄが増大するほど低くなる。

図５は、第１実施形態における理想的な負荷電流検出動作を示す図であり、紙面の上から順に、インダクタ電流ＩＬ（実線）並びに負荷電流値Ｉｌｏａｄ（破線）、ノード電圧Ｖ０（実線）並びに平滑電圧Ｖ１（破線）、及び、下側ゲート信号ＬＧの論理状態（オン／オフ）が描写されている。なお、本図の横軸は時間を示しており、縦軸は電流値及び電圧値を示している。

本図で示すように、下側トランジスタ１２のデューティ情報と、下側電流Ｉ１２の電流値情報とを併せ持つノード電圧Ｖ０を平滑化（積分）することにより得られた平滑電圧Ｖ１の電圧値は、負荷電流値Ｉｌｏａｄと等価である。従って、平滑電圧Ｖ１に基づいて過電流保護信号ＬｏａｄＯＣＰを生成することにより、インダクタ電流ＩＬのピーク値ではなく、負荷電流値Ｉｌｏａｄ自体に制限を掛けることが可能となる。

図６は、センス抵抗Ｒｓにバイアス電流Ｉｂが流れる様子を示す図である。先の図５では、センス抵抗Ｒｓにセンス電流Ｉｓが流れないという前提の下、理想的な負荷電流検出動作を説明したが、実際には、図中の破線で示す経路を介して、センス抵抗Ｒｓにバイアス電流Ｉｂが流れる。そのため、ノード電圧Ｖ０に意図しないオフセットが発生する。

図７は、第１実施形態における現実的な負荷電流検出動作を示す図であり、先の図５と同じく、紙面の上から順番に、インダクタ電流ＩＬ（実線）並びに負荷電流値Ｉｌｏａｄ（破線）、ノード電圧Ｖ０（実線）並びに平滑電圧Ｖ１（破線）、及び、下側ゲート信号ＬＧの論理状態（オン／オフ）が描写されている。

本図で示すように、センス抵抗Ｒｓにバイアス電流Ｉｂが流れると、ノード電圧Ｖ０が本来の電圧値よりも高くなる。具体的に述べると、下側トランジスタ１２がオフしているときには、本来ならばＶ０＝Ｖｏｕｔとなるべきところ、Ｖ０＝Ｖｏｕｔ＋Ｉｂ×Ｒｓとなる。また、下側トランジスタ１２がオンしているときには、本来ならばＶ０＝Ｖｏｕｔ－Ｉ１２×Ｒｓとなるべきところ、Ｖ０＝Ｖｏｕｔ－Ｉ１２×Ｒｓ＋Ｉｂ×Ｒｓとなる。

その結果、負荷電流値Ｉｌｏａｄが本来の上限値を上回っても、過電流保護信号ＬｏａｄＯＣＰがハイレベルに立ち上がらず、過電流保護が遅れてしまうおそれがある。以下ではこのような不具合を解消することのできる第２実施形態について提案する。

＜過電流保護回路（第２実施形態）＞
図８は、過電流保護回路３０の第２実施形態を示す図である。本実施形態の過電流保護回路２０は、先出の第１実施形態（図２）を基本としつつ、トランジスタＰ４～Ｐ５（いずれもＰＭＯＳＦＥＴ）をさらに有する。そこで、既出の構成要素については、図２と同一の符号を付すことで重複した説明を省略し、以下では、本実施形態の特徴部分について重点的に説明する。

抵抗Ｒ１の第１端は、第１実施形態（図２）と同じく、ノードｎ１に接続されている。トランジスタＰ４のソースは、抵抗Ｒ１の第２端に接続されている。トランジスタＰ４のゲートは、ローパスフィルタＬＰＦの出力端（＝平滑電圧Ｖ１の印加端）に接続されている。トランジスタＰ５のソースは、ノードｎ２に接続されている。トランジスタＰ４のドレイン、及び、トランジスタＰ５のドレイン並びにゲートは、いずれも出力電圧Ｖｏｕｔの印加端（＝負出力端子ＶＮＥＧ）に接続されている。

このように、本実施形態の過電流保護回路３０は、ノードｎ１と下側トランジスタ１２のソースとの間に接続されておりゲートに平滑電圧Ｖ１が入力されるように構成されたトランジスタＰ４と、ノードｎ２と下側トランジスタ１２のドレインとの間に接続されておりゲートが下側トランジスタ１２のドレインに接続されたトランジスタＰ５と、ノードｎ１と下側トランジスタ１２のドレインとの間でトランジスタＰ４と直列に接続された抵抗Ｒ１と、を有する。

すなわち、本実施形態の過電流保護回路３０では、ローパスフィルタＬＰＦの出力端を抵抗Ｒ１の第２端ではなくトランジスタＰ４のゲートに接続する構成、言い換えれば、平滑電圧Ｖ１を入力インピーダンスの高いトランジスタＰ４のゲートで受ける構成とされている。このような構成であれば、バイアス電流Ｉｂが流れる電流経路をセンス抵抗Ｒｓから分離することができるので、ノード電圧Ｖ０に不要なオフセットが生じなくなる。

なお、本実施形態の過電流保護回路３０において、コンパレータＣＭＰに入力されるノード電圧Ｖ２及びＶ３は、それぞれ、Ｖ２＝Ｖ１＋Ｖｔｈ（Ｐ４）＋ＲＥＦ、及び、Ｖ３＝Ｖｏｕｔ＋Ｖｔｈ（Ｐ５）（ただし、Ｖｔｈ（Ｐ４）及びＶｔｈ（Ｐ５）は、それぞれトランジスタＰ４及びＰ５のオン閾値電圧）で表すことができる。

従って、過電流検出精度を高めるためには、トランジスタＰ４及びＰ５が同一のオン閾値電圧Ｖｔｈ（Ｐ４）及びＶｔｈ（Ｐ５）を持つように、トランジスタＰ４及びＰ５を共通のプロセスで集積化することが望ましい。

図９は、第２実施形態における負荷電流検出動作を示す図であり、先の図５及び図７と同じく、紙面の上から順番に、インダクタ電流ＩＬ（実線）並びに負荷電流値Ｉｌｏａｄ（破線）、ノード電圧Ｖ０（実線）並びに平滑電圧Ｖ１（破線）、及び、下側ゲート信号ＬＧの論理状態（オン／オフ）が描写されている。

本図で示すように、本実施形態の過電流保護回路３０であれば、センス抵抗Ｒｓにバイアス電流Ｉｂが流れないので、ノード電圧Ｖ０に不要なオフセットが付かなくなる。具体的に述べると、下側トランジスタ１２がオフしているときには、Ｖ０＝Ｖｏｕｔとなり、下側トランジスタ１２がオンしているときには、Ｖ０＝Ｖｏｕｔ－Ｉ１２×Ｒｓとなる。

その結果、負荷電流値Ｉｌｏａｄが本来の上限値を上回った時点で遅滞なく過電流保護信号ＬｏａｄＯＣＰをハイレベルに立ち上げることができるので、適切に過電流保護を掛けることが可能となる。

なお、負荷の保護に着目すると、過電流保護回路３０を用いて負荷電流値Ｉｌｏａｄ自体に制限を掛けることで足り、必ずしも上側過電流保護回路１９を設ける必要はない。一方、電源制御装置１００を保護する観点から言えば、スイッチ端子ＳＷの地絡時に流れる過大な上側電流Ｉ１１を制限する手段として、先出の上側過電流保護回路１９を残しておくことが望ましい。

＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。

例えば、本明細書中に開示されている過電流保護回路は、反転型スイッチング電源のハーフブリッジ出力段を形成する下側トランジスタの両端間電圧に応じた平滑電圧を生成するように構成されたローパスフィルタを有し、前記平滑電圧に基づいて過電流保護信号を生成する構成（第１の構成）とされている。

上記第１の構成から成る過電流保護回路は、センストランジスタと、センス抵抗と、をさらに有し、前記センストランジスタの第１端は、前記下側トランジスタの第１端に接続されるように構成されており、前記センストランジスタは、前記下側トランジスタと同期してオン／オフし、前記センス抵抗は、前記センストランジスタの第２端と前記下側トランジスタの第２端との間に接続されるように構成されており、前記ローパスフィルタは、前記センストランジスタと前記センス抵抗との接続ノードに現れるノード電圧を平滑化して前記平滑電圧を生成する構成（第２の構成）にしてもよい。

上記第２の構成から成る過電流保護回路は、第１ノードと、第２ノードと、前記第１ノード及び前記第２ノードそれぞれにバイアス電流を供給するように構成されたバイアス電流生成回路と、前記第１ノードと前記下側トランジスタの第２端との間に接続されるように構成され、前記平滑電圧が入力されるゲートを有する第１トランジスタと、前記第２ノードと前記下側トランジスタの第２端との間に接続されるように構成され、かつ、前記下側トランジスタの第２端に接続されるゲートを有する第２トランジスタと、前記第１ノードと前記下側トランジスタの第２端との間で前記第１トランジスタと直列に接続された抵抗と、前記第１ノードに現れる第１ノード電圧と前記第２ノードに現れる第２ノード電圧を比較して前記過電流保護信号を生成するコンパレータと、をさらに有する構成（第３の構成）にしてもよい。

上記第３の構成から成る過電流保護回路において、前記第１トランジスタ及び前記第２トランジスタは、同一のオン閾値電圧を持つ構成（第４の構成）にしてもよい。

上記第３または第４の構成から成る過電流保護回路において、前記バイアス電流生成回路は、基準電流を基準抵抗に流して基準電圧を生成するように構成された基準電圧生成部と、前記基準電圧を前記バイアス電流に変換するように構成された電圧／電流変換部と、前記バイアス電流を前記第１ノード及び前記第２ノードそれぞれに供給するように構成されたカレントミラーと、を含む構成（第５の構成）にしてもよい。

上記第５の構成から成る過電流保護回路において、前記基準抵抗は、前記下側トランジスタと同一の温度特性を持つように構成されたトランジスタのオン抵抗である構成（第６の構成）にしてもよい。

上記第２～第６いずれかの構成から成る過電流保護回路において、前記センストランジスタの電流能力は、前記下側トランジスタの電流能力よりも小さい構成（第７の構成）にしてもよい。

上記第１～第７いずれかの構成から成る過電流保護回路において、前記ローパスフィルタは、抵抗とキャパシタを含むＲＣフィルタである構成（第８の構成）にしてもよい。

また、例えば、本明細書中に開示されている電源制御装置は、上記第１～第８いずれかの構成から成る過電流保護回路を有する構成（第９の構成）とされている。

また、例えば、本明細書中に開示されている反転型スイッチング電源は、上記第９の構成から成る電源制御装置を有する構成（第１０の構成）とされている。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

１ スイッチング電源
１１ 上側トランジスタ（ＮＭＯＳＦＥＴ）
１２ 下側トランジスタ（ＮＭＯＳＦＥＴ）
１３ 上側ドライバ
１４ 下側ドライバ
１５ 駆動ロジック
１６ コンパレータ
１７ オン時間設定回路
１８ 逆流検出回路
１９ 上側過電流保護回路
２０ 下側過電流保護回路
３０ 過電流保護回路（負荷電流検出型）
１００ 電源制御装置
ＡＭＰ オペアンプ
Ｃ、Ｃ１、Ｃ２ キャパシタ
ＣＭＰ コンパレータ
ＣＳ 電流源
ＦＢ 帰還端子
ＨＢ ハーフブリッジ出力段
ＩｂＧＮＲ バイアス電流生成回路
Ｌ１ インダクタ
ＬＰＦ ローパスフィルタ
Ｎ０、Ｎ１ トランジスタ（ＮＭＯＳＦＥＴ）
Ｎｓ センストランジスタ（ＮＭＯＳＦＥＴ）
Ｐ１～Ｐ５ トランジスタ（ＰＭＯＳＦＥＴ）
Ｒ、Ｒ０、Ｒ１ 抵抗
Ｒｓ センス抵抗
ＳＷ スイッチ端子
ＶＩＮ 正入力端子
ＶＮＥＧ 負出力端子

Claims (10)

1. 反転型スイッチング電源のハーフブリッジ出力段を形成する下側トランジスタの両端間電圧に応じた平滑電圧を生成するように構成されたローパスフィルタを有し、
   前記平滑電圧に基づいて過電流保護信号を生成する、過電流保護回路。
2. センストランジスタと、
   センス抵抗と、
   をさらに有し、
   前記センストランジスタの第１端は、前記下側トランジスタの第１端に接続されるように構成されており、前記センストランジスタは、前記下側トランジスタと同期してオン／オフし、
   前記センス抵抗は、前記センストランジスタの第２端と前記下側トランジスタの第２端との間に接続されるように構成されており、
   前記ローパスフィルタは、前記センストランジスタと前記センス抵抗との接続ノードに現れるノード電圧を平滑化して前記平滑電圧を生成する、請求項１に記載の過電流保護回路。
3. 第１ノードと、
   第２ノードと、
   前記第１ノード及び前記第２ノードそれぞれにバイアス電流を供給するように構成されたバイアス電流生成回路と、
   前記第１ノードと前記下側トランジスタの第２端との間に接続されるように構成され、前記平滑電圧が入力されるゲートを有する第１トランジスタと、
   前記第２ノードと前記下側トランジスタの第２端との間に接続されるように構成され、かつ、前記下側トランジスタの第２端に接続されるゲートを有する第２トランジスタと、
   前記第１ノードと前記下側トランジスタの第２端との間で前記第１トランジスタと直列に接続された抵抗と、
   前記第１ノードに現れる第１ノード電圧と前記第２ノードに現れる第２ノード電圧を比較して前記過電流保護信号を生成するコンパレータと、
   をさらに有する、請求項２に記載の過電流保護回路。
4. 前記第１トランジスタ及び前記第２トランジスタは、同一のオン閾値電圧を持つように構成されている、請求項３に記載の過電流保護回路。
5. 前記バイアス電流生成回路は、
   基準電流を基準抵抗に流して基準電圧を生成するように構成された基準電圧生成部と、
   前記基準電圧を前記バイアス電流に変換するように構成された電圧／電流変換部と、
   前記バイアス電流を前記第１ノード及び前記第２ノードそれぞれに供給するように構成されたカレントミラーと、
   を含む、請求項３または４に記載の過電流保護回路。
6. 前記基準抵抗は、前記下側トランジスタと同一の温度特性を持つように構成されたトランジスタのオン抵抗である、請求項５に記載の過電流保護回路。
7. 前記センストランジスタの電流能力は、前記下側トランジスタの電流能力よりも小さい、請求項２～６のいずれか一項に記載の過電流保護回路。
8. 前記ローパスフィルタは、抵抗とキャパシタを含むＲＣフィルタである、請求項１～７のいずれか一項に記載の過電流保護回路。
9. 請求項１～８のいずれか一項に記載の過電流保護回路を有する、電源制御装置。
10. 請求項９に記載の電源制御装置を有する、反転型スイッチング電源。

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