JP2022109450A - 表示装置、及び表示装置の駆動方法 - Google Patents

表示装置、及び表示装置の駆動方法 Download PDF

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Abstract

【課題】額縁の幅を削減できる表示装置等を提供する。【解決手段】表示装置１は、マトリクス状に配置される複数の画素回路１０を有する表示部１２と、１水平周期毎に一つの駆動パルスを出力するゲートドライバ１３と、を備え、複数の画素回路１０の各々は、サブ画素回路１１Ｒを有し、サブ画素回路１１Ｒは、発光素子ＥＬＲと、発光素子ＥＬＲに電流を供給する駆動トランジスタＴＤＲと、書込みトランジスタＴ３Ｒと、参照トランジスタＴ２Ｒと、初期化トランジスタＴ１Ｒとを有し、ゲートドライバ１３から、１垂直周期あたりに、複数の画素回路１０が含む複数の行の各々に含まれる初期化トランジスタＴ１Ｒに一つの駆動パルスが入力され、書込みトランジスタＴ３Ｒ及び参照トランジスタＴ２Ｒの各々には、複数の行のうち互いに異なる他の行に含まれる初期化トランジスタＴ１Ｒに入力される一つの駆動パルスが入力される。【選択図】図３

Description

本開示は、表示装置、及び表示装置の駆動方法に関する。
従来、有機ＥＬ（Ｅｌｅｃｔｒｏ－Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子などの発光素子を用いたアクティブマトリクス型の表示装置（以下、表示装置という）が実用化されている（例えば、特許文献１など参照）。表示装置は、マトリクス状に配置された複数の画素回路を備える。複数の画素回路の各々は、発光色がそれぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）の有機ＥＬ素子を搭載した３つのサブ画素回路から構成される。サブ画素回路は、初期化トランジスタ、参照トランジスタ、及び書込みトランジスタを有する。初期化トランジスタ、参照トランジスタ、及び書込みトランジスタは、それぞれ、ゲートドライバからの制御信号に基づいてスイッチングする。表示装置は、ゲートドライバ及びソースドライバからの信号に基づいてサブ画素回路毎に発光輝度を制御することにより、カラー画像を表示する。
特開２０２０－１１８９５２号公報
従来の表示装置では、初期化トランジスタ、参照トランジスタ、及び書込みトランジスタの各々に制御信号を供給するため、少なくとも３系統のゲートドライバが必要とされる。このため、表示装置の表示部の周縁に、少なくとも３系統のゲートドライバを配置するための領域が必要となる。したがって、従来の表示装置では、表示部の周縁に配置される額縁の幅を、３系統のゲートドライバを配置するための領域の幅未満に削減することができない。
本開示は、上記の問題を解決するためになされたものであり、額縁の幅を削減できる表示装置等を提供することを目的とする。
上記目的を達成するために、本開示の一態様に係る表示装置は、マトリクス状に配置される複数の画素回路を有する表示部と、１水平周期毎に一つの駆動パルスを出力するゲートドライバと、を備える表示装置であって、前記複数の画素回路の各々は、サブ画素回路を有し、前記サブ画素回路は、発光素子と、前記発光素子に電流を供給する駆動トランジスタと、書込みトランジスタと、参照トランジスタと、初期化トランジスタとを有し、前記書込みトランジスタは、前記駆動トランジスタのゲート電極と、前記発光素子の輝度に対応するデータ信号が入力されるデータ信号線との間の導通状態を切り替え、前記参照トランジスタは、前記駆動トランジスタのゲート電極と、参照電位が印加される参照電位線との間の導通状態を切り替え、前記初期化トランジスタは、前記発光素子と、初期化電位が印加される初期化電位線との間の導通状態を切り替え、前記ゲートドライバから、１垂直周期あたりに、前記複数の画素回路が含む複数の行の各々に含まれる前記初期化トランジスタに前記一つの駆動パルスが入力され、前記書込みトランジスタ及び前記参照トランジスタの各々には、前記複数の行のうち互いに異なる他の行に含まれる前記初期化トランジスタに入力される前記一つの駆動パルスが入力される。
また、本開示の一態様に係る表示装置の駆動方法において、前記表示装置は、マトリクス状に配置される複数の画素回路を有する表示部と、１水平周期毎に一つの駆動パルスを出力するゲートドライバと、を備え、前記複数の画素回路の各々は、サブ画素回路を有し、前記サブ画素回路は、発光素子と、前記発光素子に電流を供給する駆動トランジスタと、書込みトランジスタと、参照トランジスタと、初期化トランジスタとを有し、前記書込みトランジスタは、前記駆動トランジスタのゲート電極と、前記発光素子の輝度に対応するデータ信号が入力されるデータ信号線との間の導通状態を切り替え、前記参照トランジスタは、前記駆動トランジスタのゲート電極と、参照電位が印加される参照電位線との間の導通状態を切り替え、前記初期化トランジスタは、前記発光素子と、初期化電位が印加される初期化電位線との間の導通状態を切り替え、前記表示装置の駆動方法は、前記ゲートドライバから、１垂直周期あたりに、前記複数の画素回路が含む複数の行の各々に含まれる前記初期化トランジスタに前記一つの駆動パルスが入力されるステップと、前記書込みトランジスタ及び前記参照トランジスタの各々に、前記複数の行のうち互いに異なる他の行に含まれる前記初期化トランジスタに入力される前記一つの駆動パルスが入力されるステップとを含む。
本開示によれば、額縁の幅を削減できる表示装置等を提供することができる。
図１は、実施の形態１に係る表示装置の全体構成を示すブロック図である。 図２は、実施の形態１に係る画素回路の構成の一例を示す回路図である。 図３は、実施の形態１に係るゲートドライバの機能構成を示すブロック図である。 図４は、実施の形態１に係るゲートドライバの回路構成の一例を示す図である。 図５は、実施の形態１に係るゲートドライバの出力信号の波形の一例を示す図である。 図６は、実施の形態１に係る表示装置のサブ画素回路における各制御信号と、駆動トランジスタのソース電位及びゲート電位との関係を示す模式的なタイミングチャートである。 図７は、実施の形態１に係る表示装置の各制御信号線に入力される駆動パルスを示すタイミングチャートである。 図８は、比較例１の表示装置のゲートドライバの機能構成を示すブロック図である。 図９は、実施の形態２に係るゲートドライバの機能構成を示すブロック図である。 図１０は、実施の形態２に係る表示装置のサブ画素回路における各制御信号と、駆動トランジスタのソース電位及びゲート電位との関係を示す模式的なタイミングチャートである。 図１１は、実施の形態２に係る表示装置の各制御信号線に入力される駆動パルスを示すタイミングチャートである。 図１２は、実施の形態３に係るゲートドライバの機能構成を示すブロック図である。 図１３は、実施の形態３に係る表示装置のサブ画素回路における各制御信号線に入力される駆動パルスを示すタイミングチャートである。 図１４は、実施の形態３に係る表示装置の各制御信号線に入力される駆動パルスを示すタイミングチャートである。 図１５は、実施の形態４に係るゲートドライバの機能構成を示すブロック図である。 図１６は、実施の形態５に係るゲートドライバの機能構成を示すブロック図である。 図１７は、実施の形態５に係るゲートドライバが出力する駆動パルスを示すタイミングチャートである。 図１８は、実施の形態５に係る表示装置のサブ画素回路における各制御信号線に入力される駆動パルスを示すタイミングチャートである。
以下、本開示の実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示における一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程、並びに、工程の順序などは、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示における最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
また、各図は模式図であり、必ずしも厳密に図示されたものではない。したがって、各図において縮尺などは必ずしも一致していない。なお、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
（実施の形態１）
実施の形態１に係る表示装置及びその駆動方法について説明する。
［１－１．表示装置の全体構成］
まず、本実施の形態に係る表示装置の全体構成について図１を用いて説明する。図１は、本実施の形態に係る表示装置１の全体構成を示すブロック図である。
本実施の形態に係る表示装置１は、図１に示されるように、表示部１２と、ゲートドライバ１３と、データドライバ１５と、コントローラ１６と、電源１７とを備える。本実施の形態では、表示装置１は、アクティブマトリクス型のカラー表示装置である。
表示部１２は、マトリクス状に配置される複数の画素回路１０を有する画像表示部である。複数の画素回路１０の各々は、少なくとも一つのサブ画素回路を有する。本実施の形態では、複数の画素回路１０の各々は、Ｒ、Ｇ、Ｂの発光色にそれぞれ対応するサブ画素回路１１Ｒ、１１Ｇ、１１Ｂを有する。
表示部１２は、マトリクスの各行に配置される複数の画素回路１０に接続される３本の制御信号線ｉｎｉ（ｉ）、ｒｅｆ（ｉ）、ｗｓ（ｉ）（ｉは１以上Ｎ以下の整数。Ｎはマトリクスの行数を示す１より大きい整数。）を有する。制御信号線ｉｎｉ（ｉ）、ｒｅｆ（ｉ）、ｗｓ（ｉ）は、それぞれゲートドライバ１３から供給される制御信号を、画素回路１０へ伝達する。なお、制御信号線の本数及び制御信号は一例であり、この例には限定されない。
表示部１２は、マトリクスの各列に配置される複数の画素回路１０に接続される３本のデータ信号線Ｌｄｒ（ｊ）、Ｌｄｇ（ｊ）、Ｌｄｂ（ｊ）（ｊは１以上Ｍ以下の整数。Ｍはマトリクスの列数を示す１より大きい整数。）を有する。データ信号線Ｌｄｒ（ｊ）、Ｌｄｇ（ｊ）、Ｌｄｂ（ｊ）は、それぞれデータドライバ１５から供給されるＲ、Ｇ、Ｂの発光輝度に関連するデータ信号を、画素回路１０へ、伝達する。
コントローラ１６は、外部から映像信号を受信し、当該映像信号に対応する各フレームの画像を表示部１２において表示するための信号を、ゲートドライバ１３及びデータドライバ１５へ供給する。
ゲートドライバ１３は、コントローラ１６からの信号に基づいて、表示部１２に制御信号を出力する回路である。ゲートドライバ１３は、１水平周期毎に一つの駆動パルスを順次出力する。ゲートドライバ１３の詳細構成については、後述する。
データドライバ１５は、コントローラ１６からの信号に基づいて、表示部１２にデータ信号を出力する回路である。
電源１７は、表示部１２、ゲートドライバ１３、データドライバ１５、及びコントローラ１６へ、参照電位、電源電位などを供給する。電源１７は、例えば、参照電位線Ｌｒｅｆに印加される参照電位、初期化電位線Ｌｉｎｉに印加される初期化電位、正電源線Ｌｖｃｃに印加される正電源電位、負電源線Ｌｃａｔに印加される負電源電位を、表示部１２へ供給する。
続いて画素回路１０の回路構成例について図２を用いて説明する。図２は、本実施の形態に係る画素回路１０の構成の一例を示す回路図である。図２には、複数の画素回路１０のうち、ｉ行ｊ列に配置される画素回路１０が示されている。図２に示されるように、本実施の形態では、画素回路１０が有するサブ画素回路１１Ｒ、１１Ｇ、１１Ｂは、互いに同一の構成を有している。以下、画素回路１０の構成について、サブ画素回路１１Ｒに着目して説明する。
サブ画素回路１１Ｒは、初期化トランジスタＴ１Ｒ、参照トランジスタＴ２Ｒ、書込みトランジスタＴ３Ｒ、保持容量ＣＳＲ、駆動トランジスタＴＤＲ、発光素子ＥＬＲを有している。また、サブ画素回路１１Ｒは、制御信号線ｉｎｉ（ｉ）、ｒｅｆ（ｉ）、ｗｓ（ｉ）、初期化電位線Ｌｉｎｉ、参照電位線Ｌｒｅｆ、データ信号線Ｌｄｒ（ｊ）、正電源線Ｌｖｃｃ、及び負電源線Ｌｃａｔを有している。なお、制御信号線ｉｎｉ（ｉ）、ｒｅｆ（ｉ）、及びｗｓ（ｉ）を、それぞれ、第一制御信号線、第二制御信号線、及び第三制御信号線とも称する。
駆動トランジスタＴＤＲは、発光素子ＥＬＲに電流を供給するトランジスタである。駆動トランジスタＴＤＲは、保持容量ＣＳＲに保持された電圧に応じて、発光素子ＥＬＲに電流を供給する。これにより、発光素子ＥＬＲは、データ信号線Ｌｄｒ（ｊ）に入力されるデータ信号によって表される輝度で発光する。
書込みトランジスタＴ３Ｒは、駆動トランジスタＴＤＲのゲート電極と、発光素子ＥＬＲの輝度に対応するデータ信号が入力されるデータ信号線Ｌｄｒ（ｊ）との間の導通状態を切り替えるトランジスタである。書込みトランジスタＴ３Ｒは、制御信号線ｗｓ（ｉ）に入力される信号に従ってオン状態となり、データ信号線Ｌｄｒ（ｊ）に入力されるデータ信号の電圧が保持容量ＣＳＲに保持される。
初期化トランジスタＴ１Ｒは、発光素子ＥＬＲと、初期化電位が印加される初期化電位線Ｌｉｎｉとの間の導通状態を切り替えるトランジスタである。初期化トランジスタＴ１Ｒは、制御信号線ｉｎｉ（ｉ）に印加された制御信号に従ってオン状態となり、駆動トランジスタＴＤＲのソース電極を初期化電位線Ｌｉｎｉに印加された初期化電位に設定する。
参照トランジスタＴ２Ｒは、駆動トランジスタＴＤＲのゲート電極と、参照電位が印加される参照電位線Ｌｒｅｆとの間の導通状態を切り替えるトランジスタである。参照トランジスタＴ２Ｒは、制御信号線ｒｅｆ（ｉ）に入力される制御信号に従ってオン状態となり、駆動トランジスタＴＤＲのゲート電極を参照電位線Ｌｒｅｆに印加された参照電位に設定する。
上記各トランジスタとして、例えば、Ｎチャネル型のＭＯＳＦＥＴを用いることができる。なお、Ｎチャネル型のＭＯＳＦＥＴ以外のトランジスタを用いて、サブ画素回路１１Ｒを構成することも可能である。例えば、Ｐチャネル型のＭＯＳＦＥＴを用いてサブ画素回路１１Ｒを構成することも可能である。
発光素子ＥＬＲは、サブ画素回路１１Ｒにおいて、光を出射する素子である。本実施の形態では、発光素子ＥＬＲとして有機ＥＬ素子が用いられる。なお、発光素子ＥＬＲとして用いられる素子は、有機ＥＬ素子に限定されない。例えば、発光素子ＥＬＲとして、ＱＬＥＤ（Ｑｕａｎｔｕｍ－ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）素子などが用いられてもよい。
サブ画素回路１１Ｇ、１１Ｂも、サブ画素回路１１Ｒと同様の構成を有する。図２に示されるように、サブ画素回路１１Ｇは、初期化トランジスタＴ１Ｇ、参照トランジスタＴ２Ｇ、書込みトランジスタＴ３Ｇ、保持容量ＣＳＧ、駆動トランジスタＴＤＧ、発光素子ＥＬＧを有している。また、サブ画素回路１１Ｇは、制御信号線ｉｎｉ（ｉ）、ｒｅｆ（ｉ）、ｗｓ（ｉ）、初期化電位線Ｌｉｎｉ、参照電位線Ｌｒｅｆ、データ信号線Ｌｄｇ（ｊ）、正電源線Ｌｖｃｃ、及び負電源線Ｌｃａｔを有している。
サブ画素回路１１Ｂは、初期化トランジスタＴ１Ｂ、参照トランジスタＴ２Ｂ、書込みトランジスタＴ３Ｂ、保持容量ＣＳＢ、駆動トランジスタＴＤＢ、発光素子ＥＬＢを有している。また、サブ画素回路１１Ｂは、制御信号線ｉｎｉ（ｉ）、ｒｅｆ（ｉ）、ｗｓ（ｉ）、初期化電位線Ｌｉｎｉ、参照電位線Ｌｒｅｆ、データ信号線Ｌｄｂ（ｊ）、正電源線Ｌｖｃｃ、及び負電源線Ｌｃａｔを有している。
画素回路１０が以上のような構成を有するため、サブ画素回路１１Ｒ、１１Ｇ、１１Ｂにおいて、同一の制御信号に従って同じタイミングでデータ信号ＶｄａｔＲ、ＶｄａｔＧ、ＶｄａｔＢが保持され、保持されたデータ信号に応じた輝度で発光素子ＥＬＲ、ＥＬＧ、ＥＬＢが発光する。
［１－２．ゲートドライバ構成］
次に、ゲートドライバ１３の構成について図３～図５を用いて説明する。図３は、本実施の形態に係るゲートドライバ１３の機能構成を示すブロック図である。なお、図３には、表示部１２も併せて示されている。図４は、本実施の形態に係るゲートドライバ１３の回路構成の一例を示す図である。図５は、本実施の形態に係るゲートドライバ１３の出力信号の波形の一例を示す図である。
図３に示されるようにゲートドライバ１３は、複数のドライバ回路Ｄ１～ＤＮ＋２を有する。本実施の形態では、ゲートドライバ１３は、一列にカスケードに接続されるＮ＋２個のドライバ回路Ｄ１～ＤＮ＋２を有する１系統のシフトレジスタである。図４に示されるように、ドライバ回路Ｄ１～ＤＮ＋２の各々として、例えば、フリップフロップ回路を用いることができる。ゲートドライバ１３は、ＣＭＯＳトランジスタ、Ｎ型チャネルトランジスタ、及びＰ型チャネルトランジスタのいずれのトランジスタで構成されてもよい。
複数のドライバ回路Ｄ１～ＤＮ＋２は、それぞれ、制御信号ｇ＿ｏｕｔ（１）～ｇ＿ｏｕｔ（Ｎ＋２）を出力する。制御信号ｇ＿ｏｕｔ（１）～ｇ＿ｏｕｔ（Ｎ）は、それぞれ、制御信号線ｉｎｉ（１）～ｉｎｉ（Ｎ）に入力される。言い換えると、ｉ段目のドライバ回路Ｄｉが出力する制御信号ｇ＿ｏｕｔ（ｉ）は、制御信号線ｉｎｉ（ｉ）に入力される。また、制御信号ｇ＿ｏｕｔ（２）～ｇｏｕｔ（Ｎ＋１）は、それぞれ、制御信号線ｒｅｆ（１）～ｒｅｆ（Ｎ）に入力される。言い換えると、ｉ＋１段目のドライバ回路Ｄｉ＋１が出力する制御信号ｇ＿ｏｕｔ（ｉ＋１）は、制御信号線ｒｅｆ（ｉ）に入力される。また、制御信号ｇ＿ｏｕｔ（３）～ｇｏｕｔ（Ｎ＋２）は、それぞれ、制御信号線ｗｓ（１）～ｗｓ（Ｎ）に入力される。言い換えると、ｉ＋２段目のドライバ回路Ｄｉ＋２が出力する制御信号ｇ＿ｏｕｔ（ｉ＋２）は、制御信号線ｗｓ（ｉ）に入力される。
図４に示されるように、ドライバ回路Ｄ１～ＤＮ＋２の各々には、クロックパルスが入力される。本実施の形態では、表示装置１に入力される映像信号の１水平周期毎にクロックパルスが入力される。
図３に示されるように、１段目のドライバ回路Ｄ１には、スタートパルスが入力信号ｇ＿ｉｎ（１）として入力される。本実施の形態では、１段目のドライバ回路Ｄ１は、制御信号線ｉｎｉ（１）に制御信号ｇ＿ｏｕｔ（１）を出力する。１段目のドライバ回路Ｄ１が出力する制御信号ｇ＿ｏｕｔ（１）は、２段目のドライバ回路Ｄ２に入力信号ｇ＿ｉｎ（２）として入力される。以下、同様に、ｉ段目のドライバ回路Ｄｉは、制御信号線ｉｎｉ（ｉ）に制御信号ｇ＿ｏｕｔ（ｉ）を出力し、ｉ段目のドライバ回路Ｄｉが出力する制御信号ｇ＿ｏｕｔ（ｉ）は、ｉ＋１段目のドライバ回路Ｄｉ＋１に入力信号ｇ＿ｉｎ（ｉ＋１）として入力される。
図５に示されるように、１段目のドライバ回路Ｄ１のＤ端子にＨレベルのスタートパルスＳＰが入力されている間にＣＬＫ端子に入力されるクロック信号が立ち上がる（つまり、ＬレベルからＨレベルに変化する）と、Ｑ端子からの制御信号ｇ＿ｏｕｔ（１）は、ＬレベルからＨレベルに変化する。そして、制御信号ｇ＿ｏｕｔ（１）は、次にクロック信号が立ち上がるまでＨレベルに維持される。
制御信号ｇ＿ｏｕｔ（１）は、２段目のドライバ回路Ｄ２のＤ端子に入力されるため、制御信号ｇ＿ｏｕｔ（１）がＨレベルである間に２段目のドライバ回路Ｄ２のＣＬＫ端子に入力されるクロック信号が立ち上がると、２段目のドライバ回路Ｄ２のＱ端子からの制御信号ｇ＿ｏｕｔ（２）は、ＬレベルからＨレベルに変化する。３段目以降のドライバ回路Ｄ３～ＤＮ＋２もドライバ回路Ｄ２と同様に動作する。これにより、図５に示されるようなクロック信号に同期した駆動パルスを含む制御信号ｇ＿ｏｕｔ（１）～ｇ＿ｏｕｔ（Ｎ＋２）が、ゲートドライバ１３から出力される。このように、ゲートドライバ１３から、１垂直周期あたりに、複数の画素回路１０が含む複数の行の各々に含まれる初期化トランジスタＴ１Ｒに一つの駆動パルスが入力される。書込みトランジスタＴ３Ｒ及び参照トランジスタＴ２Ｒの各々には、複数の行のうち互いに異なる他の行に含まれる初期化トランジスタＴ１Ｒに入力される一つの駆動パルスが入力される。なお、Ｎ－１行に含まれる書込みトランジスタＴ３Ｒ、Ｎ行に含まれる参照トランジスタＴ２Ｒ及び書込みトランジスタＴ３Ｒに入力される駆動パルスは、他の行に含まれる初期化トランジスタＴ１Ｒには、入力されない。このように、複数の画素回路１０のうち、一部の行に含まれる参照トランジスタＴ２Ｒ及び書込みトランジスタＴ３Ｒに入力される駆動パルスは、他の行に含まれる初期化トランジスタＴ１Ｒに入力されなくてもよい。
本実施の形態では、ゲートドライバ１３は、Ｎ行目の複数の画素回路１０の制御信号線ｒｅｆ（Ｎ）及びｗｓ（Ｎ）にそれぞれ入力される制御信号ｇ＿ｏｕｔ（Ｎ＋１）及びｇ＿ｏｕｔ（Ｎ＋２）を出力する。
なお、本実施の形態では、ゲートドライバ１３が１水平周期のパルス幅を有する駆動パルスを含む制御信号を出力する例を示すが、制御信号が含む駆動パルスの幅は、１水平周期に限定されない。例えば、制御信号が含む駆動パルスの幅は、１水平周期未満であってもよい。
［１－３．駆動方法］
次に、本実施の形態に係る表示装置１の駆動方法について図６及び図７を用いて説明する。図６は、本実施の形態に係る表示装置１のサブ画素回路１１Ｒにおける各制御信号と、駆動トランジスタＴＤＲのソース電位及びゲート電位との関係を示す模式的なタイミングチャートである。図６には、マトリクス状に配置された複数の画素回路１０のうち、ｉ行目に配置される画素回路１０が有するサブ画素回路１１Ｒにおける各電位などが示されている。図７は、本実施の形態に係る表示装置１の各制御信号線に入力される駆動パルスを示すタイミングチャートである。
図６に示されるように、時点ｔ１から時点ｔ２までは、制御信号はいずれもＬレベルであり、発光素子ＥＬＲは、直前の垂直周期におけるデータ信号に対応する発光状態にある。
続いて、時点ｔ２において、制御信号線ｉｎｉ（ｉ）に駆動パルスが入力される。これに伴い、時点ｔ２から時点ｔ３まで、制御信号線ｉｎｉ（ｉ）に入力される制御信号がＨレベルとなる。本実施の形態に係る表示装置１においては、ゲートドライバ１３から、複数の画素回路１０が含む複数の行の各々に対応する一つの駆動パルスを出力する。ｉ行目に配置される画素回路１０に含まれるサブ画素回路１１Ｒの制御信号線ｉｎｉ（ｉ）には、ゲートドライバ１３のｉ段目のドライバ回路Ｄｉからの制御信号ｇ＿ｏｕｔ（ｉ）が入力され、制御信号ｇ＿ｏｕｔ（ｉ）は、時点ｔ２から時点ｔ３までＨレベルとなる。これに伴い、初期化トランジスタＴ１Ｒのソース電極とドレイン電極との間がオン状態となるため、発光素子ＥＬＲのアノード電極と、初期化電位線Ｌｉｎｉとが接続される。これにより、発光素子ＥＬＲのアノード電極の電位及び駆動トランジスタＴＤＲのソース電極の電位Ｖｓが、初期化電位ＶＩＮＩと等しくなる。ここで、初期化電位ＶＩＮＩは、例えば、－２Ｖ程度であり、発光素子ＥＬＲのアノード電極の電位及び駆動トランジスタＴＤＲのソース電極の電位Ｖｓは、時点ｔ２から時点ｔ３にかけて、＋１Ｖ程度以上の電位から、－２Ｖ程度の電位まで低下する。これに伴い、駆動トランジスタＴＤＲのゲート電極の電位Ｖｇも低下する。
上述のとおり、制御信号線ｉｎｉ（ｉ）に入力される制御信号がＬレベル及びＨレベルである場合に、初期化トランジスタＴ１Ｒは、それぞれオフ状態及びオン状態となる。ここで、初期化トランジスタＴ１Ｒのソース電極には、初期化電位ＶＩＮＩが印加される。制御信号がＬレベルである場合に、初期化トランジスタＴ１Ｒをオフ状態とするために、制御信号のＬレベル、つまり、駆動パルスのＬレベルは、初期化電位ＶＩＮＩより低い電位に設定される。本実施の形態に係る表示装置１においては、制御信号ｇ＿ｏｕｔ（１）～ｇ＿ｏｕｔ（Ｎ）は、それぞれ、制御信号線ｉｎｉ（１）～ｉｎｉ（Ｎ）に入力されるため、制御信号ｇ＿ｏｕｔ（１）～ｇ＿ｏｕｔ（Ｎ）のＬレベルは初期化電位ＶＩＮＩより低い電位に設定される。本実施の形態では、制御信号ｇ＿ｏｕｔ（１）～ｇ＿ｏｕｔ（Ｎ＋２）のＬレベル及びＨレベルは、それぞれ、例えば、－４Ｖ程度、及び、１０Ｖ程度に設定される。
なお、本実施の形態では、時点ｔ２から時点ｔ３までの初期化期間に、駆動トランジスタＴＤＲに比較的大きいオン電流が流れて、初期化電位線Ｌｉｎｉの電圧降下が生じ得る。そのため、初期化電位線Ｌｉｎｉに印加する電位を、電圧降下分だけ増大させておいてもよい。
続いて、時点ｔ３において、制御信号線ｉｎｉ（ｉ）に入力される制御信号がＬレベルとなり、制御信号線ｒｅｆ（ｉ）に駆動パルスが入力される。これに伴い、時点ｔ３から時点ｔ４まで、制御信号線ｒｅｆ（ｉ）に入力される制御信号がＨレベルとなる。つまり、ゲートドライバ１３のｉ＋１段目のドライバ回路Ｄｉ＋１からの制御信号ｇ＿ｏｕｔ（ｉ＋１）がＨレベルとなる。これに伴い、参照トランジスタＴ２Ｒのソース電極とドレイン電極との間がオン状態となる。これにより、駆動トランジスタＴＤＲのゲート電極の電位、及び、保持容量ＣＳＲの一方の電極の電位が、参照電位ＶＲＥＦと等しくなる。ここで、参照電位ＶＲＥＦは、例えば、＋１Ｖ程度である。これにより、駆動トランジスタＴＤＲの閾値補償を行うことができる。つまり、駆動トランジスタＴＤＲのゲート電位Ｖｇとソース電位Ｖｓとの差Ｖｇ－Ｖｓが閾値Ｖｔと等しくなる。時点ｔ３から時点ｔ４までの期間は、Ｖｔ補償期間である。
続いて、時点ｔ４において、制御信号線ｒｅｆ（ｉ）に入力される制御信号がＬレベルとなり、制御信号線ｗｓ（ｉ）に駆動パルスが入力される。これに伴い、時点ｔ４から時点ｔ５まで、制御信号線ｗｓ（ｉ）に入力される制御信号がＨレベルとなる。つまり、ゲートドライバ１３のｉ＋２段目のドライバ回路Ｄｉ＋２からの制御信号ｇ＿ｏｕｔ（ｉ＋２）がＨレベルとなる。これに伴い、書込みトランジスタＴ３Ｒのソース電極とドレイン電極との間がオン状態となる。これにより、駆動トランジスタＴＤＲのゲート電極の電位、及び、保持容量ＣＳＲの一方の電極の電位が、データ信号線Ｌｄｒ（ｊ）に印加されるデータ信号の電圧と等しくなる。つまり、時点ｔ４から時点ｔ５までの期間は、データ書込み期間である。このように、保持容量ＣＳＲにデータ信号に対応する電圧が保持されることで、駆動トランジスタＴＤＲがデータ信号に対応する電流を発光素子ＥＬＲに供給する。したがって、データ信号に対応する輝度で発光素子ＥＬＲが発光する。他のサブ画素回路１１Ｇ、１１Ｂについてもサブ画素回路１１Ｒと同様の動作を行う。
以上のように、本実施の形態に係る表示装置１の駆動方法は、ゲートドライバ１３から、１垂直周期あたりに、複数の画素回路１０が含む複数の行の各々に含まれる初期化トランジスタＴ１Ｒに一つの駆動パルスが入力されるステップと、書込みトランジスタＴ３Ｒ及び参照トランジスタＴ２Ｒの各々に、複数の行のうち互いに異なる他の行に含まれる初期化トランジスタＴ１Ｒに入力される一つの駆動パルスが入力されるステップとを含む。
具体的には、図７に示されるように、ｉ行目に配置される画素回路１０に含まれる各サブ画素回路の制御信号線ｉｎｉ（ｉ）には、ゲートドライバ１３のｉ段目のドライバ回路Ｄｉからの制御信号ｇ＿ｏｕｔ（ｉ）が入力される。制御信号線ｒｅｆ（ｉ）には、ゲートドライバ１３のｉ＋１段目のドライバ回路Ｄｉ＋１からの制御信号ｇ＿ｏｕｔ（ｉ＋１）が入力される。制御信号線ｗｓ（ｉ）には、ゲートドライバ１３のｉ＋２段目のドライバ回路Ｄｉ＋２からの制御信号ｇ＿ｏｕｔ（ｉ＋２）が入力される。なお、図７に示されるように、ゲートドライバ１３は、垂直周期のうち、１フレームに対応する期間に駆動パルスを出力し、帰線期間においては、駆動パルスを出力しない。
以上のような駆動方法により、１系統のシフトレジスタで構成されるゲートドライバ１３によって、各サブ画素回路を駆動することができる。
［１－４．効果］
次に、本実施の形態に係る表示装置１及びその駆動方法の効果について図８を用いて比較例１の表示装置と比較しながら説明する。図８は、比較例１の表示装置のゲートドライバ９３の機能構成を示すブロック図である。
比較例１の表示装置の表示部１２の各制御信号線には、本実施の形態に係る表示部１２の各制御信号線と同様の制御信号が入力される。しかしながら、比較例１の表示装置においては、ゲートドライバ９３の構成が、本実施の形態に係るゲートドライバ１３の構成と異なる。比較例１のゲートドライバ９３は、複数の画素回路１０の各行の制御信号線ｉｎｉ（ｉ）に制御信号を出力する初期化ドライバ９３ｉｎｉと、制御信号線ｒｅｒ（ｉ）に制御信号を出力する参照ドライバ９３ｒｅｆと、制御信号線ｗｓ（ｉ）に制御信号を出力する書込みドライバ９３ｗｓとを有する。
初期化ドライバ９３ｉｎｉは、一列にカスケードに接続されるＮ個のドライバ回路Ｄ１～ＤＮを有し、スタートパルスｉｎｉ＿ｓｐが１段目のドライバ回路Ｄ１に入力される。これにより、初期化ドライバ９３ｉｎｉは、Ｎ個の駆動パルスを順次出力する。参照ドライバ９３ｒｅｆは、一列にカスケードに接続されるＮ個のドライバ回路Ｄ１～ＤＮを有し、スタートパルスｒｅｆ＿ｓｐが１段目のドライバ回路Ｄ１に入力される。これにより、参照ドライバ９３ｒｅｆは、Ｎ個の駆動パルスを順次出力する。書込みドライバ９３ｗｓは、一列にカスケードに接続されるＮ個のドライバ回路Ｄ１～ＤＮを有し、スタートパルスｗｓ＿ｓｐが１段目のドライバ回路Ｄ１に入力される。これにより、書込みドライバ９３ｗｓは、Ｎ個の駆動パルスを順次出力する。
上述したようなゲートドライバ９３を備える比較例１の表示装置においても、本実施の形態に係る表示装置１と同様に複数の画素回路１０を駆動することができるが、ゲートドライバ９３が３系統のシフトレジスタを有する。これに対して、本実施の形態に係るゲートドライバ１３は、１系統のシフトレジスタで構成されるため、本実施の形態に係る表示装置１では、ゲートドライバ１３の構成を簡素化できる。これにより、表示装置１の表示部１２の周辺に配置される回路を約１／３に低減できるため、表示装置１の額縁を狭くすることができる。また、表示装置１のデザイン性も高めることができる。また、ゲートドライバ１３の構成を簡素化できるため、表示装置１のコストを削減することができる。また、ゲートドライバ１３の構成を簡素化できるため、ゲートドライバ１３に起因する表示装置１の動作不良を低減できる。したがって、表示装置１の歩留まりを改善することができる。
（実施の形態２）
実施の形態２に係る表示装置及びその駆動方法について説明する。本実施の形態に係る表示装置は、制御信号線ｒｅｆ（ｉ）にＶｔ補償用の駆動パルスだけでなく、各発光素子を消灯するための駆動パルスも入力される点において、実施の形態１に係る表示装置１と相違する。以下、本実施の形態に係る表示装置及びその駆動方法について、実施の形態１に係る表示装置１及びその駆動方法との相違点を中心に説明する。
［２－１．ゲートドライバ構成］
まず、本実施の形態に係る表示装置が備えるゲートドライバについて図９を用いて説明する。図９は、本実施の形態に係るゲートドライバ１１３の機能構成を示すブロック図である。なお、図９には、表示部１２も併せて示されている。
図９に示されるように、ゲートドライバ１１３は、一列にカスケードに接続されるＮ＋３個のドライバ回路Ｄ０～ＤＮ＋２を有する１系統のシフトレジスタである。複数のドライバ回路Ｄ０～ＤＮ＋２の各々は、実施の形態１に係る各ドライバ回路と同様の構成を有する。複数のドライバ回路Ｄ０～ＤＮ＋２は、それぞれ、制御信号ｇ＿ｏｕｔ（０）～ｇ＿ｏｕｔ（Ｎ＋２）を出力する。本実施の形態に係るゲートドライバ１１３は、実施の形態１に係るゲートドライバ１３と同様に、クロックパルスに同期した駆動パルスを含む制御信号ｇ＿ｏｕｔ（０）～ｇ_ｏｕｔ（Ｎ＋２）を出力する。
制御信号ｇ＿ｏｕｔ（０）～ｇ＿ｏｕｔ（Ｎ－１）は、それぞれ、制御信号線ｒｅｆ（１）～ｒｅｆ（Ｎ）に入力される。言い換えると、ｉ－１段目のドライバ回路Ｄｉ－１が出力する制御信号ｇ＿ｏｕｔ（ｉ－１）は、制御信号線ｒｅｆ（ｉ）に入力される（１≦ｉ≦Ｎ）。また、制御信号ｇ＿ｏｕｔ（１）～ｇ＿ｏｕｔ（Ｎ）は、それぞれ、制御信号線ｉｎｉ（１）～ｉｎｉ（Ｎ）に入力される。言い換えると、ｉ段目のドライバ回路Ｄｉが出力する制御信号ｇ＿ｏｕｔ（ｉ）は、制御信号線ｉｎｉ（ｉ）に入力される。また、制御信号ｇ＿ｏｕｔ（２）～ｇｏｕｔ（Ｎ＋１）は、それぞれ、制御信号線ｒｅｆ（１）～ｒｅｆ（Ｎ）に入力される。言い換えると、ｉ＋１段目のドライバ回路Ｄｉ＋１が出力する制御信号ｇ＿ｏｕｔ（ｉ＋１）は、制御信号線ｒｅｆ（ｉ）に入力される。また、制御信号ｇ＿ｏｕｔ（３）～ｇｏｕｔ（Ｎ＋２）は、それぞれ、制御信号線ｗｓ（１）～ｗｓ（Ｎ）に入力される。言い換えると、ｉ＋２段目のドライバ回路Ｄｉ＋２が出力する制御信号ｇ＿ｏｕｔ（ｉ＋２）は、制御信号線ｗｓ（ｉ）に入力される。
［２－２．駆動方法］
次に、本実施の形態に係る表示装置の駆動方法について図１０及び図１１を用いて説明する。図１０は、本実施の形態に係る表示装置のサブ画素回路１１Ｒにおける各制御信号と、駆動トランジスタＴＤＲのソース電位及びゲート電位との関係を示す模式的なタイミングチャートである。図１０には、マトリクス状に配置された複数の画素回路１０のうち、ｉ行目に配置される画素回路１０が有するサブ画素回路１１Ｒにおける各電位などが示されている。図１１は、本実施の形態に係る表示装置の各制御信号線に入力される駆動パルスを示すタイミングチャートである。
図１０に示されるように、時点ｔ１までは、制御信号はいずれもＬレベルであり、発光素子ＥＬＲは、直前の垂直周期におけるデータ信号に対応する発光状態にある。
続いて、時点ｔ１に制御信号線ｒｅｆ（ｉ）に駆動パルスが入力される。これに伴い、時点ｔ１から時点ｔ２まで、入力される制御信号がＨレベルとなる。つまり、ゲートドライバ１１３のｉ－１段目のドライバ回路Ｄｉ－１からの制御信号ｇ＿ｏｕｔ（ｉ－１）がＨレベルとなる。これに伴い、参照トランジスタＴ２Ｒのソース電極とドレイン電極との間がオン状態となる。これにより、駆動トランジスタＴＤＲのゲート電極の電位、及び、保持容量ＣＳＲの一方の電極の電位が、参照電位ＶＲＥＦと等しくなる。ここで、参照電位ＶＲＥＦは、例えば、＋１Ｖ程度である。これにより、発光素子ＥＬＲが消灯される。つまり、時点ｔ１に制御信号線ｒｅｆ（ｉ）に入力される駆動パルスは、消灯パルスである。本実施の形態では、制御信号線ｒｅｆ（ｉ）に消灯パルスが入力されるため、駆動トランジスタＴＤＲのゲート電位Ｖｇとソース電位Ｖｓとの差Ｖｇ－Ｖｓを閾値Ｖｔより小さくすることができる。このため、駆動トランジスタＴＤＲにオン電流が流れることに伴う初期化電位線の電圧降下を抑制できる。
続いて、時点ｔ２において、制御信号線ｒｅｆ（ｉ）に入力される制御信号がＬレベルとなり、制御信号線ｉｎｉ（ｉ）に駆動パルスが入力される。これに伴い、時点ｔ２から時点ｔ３まで、制御信号線ｉｎｉ（ｉ）に入力される制御信号がＨレベルとなる。ｉ行目に配置される画素回路１０に含まれるサブ画素回路１１Ｒの制御信号線ｉｎｉ（ｉ）には、ゲートドライバ１１３のｉ段目のドライバ回路Ｄｉからの制御信号ｇ＿ｏｕｔ（ｉ）が入力され、制御信号ｇ＿ｏｕｔ（ｉ）は、時点ｔ２から時点ｔ３までＨレベルとなる。これに伴い、初期化トランジスタＴ１Ｒのソース電極とドレイン電極との間がオン状態となるため、発光素子ＥＬＲのアノード電極と、初期化電位線Ｌｉｎｉとが接続される。これにより、発光素子ＥＬＲのアノード電極の電位及び駆動トランジスタＴＤＲのソース電極の電位Ｖｓが、初期化電位ＶＩＮＩと等しくなる。ここで、初期化電位ＶＩＮＩは、例えば、－２Ｖ程度であり、発光素子ＥＬＲのアノード電極の電位及び駆動トランジスタＴＤＲのソース電極の電位Ｖｓは、時点ｔ２から時点ｔ３にかけて、＋１Ｖ程度以上の電位から、－２Ｖ程度の電位まで低下する。これに伴い、駆動トランジスタＴＤＲのゲート電極の電位Ｖｇも低下する。
続いて、時点ｔ３において、制御信号線ｉｎｉ（ｉ）に入力される制御信号がＬレベルとなり、制御信号線ｒｅｆ（ｉ）に駆動パルスが入力される。これに伴い、時点ｔ３から時点ｔ４まで、制御信号線ｒｅｆ（ｉ）に入力される制御信号がＨレベルとなる。つまり、ゲートドライバ１１３のｉ＋１段目のドライバ回路Ｄｉ＋１からの制御信号ｇ＿ｏｕｔ（ｉ＋１）がＨレベルとなる。これに伴い、参照トランジスタＴ２Ｒのソース電極とドレイン電極との間がオン状態となる。これにより、駆動トランジスタＴＤＲのゲート電極の電位、及び、保持容量ＣＳＲの一方の電極の電位が、参照電位ＶＲＥＦと等しくなる。ここで、参照電位ＶＲＥＦは、例えば、＋１Ｖ程度である。これにより、駆動トランジスタＴＤＲの閾値補償を行うことができる。つまり、駆動トランジスタＴＤＲのゲート電位Ｖｇとソース電位Ｖｓとの差Ｖｇ－Ｖｓが閾値Ｖｔと等しくなる。
続いて、時点ｔ４において、制御信号線ｒｅｆ（ｉ）に入力される制御信号がＬレベルとなり、制御信号線ｗｓ（ｉ）に駆動パルスが入力される。これに伴い、時点ｔ４から時点ｔ５まで、制御信号線ｗｓ（ｉ）に入力される制御信号がＨレベルとなる。つまり、ゲートドライバ１１３のｉ＋２段目のドライバ回路Ｄｉ＋２からの制御信号ｇ＿ｏｕｔ（ｉ＋２）がＨレベルとなる。これに伴い、書込みトランジスタＴ３Ｒのソース電極とドレイン電極との間がオン状態となる。これにより、駆動トランジスタＴＤＲのゲート電極の電位、及び、保持容量ＣＳＲの一方の電極の電位が、データ信号線Ｌｄｒ（ｊ）に印加されるデータ信号の電圧と等しくなる。つまり、時点ｔ４から時点ｔ５までの期間は、データ書込み期間である。このように、保持容量ＣＳＲにデータ信号に対応する電圧が保持されることで、駆動トランジスタＴＤＲがデータ信号に対応する電流を発光素子ＥＬＲに供給する。したがって、データ信号に対応する輝度で発光素子ＥＬＲが発光する。他のサブ画素回路１１Ｇ、１１Ｂについてもサブ画素回路１１Ｒと同様の動作を行う。
以上のように、本実施の形態に係る表示装置の駆動方法は、ゲートドライバ１１３から、１垂直周期あたりに、複数の画素回路１０が含む複数の行の各々に含まれる初期化トランジスタＴ１Ｒに一つの駆動パルスが入力されるステップと、書込みトランジスタＴ３Ｒ及び参照トランジスタＴ２Ｒの各々に、複数の行のうち互いに異なる他の行に含まれる初期化トランジスタＴ１Ｒに入力される一つの駆動パルスが入力されるステップとを含む。具体的には、図１１に示されるように、ｉ行目に配置される画素回路１０に含まれる各サブ画素回路の制御信号線ｉｎｉ（ｉ）には、ゲートドライバ１１３のｉ段目のドライバ回路Ｄｉからの制御信号ｇ＿ｏｕｔ（ｉ）が入力される。制御信号線ｒｅｆ（ｉ）には、ゲートドライバ１１３のｉ－１段目のドライバ回路Ｄｉ－１からの制御信号ｇ＿ｏｕｔ（ｉ－１）、及び、ｉ＋１段目のドライバ回路Ｄｉ＋１からの制御信号ｇ＿ｏｕｔ（ｉ＋１）が入力される。制御信号線ｗｓ（ｉ）には、ゲートドライバ１１３のｉ＋２段目のドライバ回路Ｄｉ＋２からの制御信号ｇ＿ｏｕｔ（ｉ＋２）が入力される。
このような駆動方法により、１系統のシフトレジスタで構成されるゲートドライバ１１３によって、各サブ画素回路を駆動することができる。
［２－３．効果］
次に、本実施の形態に係る表示装置及びその駆動方法の効果を説明する。本実施の形態に係る表示装置及びその駆動方法によれば、実施の形態１と同様の効果が奏される。さらに、本実施の形態では、各サブ画素回路の参照トランジスタには、１垂直周期あたりに、複数の画素回路１０の互いに異なる二つの行の各々に対応する一つの駆動パルスが入力される。これにより、各サブ画素回路の駆動態様の自由度を高めることができる。具体的には、サブ画素回路１１Ｒの参照トランジスタＴ２Ｒには、初期化トランジスタＴ１Ｒに駆動パルスが入力された後であって、書込みトランジスタＴ３Ｒに最初に一つの駆動パルスが入力される前に、一つの駆動パルスが入力され、かつ、書込みトランジスタＴ３Ｒに一つの駆動パルスが入力された後であって、初期化トランジスタＴ１Ｒに最初に一つの駆動パルスが入力される前に、一つの駆動パルスが入力される。
このように初期化期間の前に参照トランジスタＴ２Ｒに駆動パルスを入力することで、初期化期間の前に消灯期間を設けることができる。したがって、駆動トランジスタＴＤＲのゲート電位を初期化期間の前に参照電位程度に低減できるため、初期化期間における駆動トランジスタＴＤＲのオン電流を低減できる。これにより、初期化電位線の電圧降下を低減できる。
（実施の形態３）
実施の形態３に係る表示装置及びその駆動方法について説明する。本実施の形態に係る表示装置は、ゲートドライバが制御信号線ｒｅｆ（ｉ）にＶｔ補償用の複数の駆動パルスを出力する点において、実施の形態１に係る表示装置１と相違する。以下、本実施の形態に係る表示装置及びその駆動方法について、実施の形態１に係る表示装置１及びその駆動方法との相違点を中心に説明する。
［３－１．ゲートドライバ構成］
まず、本実施の形態に係る表示装置が備えるゲートドライバについて図１２を用いて説明する。図１２は、本実施の形態に係るゲートドライバ２１３の機能構成を示すブロック図である。なお、図１２には、表示部１２も併せて示されている。
図１２に示されるように、ゲートドライバ２１３は、一列にカスケードに接続される複数のドライバ回路を有する１系統のシフトレジスタである。本実施の形態では、ゲートドライバ２１３は、Ｎ＋４個のドライバ回路Ｄ１～ＤＮ＋４を有する。ドライバ回路Ｄ１～ＤＮ＋４の各々は、実施の形態１に係る各ドライバ回路と同様の構成を有する。複数のドライバ回路Ｄ１～ＤＮ＋４は、それぞれ、制御信号ｇ＿ｏｕｔ（１）～ｇ＿ｏｕｔ（Ｎ＋４）を出力する。本実施の形態に係るゲートドライバ２１３は、実施の形態１に係るゲートドライバ１３と同様に、クロックパルスに同期した駆動パルスを含む制御信号ｇ＿ｏｕｔ（１）～ｇ_ｏｕｔ（Ｎ＋４）を出力する。ゲートドライバ２１３は、マトリクス状に配置される複数の画素回路１０が含む複数の行の各々に対応する一つの駆動パルスを出力する。
また、制御信号ｇ＿ｏｕｔ（１）～ｇ＿ｏｕｔ（Ｎ）は、それぞれ、制御信号線ｉｎｉ（１）～ｉｎｉ（Ｎ）に入力される。言い換えると、ｉ段目のドライバ回路Ｄｉが出力する制御信号ｇ＿ｏｕｔ（ｉ）は、制御信号線ｉｎｉ（ｉ）に入力される。また、制御信号ｇ＿ｏｕｔ（２）～ｇｏｕｔ（Ｎ＋１）は、それぞれ、制御信号線ｒｅｆ（１）～ｒｅｆ（Ｎ）に入力される。言い換えると、ｉ＋１段目のドライバ回路Ｄｉ＋１が出力する制御信号ｇ＿ｏｕｔ（ｉ＋１）は、制御信号線ｒｅｆ（ｉ）に入力される。また、制御信号ｇ＿ｏｕｔ（３）～ｇｏｕｔ（Ｎ＋２）も、それぞれ、制御信号線ｒｅｆ（１）～ｒｅｆ（Ｎ）に入力される。言い換えると、ｉ＋２段目のドライバ回路Ｄｉ＋２が出力する制御信号ｇ＿ｏｕｔ（ｉ＋２）も、制御信号線ｒｅｆ（ｉ）に入力される。また、制御信号ｇ＿ｏｕｔ（４）～ｇｏｕｔ（Ｎ＋３）も、それぞれ、制御信号線ｒｅｆ（１）～ｒｅｆ（Ｎ）に入力される。言い換えると、ｉ＋３段目のドライバ回路Ｄｉ＋３が出力する制御信号ｇ＿ｏｕｔ（ｉ＋３）も、制御信号線ｒｅｆ（ｉ）に入力される。また、制御信号ｇ＿ｏｕｔ（５）～ｇｏｕｔ（Ｎ＋４）は、それぞれ、制御信号線ｗｓ（１）～ｗｓ（Ｎ）に入力される。言い換えると、ｉ＋４段目のドライバ回路Ｄｉ＋４が出力する制御信号ｇ＿ｏｕｔ（ｉ＋４）は、制御信号線ｗｓ（ｉ）に入力される。
［３－２．駆動方法］
次に、本実施の形態に係る表示装置の駆動方法について図１３及び図１４を用いて説明する。図１３は、本実施の形態に係る表示装置のサブ画素回路１１Ｒにおける各制御信号線に入力される駆動パルスを示すタイミングチャートである。図１３には、マトリクス状に配置された複数の画素回路１０のうち、ｉ行目に配置される画素回路１０が有するサブ画素回路１１Ｒにおける各制御信号線に入力される駆動パルスが示されている。図１４は、本実施の形態に係る表示装置の各制御信号線に入力される駆動パルスを示すタイミングチャートである。
図１３に示されるように、時点ｔ４までは、実施の形態１と同様の駆動パルスがサブ画素回路１１Ｒに入力される。
続いて、時点ｔ４において、制御信号ｇ＿ｏｕｔ（ｉ＋１）は、Ｌレベルとなり、制御信号線ｒｅｆ（ｉ）に制御信号ｇ＿ｏｕｔ（ｉ＋２）の駆動パルスが入力される。これに伴い、時点ｔ４から時点ｔ５まで、制御信号線ｒｅｆ（ｉ）に入力される制御信号がＨレベルとなる。つまり、ゲートドライバ２１３のｉ＋２段目のドライバ回路Ｄｉ＋２からの制御信号ｇ＿ｏｕｔ（ｉ＋２）がＨレベルとなる。これに伴い、参照トランジスタＴ２Ｒのソース電極とドレイン電極との間がオン状態に維持される。これにより、Ｖｔ補償期間が時点ｔ５まで継続される。
続いて、時点ｔ５において、制御信号ｇ＿ｏｕｔ（ｉ＋２）は、Ｌレベルとなり、制御信号線ｒｅｆ（ｉ）に制御信号ｇ＿ｏｕｔ（ｉ＋３）の駆動パルスが入力される。これに伴い、時点ｔ５から時点ｔ６まで、制御信号線ｒｅｆ（ｉ）に入力される制御信号がＨレベルとなる。つまり、ゲートドライバ２１３のｉ＋３段目のドライバ回路Ｄｉ＋３からの制御信号ｇ＿ｏｕｔ（ｉ＋３）がＨレベルとなる。これに伴い、参照トランジスタＴ２Ｒのソース電極とドレイン電極との間がオン状態に維持される。これにより、Ｖｔ補償期間が時点ｔ６まで継続される。
続いて、時点ｔ６において、制御信号ｇ＿ｏｕｔ（ｉ＋３）は、Ｌレベルとなることで制御信号線ｒｅｆ（ｉ）に入力される制御信号がＬレベルとなり、制御信号線ｗｓ（ｉ）に駆動パルスが入力される。これに伴い、時点ｔ６から時点ｔ７まで、制御信号線ｗｓ（ｉ）に入力される制御信号がＨレベルとなる。つまり、ゲートドライバ２１３のｉ＋４段目のドライバ回路Ｄｉ＋４からの制御信号ｇ＿ｏｕｔ（ｉ＋４）がＨレベルとなる。これに伴い、書込みトランジスタＴ３Ｒのソース電極とドレイン電極との間がオン状態となる。これにより、駆動トランジスタＴＤＲのゲート電極の電位、及び、保持容量ＣＳＲの一方の電極の電位が、データ信号線Ｌｄｒ（ｊ）に印加されるデータ信号の電圧と等しくなる。つまり、時点ｔ６から時点ｔ７までの期間は、データ書込み期間である。このように、保持容量ＣＳＲにデータ信号に対応する電圧が保持されることで、駆動トランジスタＴＤＲがデータ信号に対応する電流を発光素子ＥＬＲに供給する。したがって、データ信号に対応する輝度で発光素子ＥＬＲが発光する。他のサブ画素回路１１Ｇ、１１Ｂについてもサブ画素回路１１Ｒと同様の動作を行う。
以上のように、本実施の形態に係る表示装置の駆動方法は、ゲートドライバ２１３から、１垂直周期あたりに、複数の画素回路１０が含む複数の行の各々に含まれる初期化トランジスタＴ１Ｒに一つの駆動パルスが入力されるステップと、書込みトランジスタＴ３Ｒ及び参照トランジスタＴ２Ｒの各々に、複数の行のうち互いに異なる他の行に含まれる初期化トランジスタＴ１Ｒに入力される一つの駆動パルスが入力されるステップとを含む。具体的には、図１４に示されるように、ｉ行目に配置される画素回路１０に含まれる各サブ画素回路の制御信号線ｉｎｉ（ｉ）には、ゲートドライバ２１３のｉ段目のドライバ回路Ｄｉからの制御信号ｇ＿ｏｕｔ（ｉ）が入力される。制御信号線ｒｅｆ（ｉ）には、ゲートドライバ２１３のｉ＋１段目のドライバ回路Ｄｉ＋１からの制御信号ｇ＿ｏｕｔ（ｉ＋１）、ｉ＋２段目のドライバ回路Ｄｉ＋２からの制御信号ｇ＿ｏｕｔ（ｉ＋２）、及び、ｉ＋３段目のドライバ回路Ｄｉ＋３からの制御信号ｇ＿ｏｕｔ（ｉ＋３）が入力される。制御信号線ｗｓ（ｉ）には、ゲートドライバ２１３のｉ＋４段目のドライバ回路Ｄｉ＋４からの制御信号ｇ＿ｏｕｔ（ｉ＋４）が入力される。
このような駆動方法により、１系統のシフトレジスタで構成されるゲートドライバ２１３によって、各サブ画素回路を駆動することができる。なお、本実施の形態では、Ｖｔ補償期間は、三つの駆動パルスで形成されたが、二つ又は四つ以上の駆動パルスで形成されてもよい。
［３－３．効果］
次に、本実施の形態に係る表示装置及びその駆動方法の効果を説明する。本実施の形態に係る表示装置及びその駆動方法によれば、実施の形態１と同様の効果が奏される。さらに、本実施の形態では、各サブ画素回路の参照トランジスタには、１垂直周期あたりに、複数の画素回路１０の互いに異なる二つの行の各々に対応する一つの駆動パルスが入力される。これにより、各サブ画素回路の駆動態様の自由度を高めることができる。具体的には、サブ画素回路１１Ｒの参照トランジスタＴ２Ｒには、初期化トランジスタＴ１Ｒに駆動パルスが入力された後であって、最初に書込みトランジスタＴ３Ｒに一つの駆動パルスが入力される前に、複数の画素回路１０の互いに異なる二つ以上の行の各々に対応する一つの駆動パルスが入力される。
これにより、Ｖｔ補償期間の長さを初期化期間及び書込み期間より長くすることができる。また、Ｖｔ補償期間の長さを１水平周期より長くすることができる。したがって、閾値補償に１水平周期以上の時間を要する場合にも、確実に閾値補償を行うことができる。
（実施の形態４）
実施の形態４に係る表示装置及びその駆動方法について説明する。本実施の形態に係る表示装置は、ゲートドライバが二つに分離されている点において、実施の形態１に係る表示装置１と相違する。以下、本実施の形態に係る表示装置について、実施の形態１に係る表示装置１との相違点であるゲートドライバを中心に説明する。
［４－１．ゲートドライバ構成］
まず、本実施の形態に係る表示装置が備えるゲートドライバについて図１５を用いて説明する。図１５は、本実施の形態に係るゲートドライバ３１３の機能構成を示すブロック図である。なお、図１５には、表示部１２も併せて示されている。
図１５に示されるように、本実施の形態に係るゲートドライバ３１３は、第一ドライバ３１３ａ及び第二ドライバ３１３ｂを有する。第一ドライバ３１３ａ及び第二ドライバ３１３ｂの各々は、複数の画素回路１０の少なくとも一つの行に含まれる初期化トランジスタＴ１Ｒに入力される一つの駆動パルスを出力する。第一ドライバ３１３ａ及び第二ドライバ３１３ｂは、制御信号線を介して互いに分離されており、表示部１２は、第一ドライバ３１３ａと第二ドライバ３１３ｂとの間に配置される。本実施の形態では、第一ドライバ３１３ａと第二ドライバ３１３ｂとは、表示部１２の水平方向に分離されて配置されている。
本実施の形態では、第一ドライバ３１３ａは、奇数段目のドライバ回路Ｄ１、Ｄ３、・・・、ＤＮ＋１を有し、第二ドライバ３１３ｂは、偶数段目のドライバ回路Ｄ２、Ｄ４、・・・、ＤＮ＋２を有する。第一ドライバ３１３ａのドライバ回路Ｄ１、Ｄ３、・・・、ＤＮ＋１は、それぞれ、第二ドライバ３１３ｂのドライバ回路Ｄ２、Ｄ４、・・・、ＤＮ＋２に制御信号を出力する。また、第二ドライバ３１３ｂのドライバ回路Ｄ２、Ｄ４、・・・、ＤＮは、それぞれ、第一ドライバ３１３ａのドライバ回路Ｄ３、Ｄ５、・・・、ＤＮ＋１に制御信号を出力する。つまり、第一ドライバ３１３ａと第二ドライバ３１３ｂとが、実施の形態１に係るゲートドライバ１３と同様の１系統のシフトレジスタを形成する。
本実施の形態においても、実施の形態１と同様に、ドライバ回路Ｄ１～ＤＮ＋２は、それぞれ、制御信号ｇ＿ｏｕｔ（１）～ｇ＿ｏｕｔ（Ｎ＋２）を出力する。制御信号ｇ＿ｏｕｔ（１）～ｇ＿ｏｕｔ（Ｎ）は、それぞれ、制御信号線ｉｎｉ（１）～ｉｎｉ（Ｎ）に入力される。また、制御信号ｇ＿ｏｕｔ（２）～ｇｏｕｔ（Ｎ＋１）は、それぞれ、制御信号線ｒｅｆ（１）～ｒｅｆ（Ｎ）に入力される。また、制御信号ｇ＿ｏｕｔ（３）～ｇｏｕｔ（Ｎ＋２）は、それぞれ、制御信号線ｗｓ（１）～ｗｓ（Ｎ）に入力される。
本実施の形態に係るゲートドライバ３１３は、以上のような構成を有することにより、実施の形態１に係るゲートドライバ１３と同様の制御信号を表示部１２に出力できる。
なお、本実施の形態では、第一ドライバ３１３ａは、奇数段目のドライバ回路を有し、第二ドライバ３１３ｂは、偶数段目のドライバ回路を有するが、第一ドライバ３１３ａ及び第二ドライバ３１３ｂの各構成はこれに限定されない。例えば、第一ドライバ３１３ａが、１段目、４段目、５段目、８段目、９段目、・・・のドライバ回路を有し、第二ドライバ３１３ｂが、２段目、３段目、６段目、７段目、１０段目、・・・のドライバ回路を有してもよい。つまり、第一ドライバ３１３ａ及び第二ドライバ３１３ｂの各々が、二つの連続する段のドライバ回路を有してもよい。
［４－２．効果］
次に、本実施の形態に係る表示装置及びその駆動方法によれば、実施の形態１に係る表示装置１及びその駆動方法と同様の効果が奏される。さらに、本実施の形態では、ゲートドライバ３１３は、第一ドライバ３１３ａ及び第二ドライバ３１３ｂを有し、第一ドライバ３１３ａ及び第二ドライバ３１３ｂの各々は、複数の画素回路１０の少なくとも一つの行に含まれる初期化トランジスタＴ１Ｒに入力される一つの駆動パルスを出力し、表示部１２は、第一ドライバ３１３ａと第二ドライバ３１３ｂとの間に配置される。
これにより、第一ドライバ３１３ａ及び第二ドライバ３１３ｂの各々の回路を、例えば、実施の形態１に係るゲートドライバ１３の半分程度の個数の素子で構成できる。したがって、第一ドライバ３１３ａ及び第二ドライバ３１３ｂが配置される部分の額縁の幅を、実施の形態１に係るゲートドライバ１３が配置される部分の額縁の幅より削減することができる。これにより、表示装置のデザイン性をより一層高めることができる。
（実施の形態５）
実施の形態５に係る表示装置及びその駆動方法について説明する。本実施の形態に係る表示装置は、ゲートドライバが出力する駆動パルスの幅が、１水平周期より長い点において、実施の形態１に係る表示装置１と相違する。以下、本実施の形態に係る表示装置及びその駆動方法について、実施の形態１に係る表示装置１及びその駆動方法との相違点を中心に説明する。
［５－１．ゲートドライバ構成］
まず、本実施の形態に係る表示装置が備えるゲートドライバについて図１６を用いて説明する。図１６は、本実施の形態に係るゲートドライバ４１３の機能構成を示すブロック図である。なお、図１６には、表示部１２も併せて示されている。図１７は、本実施の形態に係るゲートドライバ４１３が出力する駆動パルスを示すタイミングチャートである。
図１６に示されるように、ゲートドライバ４１３は、一列にカスケードに接続される複数のドライバ回路を有する１系統のシフトレジスタである。本実施の形態では、ゲートドライバ４１３は、Ｎ＋４個のドライバ回路Ｄ１～ＤＮ＋４を有する。
ドライバ回路Ｄ１～ＤＮ＋４の各々は、実施の形態１に係る各ドライバ回路と同様の構成を有する。複数のドライバ回路Ｄ１～ＤＮ＋４は、それぞれ、制御信号ｇ＿ｏｕｔ（１）～ｇ＿ｏｕｔ（Ｎ＋４）を出力する。本実施の形態に係るゲートドライバ４１３は、実施の形態１に係るゲートドライバ１３と同様に、クロックパルスに同期した駆動パルスを含む制御信号ｇ＿ｏｕｔ（１）～ｇ_ｏｕｔ（Ｎ＋４）を出力する。本実施の形態では、図１７に示されるように、各駆動パルスの幅は、１水平周期より長い。具体的には、各駆動パルスの幅は、２水平周期である。このような駆動パルスを出力するゲートドライバ４１３は、例えば、図４に示されるような、フリップフロップ回路を用いたシフトレジスタで実現できる。各駆動パルスの幅は、例えば、スタートパルスｓｐのパルス幅を調整することによって変化させることができる。
制御信号ｇ＿ｏｕｔ（１）～ｇ＿ｏｕｔ（Ｎ）は、それぞれ、制御信号線ｉｎｉ（１）～ｉｎｉ（Ｎ）に入力される。言い換えると、ｉ段目のドライバ回路Ｄｉが出力する制御信号ｇ＿ｏｕｔ（ｉ）は、制御信号線ｉｎｉ（ｉ）に入力される。また、制御信号ｇ＿ｏｕｔ（３）～ｇｏｕｔ（Ｎ＋２）は、それぞれ、制御信号線ｒｅｆ（１）～ｒｅｆ（Ｎ）に入力される。言い換えると、ｉ＋２段目のドライバ回路Ｄｉ＋２が出力する制御信号ｇ＿ｏｕｔ（ｉ＋２）は、制御信号線ｒｅｆ（ｉ）に入力される。また、制御信号ｇ＿ｏｕｔ（５）～ｇｏｕｔ（Ｎ＋４）は、それぞれ、制御信号線ｗｓ（１）～ｗｓ（Ｎ）に入力される。言い換えると、ｉ＋４段目のドライバ回路Ｄｉ＋４が出力する制御信号ｇ＿ｏｕｔ（ｉ＋４）は、制御信号線ｗｓ（ｉ）に入力される。
［５－２．駆動方法］
次に、本実施の形態に係る表示装置の駆動方法について図１８を用いて説明する。図１８は、本実施の形態に係る表示装置のサブ画素回路１１Ｒにおける各制御信号線に入力される駆動パルスを示すタイミングチャートである。図１８には、マトリクス状に配置された複数の画素回路１０のうち、ｉ行目に配置される画素回路１０が有するサブ画素回路１１Ｒにおける各制御信号線に入力される駆動パルスが示されている。
図１８に示されるように、時点ｔ１から時点ｔ２までは、制御信号はいずれもＬレベルであり、発光素子ＥＬＲは、直前の垂直周期におけるデータ信号に対応する発光状態にある。
続いて、時点ｔ２において、制御信号線ｉｎｉ（ｉ）に駆動パルスが入力される。これに伴い、時点ｔ２から時点ｔ４まで、制御信号線ｉｎｉ（ｉ）に入力される制御信号がＨレベルとなる。ｉ行目に配置される画素回路１０に含まれるサブ画素回路１１Ｒの制御信号線ｉｎｉ（ｉ）には、ゲートドライバ４１３のｉ段目のドライバ回路Ｄｉからの制御信号ｇ＿ｏｕｔ（ｉ）が入力され、制御信号ｇ＿ｏｕｔ（ｉ）は、時点ｔ２から時点ｔ４までＨレベルとなる。
続いて、時点ｔ４において、制御信号線ｉｎｉ（ｉ）に入力される制御信号がＬレベルとなり、制御信号線ｒｅｆ（ｉ）に駆動パルスが入力される。これに伴い、時点ｔ４から時点ｔ６まで、制御信号線ｒｅｆ（ｉ）に入力される制御信号がＨレベルとなる。つまり、ゲートドライバ４１３のｉ＋２段目のドライバ回路Ｄｉ＋２からの制御信号ｇ＿ｏｕｔ（ｉ＋２）がＨレベルとなる。
続いて、時点ｔ６において、制御信号線ｒｅｆ（ｉ）に入力される制御信号がＬレベルとなり、制御信号線ｗｓ（ｉ）に駆動パルスが入力される。これに伴い、時点ｔ６から時点ｔ８まで、制御信号線ｗｓ（ｉ）に入力される制御信号がＨレベルとなる。つまり、ゲートドライバ４１３のｉ＋４段目のドライバ回路Ｄｉ＋４からの制御信号ｇ＿ｏｕｔ（ｉ＋４）がＨレベルとなる。
以上のように、本実施の形態に係る表示装置の駆動方法においても、実施の形態１に係る表示装置１の駆動方法と同様に各サブ画素回路を駆動することができる。
なお、本実施の形態では、各駆動パルスの幅を２水平周期としたが、各駆動パルスの幅は、これに限定されない。例えば、各駆動パルスの幅は、３水平周期以上であってもよい。
［５－３．効果］
本実施の形態に係る表示装置及びその駆動方法においても、実施の形態１に係る表示装置１及びその駆動方法と同様の効果が奏される。また、本実施の形態に係る表示装置及びその駆動方法においては、初期化期間、Ｖｔ補償期間、及び、書込み期間を１水平周期より長くできるため、各期間に１水平周期より長い時間を要する場合にも、各サブ画素回路を適切に駆動できる。
（その他の実施の形態）
以上、本開示に係る表示装置などについて、実施の形態に基づいて説明したが、本開示に係る表示装置などは、上記実施の形態に限定されるものではない。実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本開示の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本実施の形態に係る処理回路などを内蔵した各種機器も本開示に含まれる。
実施の形態２に係る表示装置と実施の形態３に係る表示装置とを組み合わせてもよい。つまり、サブ画素回路の制御信号線ｒｅｆ（ｉ）に初期化パルスを入力し、かつ、複数の駆動パルスをＶｔ補償期間に入力してもよい。
また、実施の形態２、３、５に係る表示装置において、実施の形態４に係る表示装置のように、ゲートドライバを第一ドライバ及び第二ドライバに分離してもよい。
また、本開示に係る表示装置における画素回路の構成は、上記各実施の形態で用いた画素回路の構成に限定されない。例えば、画素回路は、一つ又は二つのサブ画素回路だけを有してもよいし、４つ以上のサブ画素回路を有してもよい。また、サブ画素回路の構成は、上記各実施の形態で用いた画素回路の構成に限定されない。サブ画素回路として、他の公知のサブ画素回路を用いてもよい。
本開示は、額縁の幅を削減できる表示装置として、携帯情報端末、パーソナルコンピュータ、テレビジョン受信機などの様々な映像表示装置に広く利用できる。
１ 表示装置
１０ 画素回路
１１Ｒ、１１Ｇ、１１Ｂ サブ画素回路
１２ 表示部
１３、９３、１１３、２１３、３１３、４１３ ゲートドライバ
１５ データドライバ
１６ コントローラ
１７ 電源
９３ｉｎｉ 初期化ドライバ
９３ｒｅｆ 参照ドライバ
９３ｗｓ 書込みドライバ
３１３ａ 第一ドライバ
３１３ｂ 第二ドライバ
ＣＳＢ、ＣＳＧ、ＣＳＲ 保持容量
ＥＬＢ、ＥＬＧ、ＥＬＲ 発光素子
Ｌｃａｔ 負電源線
Ｌｉｎｉ 初期化電位線
Ｌｒｅｆ 参照電位線
Ｌｖｃｃ 正電源線
Ｔ１Ｂ、Ｔ１Ｇ、Ｔ１Ｒ 初期化トランジスタ
Ｔ２Ｂ、Ｔ２Ｇ、Ｔ２Ｒ 参照トランジスタ
Ｔ３Ｂ、Ｔ３Ｇ、Ｔ３Ｒ 書込みトランジスタ
ＴＤＢ、ＴＤＧ、ＴＤＲ 駆動トランジスタ

Claims (8)

  1. マトリクス状に配置される複数の画素回路を有する表示部と、
    １水平周期毎に一つの駆動パルスを出力するゲートドライバと、を備える表示装置であって、
    前記複数の画素回路の各々は、サブ画素回路を有し、
    前記サブ画素回路は、発光素子と、前記発光素子に電流を供給する駆動トランジスタと、書込みトランジスタと、参照トランジスタと、初期化トランジスタとを有し、
    前記書込みトランジスタは、前記駆動トランジスタのゲート電極と、前記発光素子の輝度に対応するデータ信号が入力されるデータ信号線との間の導通状態を切り替え、
    前記参照トランジスタは、前記駆動トランジスタのゲート電極と、参照電位が印加される参照電位線との間の導通状態を切り替え、
    前記初期化トランジスタは、前記発光素子と、初期化電位が印加される初期化電位線との間の導通状態を切り替え、
    前記ゲートドライバから、１垂直周期あたりに、前記複数の画素回路が含む複数の行の各々に含まれる前記初期化トランジスタに前記一つの駆動パルスが入力され、
    前記書込みトランジスタ及び前記参照トランジスタの各々には、前記複数の行のうち互いに異なる他の行に含まれる前記初期化トランジスタに入力される前記一つの駆動パルスが入力される
    表示装置。
  2. 前記ゲートドライバは、第一ドライバ及び第二ドライバを有し、
    前記第一ドライバ及び前記第二ドライバの各々は、前記複数の行のうち少なくとも一つの行に含まれる前記初期化トランジスタに入力される前記一つの駆動パルスを出力し、
    前記表示部は、前記第一ドライバと前記第二ドライバとの間に配置される
    請求項１に記載の表示装置。
  3. 前記ゲートドライバは、１系統のシフトレジスタである
    請求項１又は２に記載の表示装置。
  4. 前記参照トランジスタには、１垂直周期あたりに、前記複数の行のうち互いに異なる二つの行の各々に含まれる前記初期化トランジスタに入力される前記一つの駆動パルスが入力される
    請求項１～３のいずれか１項に記載の表示装置。
  5. 前記参照トランジスタには、同一の前記サブ画素回路に含まれる前記初期化トランジスタに前記一つの駆動パルスが入力された後であって、同一の前記サブ画素回路に含まれる前記書込みトランジスタに最初に前記一つの駆動パルスが入力される前に、前記一つの駆動パルスが入力され、かつ、当該書込みトランジスタに前記一つの駆動パルスが入力された後であって、当該初期化トランジスタに最初に前記一つの駆動パルスが入力される前に、前記一つの駆動パルスが入力される
    請求項４に記載の表示装置。
  6. 前記参照トランジスタには、同一の前記サブ画素回路に含まれる前記初期化トランジスタに前記一つの駆動パルスが入力された後であって、同一の前記サブ画素回路に含まれる前記書込みトランジスタに最初に前記一つの駆動パルスが入力される前に、前記複数の行のうち互いに異なる他の二つの行の各々に含まれる前記初期化トランジスタに入力される前記一つの駆動パルスが入力される
    請求項４又は５に記載の表示装置。
  7. 前記一つの駆動パルスのＬレベルは、前記初期化電位より低い
    請求項１～６のいずれか１項に記載の表示装置。
  8. 表示装置の駆動方法であって、
    前記表示装置は、
    マトリクス状に配置される複数の画素回路を有する表示部と、
    １水平周期毎に一つの駆動パルスを出力するゲートドライバと、を備え、
    前記複数の画素回路の各々は、サブ画素回路を有し、
    前記サブ画素回路は、発光素子と、前記発光素子に電流を供給する駆動トランジスタと、書込みトランジスタと、参照トランジスタと、初期化トランジスタとを有し、
    前記書込みトランジスタは、前記駆動トランジスタのゲート電極と、前記発光素子の輝度に対応するデータ信号が入力されるデータ信号線との間の導通状態を切り替え、
    前記参照トランジスタは、前記駆動トランジスタのゲート電極と、参照電位が印加される参照電位線との間の導通状態を切り替え、
    前記初期化トランジスタは、前記発光素子と、初期化電位が印加される初期化電位線との間の導通状態を切り替え、
    前記表示装置の駆動方法は、
    前記ゲートドライバから、１垂直周期あたりに、前記複数の画素回路が含む複数の行の各々に含まれる前記初期化トランジスタに前記一つの駆動パルスが入力されるステップと、
    前記書込みトランジスタ及び前記参照トランジスタの各々に、前記複数の行のうち互いに異なる他の行に含まれる前記初期化トランジスタに入力される前記一つの駆動パルスが入力されるステップとを含む
    表示装置の駆動方法。
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