JP2022103740A - 回路装置及び発振器 - Google Patents

Abstract

【課題】クロック信号の多出力機能と高精度なデューティー調整を実現できる回路装置等の提供。【解決手段】回路装置２０は、振動子１０を発振させることで発振信号ＸＩを生成する発振回路３０と、発振信号ＸＩが入力され、発振信号ＸＩを波形整形したクロック信号ＣＫを出力する波形整形回路４０と、クロック信号ＣＫのデューティー調整を行う第１デューティー調整回路５０と、クロック信号ＣＫに基づいて第１出力クロック信号ＣＫＱ１、第２出力クロック信号ＣＫＱ２を外部に出力する出力バッファー回路７０を含む。出力バッファー回路７０は、第２出力クロック信号ＣＫＱ２のデューティー調整を行う第２デューティー調整回路８０を含む。【選択図】図１

Description

本発明は、回路装置及び発振器等に関する。

従来より、水晶振動子等の振動子を発振させる発振回路を有する回路装置が知られている。このような回路装置では、発振信号に基づき生成されるクロック信号のデューティー比の高精度化が望まれる。例えば特許文献１には、入力端子に入力信号を入力した後に、ＰＭＯＳトランジスター及びＮＭＯＳトランジスターの一方のソースに接続されたスイッチの制御端子に対して制御信号を入力することによって、入力信号の電圧を保持させ、出力信号のデューティー補正を行うＣＭＯＳインバーター回路が開示されている。

特開２０１３－２１３８８号公報

しかしながら、特許文献１の構成では、クロック信号の高精度なデューティー調整は困難であった。例えばクロック信号の多出力機能を実現しながら、高精度なデューティー調整を実現することは困難であった。

本開示の一態様は、振動子の一端に電気的に接続される第１ノードと、前記振動子の他端に電気的に接続される第２ノードとに電気的に接続され、前記振動子を発振させることで発振信号を生成する発振回路と、前記第１ノードに接続され、前記第１ノードから前記発振信号が入力され、前記発振信号を波形整形したクロック信号を出力する波形整形回路と、前記クロック信号のデューティー調整を行う第１デューティー調整回路と、前記クロック信号に基づいて第１出力クロック信号、第２出力クロック信号を外部に出力する出力バッファー回路と、を含み、前記出力バッファー回路は、前記第２出力クロック信号のデューティー調整を行う第２デューティー調整回路を含む回路装置に関係する。

また本開示の他の態様は、上記に記載の回路装置と、前記振動子と、を含む発振器に関係する。

本実施形態の回路装置の構成例。 本実施形態の回路装置の詳細な構成例。 第１デューティー調整回路の詳細を説明する回路装置の構成例。 調整データの調整値とデューティー比の関係を示すグラフ。 クロック信号のデューティー比のプロセス変動を示すグラフ。 第１デューティー調整回路のデューティー調整を行った場合のデューティー比のプロセス変動を示すグラフ。 本実施形態の第１比較例の回路装置の構成例。 本実施形態の第２比較例の回路装置の構成例。 第２デューティー調整回路の詳細を説明する回路装置の構成例。 調整データの調整値とデューティー比の関係を示すグラフ。 調整データの調整値とデューティー比の関係を示すグラフ。 出力クロック信号のデューティー比のプロセス変動を示すグラフ。 第１デューティー調整回路のデューティー調整を行った場合の出力クロック信号のデューティー比のプロセス変動を示すグラフ。 第１デューティー調整回路及び第２デューティー調整回路のデューティー調整を行った場合の出力クロック信号のデューティー比のプロセス変動を示すグラフ。 第２デューティー調整回路の構成例。 第２デューティー調整回路の詳細な構成例。 第２デューティー調整回路の詳細な構成例。 本実施形態の回路装置の変形例。 本実施形態の回路装置の変形例。 本実施形態の回路装置の変形例。 第１デューティー調整回路の構成例。 発振器の構造例。

以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲の記載内容を不当に限定するものではない。また本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．回路装置
図１に本実施形態の回路装置２０の構成例を示す。本実施形態の回路装置２０は、発振回路３０と波形整形回路４０と第１デューティー調整回路５０と出力バッファー回路７０を含み、出力バッファー回路７０は第２デューティー調整回路８０を含む。また後述の図２２で説明するように本実施形態の発振器４は、振動子１０と回路装置２０を含む。振動子１０は回路装置２０に電気的に接続されている。例えば振動子１０及び回路装置２０を収納するパッケージの内部配線、ボンディグワイヤー又は金属バンプ等を用いて、振動子１０と回路装置２０は電気的に接続されている。

振動子１０は、電気的な信号により機械的な振動を発生する素子である。振動子１０は、例えば水晶振動片などの振動片により実現できる。例えば振動子１０は、カット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動片、音叉型水晶振動片、或いは双音叉型水晶振動片などにより実現できる。例えば振動子１０は、恒温槽を備えない温度補償型水晶発振器（ＴＣＸＯ）に内蔵されている振動子であってもよいし、恒温槽を備える恒温槽型水晶発振器（ＯＣＸＯ）に内蔵されている振動子であってもよい。或いは振動子１０は、ＳＰＸＯ（Simple Packaged Crystal Oscillator）の発振器に内蔵される振動子であってもよい。なお本実施形態の振動子１０は、例えば厚みすべり振動型、音叉型、又は双音叉型以外の振動片や、水晶以外の材料で形成された圧電振動片などの種々の振動片によっても実現できる。例えば振動子１０として、ＳＡＷ（Surface Acoustic Wave）共振子や、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。

回路装置２０は、ＩＣ（Integrated Circuit）と呼ばれる集積回路装置である。例えば回路装置２０は、半導体プロセスにより製造されるＩＣであり、半導体基板上に回路素子が形成された半導体チップである。

発振回路３０は振動子１０を発振させる回路である。例えば発振回路３０は、振動子１０の一端に電気的に接続される第１ノードＮ１と、振動子１０の他端に電気的に接続される第２ノードＮ２とに電気的に接続され、振動子１０を発振させることで発振信号ＸＩ、ＸＯを生成する。具体的には、発振回路３０は、振動子１０の一端に電気的に接続される端子ＴＸＩと、振動子１０の他端に電気的に接続される端子ＴＸＯに電気的に接続され、振動子１０を発振させることで発振信号ＸＩ、ＸＯを生成する。端子ＴＸＩは第１端子であり、端子ＴＸＯは第２端子である。端子ＴＸＩ、ＴＸＯはＩＣである回路装置２０の例えばパッドである。発振回路３０は、例えば、端子ＴＸＩと端子ＴＸＯとの間に設けられた発振用の駆動回路と、キャパシターや抵抗などの受動素子により実現できる。駆動回路は、例えばＣＭＯＳのインバーター回路やバイポーラートランジスターにより実現できる。駆動回路は、発振回路３０のコア回路であり、駆動回路が、振動子１０を電圧駆動又は電流駆動することで、振動子１０を発振させる。発振回路３０としては、例えばインバーター型、ピアース型、コルピッツ型、又はハートレー型などの種々のタイプの発振回路を用いることができる。また発振回路３０には、可変容量回路が設けられ、この可変容量回路の容量の調整により、発振周波数を調整できるようになっている。可変容量回路は、例えばバラクターなどの可変容量素子により実現できる。或いは可変容量回路を、容量値がバイナリーに重み付けされたキャパシターアレイと、キャパシターアレイに接続されるスイッチアレイとにより実現することも可能である。可変容量回路は、例えば端子ＴＸＩが接続される第１信号線に電気的に接続される。発振回路３０は、端子ＴＸＩが接続される第１信号線に電気的に接続される第１可変容量回路と、端子ＴＸＯが接続される第２信号線に電気的に接続される第２可変容量回路を有していてもよい。なお本実施形態における接続は電気的な接続である。電気的な接続は、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は受動素子等を介した接続であってもよい。

波形整形回路４０は、発振信号ＸＩの波形整形を行う回路であり、発振信号ＸＩが入力されて、クロック信号ＣＫを出力するバッファー回路である。例えば波形整形回路４０は、第１ノードＮ１に接続され、第１ノードＮ１から発振信号ＸＩが入力され、発振信号ＸＩを波形整形したクロック信号ＣＫを出力する。例えば波形整形回路４０は、正弦波の発振信号ＸＩを波形整形して、矩形波のクロック信号ＣＫを出力する。波形整形回路４０は、例えば複数のインバーター回路などにより構成できる。

第１デューティー調整回路５０はクロック信号ＣＫのデューティー調整を行う回路である。第１デューティー調整回路５０は、バイアス電圧ＶＢＳを調整するバイアス電圧調整回路と言うこともできる。例えば第１デューティー調整回路５０は、調整データＡＤＪに基づき可変に調整したバイアス電圧ＶＢＳを第１ノードＮ１に供給することにより、クロック信号ＣＫのデューティー比を調整する。クロック信号ＣＫのデューティー比が調整されることで、後述の図２の回路装置２０の出力クロック信号ＣＫＱ１、ＣＫＱ２のデューティー比も調整されることになる。デューティー比はデューティーサイクルとも呼ばれる。なお本実施形態ではデューティー比を単にデューティーと記載する場合もある。第１デューティー調整回路５０は、例えば調整データＡＤＪが第１調整値である場合には、第１調整値に対応する第１電圧値のバイアス電圧ＶＢＳを生成し、調整データＡＤＪが第２調整値である場合には、第２調整値に対応する第２電圧値のバイアス電圧ＶＢＳを生成する。即ち第１デューティー調整回路５０は、調整データＡＤＪにより電圧値が可変に設定されるバイアス電圧ＶＢＳを、第１ノードＮ１に供給する。

第１デューティー調整回路５０が、発振信号ＸＩの出力ノードである第１ノードＮ１にバイアス電圧ＶＢＳを供給することで、発振信号ＸＩは、バイアス電圧ＶＢＳを中心に変化する交流信号になる。例えば発振信号ＸＩは、不図示のキャパシターによりＤＣカットされた交流信号となっており、第１デューティー調整回路５０からのバイアス電圧ＶＢＳにより、この交流信号の中心電圧が設定される。そして、このようにバイアス電圧ＶＢＳが設定された発振信号ＸＩが、波形整形回路４０に入力されて、波形整形されることで、矩形波のクロック信号ＣＫが生成される。

この場合に調整データＡＤＪは、クロック信号ＣＫのデューティー比が例えば５０％になるような調整値に設定されている。例えば半導体の製造プロセスの変動がティピカルである場合には、バイアス電圧ＶＢＳが、波形整形回路４０の電源電圧の１／２程度の電圧に設定されるような調整値に調整データＡＤＪが設定される。また波形整形回路４０が有するインバーター回路を構成するＰ型トランジスターやＮ型トランジスターのプロセス変動がＦａｓｔやＳｌｏｗであっても、クロック信号ＣＫのデューティー比が５０％になるように、調整データＡＤＪの調整値が設定される。こうすることで、プロセス変動があった場合にも、デューティー比が５０％になるように調整されたクロック信号ＣＫを生成できるようになる。

出力バッファー回路７０は、クロック信号ＣＫに基づいて出力クロック信号ＣＫＱ１、ＣＫＱ２を外部に出力する。例えば出力バッファー回路７０は、クロック信号ＣＫをバッファリングして出力クロック信号ＣＫＱ１、ＣＫＱ２として出力する。ＣＫＱ１は第１出力クロック信号であり、ＣＫＱ２は第２出力クロック信号である。出力クロック信号ＣＫＱ１、ＣＫＱ２は、例えば位相が異なるクロック信号であり、具体的には例えば位相が１８０度異なるクロック信号である。このように出力バッファー回路７０は、発振信号ＸＩに基づく出力クロック信号ＣＫＱ１、ＣＫＱ１をクロック端子ＴＣＫ１、ＴＣＫ２に出力する。そして、この出力クロック信号ＣＫＱ１、ＣＫＱ２がクロック端子ＴＣＫ１、ＴＣＫ２から発振器４の外部端子を介して外部に出力される。例えば出力バッファー回路７０は、シングルエンドのＣＭＯＳの信号形式で出力クロック信号ＣＫＱ１、ＣＫＱ２を出力する。例えば不図示の出力イネーブル端子を介して入力される出力イネーブル信号がアクティブである場合に、出力バッファー回路７０は出力クロック信号ＣＫＱ１、ＣＫＱ２を出力する。一方、出力バッファー回路７０は、出力イネーブル信号が非アクティブである場合には、出力クロック信号ＣＫＱ１、ＣＫＱ２を例えばローレベルなどの固定電圧レベルに設定する。これによりクロック端子ＴＣＫ１、ＴＣＫ２の電圧レベルが固定電圧レベルに設定される。なお、出力クロック信号ＣＫＱ１、ＣＫＱ２の各々について個別に出力イネーブルを制御するようにしてもよい。また信号がアクティブとは、例えば正論理の場合にはハイレベルであり、負論理の場合にはローレベルである。また信号が非アクティブとは、例えば正論理の場合にはローレベルであり、負論理の場合にはハイレベルである。また図２では出力バッファー回路７０は、２つの出力クロック信号ＣＫＱ１、ＣＫＱ２を出力しているが、クロック信号ＣＫをバッファリングすることで３つ以上の出力クロック信号を出力するようにしてもよい。また出力バッファー回路７０が、ＣＭＯＳ以外の信号形式で出力クロック信号ＣＫＱ１、ＣＫＱ２を出力するようにしてもよい。

また出力バッファー回路７０は、第２出力クロック信号である出力クロック信号ＣＫＱ２のデューティー調整を行う第２デューティー調整回路８０を含む。例えば第１出力クロック信号である出力クロック信号ＣＫＱ１は、第２デューティー調整回路８０によるデューティー調整が行われることなく出力バッファー回路７０から出力される。一方、第２出力クロック信号である出力クロック信号ＣＫＱ２は、第２デューティー調整回路８０によるデューティー調整が行われて出力バッファー回路７０から出力される。例えば第２デューティー調整回路８０は、第２調整データである調整データＡＤＪ２に基づいて、出力クロック信号ＣＫＱ２のデューティー比の調整を行う。

図２に本実施形態の回路装置２０の詳細な構成例を示す。図２に示すように回路装置２０は、図１の構成に加えて、処理回路６０、不揮発性メモリー６２、電源回路９０、温度補償回路９２、温度センサー回路９４を含むことができる。

処理回路６０は、種々の制御処理を行う制御回路であり、例えばロジック回路により実現される。例えば処理回路６０は、回路装置２０の全体の制御を行ったり、回路装置２０の動作シーケンスの制御を行う。また処理回路６０は、発振回路３０、出力バッファー回路７０、温度補償回路９２等の回路装置２０の各回路ブロックの制御を行う。また処理回路６０は、不揮発性メモリー６２の読み出し制御や書き込み制御を行う。処理回路６０は、例えばゲートアレイ等の自動配置配線によるＡＳＩＣ（Application Specific Integrated Circuit）の回路により実現できる。

不揮発性メモリー６２は、回路装置２０で用いられる各種の情報を記憶する。不揮発性メモリー６２は、例えばＦＡＭＯＳ（Floating gate Avalanche injection MOS）メモリー又はＭＯＮＯＳ（Metal-Oxide- Nitride-Oxide-Silicon）メモリー等のＥＥＰＲＯＭにより実現できるが、これに限らず、ＯＴＰ（One Time Programmable）メモリー又はヒューズ型ＲＯＭ等であってもよい。

不揮発性メモリー６２は、図１の調整データＡＤＪ、ＡＤＪ２を記憶する。そして不揮発性メモリー６２から処理回路６０を介して読み出された調整データＡＤＪが、第１デューティー調整回路５０に入力され、第１デューティー調整回路５０は、調整データＡＤＪに基づいてクロック信号ＣＫのデューティー調整を行う。例えば第１デューティー調整回路５０は、調整データＡＤＪに応じて可変に設定されるバイアス電圧ＶＢＳを生成して第１ノードＮ１に供給することで、クロック信号ＣＫのデューティー調整を行う。また不揮発性メモリー６２から処理回路６０を介して読み出された調整データＡＤＪ２に基づいて、第２デューティー調整回路８０により出力クロック信号ＣＫＱ２のデューティー調整が行われる。例えば調整データＡＤＪ２に基づく制御信号を用いて、第２デューティー調整回路８０が、出力クロック信号ＣＫＱ２のデューティー調整を行う。このように本実施形態の回路装置２０は、調整データＡＤＪ、ＡＤＪ２を記憶する不揮発性メモリー６２を含む。そして第１デューティー調整回路５０は、不揮発性メモリー６２に記憶された調整データＡＤＪに基づいてクロック信号ＣＫのデューティー調整を行う。例えば出力クロック信号ＣＫＱ１のデューティー調整を行う。また第２デューティー調整回路８０は、不揮発性メモリー６２に記憶された調整データＡＤＪ２に基づいて出力クロック信号ＣＫＱ２のデューティー調整を行う。なお不揮発性メモリー６２は、後述するように温度補償用の情報についても記憶する。

電源回路９０は、電源端子ＴＶＤＤからの電源電圧ＶＤＤが供給され、グランド端子ＴＧＮＤからグランド電圧であるＧＮＤが供給されて、回路装置２０の各回路ブロックに対して各回路ブロック用の電源電圧を供給する。例えば電源回路９０は、レギュレーターを有しており、レギュレーターは、電源電圧ＶＤＤに基づき生成したレギュレート電源電圧を回路装置２０の各回路ブロックに供給する。例えば電源回路９０は、発振回路３０に対して第１レギュレート電源電圧を供給し、波形整形回路４０や出力バッファー回路７０に第１レギュレート電源電圧とは異なる第２レギュレート電源電圧を供給する。また電源回路９０は、第１デューティー調整回路５０、処理回路６０、不揮発性メモリー６２、温度補償回路９２、温度センサー回路９４に対しても各種のレギュレート電源電圧を供給する。また電源回路９０は基準電圧生成回路や基準電流生成回路も有している。

温度補償回路９２は、発振回路３０の発振周波数の温度補償を行う。発振周波数の温度補償は発振回路３０の発振信号ＸＩ、ＸＯの温度補償である。具体的には温度補償回路９２は、温度センサー回路９４からの温度検出情報に基づいて温度補償を行う。例えば温度補償回路９２は、温度センサー回路９４からの温度検出電圧に基づいて温度補償電圧を生成し、生成された温度補償電圧を発振回路３０に出力することで、発振回路３０の発振周波数の温度補償を行う。例えば温度補償回路９２は、発振回路３０が有する可変容量回路３２に対して、可変容量回路３２の容量制御電圧となる温度補償電圧を出力し、可変容量回路３２の容量を調整することで、温度補償を行う。この場合には発振回路３０の可変容量回路３２は、バラクター等の可変容量素子により実現される。温度補償は、温度変動による発振周波数の変動を抑制して補償する処理である。例えば温度補償回路９２は、多項式近似によるアナログ方式の温度補償を行う。例えば振動子１０の周波数温度特性を補償する温度補償電圧が多項式により近似される場合に、温度補償回路９２は、当該多項式の係数情報に基づいてアナログ方式の温度補償を行う。アナログ方式の温度補償は、例えばアナログ信号である電流信号や電圧信号の加算処理等により実現される温度補償である。具体的には不揮発性メモリー６２には、温度補償用の多項式の係数情報が記憶されており、処理回路６０が、この係数情報を不揮発性メモリー６２から読み出して、例えば温度補償回路９２のレジスターに設定する。そして温度補償回路９２は、レジスターに設定された係数情報に基づいてアナログ方式の温度補償を行う。なお温度補償回路９２がデジタル方式の温度補償を行うようにしてもよい。この場合には温度補償回路９２は、温度センサー回路９４の温度検出情報である温度検出データに基づいてデジタルの温度補償処理を行う。例えば温度補償回路９２は、温度検出データに基づいて周波数調整データを求める。そして、求められた周波数調整データに基づいて、発振回路３０の可変容量回路３２の容量値が調整されることで、発振回路３０の発振周波数の温度補償処理が実現される。この場合には発振回路３０の可変容量回路は、バイナリーに重み付けされた複数のキャパシターを有するキャパシターアレイと、スイッチアレイとにより実現される。また不揮発性メモリー６２は、温度検出データと周波数調整データの対応を表すルックアップテーブルを記憶しており、温度補償回路９２は、処理回路６０により不揮発性メモリー６２から読み出されたルックアップテーブルを用いて、温度データから周波数調整データを求める温度補償処理を行う。

温度センサー回路９４は、温度を検出するセンサー回路である。具体的には温度センサー回路９４は、環境の温度に応じて変化する温度依存電圧を、温度検出電圧として出力する。例えば温度センサー回路９４は、温度依存性を有する回路素子を利用して温度検出電圧を生成する。具体的には温度センサー回路９４は、ＰＮ接合の順方向電圧が有する温度依存性を用いることで、温度に依存して電圧値が変化する温度検出電圧を出力する。ＰＮ接合の順方向電圧としては、例えばバイポーラートランジスターのベース・エミッター間電圧などを用いることができる。なおデジタル方式の温度補償処理を行う場合には、温度センサー回路９４は、環境温度などの温度を測定し、その結果を温度検出データとして出力する。温度検出データは、温度に対して例えば単調増加又は単調減少するデータである。

また第１デューティー調整回路５０は分圧回路５２と選択回路５４を含む。分圧回路５２は、電源電圧とグランド電圧の電圧分圧を行うことで、複数の分圧電圧を出力する。例えば分圧回路５２は、電源ノードとグランドノードの間に直列接続された複数の抵抗を有し、複数の抵抗により分圧された複数の分圧電圧を出力する。即ち分圧回路５２は抵抗ラダー回路等により実現される。電源ノードは電源電圧が供給されるノードであり、グランドノードはグランドが供給されるノードである。そして選択回路５４は、複数の分圧電圧のいずれかである第１分圧電圧をバイアス電圧ＶＢＳとして選択する。即ち選択回路５４は、調整データＡＤＪに基づいて、複数の分圧電圧の第１分圧電圧をバイアス電圧ＶＢＳとして選択する。また選択回路５４は、複数の分圧電圧のいずれかである第２分圧電圧を後述する基準電圧ＶＲＥＦとして選択する。

２．第１デューティー調整回路
次に第１デューティー調整回路５０の詳細について説明する。図３は第１デューティー調整回路５０の詳細を説明する回路装置２０の構成例である。図３では発振回路３０は、電流源ＩＳ、バイポーラートランジスターＴＲ、抵抗ＲＸ、キャパシターＣＸを含む。電流源ＩＳとバイポーラートランジスターＴＲはＶＲＥＧ１の電源ノードとグランドノードとの間に直列に設けられる。これらの電流源ＩＳ、バイポーラートランジスターＴＲにより発振回路３０の駆動回路が構成される。電流源ＩＳは例えばバイアス電圧がゲートに入力されるＣＭＯＳのトランジスターなどにより実現できる。抵抗ＲＸは、バイポーラートランジスターＴＲのコレクターノードとベースノードとの間に設けられる。キャパシターＣＸは、バイポーラートランジスターＴＲのベースノードと第１ノードＮ１との間に設けられる。

また図３では、発振回路３０は、図２の可変容量回路３２として、バラクター等により実現される可変容量素子ＣＶ１、ＣＶ２と、容量値が固定である固定容量のキャパシターＣＦ１、ＣＦ２を含む。具体的には発振回路３０は、一端が第１ノードＮ１に接続される固定容量のキャパシターＣＦ１と、一端が固定容量のキャパシターＣＦ１の他端に接続され、容量値が可変である可変容量素子ＣＶ１を含む。また発振回路３０は、一端が第２ノードＮ２に接続される固定容量のキャパシターＣＦ２と、一端が固定容量のキャパシターＣＦ２の他端に接続され、容量値が可変である可変容量素子ＣＶ２を含む。可変容量素子ＣＶ１、ＣＶ２の他端とグランドノードとの間には、キャパシターＣＧが設けられる。そして図２の温度補償回路９２からの温度補償電圧ＶＣＭＰが抵抗ＲＣＰを介して、可変容量素子ＣＶ１、ＣＶ２の一端に供給される。また基準電圧ＶＲＥＦが抵抗ＲＲＦを介して、可変容量素子ＣＶ１、ＣＶ２の他端に供給される。このようにすることで、可変容量素子ＣＶ１、ＣＶ２に対して、温度補償電圧ＶＣＭＰと基準電圧ＶＲＥＦの電圧差に対応する電圧が印加される。これにより可変容量素子ＣＶ１、ＣＶ２が温度補償電圧ＶＣＭＰに応じた容量に設定されて、発振回路３０の発振周波数の温度補償が実現される。なお図３では、バイアス電圧ＶＢＳを供給する第１デューティー調整回路５０が、この基準電圧ＶＲＥＦも供給している。

第１デューティー調整回路５０は、ＶＲＥＧ１の電源ノードとグランドノードとの間に設けられるラダー抵抗回路により実現され、ラダー抵抗回路による分圧電圧であるバイアス電圧ＶＢＳを出力する。また第１デューティー調整回路５０は、上述のように温度補償用の基準電圧ＶＲＥＦを出力する。そしてバイアス電圧ＶＢＳは、抵抗ＲＢＳを介して第１ノードＮ１に供給される。このバイアス電圧ＶＢＳにより、交流信号である発振信号ＸＩの中心電圧が設定され、バイアス電圧ＶＢＳを中心に変化する例えば正弦波の発振信号ＸＩが波形整形回路４０に入力されるようになる。

波形整形回路４０は、バッファー回路となる複数のインバーター回路ＩＶＡ１、ＩＶＡ２を含む。インバーター回路ＩＶＡ１、ＩＶＡ２の各々は、ＶＲＥＧ２の電源ノードとグランドノードとの間に直列に設けられたＰ型トランジスター及びＮ型トランジスターにより構成される。そしてバイアス電圧ＶＢＳによりバイアス点が設定された発振信号ＸＩが、波形整形回路４０の初段のインバーター回路ＩＶＡ１に対して入力信号として入力される。即ち発振信号ＸＩが、インバーター回路ＩＶＡ１を構成するＰ型トランジスターのゲートとＮ型トランジスターのゲートに入力される。そしてインバーター回路ＩＶＡ１の出力信号が、次段のインバーター回路ＩＶＡ２に入力され、インバーター回路ＩＶＡ２がクロック信号ＣＫを出力する。これにより発振信号ＸＩを波形整形した矩形波のクロック信号ＣＫが波形整形回路４０から出力されるようになる。なお、一例としては、温度補償電圧ＶＣＭＰは例えば０．９Ｖの電圧を中心として、温度検出結果に応じて変化する電圧である。基準電圧ＶＲＥＦは例えば０．３Ｖ～０．４Ｖ程度の電圧である。ＶＲＥＧ１の電源電圧は例えば１．２Ｖであり、ＶＲＥＧ２の電源電圧は例えば１．０Ｖである。バイアス電圧ＶＢＳは、例えば波形整形回路４０のＶＲＥＧ２の電源電圧の１／２程度の電圧である０．５Ｖを中心に例えば±０．１Ｖの範囲で調整される電圧である。

以上のように本実施形態の回路装置２０は、振動子１０に接続される第１ノードＮ１及び第２ノードＮ２に接続され、発振信号ＸＩ、ＸＯを生成する発振回路３０と、第１ノードＮ１から発振信号ＸＩが入力され、クロック信号ＣＫを出力する波形整形回路４０と、調整データＡＤＪに基づき可変に調整したバイアス電圧ＶＢＳを第１ノードＮ１に供給する第１デューティー調整回路５０を含む。そして、調整データＡＤＪにより可変に調整されるバイアス電圧ＶＢＳを中心に変化する発振信号ＸＩが、波形整形回路４０に入力されて波形整形されることで、クロック信号ＣＫのデューティー比が調整されるようになる。このようにすれば、波形整形回路４０を構成するＰ型トランジスターやＮ型トランジスターのしきい値電圧等のプロセス変動や、発振波形の歪み具合や、或いは後段の回路でデューティー比のズレを加味して、クロック信号ＣＫのデューティー比を調整できるようになり、回路装置２０からの出力クロック信号ＣＫＱ１、ＣＫＱ２のデューティー比も調整できるようになる。これによりデューティー比を例えば５０％に近づけることが可能になり、高精度なデューティー調整を実現できるようになる。

例えば図４は調整データＡＤＪの調整値とデューティー比の関係を示すグラフである。図４では例えば５ビットの調整データＡＤＪにより５０％±８％を例えば３２段階で刻むようなデューティー調整が行われ、分解能が０．４％のデューティー調整が行われる。

図５は第１デューティー調整回路５０によるデューティー調整を行わなかった場合のデューティー比のプロセス変動のコーナーシミュレーション結果を示すグラフである。ここでＴＹＰはティピカルケースである。ＳＦは、Ｎ型トランジスターがＳｌｏｗであり、Ｐ型トランジスターがＦａｓｔであるケースであり、ＦＳは、Ｎ型トランジスターがＦａｓｔであり、Ｐ型トランジスターがＳｌｏｗであるケースである。ＳＳは、Ｎ型トランジスター及びＰ型トランジスターが共にＳｌｏｗであるケースであり、ＦＦは、Ｎ型トランジスター及びＰ型トランジスターが共にＦａｓｔであるケースである。図５に示すように、半導体の製造プロセスの変動により、デューティー比は５０％±５％程度の範囲で変動する。

一方、図６は第１デューティー調整回路５０によるデューティー調整を行った場合のデューティー比のプロセス変動のコーナーシミュレーション結果を示すグラフである。図６に示すように、第１デューティー調整回路５０が調整データＡＤＪに基づき可変に設定されるバイアス電圧ＶＢＳを供給することで、例えばデューティー比の変動が５０％±１％以内の範囲になるというような高精度なデューティー調整を実現できるようになる。

図７に本実施形態の第１比較例の回路装置１２０を示す。第１比較例の回路装置１２０の発振回路１３０では、第１ノードＮ１とバイポーラートランジスターＴＲのベースノードとの間のキャパシターＣＸ１に加えて、第２ノードＮ２とバイポーラートランジスターＴＲのコレクターノードとの間にキャパシターＣＸ２が設けられている。また可変容量素子ＣＶ１は、一端が第１ノードＮ１に接続され、他端が温度補償電圧ＶＣＭＰの供給ノードに接続され、可変容量素子ＣＶ２は、一端が第２ノードＮ２に接続され、他端が温度補償電圧ＶＣＭＰの供給ノードに接続される。また発振信号ＸＩのノードである第１ノードＮ１に対して基準電圧ＶＲＥＦＢが供給され、発振信号ＸＯのノードである第２ノードＮ２に対して基準電圧ＶＲＥＦＣが供給される。これにより発振信号ＸＩは、基準電圧ＶＲＥＦＢを中心に変化する発振信号になり、発振信号ＸＯは、基準電圧ＶＲＥＦＣを中心に変化する発振信号になる。基準電圧ＶＲＥＦＢは例えば０．４Ｖであり、基準電圧ＶＲＥＦＣは例えば１．２Ｖである。

そして図７の第１比較例では、第１ノードＮ１と波形整形回路１４０の入力ノードとの間にＤＣカット用のキャパシターＣＢが設けられている。これにより、発振信号ＸＩのＤＣ成分がカットされ、ＡＣ成分が波形整形回路１４０に入力されるようになる。そして波形整形回路１４０はインバーター回路ＩＶＢ１、ＩＶＢ２を含み、初段のインバーター回路ＩＶＢ１は、その出力ノードと入力ノードとの間に帰還抵抗ＲＢが設けられている。このような帰還抵抗ＲＢを設けることで、初段のインバーター回路ＩＶＢ１は、自己バイアスによりバイアス点が設定されるようになる。

このように図７の第１比較例では、発振信号ＸＩのノードである第１ノードＮ１に対して、温度補償用の基準電圧ＶＲＥＦＢが印加されており、発振信号ＸＩは基準電圧ＶＲＥＦＢを中心として変化する発振信号になる。ここで、基準電圧ＶＲＥＦＢは例えば可変容量素子ＣＶ１の感度を最適にする電圧に調整されており、波形整形回路１４０の初段のインバーター回路ＩＶＢ１のしきい値電圧とは一致しない。一例としては第１比較例ではインバーター回路ＩＶＢ１に対してＶＲＥＧ＝１．５Ｖとなる電源電圧が供給されているため、インバーター回路ＩＶＢ１のしきい値電圧はＶＲＥＧ／２＝０．７５Ｖ程度になる。一方、基準電圧ＶＲＥＦＢは可変容量素子ＣＶ１の感度が最適になるように、例えばＶＲＥＦＢ＝０．４Ｖに調整されているため、インバーター回路ＩＶＢ１のしきい値電圧と、発振信号ＸＩの中心電圧となる基準電圧ＶＲＥＦＢが一致しない。また基準電圧ＶＲＥＦＢは、可変容量素子であるバラクターの製造バラツキ等に応じて調整されるものであり、インバーター回路ＩＶＢ１等を構成するＰ型トランジスター、Ｎ型トランジスターの製造バラツキに応じて調整されるものではない。

このため図７の第１比較例では、インバーター回路ＩＶＢ１の入力ノードにＤＣカットの用のキャパシターＣＢを設けて、発振信号ＸＩのＤＣ成分をカットして、発振信号ＸＩのＡＣ成分のみをインバーター回路ＩＶＢ１に入力する必要があった。そして初段のインバーター回路ＩＶＢ１では、その出力ノードと入力ノードを帰還抵抗ＲＢを介して接続することで、自己バイアスによりバイアス点が調節される。しかしながら、このような自己バイアスによるバイアス点の調節では、発振信号ＸＩの波形に非線形の歪みが生じると、クロック信号ＣＫのデューティー比が変動してしまい、デューティー比の高精度化を実現できないという問題がある。例えば図７の第１比較例では、デューティー比のバラツキの実力値は５０％±４％程度であり、例えば５０％±１％以内というような高精度なデューティー比を実現することができない。例えばクロック信号ＣＫをバッファリングした出力クロック信号ＣＫＱ１、ＣＫＱ２に基づいて、外部の処理装置が処理を行う場合に、当該処理装置が、出力クロック信号ＣＫＱ１、ＣＫＱ２の立ち上がりエッジだけではなく、立ち下がりエッジも用いて処理を行うような用途がある。このような用途では、５０％±４％程度のデューティー比では適正な処理を実行できないため、５０％±１％以内というような高精度なデューティー比を要求される場合があるが、図７の第１比較例ではこのような要求に応えることができない。

この点、図３の本実施形態の回路装置２０では、発振信号ＸＩの第１ノードＮ１と可変容量素子ＣＶ１との間に、ＤＣカット用のキャパシターＣＦ１が設けられる。また発振信号ＸＯの第２ノードＮ２と可変容量素子ＣＶ２との間にも、ＤＣカット用のキャパシターＣＦ２が設けられる。このようにすることで、温度補償用の基準電圧ＶＲＥＦの設定に依存しないバイアス電圧ＶＢＳの設定が可能になり、発振信号ＸＩをバイアス電圧ＶＢＳを中心として変化する発振信号にすることが可能になる。

例えば基準電圧ＶＲＥＦを調整することで、可変容量素子ＣＶ１、ＣＶ２が最適な感度になるように調整できる。この場合に、第１ノードＮ１の容量は、可変容量素子ＣＶ１とキャパシターＣＦ１の直列容量になり、第２ノードＮ２の容量は、可変容量素子ＣＶ２とキャパシターＣＦ２の直列容量になる。しかしながら、キャパシターＣＦ１、ＣＦ２の容量を十分に大きくすることで、可変容量素子ＣＶ１、ＣＶ２を用いて第１ノードＮ１、第２ノードＮ２の容量を、環境温度に応じた適切な容量に調整することが可能になる。

そして本実施形態では、バイアス電圧ＶＢＳについては、基準電圧ＶＲＥＦとは無関係に、調整データＡＤＪを用いて第１デューティー調整回路５０により、クロック信号ＣＫのデューティー比が５０％に近づくような適切な電圧に調整できる。

例えばＰ型トランジスターやＮ型トランジスターのしきい値電圧等のプロセス変動により、図３の波形整形回路４０の初段のインバーター回路ＩＶＡ１のしきい値電圧が、電源電圧であるＶＲＥＧ２の２分の１の電圧よりも低い電圧になったとする。例えばＮ型トランジスターがＦａｓｔであり、Ｐ型トランジスターがＳｌｏｗになるようなプロセス変動があると、インバーター回路ＩＶＡ１のしきい値電圧が、ＶＲＥＧ２の２分の１の電圧よりも低い電圧になる。このときに、バイアス電圧ＶＢＳがＶＲＥＧ２の２分の１の電圧のままであると、クロック信号ＣＫのデューティー比が５０％よりも大きくなってしまう事態が発生する。この場合にも本実施形態では、第１デューティー調整回路５０が、調整データＡＤＪに基づいて、バイアス電圧ＶＢＳを、ＶＲＥＧ２の２分の１の電圧よりも低い電圧に設定する。このようにすれば、インバーター回路ＩＶＡ１のしきい値電圧がプロセス変動により低い電圧になった場合にも、それに応じて、発振信号ＸＩの中心電圧となるバイアス電圧ＶＢＳが低くなるため、クロック信号ＣＫのデューティー比を５０％に近づけることが可能になる。従って、デューティー比の変動が５０％±１％以内となるような高精度なデューティー調整を実現できる。

一方、Ｐ型トランジスターやＮ型トランジスターのしきい値電圧等のプロセス変動により、波形整形回路４０の初段のインバーター回路ＩＶＡ１のしきい値電圧が、ＶＲＥＧ２の２分の１の電圧よりも高い電圧になったとする。例えばＰ型トランジスターがＦａｓｔであり、Ｎ型トランジスターがＳｌｏｗになるようなプロセス変動があると、インバーター回路ＩＶＡ１のしきい値電圧が、ＶＲＥＧ２の２分の１の電圧よりも高い電圧になる。このときに、バイアス電圧ＶＢＳがＶＲＥＧ２の２分の１の電圧のままであると、クロック信号ＣＫのデューティー比が５０％よりも小さくなってしまう事態が発生する。この場合にも本実施形態では、第１デューティー調整回路５０が、調整データＡＤＪに基づいてバイアス電圧ＶＢＳを、ＶＲＥＧ２の２分の１の電圧よりも高い電圧に設定する。このようにすれば、インバーター回路ＩＶＡ１のしきい値電圧がプロセス変動により高い電圧になった場合にも、それに応じて、発振信号ＸＩの中心電圧となるバイアス電圧ＶＢＳが高くなるため、クロック信号ＣＫのデューティー比を５０％に近づけることが可能になる。従って、デューティー比の変動が５０％±１％以内となるような高精度なデューティー調整を実現できる。

また図３では、図７の第１比較例で設けられているＤＣカット用のキャパシターＣＢを設ける必要がないため、ＤＣカット用のキャパシターＣＢと入力容量の分圧による発振振幅の減衰も抑えられるため、低ノイズフロア化を実現できるようになる。また図７に示すような帰還抵抗ＲＢが不要になるため、帰還抵抗ＲＢを原因とする異常発振も防止できるようになる。

図８に本実施形態の第２比較例の回路装置２２０を示す。この第２比較例の回路装置２２０には、発振回路２３０と波形整形回路２４０とバイアス回路２５０と定電流回路２６０が設けられる。この第２比較例ではバイアス回路２５０は波形整形回路２４０のレプリカの回路であり、バイアス回路２５０が出力するバイアス電圧は、供給される電源電圧ＶＤＤに依存する。例えばバイアス回路２５０はＶＤＤの２分の１程度のバイアス電圧を出力する。しかしながら、クロック信号ＣＫのデューティー比は、初段のインバーター回路のＰ型トランジスターやＮ型トランジスターのしきい値電圧についての例えば±０．１Ｖ程度のバラツキによる変動だけではなく、後段の回路によってもデューティー比は変動し、発振波形の歪みによってもデューティー比が変動してしまう。従って、図８の第２比較例では、このような種々の変動要因を加味した高精度のデューティー調整を実現できないという問題がある。また図８の第２比較例は、バイアス回路２５０がＶＤＤの２分の１程度のバイアス電圧を出力するだけであり、調整データに基づいてバイアス電圧を調整するような調整回路が存在しない。

この点、本実施形態の回路装置２０では、調整データＡＤＪに基づいてバイアス電圧ＶＢＳを可変に調整できる。即ち、調整データＡＤＪに基づいてバイアス電圧ＶＢＳを調整する回路である第１デューティー調整回路５０が設けられる。従って、例えば図３の初段のインバーター回路ＩＶＡ１でのＰ型トランジスターやＮ型トランジスターのしきい値電圧等のバラツキに加えて、後段の回路でのデューティー比のズレや、発振波形の歪み具合等を加味して、バイアス電圧ＶＢＳを調整して、クロック信号ＣＫのデューティー比を調整できるため、図８の第２比較例等に比べて、高精度のデューティー調整が可能になる。

例えば本実施形態の回路装置２０は、調整データＡＤＪを記憶する不揮発性メモリー６２を含み、第１デューティー調整回路５０は、不揮発性メモリー６２に記憶された調整データＡＤＪにより設定される電圧のバイアス電圧ＶＢＳを生成する。例えば第１デューティー調整回路５０は、不揮発性メモリー６２に記憶された調整データＡＤＪが第１調整値である場合には、第１調整値に対応する第１電圧値のバイアス電圧ＶＢＳを生成し、調整データＡＤＪが第２調整値である場合には、第２調整値に対応する第２電圧値のバイアス電圧ＶＢＳを生成する。このようにすれば、最適なデューティー比を設定できる調整データＡＤＪを不揮発性メモリー６２に記憶しておき、回路装置２０の実動作時に、不揮発性メモリー６２から読み出された調整データＡＤＪに応じたバイアス電圧ＶＢＳを第１デューティー調整回路５０が供給することで、例えば５０％±１％というような高精度のデューティー調整を実現できるようになる。具体的には、回路装置２０の製造時等における検査工程において、出力クロック信号ＣＫＱ１等のデューティー比を測定し、測定結果に基づいて調整データＡＤＪを決定して、不揮発性メモリー６２に書き込む。例えば調整データＡＤＪは、プロセス変動によるトランジスターのしきい値電圧等のバラツキのみならず、発振波形の非線形歪み等も考慮して決定される。そして回路装置２０の実動作時には、測定結果に基づき決定された調整データＡＤＪが不揮発性メモリー６２から読み出されて、調整データＡＤＪに応じたバイアス電圧ＶＢＳを、第１デューティー調整回路５０が供給することで、例えば５０％±１％以内となるような高精度のデューティー調整を実現できるようになる。

また本実施形態では、図３に示す発振回路３０の電源電圧であるＶＲＥＧ１は、波形整形回路４０の電源電圧であるＶＲＥＧ２以上の電圧となっている。即ちＶＲＥＧ１≧ＶＲＥＧ２の関係が成り立つ。一例としてはＶＲＥＧ１は１．２Ｖであり、ＶＲＥＧ２は１Ｖである。

一方、図８の第２比較例では、発振回路２３０の電源電圧であるＶＲＥＧは１．２Ｖであり、波形整形回路２４０やバイアス回路２５０の電源電圧であるＶＤＤは１．８～５Ｖであり、ＶＲＥＧ＜ＶＤＤの関係が成り立っている。このため波形整形回路２４０に入力される発振信号ＸＩの振幅電圧が、波形整形回路２４０の電源電圧ＶＤＤよりも小さくなり、波形整形回路２４０の初段のインバーター回路の出力信号の立ち上がり波形や立ち下がり波形が急峻にならず、鈍った波形になってしまう。そして初段のインバーター回路の出力信号が鈍った波形になると、次段のインバーター回路のＰ型トランジスターやＮ型トランジスターのしきい値電圧等のバラツキが原因で、デューティー比が変動してしまう。

これに対して本実施形態では、発振回路３０の電源電圧であるＶＲＥＧ１は、波形整形回路４０の電源電圧であるＶＲＥＧ２以上の電圧となっている。従って、波形整形回路４０に入力される発振信号ＸＩの振幅を、波形整形回路４０の駆動電圧範囲内で可能な限り大きくすることが可能になる。即ちＶＲＥＧ２で設定される波形整形回路４０の駆動電圧範囲内において、フルスイングの振幅の発振信号ＸＩを、波形整形回路４０の初段のインバーター回路ＩＶＡ１に入力できるようになる。従って、初段のインバーター回路ＩＶＡ１のＰ型トランジスター及びＮ型トランジスターの両方がオンになる期間が殆ど無くなることにより、インバーター回路ＩＶＡ１の出力信号の立ち上がり波形や立ち下がり波形が急峻になる。この結果、次段のインバーター回路ＩＶＡ２のＰ型トランジスターやＮ型トランジスターのしきい値電圧等のバラツキを原因とするデューティー比のバラツキを低減できるようになる。また発振信号ＸＩの振幅の揺らぎによるＡＭノイズは、波形整形回路４０の波形整形により、位相ノイズであるＰＭノイズに変換される。この点、本実施形態のようにＶＲＥＧ１≧ＶＲＥＧ２として、発振信号ＸＩの振幅を、波形整形回路４０の駆動電圧範囲内で可能な限り大きくすれば、ＡＭノイズからＰＭノイズへの変換度合いを低減でき、クロック信号ＣＫの信号品質を向上できる。また波形整形回路４０と後段の出力バッファー回路７０は、同じＶＲＥＧ２の電源電圧で動作するが、ＶＲＥＧ２の電源電圧を、発振回路３０の電源電圧であるＶＲＥＧ１よりも低くすることで、出力バッファー回路７０での電力消費を低減できる。例えば出力バッファー回路７０は、外部の大きな負荷を駆動するため、他の回路ブロックに比べて消費電力が大きいが、ＶＲＥＧ２をＶＲＥＧ１よりも低い電圧とすることで、その分だけ消費電力を低減することも可能になる。

また図３に示すように本実施形態では、発振回路３０は、一端が第１ノードＮ１に接続され、容量値が固定である固定容量のキャパシターＣＦ１と、一端が固定容量のキャパシターＣＦ１の他端に接続され、容量値が可変である可変容量素子ＣＶ１を含む。そして可変容量素子ＣＶ１の一端及び他端の一方に、温度補償電圧ＶＣＭＰが入力され、一端及び他端の他方に、基準電圧ＶＲＥＦが入力される。例えば図３では、可変容量素子ＣＶ１の一端に温度補償電圧ＶＣＭＰが入力され、可変容量素子ＣＶ１の他端に基準電圧ＶＲＥＦが入力されている。なおグランドノード側である可変容量素子ＣＶ１の他端に、温度補償電圧ＶＣＭＰを入力し、キャパシターＣＦ１側である可変容量素子ＣＶ１の一端に、基準電圧ＶＲＥＦを入力してもよい。また可変容量素子ＣＶ２についても可変容量素子ＣＶ１と同様の接続構成になっているが、ここでは詳細な説明を省略する。

このような構成によれば、可変容量素子ＣＶ１に対して、温度補償電圧ＶＣＭＰと基準電圧ＶＲＥＦの電圧差に対応する電圧を印加できるようになり、基準電圧ＶＲＥＦを基準とした温度補償電圧ＶＣＭＰにより、可変容量素子ＣＶ１の容量値を変化させて、発振回路３０の発振周波数の温度補償を実現できるようになる。また固定容量のキャパシターＣＦ１を設けることで、バイアス電圧ＶＢＳと基準電圧ＶＲＥＦを独立に調整することが可能になる。即ちバイアス電圧ＶＢＳを変化させることによるデューティー調整と同時に、バラクター等の可変容量素子ＣＶ１の基準電圧ＶＲＥＦについても独立に調整できるようになる。例えばクロック信号ＣＫのデューティー比が５０％に近づくように、バイアス電圧ＶＢＳを変化させるデューティー調整を行いながら、基準電圧ＶＲＥＦについては、可変容量素子ＣＶ１の両端の電位差が０Ｖよりも大きくなり、且つ、感度が最適になるように調整することが可能になる。

また本実施形態では、第１デューティー調整回路５０は、バイアス電圧を第１ノードＮ１に出力すると共に、基準電圧ＶＲＥＦを、可変容量素子ＣＶ１の一端及び他端の他方に出力する。例えば図３では、可変容量素子ＣＶ１の一端に温度補償電圧ＶＣＭＰが入力されており、第１デューティー調整回路５０は、可変容量素子ＣＶ１の他端に基準電圧ＶＲＥＦを出力している。なお可変容量素子ＣＶ１の他端に温度補償電圧ＶＣＭＰを入力し、第１デューティー調整回路５０が、可変容量素子ＣＶ１の一端に基準電圧ＶＲＥＦを出力してもよい。

このような構成とすれば、１つの第１デューティー調整回路５０を用いて、バイアス電圧ＶＢＳを供給してクロック信号ＣＫのデューティー比を調整できると共に、温度補償用の基準電圧ＶＲＥＦも供給して発振周波数の温度補償を実現できるようになる。別の言い方をすれば、温度補償用の基準電圧ＶＲＥＦを供給する第１デューティー調整回路５０を有効利用して、バイアス電圧ＶＢＳについても供給してデューティー比を調整できるようになる。これにより、回路の共用化や回路装置２０の小規模化を実現したり、回路装置２０の低消費電力化を実現できるようになる。

具体的には後述の図２１で詳細に説明するように、第１デューティー調整回路５０は、電源ノードとグランドノードの間に直列接続された複数の抵抗を有し、複数の抵抗により分圧された複数の分圧電圧を出力する分圧回路５２と、複数の分圧電圧のいずれかをバイアス電圧ＶＢＳとして選択する選択回路５４を含む。即ち、分圧回路５２はラダー抵抗回路により実現され、選択回路５４は、ラダー抵抗回路である分圧回路５２により生成された複数の分圧電圧の中から、入力された調整データＡＤＪに基づきバイアス電圧ＶＢＳを選択して、第１ノードＮ１に供給する。このような構成によれば、例えばＶＲＥＧ１の電源電圧とＧＮＤとの間の複数の分圧電圧を分圧回路５２により生成し、生成された複数の分圧電圧の中から調整データＡＤＪに応じた電圧を選択することで、発振信号ＸＩの中心電圧となるバイアス電圧ＶＢＳを生成できるようになる。

そして本実施形態では選択回路５４は、分圧回路５２からの複数の分圧電圧のいずれかである第１分圧電圧をバイアス電圧ＶＢＳとして選択し、複数の分圧電圧のいずれかである第２分圧電圧を基準電圧ＶＲＥＦとして選択する。このようにすれば、複数の分圧電圧の中から選択回路５４により選択された第１分圧電圧を、バイアス電圧ＶＢＳとして第１ノードＮ１に供給することで、クロック信号ＣＫのデューティー比を調整できるようになる。そして複数の分圧電圧の中から選択回路５４により選択された第２分圧電圧を、基準電圧ＶＲＥＦとして供給することで、可変容量素子ＣＶ１を適切な感度範囲で動作させて、発振周波数の温度補償を実現できるようになる。またバイアス電圧ＶＢＳの生成と基準電圧ＶＲＥＦの生成のために、分圧回路５２として１つのラダー抵抗回路を設ければ済むため、バイアス電圧用の第１ラダー抵抗回路と基準電圧用の第２ラダー抵抗回路を設ける場合に比べて、回路装置２０の回路面積の小面積化を実現できるようになる。また第１ラダー抵抗回路と第２ラダー抵抗回路を設ける場合に比べて、電源ノードからグランドノードに流れる電流を例えば２分の１程度にすることが可能になるため、回路装置２０の低消費電力化も実現できる。

３．第２デューティー調整回路
近年は通信情報端末も高度化し、水晶発振器等の発振器には、ベースバンド処理部や、ＲＦ／ＧＰＳ、ＷＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）のチップセット等にクロック信号を分配する多出力機能が求められている。処理速度も高速化のトレンドがあり、例えばＲＦのクロック信号のデューティー比の精度は５０％±１％以内という厳しい性能が求められている。この点、前述の特許文献１には、インバーター回路の入力波形をずらして入力することで、入力信号の電圧を保持させ、出力信号のデューティー比の補正を行う手法が開示されている。しかしながら、この特許文献１の手法では、入力信号と、ずらして入力する信号との遅延時間の調整が難しく、上述の多出力機能を実現しようとした場合には、後段の回路によってデューティー比がばらついてしまい、デューティー比を高精度化できないという課題がある。

このような課題を解決する本実施形態の回路装置２０は、図１、図２で説明したように、発振信号ＸＩ、ＸＯを生成する発振回路３０と、発振信号ＸＩを波形整形したクロック信号ＣＫを出力する波形整形回路４０と、クロック信号ＣＫのデューティー調整を行う第１デューティー調整回路５０を含む。そして回路装置２０は、クロック信号ＣＫに基づいて出力クロック信号ＣＫＱ１、ＣＫＱ２を外部に出力する出力バッファー回路７０を含み、出力バッファー回路７０が、出力クロック信号ＣＫＱ２のデューティー調整を行う第２デューティー調整回路８０を含む。

このようにすれば、出力バッファー回路７０がクロック信号ＣＫに基づいて複数の出力クロック信号ＣＫＱ１、ＣＫＱ２を出力することで、クロック信号の多出力機能の要求に応えることができる。この場合に第１デューティー調整回路５０がクロック信号ＣＫのデューティー調整を行うことで、クロック信号ＣＫのデューティー比の高精度化を図れる。しかしながら、出力バッファー回路７０が、デューティー調整が行われたクロック信号ＣＫをバッファリング等して、出力クロック信号ＣＫＱ１、ＣＫＱ２を出力して多出力機能を実現した場合に、デューティー比の精度が不十分になってしまい、回路装置２０に要求されるデューティー精度の要求仕様を満たすことができないおそれがある。

そこで本実施形態では、クロック信号ＣＫに基づき出力クロック信号ＣＫＱ１、ＣＫＱ２を出力する出力バッファー回路７０に、出力クロック信号ＣＫＱ２のデューティー調整を行う第２デューティー調整回路８０を設ける。このようにすれば、第１デューティー調整回路５０によるデューティー調整が行われると共に第２デューティー調整回路８０によるデューティー調整が行われるという２段階のデューティー調整が可能になる。例えば第１デューティー調整回路によるデューティー調整によって、出力クロック信号ＣＫＱ１についてはデューティー精度の要求仕様を満たしたが、出力クロック信号ＣＫＱ２についてはデューティー精度の要求仕様を満たさないという状況が発生したとする。例えば第２出力クロック信号である出力クロック信号ＣＫＱ２が、第１出力クロック信号である出力クロック信号ＣＫＱ１とは、位相が異なる信号である場合に、このような状況が発生する。このような場合にも、出力バッファー回路７０に設けられた第２デューティー調整回路８０によるデューティー調整により、出力クロック信号ＣＫＱ２についてもデューティー精度の要求仕様を満たすようにすることが可能になる。これにより、出力バッファー回路７０は、例えば５０％±１％というようなデューティー精度の要求仕様を満たすことができる複数の出力クロック信号ＣＫＱ１、ＣＫＱ２を外部に出力できるようになり、クロック信号の多出力機能と高精度なデューティー調整とを両立して実現することが可能になる。

例えば図９は、第２デューティー調整回路８０の詳細を説明する回路装置２０の構成例である。図９に示すように第１デューティー調整回路５０は、例えば調整データＡＤＪに基づき可変に調整したバイアス電圧ＶＢＳを第１ノードＮ１に供給することにより、クロック信号ＣＫのデューティー比を調整する。これにより高精度にデューティー比が調整されたクロック信号ＣＫが、波形整形回路４０から出力バッファー回路７０に入力されるようになる。そして出力バッファー回路７０は、第１デューティー調整回路５０によりデューティー調整されたクロック信号ＣＫに基づいて、出力クロック信号ＣＫＱ１、ＣＫＱ２を出力する。

このときに、例えば前述のように出力クロック信号ＣＫＱ１のデューティー比を測定し、測定結果に基づいて調整データＡＤＪを決定しておけば、この調整データＡＤＪに基づき第１デューティー調整回路５０がデューティー調整を行うことにより、出力クロック信号ＣＫＱ１については、デューティー精度の要求仕様を満たすことが可能になる。しかしながら、出力クロック信号ＣＫＱ２は例えば出力クロック信号ＣＫＱ１とは位相が異なっており、図９では位相が１８０度異なっている。従って、出力クロック信号ＣＫＱ１のデューティー比が要求仕様を満たすように高精度に調整されたとしても、出力クロック信号ＣＫＱ２のデューティー比については、デューティー精度の要求仕様を満たすとは限らない。例えば出力クロック信号ＣＫＱ２として、出力クロック信号ＣＫＱ１とは位相が１８０度異なる逆相のクロック信号を出力する場合には、信号レベルを反転させるインバーター回路が必要になる。この場合に、当該インバーター回路を構成するＰ型トランジスターの駆動能力とＮ型トランジスターの駆動能力との間にアンバランスがあると、出力クロック信号ＣＫＱ２のデューティー比にバラツキが生じる事態が発生する。例えばＮ型トランジスター、Ｐ型トランジスターが、各々、Ｓｌｏｗ、ＦａｓｔであるＳＦのケースや、Ｎ型トランジスター、Ｐ型トランジスターが、各々、Ｆａｓｔ、ＳｌｏｗであるＦＳのケースの場合に、上記のような事態が発生してしまい、出力クロック信号ＣＫＱ２のデューティー比の高精度化を実現できなくなる。

この点、本実施形態では、出力バッファー回路７０に第２デューティー調整回路８０を設けて、この第２デューティー調整回路８０が、出力クロック信号ＣＫＱ２についてのデューティー調整を行う。例えば出力クロック信号ＣＫＱ２のデューティー比を測定し、測定結果に基づいて調整データＡＤＪ２を決定し、この調整データＡＤＪ２に基づき第２デューティー調整回路８０が出力クロック信号ＣＫＱ２のデューティー調整を行う。このようにすることで出力クロック信号ＣＫＱ１のみならず、出力クロック信号ＣＫＱ２についても、高精度なデューティー調整が行われて外部に出力されるようになる。これによりクロック信号の多出力機能と高精度なデューティー調整とを両立して実現することが可能になる。

具体的には図９では、出力バッファー回路７０は第１バッファー回路７２と第２バッファー回路７４を含む。第１バッファー回路７２は、クロック信号ＣＫをバッファリングして出力クロック信号ＣＫＱ１として出力する。例えば第１バッファー回路７２は、バッファー回路ＢＦ１を有しており、このバッファー回路ＢＦ１によりクロック信号ＣＫをバッファリングした信号が、出力クロック信号ＣＫＱ１として出力される。この場合に出力クロック信号ＣＫＱ１はクロック信号ＣＫの正転信号であり、出力クロック信号ＣＫＱ１はクロック信号ＣＫは同じ位相のクロック信号となっている。またバッファー回路ＢＦ１は例えば複数のインバーター回路等により実現できる。バッファー回路ＢＦ１は、外部負荷を駆動できるように高い駆動能力を有しており、例えば波形整形回路４０よりも駆動能力が高い。具体的にはバッファー回路ＢＦ１は、波形整形回路４０に比べて、サイズの大きなＰ型トランジスターやＮ型トランジスターにより構成されている。

一方、第２バッファー回路７４は、第２デューティー調整回路８０を有し、クロック信号ＣＫをバッファリングして、第２デューティー調整回路８０によりデューティー比が調整された出力クロック信号ＣＫＱ２を出力する。例えば波形整形回路４０からのクロック信号ＣＫは、第２デューティー調整回路８０に入力され、第２デューティー調整回路８０は、クロック信号ＣＫの信号レベルの反転を行うと共にデューティー調整を行う。そして第２デューティー調整回路８０の出力信号が、バッファー回路ＢＦ２によりバッファリングされて、出力クロック信号ＣＫＱ２として出力される。この場合に出力クロック信号ＣＫＱ２はクロック信号ＣＫの反転信号であり、出力クロック信号ＣＫＱ２は出力クロック信号ＣＫＱ１やクロック信号ＣＫと位相が異なるクロック信号となっている。具体的には出力クロック信号ＣＫＱ２と、出力クロック信号ＣＫＱ１やクロック信号ＣＫとは、位相が１８０度異なっている。またバッファー回路ＢＦ２は例えば複数のインバーター回路等により実現できる。バッファー回路ＢＦ２は、外部負荷を駆動できるように高い駆動能力を有しており、例えば第２デューティー調整回路８０や波形整形回路４０よりも駆動能力が高い。具体的にはバッファー回路ＢＦ２は、第２デューティー調整回路８０や波形整形回路４０に比べて、サイズの大きなＰ型トランジスターやＮ型トランジスターにより構成されている。

このように図９では、出力バッファー回路７０の中間ノードから分岐した第１の信号経路において、第１バッファー回路７２によりクロック信号ＣＫをバッファリングして、出力クロック信号ＣＫＱ１として出力する。また当該中間ノードから分岐した第２の信号経路において、第２バッファー回路７４によりクロック信号ＣＫをバッファリングして信号レベルを反転すると共にデューティー調整を行って、出力クロック信号ＣＫＱ２として出力している。このような第１バッファー回路７２と第２バッファー回路７４を出力バッファー回路７０に設けることで、クロック信号ＣＫをバッファリングした信号を、出力クロック信号ＣＫＱ１として外部に出力できると共に、クロック信号ＣＫをバッファリングした信号であって、第２デューティー調整回路８０によりデューティー比が調整された信号を、出力クロック信号ＣＫＱ２として外部に出力できるようになる。従って、高精度にデューティー調整された複数の出力クロック信号ＣＫＱ１、ＣＫＱ２を外部に出力できるようになり、クロック信号の多出力機能と高精度なデューティー調整とを両立して実現することが可能になる。

また本実施形態では、出力クロック信号ＣＫＱ１と出力クロック信号ＣＫＱ２は、位相が１８０度異なるクロック信号となっている。例えば出力クロック信号ＣＫＱ１は、クロック信号ＣＫの正転信号であり、クロック信号ＣＫと位相が同じであるが、出力クロック信号ＣＫＱ２は、クロック信号ＣＫの反転信号であり、クロック信号ＣＫと位相が１８０度異なっており、出力クロック信号ＣＫＱ１とも位相が１８０度異なっている。このようにすれば、出力クロック信号ＣＫＱ１と、出力クロック信号ＣＫＱ１とは位相が１８０度異なる出力クロック信号ＣＫＱ２を外部に出力して多出力機能を実現できると共に、高精度のデューティー調整が行われた複数の出力クロック信号ＣＫＱ１、ＣＫＱ２を外部に出力できるようになる。従って、回路装置２０の外部において、クロック信号ＣＫと同一位相の出力クロック信号ＣＫＱ１のみならず、出力クロック信号ＣＫＱ１と位相が１８０度異なるクロック信号を必要とする場合に、このような要望に応えて、高精度にデューティー調整されたこれらの出力クロック信号ＣＫＱ１、ＣＫＱ２を外部に供給することが可能になる。

なお図９では、出力クロック信号ＣＫＱ１、ＣＫＱ２は位相が１８０度異なっているが、本実施形態はこれには限定されず、例えば位相を９０度異ならせるなどの種々の変形実施が可能である。また図９では出力バッファー回路７０が２つの出力クロック信号ＣＫＱ１、ＣＫＱ２を出力しているが、出力バッファー回路７０が３つ以上の出力クロック信号を出力できるようにしてもよい。

また図９に示すように、第１デューティー調整回路５０は、不揮発性メモリー６２に記憶された調整データＡＤＪに基づいて、クロック信号ＣＫのデューティー調整を行い、第２デューティー調整回路８０は、不揮発性メモリー６２に記憶された調整データＡＤＪ２に基づいて、出力クロック信号ＣＫＱ２のデューティー調整を行う。具体的には、回路装置２０の製造時等における検査工程において、出力クロック信号ＣＫＱ１のデューティー比を測定し、測定結果に基づいて調整データＡＤＪを決定する。また出力クロック信号ＣＫＱ２のデューティー比を測定し、測定結果に基づいて調整データＡＤＪ２を決定する。そして、決定された調整データＡＤＪ、ＡＤＪ２を不揮発性メモリー６２に書き込む。そして回路装置２０の実動作時には、測定結果に基づき決定された調整データＡＤＪ、ＡＤＪ２が不揮発性メモリー６２から読み出されて、第１デューティー調整回路５０が調整データＡＤＪに基づくデューティー調整を行い、第２デューティー調整回路８０が調整データＡＤＪ２に基づくデューティー調整を行う。例えば第２デューティー調整回路８０では、調整データＡＤＪ２に基づいて、第２デューティー調整回路８０のインバーター回路を構成するＰ型トランジスターの駆動能力とＮ型トランジスターの駆動能力の比率調整が行われる。駆動能力の比率調整は、インバーター回路を構成するＰ型トランジスターのサイズとＮ型トランジスターのサイズの比率調整などにより実現できる。このようにすることで、例えば５０％±１％以内となるような高精度のデューティー調整が行われた出力クロック信号ＣＫＱ１、ＣＫＱ２を外部に出力できるようになる。

例えば図１０、図１１は調整データＡＤＪ、ＡＤＪ２の調整値とデューティー比の関係を示すグラフである。図１０に示す１段目のデューティー調整では、例えば調整データＡＤＪに基づいて、５ビットで５０％±８％を３２段階で刻むようなデューティー調整が行われ、分解能が０．４％のデューティー調整が行われる。図１１に示す２段目のデューティー調整では、例えば調整データＡＤＪ２に基づいて、５ビットで５０％±４％を３２段階で刻むようなデューティー調整が行われ、分解能が０．２％のデューティー調整が行われる。このように本実施形態では、第２デューティー調整回路８０のデューティー調整の分解能は、第１デューティー調整回路５０のデューティー調整の分解能と同等又は高い分解能となっている。そして図１０に示す第１デューティー調整回路５０によるデューティー調整により、図１１に示すように、出力クロック信号ＣＫＱ１については、５０％±１％以内となるような高精度なデューティー調整が行われるが、出力クロック信号ＣＫＱ１と位相が異なる出力クロック信号ＣＫＱ２については、デューティー調整の精度が不十分になっている。そこで第２デューティー調整回路８０がデューティー調整を行うことで、出力クロック信号ＣＫＱ２についても、デューティー比が５０％±１％以内となるような高精度なデューティー調整を実現する。

図１２は、第１デューティー調整回路５０、第２デューティー調整回路８０によるデューティー調整を行わなかった場合の出力クロック信号ＣＫＱ１、ＣＫＱ２のデューティー比のプロセス変動のコーナーシミュレーション結果である。図１２に示すように、Ｎ型トランジスターがＳｌｏｗであり、Ｐ型トランジスターがＦａｓｔであるＳＦにおいては、出力クロック信号ＣＫＱ１についてはデューティー比が５０％よりも小さくなる方に変動し、出力クロック信号ＣＫＱ２についてはデューティー比が５０％よりも大きくなる方に変動する。Ｎ型トランジスターがＦａｓｔであり、Ｐ型トランジスターがＳｌｏｗであるＦＳにおいては、出力クロック信号ＣＫＱ１についてはデューティー比が５０％よりも大きくなる方に変動し、出力クロック信号ＣＫＱ２についてはデューティー比が５０％よりも小さくなる方に変動する。

図１３は、第１デューティー調整回路５０によるデューティー調整を行った場合の出力クロック信号ＣＫＱ１、ＣＫＱ２のデューティー比のプロセス変動のコーナーシミュレーション結果である。図１３に示すように出力クロック信号ＣＫＱ１については、デューティー比が５０％±１％以内となるような高精度なデューティー調整が実現されているが、出力クロック信号ＣＫＱ１とは位相が異なる出力クロック信号ＣＫＱ２については、デューティー比が５０％±１％の範囲を超えている。即ち出力クロック信号ＣＫＱ２については、第１デューティー調整回路５０によるデューティー調整のみではデューティー比の高精度化が不十分になっている。

図１４は、第１デューティー調整回路５０及び第２デューティー調整回路８０の両方のデューティー調整を行った場合の出力クロック信号ＣＫＱ１、ＣＫＱ２のデューティー比のプロセス変動のコーナーシミュレーション結果である。図１４に示すように、第１デューティー調整回路５０及び第２デューティー調整回路８０の両方のデューティー調整を行うことで、出力クロック信号ＣＫＱ１、ＣＫＱ２の両方について、デューティー比が５０％±１％以内となるような高精度なデューティー調整が実現されている。このように本実施形態によれば、クロック信号の多出力機能と高精度なデューティー調整を両立して実現することが可能になる。

図１５に第２デューティー調整回路８０の構成例を示す。図１５では第２デューティー調整回路８０は、並列接続された基準インバーター回路８２及びデューティー調整用インバーター回路８４を含む。基準インバーター回路８２は、クロック信号ＣＫをバッファリングした信号を出力ノードＮＱに出力する。基準インバーター回路８２は、例えば常時動作するインバーター回路であり、入力ノードＮＩに入力されたクロック信号ＣＫの信号レベルを反転した信号を出力ノードＮＱに出力する。デューティー調整用インバーター回路８４は、基準インバーター回路８２に並列接続され、クロック信号ＣＫをバッファリングした信号を出力ノードＮＱに出力する。デューティー調整用インバーター回路８４は、例えば調整データＡＤＪ２に応じてＰ型トランジスターやＮ型トランジスターの駆動能力が設定され、入力ノードＮＩに入力されたクロック信号ＣＫの信号レベルを反転した信号を出力ノードＮＱに出力する。そして第２デューティー調整回路８０の後段に設けられたバッファー回路ＢＦ２は、出力ノードに出力された信号をバッファリングして、出力クロック信号ＣＫＱ２として出力する。このようにすれば、例えば電源投入後に常時動作する基準インバーター回路８２に対して、デューティー調整用インバーター回路８４が並列接続されて、クロック信号ＣＫがバッファリングされるようになり、デューティー調整用インバーター回路８４による出力クロック信号ＣＫＱ２のデューティー調整が可能になる。

例えば基準インバーター回路８２は、第２デューティー調整回路８０のメインのインバーター回路である。そして図９のように出力クロック信号ＣＫＱ１の第１の信号経路とは分岐した第２の信号経路に、第２デューティー調整回路８０の基準インバーター回路８２を設け、基準インバーター回路８２がクロック信号ＣＫの信号レベルを反転させることで、出力クロック信号ＣＫＱ１とは位相が１８０度異なる出力クロック信号ＣＫＱ２を出力できるようになる。

この場合に、基準インバーター回路８２を構成するＰ型トランジスターの駆動能力とＮ型トランジスターの駆動能力の間に、プロセス変動等を原因とするアンバランスが生じる場合がある。例えばＮ型トランジスターがＳｌｏｗであり、Ｐ型トランジスターがＦａｓｔであるＳＦの場合には、Ｎ型トランジスターの駆動能力がＰ型トランジスターの駆動能力よりも低くなるというアンバランスが生じる。Ｎ型トランジスターがＦａｓｔであり、Ｐ型トランジスターがＳｌｏｗであるＦＳの場合には、Ｐ型トランジスターの駆動能力がＮ型トランジスターの駆動能力よりも低くなるというアンバランスが生じる。そして、このような駆動能力のアンバランスが発生すると、基準インバーター回路８２の信号反転により生成された出力クロック信号ＣＫＱ２のデューティー比が変動してしまう。

そこで図１５では、メインの基準インバーター回路８２に並列接続されるデューティー調整用インバーター回路８４を設けている。デューティー調整用インバーター回路８４が、その入力が基準インバーター回路８２と共通の入力ノードＮＩに接続され、その出力が基準インバーター回路８２と共通の出力ノードＮＱに接続される。そしてデューティー調整用インバーター回路８４では、調整データＡＤＪ２に基づいて、デューティー調整用インバーター回路８４を構成するＰ型トランジスターの駆動能力とＮ型トランジスターの駆動能力を可変に調整できるようになっている。例えば駆動能力の比率情報を可変に調整できるようになっている。

例えばＮ型トランジスターがＳｌｏｗであり、Ｐ型トランジスターがＦａｓｔであるプロセス変動により、基準インバーター回路８２のＮ型トランジスターの駆動能力の方がＰ型トランジスターの駆動能力よりも低くなるというアンバランスが発生したとする。この場合には、調整データＡＤＪ２に基づいてデューティー調整用インバーター回路８４のＮ型トランジスター側の駆動能力を増加させる調整を行う。一方、Ｎ型トランジスターがＦａｓｔであり、Ｐ型トランジスターがＳｌｏｗであるプロセス変動により、基準インバーター回路８２のＰ型トランジスターの駆動能力の方がＮ型トランジスターの駆動能力よりも低くなるというアンバランスが発生したとする。この場合には、調整データＡＤＪ２に基づいてデューティー調整用インバーター回路８４のＰ型トランジスター側の駆動能力を増加させる調整を行う。このようにすれば、図１３のように第１デューティー調整回路５０のみによっては高精度化が不十分であった出力クロック信号ＣＫＱ２のデューティー比を、第２デューティー調整回路８０により高精度に調整できるようになり、図１４のように５０％±１％以内となるような高精度なデューティー調整を実現できるようになる。

また図１５において、デューティー調整用インバーター回路８４を構成するＰ型トランジスター及びＮ型トランジスターの各々のサイズは、基準インバーター回路８２を構成するＰ型トランジスター及びＮ型トランジスターの各々のサイズの１／２以下になっている。例えばデューティー調整用インバーター回路８４を構成するＰ型トランジスターのサイズは、基準インバーター回路８２を構成するＰ型トランジスターのサイズの１／２以下であり、デューティー調整用インバーター回路８４を構成するＮ型トランジスターのサイズは、基準インバーター回路８２を構成するＮ型トランジスターのサイズの１／２以下である。ここでトランジスターのゲート幅をＷ、ゲート長をＬとした場合に、トランジスターのサイズは例えばＷ／Ｌと表すことができる。例えば２つのトランジスターのゲート長Ｌが同一である場合には、トランジスターのサイズはゲート幅Ｗにより表すこともできる。このようにデューティー調整用インバーター回路８４のトランジスターのサイズを、基準インバーター回路８２のトランジスターのサイズの１／２以下にすることで、基準インバーター回路８２のＰ型トランジスターやＮ型トランジスターの駆動能力を基準として、調整データＡＤＪ２に基づいて、デューティー調整用インバーター回路８４によりＰ型トランジスター側の駆動能力やＮ型トランジスター側の駆動能力を調整できるようになる。従って、Ｐ型トランジスターとＮ型トランジスターの駆動能力にアンバランスが生じるようなプロセス変動が発生した場合にも、出力クロック信号ＣＫＱ２のデューティー比が変動するのを抑制して、高精度なデューティー調整を実現できるようになる。なお以下では、Ｐ型トランジスター側の駆動能力を、適宜、Ｐ側の駆動能力と記載し、Ｎ型トランジスター側の駆動能力を、適宜、Ｎ側の駆動能力と記載する。

また図１６に示すように第２デューティー調整回路８０は、第１デューティー調整用インバーター回路８４-1と、第２デューティー調整用インバーター回路８４-2を含む。第１デューティー調整用インバーター回路８４-1は、基準インバーター回路８２に並列接続され、クロック信号ＣＫをバッファリングした信号を出力ノードＮＱに出力する。第２デューティー調整用インバーター回路８４-2も、基準インバーター回路８２に並列接続され、クロック信号ＣＫをバッファリングした信号を出力ノードＮＱに出力する。そして第２デューティー調整用インバーター回路８４-2を構成するＰ型トランジスター及びＮ型トランジスターの各々のサイズは、第１デューティー調整用インバーター回路８４-1を構成するＰ型トランジスター及びＮ型トランジスターの各々のサイズの２倍になっている。このようにすれば、基準インバーター回路８２のＰ側やＮ側の駆動能力に対して、第１デューティー調整用インバーター回路８４-1のＰ側やＮ側の駆動能力と、第２デューティー調整用インバーター回路８４-2のＰ側やＮ側の駆動能力を、調整データＡＤＪ２に基づいてバイナリーに重み付けして付加するような調整が可能になる。これにより、より分解能の高いデューティー調整が可能になり、デューティー調整の高精度化を実現できる。

なお第１デューティー調整用インバーター回路８４-1、第２デューティー調整用インバーター回路８４-2のＰ側、Ｎ側の駆動能力の調整は、Ｐ型トランジスター側の駆動能力を増加させる調整や、Ｎ型トランジスター側の駆動能力を増加させる調整である。例えば調整データＡＤＪ２の各ビットが、例えばローレベル等の第１論理レベルである場合には、Ｐ型トランジスター側の駆動能力を増加させ、ハイレベル等の第２論理レベルである場合には、Ｎ型トランジスター側の駆動能力を増加させる調整を行うようにする。

更に図１６では、第２デューティー調整回路８０は、第１デューティー調整用インバーター回路８４-1と、基準インバーター回路８２に並列接続され、クロック信号ＣＫをバッファリングした信号を出力ノードＮＱに出力する第２～第ｎデューティー調整用インバーター回路８４-2～８４-nを含む。そして図１７で詳細に説明するように、制御信号ＤＴ１～ＤＴｎによって、第１～第ｎデューティー調整用インバーター回路８４-1～８４-nの各々のＰ型トランジスター及びＮ型トランジスターの一方がオンとなり他方がオフとなるように制御される。言い換えれば、各制御信号が各デューティー調整用インバーター回路のＰ型トランジスター及びＮ型トランジスターのいずれか一方をオンにし他方をオフにする制御信号ＤＴ１～ＤＴｎが、第１～第ｎデューティー調整用インバーター回路８４-1～８４-nに入力される。ここで制御信号ＤＴ１～ＤＴｎは第１～第ｎ制御信号であり、調整データＡＤＪ２に基づき設定される信号である。図２を例にとれば、処理回路６０が、不揮発性メモリー６２から読み出された調整データＡＤＪ２に基づいて制御信号ＤＴ１～ＤＴｎを出力する。

そして図１６では第１～第ｎデューティー調整用インバーター回路８４-1～８４-nを構成するＰ型トランジスター及びＮ型トランジスターのサイズは、バイナリーに重み付けされている。例えば第２デューティー調整用インバーター回路８４-2のＰ型及びＮ型の各トランジスターのサイズは、第１デューティー調整用インバーター回路８４-1のＰ型及びＮ型の各トランジスターのサイズの２倍である。また第３デューティー調整用インバーター回路８４-3のＰ型及びＮ型の各トランジスターのサイズは、第２デューティー調整用インバーター回路８４-2のＰ型及びＮ型の各トランジスターのサイズの２倍である。

このようにすれば、基準インバーター回路８２のＰ側やＮ側の駆動能力に対して、第１～第ｎデューティー調整用インバーター回路８４-1～８４-nのＰ側やＮ側の駆動能力を、調整データＡＤＪ２に基づいてバイナリーに重み付けして付加するような調整が可能になる。これにより、分解能が高いデューティー比の調整が可能になり、デューティー調整の高精度化を実現できる。

図１７に第２デューティー調整回路８０の詳細な構成例を示す。図１７に示すように第２デューティー調整回路８０の基準インバーター回路８２は、ＶＲＥＧ２の電源ノードと出力ノードＮＱとの間に直列接続されるＰ型トランジスターＴＰ０１、ＴＰ０２と、グランドノードと出力ノードＮＱとの間に直列接続されるＮ型トランジスターＴＮ０１、ＴＮ０２を含む。そしてＰ型トランジスターＴＰ０１、Ｎ型トランジスターＴＮ０１のゲートにはクロック信号ＣＫが入力される。またＰ型トランジスターＴＰ０２は、ゲートがグランドノードに接続されることで常にオンになっており、Ｎ型トランジスターＴＮ０２は、ゲートが電源ノードに接続されることで常にオンになっている。このように基準インバーター回路８２は常時動作するインバーター回路となっている。

そして図１７に示すようにデューティー調整用インバーター回路である第１デューティー調整用インバーター回路８４-1は、ＶＲＥＧ２の電源ノードと出力ノードＮＱとの間に直列接続されるＰ型トランジスターＴＰ１１、ＴＰ１２と、グランドノードと出力ノードＮＱとの間に直列接続されるＮ型トランジスターＴＮ１１、ＴＮ１２を含む。ＴＰ１１は第１のＰ型トランジスターであり、ＴＰ１２は第２のＰ型トランジスターである。ＴＮ１１は第１のＮ型トランジスターであり、ＴＮ１２は第２のＮ型トランジスターである。

そして第１のＰ型トランジスターであるＴＰ１１と、第１のＮ型トランジスターであるＴＮ１１のゲートには、クロック信号ＣＫが入力される。一方、第２のＰ型トランジスターであるＴＰ１２と、第２のＮ型トランジスターであるＴＮ１２のゲートには、共通の第１制御信号である制御信号ＤＴ１が入力される。

このようにすれば、制御信号ＤＴ１が第１論理レベルであるローレベルの場合には、Ｐ型トランジスターＴＰ１２がオンになり、Ｎ型トランジスターＴＮ１２がオフになる。これにより、基準インバーター回路８２のＰ側の駆動能力に対して、第１デューティー調整用インバーター回路８４-1のＰ型トランジスターＴＰ１１、ＴＰ１２によるＰ側の駆動能力を付加できるようになる。従って、Ｐ型トランジスターがＳｌｏｗとなるプロセス変動等により、基準インバーター回路８２のＰ側の駆動能力が低くなるようなアンバランスが発生した場合にも、第１デューティー調整用インバーター回路８４-1によりＰ側の駆動能力が付加されることで、このアンバランスを解消できるようになる。これにより、当該アンバランスを原因とする出力クロック信号ＣＫＱ２のデューティー比の変動を抑制できるようになり、高精度なデューティー調整の実現が可能になる。

また制御信号ＤＴ１が第２論理レベルであるハイレベルの場合には、Ｐ型トランジスターＴＰ１２がオフになり、Ｎ型トランジスターＴＮ１２がオンになる。これにより、基準インバーター回路８２のＮ側の駆動能力に対して、第１デューティー調整用インバーター回路８４-1のＮ型トランジスターＴＮ１１、ＴＮ１２によるＮ側の駆動能力を付加できるようになる。従って、Ｎ型トランジスターがＳｌｏｗとなるプロセス変動等により、基準インバーター回路８２のＮ側の駆動能力が低くなるようなアンバランスが発生した場合にも、第１デューティー調整用インバーター回路８４-1によりＮ側の駆動能力が付加されることで、このアンバランスを解消できるようになる。これにより、当該アンバランスを原因とする出力クロック信号ＣＫＱ２のデューティー比の変動を抑制できるようになり、高精度なデューティー調整の実現が可能になる。

また図１７では、第２デューティー調整回路８０は、基準インバーター回路８２に並列接続され、クロック信号ＣＫをバッファリングした信号を出力ノードＮＱに出力する第２デューティー調整用インバーター回路８４-2を含む。そして第２デューティー調整用インバーター回路８４-2は、電源ノードと出力ノードＮＱとの間に直列接続されるＰ型トランジスターＴＰ２１、ＴＰ２２と、グランドノードと出力ノードＮＱとの間に直列接続されるＮ型トランジスターＴＮ２１、ＴＮ２２を含む。ＴＰ２１は第３のＰ型トランジスターであり、ＴＰ２２は第４のＰ型トランジスターである。ＴＮ２１は第３のＮ型トランジスターであり、ＴＮ２２は第４のＮ型トランジスターである。

そして第３のＰ型トランジスターであるＴＰ２１と、第３のＮ型トランジスターであるＴＮ２１のゲートには、クロック信号ＣＫが入力される。一方、第４のＰ型トランジスターであるＴＰ２２と、第４のＮ型トランジスターであるＴＮ２２のゲートには、共通の第２制御信号である制御信号ＤＴ２が入力される。

このようにすれば、制御信号ＤＴ２がローレベルの場合には、Ｐ型トランジスターＴＰ２２がオンになり、Ｎ型トランジスターＴＮ２２がオフになる。これにより、基準インバーター回路８２のＰ側の駆動能力に対して、第２デューティー調整用インバーター回路８４-2のＰ型トランジスターＴＰ２１、ＴＰ２２によるＰ側の駆動能力を付加できるようになる。従って、基準インバーター回路８２のＰ側の駆動能力が低くなるようなアンバランスが発生した場合にも、第２デューティー調整用インバーター回路８４-2によりＰ側の駆動能力が付加されることで、このアンバランスを解消できるようになる。また制御信号ＤＴ２がハイレベルの場合には、Ｐ型トランジスターＴＰ２２がオフになり、Ｎ型トランジスターＴＮ２２がオンになる。これにより、基準インバーター回路８２のＮ側の駆動能力に対して、第２デューティー調整用インバーター回路８４-2のＮ型トランジスターＴＮ２１、ＴＮ２２によるＮ側の駆動能力を付加できるようになる。従って、基準インバーター回路８２のＮ側の駆動能力が低くなるようなアンバランスが発生した場合にも、第２デューティー調整用インバーター回路８４-2によりＮ側の駆動能力が付加されることで、このアンバランスを解消できるようになる。これにより、出力クロック信号ＣＫＱ２のデューティー比の変動を抑制できるようになり、高精度なデューティー調整の実現が可能になる。

また図１７では、第２デューティー調整回路８０は、基準インバーター回路８２に並列接続され、クロック信号ＣＫをバッファリングした信号を出力ノードＮＱに出力する第ｎデューティー調整用インバーター回路８４-nを含む。そして第ｎデューティー調整用インバーター回路８４-nは、電源ノードと出力ノードＮＱとの間に直列接続されるＰ型トランジスターＴＰｎ１、ＴＰｎ２と、グランドノードと出力ノードＮＱとの間に直列接続されるＮ型トランジスターＴＮｎ１、ＴＮｎ２を含む。そしてＰ型トランジスターＴＰｎ１とＮ型トランジスターＴＮｎ１のゲートには、クロック信号ＣＫが入力され、Ｐ型トランジスターＴＰｎ２とＮ型トランジスターＴＮｎ２のゲートには、共通の第ｎ制御信号である制御信号ＤＴｎが入力される。そして制御信号ＤＴｎがローレベルの場合には、基準インバーター回路８２のＰ側の駆動能力に対して、第ｎデューティー調整用インバーター回路８４-2のＰ型トランジスターＴＰｎ１、ＴＰｎ２によるＰ側の駆動能力を付加できるようになる。また制御信号ＤＴｎがハイレベルの場合には、基準インバーター回路８２のｎ側の駆動能力に対して、第ｎデューティー調整用インバーター回路８４-2のＮ型トランジスターＴＮｎ１、ＴＮｎ２によるＮ側の駆動能力を付加できるようになる。

なお図１７において第１～第ｎ制御信号である制御信号ＤＴ１～ＤＴｎは、調整データＡＤＪ２に基づき設定される信号である。また図１７では、第１デューティー調整用インバーター回路８４-1のＰ型、Ｎ型のトランジスターのサイズは、基準インバーター回路８２のＰ型、Ｎ型のトランジスターのサイズの１／２以下となっており、具体的には１／３になっている。また第２デューティー調整用インバーター回路８４-2のＰ型、Ｎ型のトランジスターのサイズは、第１デューティー調整用インバーター回路８４-1のＰ型、Ｎ型のトランジスターのサイズの２倍になっている。具体的には第１～第ｎデューティー調整用インバーター回路８４-1～８４-nのＰ型、Ｎ型のトランジスターのサイズは、バイナリーに重み付けされている。

４．変形例
本実施形態の回路装置２０は、以上に説明した構成例に限定されず、種々の変形実施が可能である。以下、本実施形態の種々の変形例について説明する。

例えば図１８の変形例では、発振回路３０の構成等が図３とは異なっている。例えば図１８では、図３の固定容量のキャパシターＣＦ１、ＣＦ２は設けられていない。そして可変容量素子ＣＶ１の一端が第１ノードＮ１に接続され、可変容量素子ＣＶ１の他端に温度補償電圧ＶＣＭＰが供給される。また可変容量素子ＣＶ２の一端が第２ノードＮ２に接続され、可変容量素子ＣＶ２の他端に温度補償電圧ＶＣＭＰが供給される。そして第１ノードＮ１には、第１デューティー調整回路５０から抵抗ＲＲＦＢを介して基準電圧ＶＲＥＦＢが供給され、第２ノードＮ２には、第１デューティー調整回路５０から抵抗ＲＲＦＣを介して基準電圧ＶＲＥＦＣが供給される。これにより可変容量素子ＣＶ１の両端には、温度補償電圧ＶＣＭＰと基準電圧ＶＲＥＦＢの電圧差に対応する電圧が印加され、可変容量素子ＣＶ２の両端には、温度補償電圧ＶＣＭＰと基準電圧ＶＲＥＦＣの電圧差に対応する電圧が印加されるようになる。また発振信号ＸＩは基準電圧ＶＲＥＦＢを中心として変化する発振信号になり、発振信号ＸＯは基準電圧ＶＲＥＦＣを中心として変化する発振信号になる。また図１８では、第１ノードＮ１と波形整形回路４０の入力ノードの間に、ＤＣカット用のキャパシターＣＸ２が設けられている。このようなキャパシターＣＸ２を設けることで、発振信号ＸＩのＤＣ成分がカットされて、ＡＣ成分だけが波形整形回路４０側に伝達されるようになる。そして発振信号ＸＩのＡＣ成分の信号に対して、第１デューティー調整回路５０によりバイアス点となるバイアス電圧ＶＢＳが設定され、バイアス電圧ＶＢＳを中心に変化する発振信号ＸＩを、波形整形回路４０に入力できるようになる。

なお本実施形態の第１デューティー調整回路５０の構成は図３、図１８等に示した構成に限定されず、種々の変形実施が可能である。例えば第１デューティー調整回路５０として図７、図８の第１比較例、第２比較例で説明した構成の回路等を採用してもよい。

図１９、図２０では、回路装置２０は、クロック信号ＣＫをバッファリングして出力クロック信号ＣＫＱ１、ＣＫＱ２として外部に出力する出力バッファー回路７０を含む。出力バッファー回路７０は、例えば波形整形回路４０よりも駆動能力が高いバッファー回路を有しており、クロック信号ＣＫを、この高い駆動能力のバッファー回路によりバッファリングした信号が、出力クロック信号ＣＫＱ１、ＣＫＱ２として回路装置２０の外部に出力される。このようにすれば、外部負荷が大きい場合にも、適正な駆動波形の出力クロック信号ＣＫＱ１、ＣＫＱ２を当該外部負荷に供給して駆動することが可能になる。

また図１９では、第１デューティー調整回路５０は、温度補償電圧をＶＣＭＰとし、基準電圧をＶＲＥＦとしたときに、ＶＣＭＰ－ＶＲＥＦが０Ｖよりも大きくなる基準電圧ＶＲＥＦを供給する。例えば可変容量素子ＣＶ１に０Ｖよりも大きな電圧が印加されるように基準電圧ＶＲＥＦを供給する。同様に、可変容量素子ＣＶ２に０Ｖよりも大きな電圧が印加されるように基準電圧ＶＲＥＦを供給する。

図１９では、温度補償電圧ＶＣＭＰは、例えば０．９Ｖを中心として温度に応じて３次特性等で変化する電圧になっている。そして第１デューティー調整回路５０は、ＶＣＭＰ－ＶＲＥＦが０Ｖよりも大きくなるように、図１９では例えば０．３Ｖの基準電圧ＶＲＥＦを可変容量素子ＣＶ１に供給する。これにより可変容量素子ＣＶ１には、０Ｖよりも大きな電圧であるＶＣＭＰ－ＶＲＥＦが印加されるようになる。従って、可変容量素子ＣＶ１の容量が、適切な感度範囲で温度補償電圧ＶＣＭＰに応じて可変に変化するようになる。同様に、可変容量素子ＣＶ２にも、０Ｖよりも大きな電圧であるＶＣＭＰ－ＶＲＥＦが印加されるようになり、可変容量素子ＣＶ２の容量が、適切な感度範囲で温度補償電圧ＶＣＭＰに応じて可変に変化するようになる。これにより、回路装置２０を、ＴＣＸＯ用の回路装置として用いることが可能になり、ＴＣＸＯの発振器を実現できるようになる。

一方、図２０では、第１デューティー調整回路５０は、ＶＣＭＰ－ＶＲＥＦが０Ｖ以下になる基準電圧ＶＲＥＦを供給する。例えば可変容量素子ＣＶ１に０Ｖ以下の電圧が印加されるように基準電圧ＶＲＥＦを供給する。同様に、可変容量素子ＣＶ２に０Ｖ以下の電圧が印加されるように基準電圧ＶＲＥＦを供給する。図２０では、例えば０．６Ｖ程度の温度補償電圧ＶＣＭＰが供給される。このため第１デューティー調整回路５０は、ＶＣＭＰ－ＶＲＥＦが０Ｖ以下になるように、図２０では例えば０．９Ｖの基準電圧ＶＲＥＦを可変容量素子ＣＶ１に供給する。これにより可変容量素子ＣＶ１には、０Ｖ以下の電圧であるＶＣＭＰ－ＶＲＥＦが印加されるようになる。同様に、可変容量素子ＣＶ２にも０Ｖ以下のＶＣＭＰ－ＶＲＥＦが印加されるようになる。これにより、回路装置２０を、ＳＰＸＯ用の回路装置として用いることが可能になり、ＳＰＸＯの発振器を実現できるようになる。

例えば第１デューティー調整回路５０は、バイアス電圧ＶＢＳとして０．５Ｖ±０．１Ｖ程度の電圧を供給する。従って、ＴＣＸＯを実現する図１９では、分圧回路５２のラダー抵抗回路において基準電圧ＶＲＥＦが出力される電圧分割タップは、バイアス電圧ＶＢＳが出力される電圧分割タップよりも、グランドノード側のタップになる。一方、ＳＰＸＯを実現する図２０では、分圧回路５２のラダー抵抗回路において基準電圧ＶＲＥＦが出力される電圧分割タップは、バイアス電圧ＶＢＳが出力される電圧分割タップよりも、ＶＲＥＧ１の電源ノード側のタップになる。このように本実施形態によれば、分圧回路５２のラダー抵抗回路においてバイアス電圧ＶＢＳが出力される電圧分割タップの位置を切り替えるだけで、同じ回路装置２０を、図１９のようにＴＣＸＯ用の回路装置として使用したり、図２０のようにＳＰＸＯ用の回路装置として使用できるようになる。従って、回路装置２０をＴＣＸＯとＳＰＸＯで共用して使用することが可能になる。

図２１に第１デューティー調整回路５０の構成例を示す。第１デューティー調整回路５０は、分圧回路５２と選択回路５４を含む。分圧回路５２は、ＶＲＥＧ１の電源ノードとグランドノードの間に直列接続された複数の抵抗Ｒ１～Ｒｍを有し、複数の抵抗Ｒ１～Ｒｍにより分圧された複数の分圧電圧ＶＲ１～ＶＲｍ－１を出力する。そして選択回路５４は、調整データＡＤＪに基づいて、複数の分圧電圧ＶＲ１～ＶＲｍ－１のいずれかをバイアス電圧ＶＢＳとして選択する。この選択回路５４は例えばトーナメント方式で電圧選択を行う複数のセレクター回路により実現できる。具体的には選択回路５４は、複数の分圧電圧ＶＲ１～ＶＲｍ－１のいずれかである第１分圧電圧をバイアス電圧ＶＢＳとして選択し、複数の分圧電圧ＶＲ１～ＶＲｍ－１のいずれかである第２分圧電圧を基準電圧ＶＲＥＦとして選択して出力する。これにより１つの第１デューティー調整回路５０を用いて、デューティー調整用のバイアス電圧ＶＢＳと温度補償用の基準電圧ＶＲＥＦの両方を供給できるようになり、回路の共用化を図れるようになる。

５．発振器
図２２に本実施形態の発振器４の構造例を示す。発振器４は、振動子１０と、回路装置２０と、振動子１０及び回路装置２０を収容するパッケージ１５を有する。パッケージ１５は、例えばセラミック等により形成され、その内側に収容空間を有しており、この収容空間に振動子１０及び回路装置２０が収容されている。収容空間は気密封止されており、望ましくは真空に近い状態である減圧状態になっている。パッケージ１５により、振動子１０及び回路装置２０を衝撃、埃、熱、湿気等から好適に保護することができる。

パッケージ１５はベース１６とリッド１７を有する。具体的にはパッケージ１５は、振動子１０及び回路装置２０を支持するベース１６と、ベース１６との間に収容空間を形成するようにベース１６の上面に接合されたリッド１７とにより構成されている。そして振動子１０は、ベース１６の内側に設けられた段差部に端子電極を介して支持されている。また回路装置２０は、ベース１６の内側底面に配置されている。具体的には回路装置２０は、能動面がベース１６の内側底面に向くように配置されている。能動面は回路装置２０の回路素子が形成される面である。また回路装置２０の端子にバンプＢＭＰが形成されている。そして回路装置２０は、導電性のバンプＢＭＰを介してベース１６の内側底面に支持される。導電性のバンプＢＭＰは例えば金属バンプであり、このバンプＢＭＰやパッケージ１５の内部配線や端子電極などを介して、振動子１０と回路装置２０が電気的に接続される。また回路装置２０は、バンプＢＭＰやパッケージ１５の内部配線を介して、発振器４の外部端子１８、１９に電気的に接続される。外部端子１８、１９は、パッケージ１５の外側底面に形成されている。外部端子１８、１９は、外部配線を介して外部デバイスに接続される。外部配線は、例えば外部デバイスが実装される回路基板に形成される配線などである。これにより外部デバイスに対してクロック信号などを出力できるようになる。

なお図２２では、回路装置２０の能動面が下方に向くように回路装置２０がフリップ実装されているが、本実施形態はこのような実装には限定されない。例えば回路装置２０の能動面が上方に向くように回路装置２０を実装してもよい。即ち能動面が振動子１０に対向するように回路装置２０を実装する。或いは、発振器４は、ウェハレベルパッケージ（ＷＬＰ）の発振器であってもよい。この場合には発振器４は、半導体基板と、半導体基板の第１面と第２面との間を貫通する貫通電極とを有するベースと、半導体基板の第１面に対して、金属バンプ等の導電性の接合部材を介して固定される振動子１０と、半導体基板の第２面側に再配置配線層等の絶縁層を介して設けられる外部端子を含む。そして半導体基板の第１面又は第２面に、回路装置２０となる集積回路が形成される。この場合には、振動子１０及び集積回路が配置された複数のベースが形成された第１半導体ウェハーと、複数のリッドが形成された第２半導体ウェハーとを貼りつけることで、複数のベースと複数のリッドを接合し、その後にダイシングソー等によって発振器４の個片化を行う。このようにすれば、ウェハレベルパッケージの発振器４の実現が可能になり、高スループット、且つ、低コストでの発振器４の製造が可能になる。

以上に説明したように本実施形態の回路装置は、振動子の一端に電気的に接続される第１ノードと、振動子の他端に電気的に接続される第２ノードとに電気的に接続され、振動子を発振させることで発振信号を生成する発振回路と、第１ノードに接続され、第１ノードから発振信号が入力され、発振信号を波形整形したクロック信号を出力する波形整形回路と、クロック信号のデューティー調整を行う第１デューティー調整回路を含む。また回路装置は、クロック信号に基づいて第１出力クロック信号、第２出力クロック信号を外部に出力する出力バッファー回路を含み、出力バッファー回路は、第２出力クロック信号のデューティー調整を行う第２デューティー調整回路を含む。

本実施形態では、第１ノード及び第２ノードを介して電気的に接続される振動子を発振回路が発振させることで発振信号が生成され、第１ノードでの発振信号が波形整形回路に入力されて波形整形され、クロック信号が生成される。そして出力バッファー回路が、クロック信号に基づいて第１出力クロック信号、第２出力クロック信号を外部に出力する。そして第１デューティー調整回路がクロック信号のデューティー調整を行い、出力バッファー回路に設けられた第２デューティー調整回路が第２出力クロック信号のデューティー調整を行う。このようにすれば、第１デューティー調整回路によるデューティー調整が行われると共に第２デューティー調整回路８０によるデューティー調整が行われるという２段階でのデューティー調整が可能になる。従って、例えば第１デューティー調整回路によるデューティー調整によっては、第２出力クロック信号のデューティー精度の要求仕様を満たさないというような状況でも、第２デューティー調整回路によるデューティー調整により、第２出力クロック信号についてもデューティー精度の要求仕様を満たすようにすることが可能になる。従って、クロック信号の多出力機能と高精度なデューティー調整とを両立して実現することが可能になる。

また本実施形態では、第１出力クロック信号と第２出力クロック信号は、位相が１８０度異なるクロック信号であってもよい。

このようにすれば、第１出力クロック信号と、第１出力クロック信号とは位相が１８０度異なる第２出力クロック信号を外部に出力して多出力機能を実現できると共に、高精度のデューティー調整が行われた第１出力クロック信号及び第２出力クロック信号を外部に出力できるようになる。

また本実施形態では、出力バッファー回路は、クロック信号をバッファリングして第１出力クロック信号として出力する第１バッファー回路と、第２デューティー調整回路を有し、クロック信号をバッファリングして、第２デューティー調整回路によりデューティー比が調整された第２出力クロック信号を出力する第２バッファー回路と、を含んでもよい。

このようにすれば、クロック信号をバッファリングした信号を、第１バッファー回路により第１出力クロック信号として外部に出力できると共に、クロック信号をバッファリングした信号であって、第２デューティー調整回路によりデューティー比が調整された信号を、第２バッファー回路により第２出力クロック信号として外部に出力できるようになる。

また本実施形態では、第１デューティー調整回路は、調整データに基づき可変に調整したバイアス電圧を第１ノードに供給することにより、クロック信号のデューティー比を調整してもよい。

このようにすれば、クロック信号が最適なデューティー比になるように、調整データに基づき、発振信号のバイアス電圧を調整して、当該発振信号を波形整形回路に入力できるようになるため、デューティー比を高精度に調整できるようになる。

また本実施形態では、第２デューティー調整回路は、クロック信号をバッファリングした信号を出力ノードに出力する基準インバーター回路と、基準インバーター回路に並列接続され、クロック信号をバッファリングした信号を出力ノードに出力するデューティー調整用インバーター回路と、を含んでもよい。

このようにすれば、基準インバーター回路に対して、デューティー調整用インバーター回路が並列接続されて、クロック信号がバッファリングされるようになり、デューティー調整用インバーター回路による第２出力クロック信号のデューティー調整が可能になる。

また本実施形態では、デューティー調整用インバーター回路を構成するＰ型トランジスター及びＮ型トランジスターの各々のサイズは、基準インバーター回路を構成するＰ型トランジスター及びＮ型トランジスターの各々のサイズの１／２以下であってもよい。

このようにすれば、基準インバーター回路のＰ型トランジスターやＮ型トランジスターの駆動能力を基準として、デューティー調整用インバーター回路によりＰ型トランジスター側の駆動能力やＮ型トランジスター側の駆動能力を調整できるようになる。

また本実施形態では、第２デューティー調整回路は、第１デューティー調整用インバーター回路であるデューティー調整用インバーター回路と、基準インバーター回路に並列接続され、クロック信号をバッファリングした信号を出力ノードに出力する第２デューティー調整用インバーター回路と、を含んでよい。そして第２デューティー調整用インバーター回路を構成するＰ型トランジスター及びＮ型トランジスターの各々のサイズは、第１デューティー調整用インバーター回路を構成するＰ型トランジスター及びＮ型トランジスターの各々のサイズの２倍であってもよい。

このようにすれば、基準インバーター回路のＰ型トランジスター側やＮ型トランジスター側の駆動能力に対して、第１デューティー調整用インバーター回路や第２デューティー調整用インバーター回路のＰ型トランジスター側やＮ型トランジスター側の駆動能力を付加するような調整が可能になり、より分解能の高いデューティー調整が可能になる。

また本実施形態では、第２デューティー調整回路は、第１デューティー調整用インバーター回路であるデューティー調整用インバーター回路と、基準インバーター回路に並列接続され、クロック信号をバッファリングした信号を出力ノードに出力する第２～第ｎデューティー調整用インバーター回路（ｎは３以上の整数）と、を含んでもよい。そして第１～第ｎ制御信号によって、第１～第ｎデューティー調整用インバーター回路の各々のＰ型トランジスター及びＮ型トランジスターの一方がオンとなり他方がオフとなるように制御されてもよい。そして第１～第ｎデューティー調整用インバーター回路を構成するＰ型トランジスター及びＮ型トランジスターのサイズは、バイナリーに重み付けされていてもよい。

このようにすれば、基準インバーター回路のＰ型トランジスター側やＮ型トランジスター側の駆動能力に対して、第１～第ｎデューティー調整用インバーター回路のＰ型トランジスター側やＮ型トランジスター側の駆動能力を、バイナリーに重み付けして付加するような調整が可能になり、より分解能が高いデューティー調整が可能になる。

また本実施形態では、デューティー調整用インバーター回路は、電源ノードと出力ノードとの間に直列接続される第１のＰ型トランジスター及び第２のＰ型トランジスターと、グランドノードと出力ノードとの間に直列接続される第１のＮ型トランジスター及び第２のＮ型トランジスターと、を含んでもよい。そして第１のＰ型トランジスターと第１のＮ型トランジスターのゲートには、クロック信号が入力され、第２のＰ型トランジスターと第２のＮ型トランジスターのゲートには、共通の第１制御信号が入力されてもよい。

このようにすれば、基準インバーター回路のＰ型トランジスター側やＮ型トランジスター側の駆動能力が低くなるようなアンバランスが発生した場合にも、第１デューティー調整用インバーター回路によりＰ型トランジスター側やＮ型のトランジスター側の駆動能力が付加されることで、このアンバランスを解消できるようになり、高精度なデューティー調整の実現が可能になる。

また本実施形態では、第２デューティー調整回路は、第１デューティー調整用インバーター回路であるデューティー調整用インバーター回路と、基準インバーター回路に並列接続され、クロック信号をバッファリングした信号を出力ノードに出力する第２デューティー調整用インバーター回路と、を含んでよい。そして第２デューティー調整用インバーター回路は、電源ノードと出力ノードとの間に直列接続される第３のＰ型トランジスター及び第４のＰ型トランジスターと、グランドノードと出力ノードとの間に直列接続される第３のＮ型トランジスター及び第４のＮ型トランジスターと、を含んでもよい。そして第３のＰ型トランジスターと第３のＮ型トランジスターのゲートには、クロック信号が入力され、第４のＰ型トランジスターと第４のＮ型トランジスターのゲートには、共通の第２制御信号が入力されてもよい。

このようにすれば、基準インバーター回路のＰ型トランジスター側やＮ型トランジスター側の駆動能力が低くなるようなアンバランスが発生した場合にも、第１デューティー調整用インバーター回路や第２デューティー調整用インバーター回路によりＰ型トランジスター側やＮ型トランジスター側の駆動能力が付加されることで、このアンバランスを解消できるようになり、高精度なデューティー調整の実現が可能になる。

また本実施形態は、上記の回路装置と、振動子とを含む発振器に関係する。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また回路装置、発振器の構成・動作等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

４…発振器、１０…振動子、１５…パッケージ、１６…ベース、１７…リッド、１８…外部端子、１９…外部端子、２０…回路装置、３０…発振回路、３２…可変容量回路、４０…波形整形回路、５０…第１デューティー調整回路、５２…分圧回路、５４…選択回路、６０…処理回路、６２…不揮発性メモリー、７０…出力バッファー回路、７２…第１バッファー回路、７４…第２バッファー回路、８０…第２デューティー調整回路、８２…基準インバーター回路、８４…デューティー調整用インバーター回路、８４-1～８４-n…第１デューティー調整用インバーター回路～第ｎデューティー調整用インバーター回路、９０…電源回路、９２…温度補償回路、９４…温度センサー回路、１２０…回路装置、１３０…発振回路、１４０…波形整形回路、２２０…回路装置、２３０…発振回路、２４０…波形整形回路、２５０…バイアス回路、２６０…定電流回路、
ＡＤＪ…調整データ、ＢＦ１、ＢＦ２…バッファー回路、ＢＭＰ…バンプ、ＣＢ…ＣＦ１、ＣＦ２、ＣＧ…キャパシター、ＣＫ…クロック信号、ＣＫＱ１、ＣＫＱ２…出力クロック信号、ＣＶ１…可変容量素子、ＣＶ２…可変容量素子、ＣＸ、ＣＸ１、ＣＸ２…キャパシター、ＤＴ１～ＤＴｎ…制御信号、ＩＳ…電流源、ＩＶＡ１、ＩＶＡ２、ＩＶＢ１、ＩＶＢ２…インバーター回路、Ｎ１…第１ノード、Ｎ２…第２ノード、ＶＣＭＰ…温度補償電圧、Ｒ１～Ｒｍ－１…抵抗、ＲＢ…帰還抵抗、ＲＢＳ、ＲＣＰ、ＲＲＦ、ＲＲＦＢ、ＲＲＦＣ、ＲＸ…抵抗、ＴＰ０１、ＴＰ０２、ＴＰ１１、ＴＰ１２、ＴＰ２１、ＴＰ２２、ＴＰｎ１、ＴＰｎ２…Ｐ型トランジスター、ＴＮ０１、ＴＮ０２、ＴＮ１１、ＴＮ１２、ＴＮ２１、ＴＮ２２、ＴＮｎ１、ＴＮｎ２…Ｎ型トランジスター、ＴＣＫ１、ＴＣＫ２…クロック端子、ＴＧＮＤ…グランド端子、ＴＲ…バイポーラートランジスター、ＴＶＤＤ…電源端子、ＴＸＩ、ＴＸＯ…端子、ＶＢＳ…バイアス電圧、ＶＤＤ…電源電圧、ＶＲ１～ＶＲｍ－１…分圧電圧、ＶＲＥＦ、ＶＲＥＦＢ、ＶＲＥＦＣ…基準電圧、ＸＩ、ＸＯ…発振信号

Claims (11)

1. 振動子の一端に電気的に接続される第１ノードと、前記振動子の他端に電気的に接続される第２ノードとに電気的に接続され、前記振動子を発振させることで発振信号を生成する発振回路と、
   前記第１ノードに接続され、前記第１ノードから前記発振信号が入力され、前記発振信号を波形整形したクロック信号を出力する波形整形回路と、
   前記クロック信号のデューティー調整を行う第１デューティー調整回路と、
   前記クロック信号に基づいて第１出力クロック信号、第２出力クロック信号を外部に出力する出力バッファー回路と、
   を含み、
   前記出力バッファー回路は、
   前記第２出力クロック信号のデューティー調整を行う第２デューティー調整回路を含むことを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記第１出力クロック信号と前記第２出力クロック信号は、位相が１８０度異なるクロック信号であることを特徴とする回路装置。
3. 請求項１又は２に記載の回路装置において、
   前記出力バッファー回路は、
   前記クロック信号をバッファリングして前記第１出力クロック信号として出力する第１バッファー回路と、
   前記第２デューティー調整回路を有し、前記クロック信号をバッファリングして、前記第２デューティー調整回路によりデューティー比が調整された前記第２出力クロック信号を出力する第２バッファー回路と、
   を含むことを特徴とする回路装置。
4. 請求項１乃至３のいずれか一項に記載の回路装置において、
   前記第１デューティー調整回路は、
   調整データに基づき可変に調整したバイアス電圧を前記第１ノードに供給することにより、前記クロック信号のデューティー比を調整することを特徴とする回路装置。
5. 請求項１乃至４のいずれか一項に記載の回路装置において、
   前記第２デューティー調整回路は、
   前記クロック信号をバッファリングした信号を出力ノードに出力する基準インバーター回路と、
   前記基準インバーター回路に並列接続され、前記クロック信号をバッファリングした信号を前記出力ノードに出力するデューティー調整用インバーター回路と、
   を含むことを特徴とする回路装置。
6. 請求項５に記載の回路装置において、
   前記デューティー調整用インバーター回路を構成するＰ型トランジスター及びＮ型トランジスターの各々のサイズは、前記基準インバーター回路を構成するＰ型トランジスター及びＮ型トランジスターの各々のサイズの１／２以下であることを特徴とする回路装置。
7. 請求項５又は６に記載の回路装置において、
   前記第２デューティー調整回路は、
   第１デューティー調整用インバーター回路である前記デューティー調整用インバーター回路と、
   前記基準インバーター回路に並列接続され、前記クロック信号をバッファリングした信号を前記出力ノードに出力する第２デューティー調整用インバーター回路と、
   を含み、
   前記第２デューティー調整用インバーター回路を構成するＰ型トランジスター及びＮ型トランジスターの各々のサイズは、前記第１デューティー調整用インバーター回路を構成するＰ型トランジスター及びＮ型トランジスターの各々のサイズの２倍であることを特徴とする回路装置。
8. 請求項５又は６に記載の回路装置において、
   前記第２デューティー調整回路は、
   第１デューティー調整用インバーター回路である前記デューティー調整用インバーター回路と、
   前記基準インバーター回路に並列接続され、前記クロック信号をバッファリングした信号を前記出力ノードに出力する第２～第ｎデューティー調整用インバーター回路（ｎは３以上の整数）と、
   を含み、
   第１～第ｎ制御信号によって、前記第１～第ｎデューティー調整用インバーター回路の各々のＰ型トランジスター及びＮ型トランジスターの一方がオンとなり他方がオフとなるように制御され、
   前記第１～第ｎデューティー調整用インバーター回路を構成するＰ型トランジスター及びＮ型トランジスターのサイズは、バイナリーに重み付けされていることを特徴とする回路装置。
9. 請求項５に記載の回路装置において、
   前記デューティー調整用インバーター回路は、
   電源ノードと前記出力ノードとの間に直列接続される第１のＰ型トランジスター及び第２のＰ型トランジスターと、
   グランドノードと前記出力ノードとの間に直列接続される第１のＮ型トランジスター及び第２のＮ型トランジスターと、
   を含み、
   前記第１のＰ型トランジスターと前記第１のＮ型トランジスターのゲートには、前記クロック信号が入力され、
   前記第２のＰ型トランジスターと前記第２のＮ型トランジスターのゲートには、共通の第１制御信号が入力されることを特徴とする回路装置。
10. 請求項９に記載の回路装置において、
    前記第２デューティー調整回路は、
    第１デューティー調整用インバーター回路である前記デューティー調整用インバーター回路と、
    前記基準インバーター回路に並列接続され、前記クロック信号をバッファリングした信号を前記出力ノードに出力する第２デューティー調整用インバーター回路と、
    を含み、
    前記第２デューティー調整用インバーター回路は、
    前記電源ノードと前記出力ノードとの間に直列接続される第３のＰ型トランジスター及び第４のＰ型トランジスターと、
    前記グランドノードと前記出力ノードとの間に直列接続される第３のＮ型トランジスター及び第４のＮ型トランジスターと、
    を含み、
    前記第３のＰ型トランジスターと前記第３のＮ型トランジスターのゲートには、前記クロック信号が入力され、
    前記第４のＰ型トランジスターと前記第４のＮ型トランジスターのゲートには、共通の第２制御信号が入力されることを特徴とする回路装置。
11. 請求項１乃至１０のいずれか一項に記載の回路装置と、
    前記振動子と、
    を含むことを特徴とする発振器。

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