JP2022096967A - 露光ヘッド及び画像形成装置 - Google Patents

Abstract

【課題】発光素子と駆動回路とを一つのチップに形成する構成において、発光素子の順方向電圧を確保しつつ、低耐電圧の半導体プロセスで駆動回路を形成し、チップサイズを小さくすること。【解決手段】露光ヘッド１０６は、プリント基板２０２と、光を発光する複数の発光素子６０２と、発光素子６０２を駆動するアナログ部８０１と、を備え、プリント基板２０２上に配列している短冊状の複数の発光素子アレイチップ４００－１～４００－２０と、発光素子６０２からの光を感光ドラム１０２上に集光するロッドレンズアレイ２０３と、を有する。アナログ部８０１は、第１の電位と第２の電位との間で動作し、発光素子６０２は、第３の電位と第４の電位との間で動作する。第３の電位と第４の電位との電位差は、第１の電位と第２の電位との電位差以上である。【選択図】図１１

Description

本発明は、感光ドラムを露光する露光ヘッド及びこれを備えた画像形成装置に関する。

従来、電子写真方式のプリンタとしては、ＬＥＤ又は有機ＥＬ等を用いた露光ヘッドによって感光ドラムを露光し、潜像形成を行う方式のプリンタが一般的に知られている。このような露光ヘッドは、感光ドラムの長手方向に配列した発光素子列と、発光素子列の光を感光ドラム上に結像するロッドレンズアレイと、によって構成されている。発光素子としてのＬＥＤ又は有機ＥＬは、発光面からの光の照射方向がロッドレンズアレイの光軸と平行となる発光素子アレイである。

ここで、露光ヘッドにおいて、発光素子列の長さは感光ドラム上における画像形成領域幅に応じて決まり、発光素子の間隔はプリンタの画像解像度に応じて決まる。例えば、１２００ｄｐｉのプリンタでは、画素の間隔は２１．１６μｍ（小数点３桁以降は省略）であるため、発光素子の間隔も２１．１６μｍとなる。このような露光ヘッドを用いたプリンタは、レーザビームをポリゴンモータで偏向走査するレーザ走査方式のプリンタと比較して、使用する部品数が少ないため、装置の小型化及び低コスト化が容易である。

また、近年では、発光素子と駆動回路とを同一のチップに実装することにより、装置のサイズを小さくする技術も知られている。例えば、Ｓｉ基板上に駆動用の集積回路と電極とを形成し、その上に有機ＥＬ膜を蒸着することにより、発光素子と駆動回路とを一つのチップにする露光ヘッドが知られている。また、特許文献１は、透明なガラス基板上にＴＦＴ回路と有機ＥＬとを設けた露光ヘッドを開示している。

特開２０１５－１１２８５６号公報

しかしながら、従来の発光素子と駆動回路とを一つのチップにする構成を有する露光ヘッドにおいては、発光素子の順方向電圧を確保して所定の発光量を得るために、比較的高い耐電圧の半導体プロセスで集積回路を形成する必要がある。このような高耐電圧の半導体プロセスで駆動回路を形成する場合には、トランジスタのサイズが大きくなってしまい、結果的にチップサイズが肥大化してしまうという課題を有する。

本発明の目的は、発光素子と駆動回路とを一つのチップに形成する構成において、発光素子の順方向電圧を確保しつつ、低耐電圧の半導体プロセスで駆動回路を形成することができ、チップサイズを小さくすることができる露光ヘッドを提供することである。

本発明に係る露光ヘッドは、感光ドラムを露光する露光ヘッドであって、基板と、光を発光する複数の発光素子と、前記発光素子を駆動する駆動回路と、を備え、前記基板上に配列している短冊状の複数の半導体チップと、前記発光素子からの光を前記感光ドラム上に集光するレンズアレイと、を有し、前記駆動回路は、第１の電位と第２の電位との間で動作し、前記発光素子は、第３の電位と第４の電位との間で動作し、前記第３の電位と前記第４の電位との電位差は、前記第１の電位と前記第２の電位との電位差以上である、ことを特徴とする。

本発明によれば、発光素子と駆動回路とを一つのチップに形成する構成において、発光素子の順方向電圧を確保しつつ、低耐電圧の半導体プロセスで駆動回路を形成することができ、チップサイズを小さくすることができる。

本発明の実施の形態１に係る画像形成装置の模式図である。 本発明の実施の形態１に係る露光ヘッド及び感光ドラムの模式図である。 本発明の実施の形態１に係る露光ヘッドの構成を示す模式図である。 本発明の実施の形態１に係る露光ヘッドの発光素子アレイチップの模式図である。 図４のＡ－Ａ断面図である。 本発明の実施の形態１に係る露光ヘッドの発光素子アレイチップの発光素子の配列を示す模式図である。 本発明の実施の形態１に係る露光ヘッドの発光素子アレイチップの発光素子の配列の変形例を示す模式図である。 本発明の実施の形態１に係る露光ヘッドの発光部とロッドレンズとの位置関係を示す平面図である。 本発明の実施の形態１に係る露光ヘッドの構成を示すブロック図である。 本発明の実施の形態１に係る露光ヘッドの発光素子アレイチップの構成を示すブロック図である。 本発明の実施の形態１に係る露光ヘッドの発光素子アレイチップのデータ保持部の回路構成図である。 本発明の実施の形態１に係る露光ヘッドのアナログ部の構成を示すブロック図である。 本発明の実施の形態１に係る露光ヘッドに供給される電源部の構成を示すブロック図である。 本発明の実施の形態１に係る露光ヘッドの動作のフロー図である。 本発明の実施の形態１に係る露光ヘッドの発光素子アレイチップに供給される電源電圧のタイミングチャートである。 本発明の実施の形態１に係る露光ヘッドの発光素子アレイチップのタイミングチャートである。 本発明の実施の形態２に係る露光ヘッドの発光素子アレイチップの構成を示すブロック図である。 本発明の実施の形態２に係る露光ヘッドのアナログ部の構成を示すブロック図である。 本発明の実施の形態２に係る露光ヘッドに供給される電源部の構成を示すブロック図である。 本発明の実施の形態２に係る露光ヘッドの動作のフロー図である。 本発明の実施の形態２に係る露光ヘッドの発光素子アレイチップに供給される電源電圧のタイミングチャートである。

以下、実施の形態について図面を参照して詳細に説明する。

（実施の形態１）
＜画像形成装置の構成＞
本発明の実施の形態１に係る画像形成装置１の構成について、図１を参照しながら、詳細に説明する。

画像形成装置１は、スキャナ部１００と、作像部１０３と、定着部１０４と、給紙／搬送部１０５と、レジローラ１１０と、を有している。

スキャナ部１００は、原稿台に置かれた原稿に対して照明を当てて原稿の画像を光学的に読み取り、読み取った画像を電気信号に変換して画像データを作成する。スキャナ部１００は、作成した画像データを図示しないプリンタ制御部に出力する。

作像部１０３は、プリンタ制御部の制御によって動作して、レジローラ１１０より搬送されるシートに画像を形成し、画像を形成したシートを定着部１０４に搬送する。作像部１０３は、帯電、露光、現像及び転写の一連の電子写真プロセスを行う作像ユニットを４つ有している。作像部１０３は、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）及びブラック（Ｋ）の順に並べられる４つの作像ユニットにより、シート上にフルカラーの画像を形成する。４つの作像ユニットの各々は、シアンの作像開始から所定時間経過後に、マゼンタ、イエロー及びブラックの作像動作を順次実行していく。

具体的には、作像部１０３は、感光ドラム１０２と、露光ヘッド１０６と、帯電器１０７と、現像器１０８と、転写ベルト１１１と、光学センサ１１３と、を備えている。

像担持体としての感光ドラム１０２は、図示しない取付部材によって画像形成装置１に取り付けられて回転駆動する。

露光ヘッド１０６は、図示しない取付部材によって画像形成装置１に取り付けられている。露光ヘッド１０６は、４つの作像ユニットに対応して４つの露光ヘッド１０６ａ、１０６ｂ、１０６ｃ及び１０６ｄから構成されている。露光ヘッド１０６は、画像データに応じて発光した光を感光ドラム１０２に集光して露光することにより、感光ドラム１０２に潜像（静電潜像）を形成する。なお、露光ヘッド１０６の構成の詳細については後述する。

帯電器１０７は、感光ドラム１０２を帯電させる。

現像器１０８は、感光ドラム１０２に形成された潜像に対してトナーを供給して現像することにより、感光ドラム１０２にトナー像（現像剤像）を形成する。

転写ベルト１１１は、レジローラ１１０より搬送されるシートを定着部１０４に搬送する。転写ベルト１１１によって搬送されるシートには、現像器１０８によって現像されたトナー像が転写される。

光学センサ１１３は、転写ベルト１１１と対向する位置に設けられ、各作像ユニット間の色ズレ量を導出するため、転写ベルト１１１上に印字されたテストチャートの位置を検出する。光学センサ１１３は、テストチャートの位置の検出結果を図示しない画像コントローラ部に出力する。画像コントローラ部は、光学センサ１１３より入力されるテストチャートの位置の検出結果に基づいて、作像部１０３の各作像ユニット間の色ズレ量を導出して各色の画像位置を補正する制御を行う。シート上には、この制御によって色ズレのないフルカラートナー像が転写される。

定着部１０４は、ローラの組み合わせによって構成され、図示しないハロゲンヒータ等の熱源を内蔵している。定着部１０４は、作像部１０３によりトナー像が転写されたシート上のトナーを熱と圧力とによってシートに溶解及び定着させ、トナーを定着させたシートを排紙ローラ１１２によって画像形成装置１の外部に排出する。

給紙／搬送部１０５は、本体内給紙ユニット１０９ａと、本体内給紙ユニット１０９ｂと、外部給紙ユニット１０９ｃと、手差し給紙ユニット１０９ｄと、を備え、予め指示された給紙ユニットからシートを給紙してレジローラ１１０に搬送する。

レジローラ１１０は、作像部１０３において形成されたトナー像をシート上に転写するタイミングで、給紙／搬送部１０５より搬送されるシートを転写ベルト１１１に搬送する。

プリンタ制御部は、スキャナ部１００、作像部１０３、定着部１０４及び給紙／搬送部１０５の動作を制御する。プリンタ制御部は、ＭＦＰ全体（画像形成装置１全体）を制御するＭＦＰ制御部と通信してＭＦＰ制御部の指示に応じて、スキャナ部１００、作像部１０３、定着部１０４及び給紙／搬送部１０５の状態を管理しながら動作を制御する。

＜露光ヘッドの構成＞
本発明の実施の形態１に係る露光ヘッド１０６の構成について、図２及び図３を参照しながら、詳細に説明する。

図２（ａ）は、感光ドラム１０２に対する露光ヘッド１０６の配置の様子を示しており、図２（ｂ）は、発光素子群２０１から出射された光がロッドレンズアレイ２０３により感光ドラム１０２に集光する様子を示している。

図３（ａ）は、プリント基板２０２の発光素子群２０１が実装されている面とは反対の面（以下、「発光素子非実装面」と記載する）を示しており、図３（ｂ）は、発光素子群２０１が実装されている面（以下、「発光素子実装面」と記載する）を示している。また、図３（ｃ）は、発光素子アレイチップ４００－ｍ（ｍは１以上且つ１９以下の整数）～４００－ｍ＋１のチップ間の境界部の様子を示している。

露光ヘッド１０６は、発光素子群２０１と、プリント基板２０２と、ロッドレンズアレイ２０３と、ハウジング２０４と、を備えている。

発光素子群２０１は、プリント基板２０２の発光素子実装面に実装され、２０個の短冊状の発光素子アレイチップ４００－１～４００－２０を千鳥状に２列配列した構成を有している。各列の発光素子アレイチップ４００－１～４００－２０は、プリント基板２０２の長手方向に沿って配置されている。

半導体チップとしての発光素子アレイチップ４００－１～４００－２０内には、発光素子６０２が発光素子アレイチップ４００－１～４００－２０の長手方向（主走査方向）及び短手方向（副走査方向）に沿って所定のピッチで配列されている。発光素子アレイチップ４００－１～４００－２０の各々には、長手方向であるＸ方向に所定の画像解像度ピッチで７４８個の発光素子６０２が配列されている。画像解像度ピッチは、ここでは１２００ｄｐｉ（略２１．１６μｍ）を例示する。また、発光素子アレイチップ４００－１～４００－２０の各々における７４８個の発光素子６０２の端から端までの間隔は、ここでは約１５．８ｍｍを例示する。

発光素子群２０１は、発光素子アレイチップ４００－１～４００－２０が長手方向に２０個配列されることにより、露光可能な発光素子数が１４９６０素子となり、約３１６ｍｍの画像幅に対応した画像形成が可能となる。

この例示の場合、図３（ｃ）に示す発光素子アレイチップ４００－１～４００－２０の境界に位置する発光素子６０２－ｎと発光素子６０２－１との画像解像度ピッチも、１２００ｄｐｉ（略２１．１６μｍ）である。また、発光素子６０２－ｎと発光素子６０２－１との短手方向における間隔Ｓは、約１２７μｍ（１２００ｄｐｉで６画素分、８００ｄｐｉで４画素分）となっている。また、発光素子６０２－ｎと発光素子６０２－１との長手方向の間隔Ｌは、約２１．１６μｍ（１２００ｄｐｉで１画素分）となっている。なお、発光素子６０２－ｎと発光素子６０２－１との間隔Ｓ及び間隔Ｌは、前述した値に限定されない。

基板としてのプリント基板２０２には、図３（ａ）に示すように、発光素子非実装面にコネクタ３０５と発光素子群２０１を駆動するための図示しないドライバＩＣとが設けられている。プリント基板２０２には、図３（ｂ）に示すように、表面としての発光素子実装面に発光素子群２０１が実装されている。

コネクタ３０５は、プリント基板２０２の発光素子非実装面に設けられている図示しないドライバＩＣ及び電源と図示しない信号線を介して接続していると共に、発光素子群２０１と接続している。

ロッドレンズアレイ２０３は、発光素子群２０１との間の距離が所定の距離となるように配置されていると共に、感光ドラム１０２との間の距離が所定の距離となるように配置されて、発光素子群２０１からの出射光を感光ドラム１０２上に結像させる。

ハウジング２０４には、ロッドレンズアレイ２０３とプリント基板２０２とが取り付けられている。

上記の構成を有する露光ヘッド１０６は、工場において単体で組み立てられると共に、集光位置でのスポットを所定サイズに調整するピント調整、及び光量調整が行われる。ここで、ピント調整では、ロッドレンズアレイ２０３と発光素子群２０１との距離が所望の距離となるように、ロッドレンズアレイ２０３の取り付け位置を調整する。また、光量調整では、発光素子群２０１の各発光素子６０２を個別に順次発光させ、ロッドレンズアレイ２０３を介して感光ドラム１０２に集光させた光が所定光量になるように各発光素子６０２の駆動電流を調整する。

＜発光素子アレイチップの構成＞
本発明の実施の形態１に係る露光ヘッド１０６の発光素子アレイチップ４００－１～４００－２０の構成について、図４を参照しながら、詳細に説明する。

発光素子アレイチップ４００は、Ｓｉ基板上に発光素子６０２を設けて構成されたチップであり、発光基板４０２と、発光部４０４と、回路部４０６と、ワイヤボンディング用パッド（ＷＢパッド）４０８と、を備えている。

発光基板４０２は、Ｓｉ基板であり、発光部４０４及びワイヤボンディング用パッド４０８が設けられている。発光基板４０２には、発光部４０４を制御するための回路部４０６が内蔵されている。ここで、Ｓｉ基板は、集積回路形成用のプロセス技術も発達しており、既に様々な集積回路の基板として用いられているため、高速かつ高機能な回路を高密度に形成できると共に、大口径のウェハが出回っているため安価に入手することができる等のメリットがある。

発光部４０４は、発光素子６０２を備えている。なお、発光部４０４の構成の詳細については、後述する。

回路部４０６は、アナログ駆動回路、デジタル制御回路、又はアナログ駆動回路とデジタル駆動回路との両方を含んだ回路構成を有しており、発光部４０４を制御する。

ワイヤボンディング用パッド４０８は、回路部４０６に対する電源供給、又は発光素子アレイチップ４００と外部との信号等の入出力を行う。

＜発光部の構成＞
本発明の実施の形態１に係る露光ヘッド１０６の発光素子アレイチップ４００－１～４００－２０の発光部４０４の構成について、図５を参照しながら、詳細に説明する。

発光部４０４は、発光基板４０２と上部電極５０８とが対向している部分、及びその対向する部分の発光層５０６であり、発光基板４０２上に複数の下部電極５０４、発光層５０６及び上部電極５０８の順に積層されて構成されている。

下部電極５０４は、独立電極であり、発光基板４０２の上に形成されている。下部電極５０４は、Ｘ方向に幅Ｗを有していると共に、Ｘ方向において隣り合う下部電極５０４との間に所定の間隔ｄを設けて複数形成されている。下部電極５０４は、回路部４０６の形成と共に加工ルールが０．２μｍ程度と高精度であるＳｉ集積回路加工技術を用いて形成され、回路部４０６の図示しない駆動部に接続されている。これにより、下部電極５０４を精度よく高密度に配置できると共に、発光素子６０２の発光個所は実質的に下部電極５０４と同じであるため、発光素子６０２を高密度に配置することが可能となる。

下部電極５０４は、発光層５０６の発光波長に対して反射率の高い金属によって形成されていることが好ましく、銀（Ａｇ）、アルミニウム（Ａｌ）、又は銀とアルミニウムとの合金等によって形成されている。

発光層５０６は、下部電極５０４の上に形成され、例えば有機ＥＬ膜又は無機ＥＬ膜等である。発光層５０６は、有機ＥＬ膜である場合に、電子輸送層、正孔輸送層、電子注入層、正孔注入層、電子ブロック層及び正孔ブロック層等の機能層を必要に応じて含む積層構造体である。

発光層５０６は、有機ＥＬ層又は無機ＥＬ層等の水分に弱い材料によって形成されている場合に、発光部４０４への水分の侵入を阻止するために封止されていることが望ましい。発光層５０６は、例えば、シリコンの酸化物、シリコンの窒化物若しくはアルミの酸化物等の薄膜の単体、又はシリコンの酸化物、シリコンの窒化物及びアルミの酸化物等の薄膜を積層して形成される封止膜によって発光部４０４への水分の侵入を阻止する。封止膜の形成方法としては、段差等の構造の被覆性能に優れた方法が好ましく、例えば原子層堆積法（ＡＬＤ法）等を用いることができる。

なお、発光層５０６は、連続して形成されていても良いし、下部電極５０４と略同等の大きさに分断されていても良い。また、上記の封止膜の材料、構成及び形成方法は一例であり、上述した例には限定されず、適宜好適なものを選択すればよい。

上部電極５０８は、共通電極であり、発光層５０６の上に形成されている。上部電極５０８は、発光層５０６の発光波長に対して透明であることが好ましく、酸化インジウム錫（ＩＴＯ）等の透明電極を用いることができる。

上記の構成を有する発光部４０４は、複数の下部電極５０４のうちの選択された下部電極５０４及び上部電極５０８を通じて発光層５０６に通電することにより、選択された下部電極５０４に対応する場所の発光層５０６を発光させる。これにより、発光部４０４は、発光層５０６の発光基板４０２と反対側の上部電極５０８を通して出射光を出射する。

上部電極５０８を酸化インジウム錫等の透明電極とすることにより、開口率を実質的に１００％にすることができ、発光層５０６における発光をそのまま出射光とすることができる。また、下部電極５０４を高精度なＳｉ集積回路加工技術を用いて形成することにより、下部電極５０４を高密度に配置することができるため、発光部４０４の略全面積を発光させることができ、発光部４０４の利用効率を高めることができる。ここで、発光部４０４の面積とは、複数の下部電極５０４の総面積と複数の間隔ｄの総面積とを合計した面積である。

＜発光部の発光素子の配列＞
本発明の実施の形態１に係る露光ヘッド１０６の発光部４０４の発光素子６０２の配列について、図６から図８を参照しながら、詳細に説明する。

図６において、図６（ａ）は、複数の発光素子６０２を列状に配置して構成される例であり、図６（ｂ）は、発光素子列６０４の断面概略図である。図７は、発光素子列６０４を図のＹ方向に複数列配置して発光部４０４を構成した例である。

図６（ａ）及び図６（ｂ）において、Ｗ１は発光素子６０２のＸ方向の幅であり、ｄ１は、Ｘ方向において隣り合う発光素子６０２の間隔である。また、図７において、Ｗ２は発光素子６０２のＹ方向の幅であり、ｄ２はＹ方向において隣り合う発光素子６０２の間隔である。

また、図６（ｂ）において、例えば、発光素子６０２－３は一点鎖線で囲んだ部分である。

発光素子列６０４は、複数の発光素子６０２がＸ方向に沿って所定の間隔（ピッチ）で配列することにより構成されている。所定の間隔は、例えばＹ方向の画像解像度が１２００ｄｐｉである場合には２１、１６μｍである。また、Ｗ１は、ここでは１９．８μｍを例示し、ｄ１は、ここでは０．６８μｍを例示する。

ここで、発光層５０６が十分に薄い場合には、発光素子６０２の発光個所は実質的に下部電極５０４と同じであり、Ｗ１は図５のＷ、ｄ１は図５のｄと見なしてよい。

発光素子列６０４は、図６（ａ）に示すように発光素子６０２をＸ方向に配列して１列とする場合に限らず、図７に示すように発光素子６０２をＹ方向にも配列して複数列にしても良い。図７は、発光素子６０２がＸ方向に７４８個（６０２－１～４＿１～７４８）、及びＸ方向と異なるＹ方向に４列（６０４－１～４）、マトリクス上に配置される場合を例示する。Ｗ２は、ここではＷ１と同じく１９．８μｍを例示する。また、ｄ２は、ここではｄ１と同じく０．６８μｍとしてＹ方向に２１．１６μｍ（１２００ｄｐｉ）ピッチに配列する場合を例示する。

ロッドレンズアレイ２０３は、発光素子群２０１から射出される光を感光ドラム１０２上に集光する。Ｙ方向における発光素子列６０４の数は、ここでは４列を例示する。発光素子６０２のＸ方向のピッチは、ここでは図８に示す２１．１６μｍを例示する。発光素子６０２のＹ方向のピッチは、ここでは図８に示す２１．１６μｍを例示する。ロッドレンズアレイ２０３の直径は、ここでは図８に示す２９０μｍを例示する。この例示の場合には、１つのロッドレンズアレイ２０３が複数の発光素子６０２の射出光を集光する構成である。

＜露光ヘッドの回路構成＞
本発明の実施の形態１に係る露光ヘッド１０６の回路構成について、図９を参照しながら、詳細に説明する。

なお、図９を用いた説明では、説明を簡易化するために、単色の１つの露光ヘッド１０６の回路構成について説明するが、実際には４色の４つの露光ヘッド１０６の各々が同一の回路構成を有している。また、これらの４つの露光ヘッド１０６は、同時に並列処理する。

露光ヘッド１０６は、プリント基板２０２を制御するための信号又はデータをプリント基板２０２に送信して、画像データに対する処理と露光タイミングに対する処理とを行う画像コントローラ部７００を有している。画像コントローラ部７００からプリント基板２０２に送信される信号及びデータは、クロック信号、画像データ、画像データの取り込み開始を示す信号（以下、「ライン同期信号」と記載する）及び通信信号である。

具体的には、画像コントローラ部７００は、画像データ生成部７０１と、チップデータ変換部７０２と、ＣＰＵ７０３と、同期信号生成部７０４と、＋５Ｖ生成回路７１０と、－５Ｖ生成回路７１１と、スイッチ（ＳＷ）７１４と、を備えている。

ここで、画像コントローラ部７００とプリント基板２０２とは、クロック信号線７０５、ライン同期信号線７０６、画像データ信号線７０７、通信信号線７０８、＋５Ｖ電源ライン７１２及び－５Ｖ電源ライン７１３によって接続されている。

クロック信号線７０５は、チップデータ変換部７０２と発光素子アレイチップ４００－１～４００－２０の各々とを接続している。

ライン同期信号線７０６は、チップデータ変換部７０２と発光素子アレイチップ４００－１のみとを接続している。

画像データ信号線７０７は、チップデータ変換部７０２と発光素子アレイチップ４００－１～４００－２０の各々とを接続している。画像データ信号線７０７の数は、ここでは発光素子列６０４の列数と同じ４本を例示する。

通信信号線７０８は、ＣＰＵ７０３と発光素子アレイチップ４００－１～４００－２０の各々とを接続している。

＋５Ｖ電源ライン７１２は、＋５Ｖ生成回路７１０と発光素子アレイチップ４００－１～４００－２０の各々とを接続している。

－５Ｖ電源ライン７１３は、スイッチ（ＳＷ）７１４と発光素子アレイチップ４００－１～４００－２０の各々とを接続している。

画像データ生成部７０１は、スキャナ部１００から入力又は画像形成装置１の外部から受信して入力された画像データに対して、ＣＰＵ７０３により指示された画像解像度でディザリング処理を行ってプリント出力のための画像データを生成する。画像データ生成部７０１は、例えば主走査方向及び副走査方向の各々において１２００ｄｐｉの画像解像度でディザリング処理を行うことにより、１ライン×４列（発光素子列数）の画像データを生成する。画像データ生成部７０１は、生成した画像データをチップデータ変換部７０２に出力する。

チップデータ変換部７０２は、同期信号生成部７０４より入力されるライン同期信号に同期して、画像データ生成部７０１より入力される画像データを、発光素子アレイチップ４００－１～４００－２０毎に分割する。チップデータ変換部７０２は、分割した画像データを画像データ信号線７０７を介して発光素子アレイチップ４００－１～４００－２０の各々に出力する。これと共に、チップデータ変換部７０２は、ライン同期信号をライン同期信号線７０６を介して発光素子アレイチップ４００－１に出力すると共に、クロック信号をクロック信号線７０５を介して発光素子アレイチップ４００－１～４００－２０に出力する。

ＣＰＵ７０３は、感光ドラム１０２の予め定められた回転速度で感光ドラム１０２の表面が回転方向に所定の画素サイズ移動する周期を１ライン周期とし、同期信号生成部７０４に信号周期の時間間隔を指示する。

ＣＰＵ７０３は、例えば感光ドラム１０２の予め定められた回転速度で感光ドラム１０２の表面が回転方向に１２００ｄｐｉの画素サイズ（約２１．１６μｍ）移動する周期を１ライン周期とする。そして、ＣＰＵ７０３は、例えば搬送方向に２００ｍｍ／ｓｅｃの速度で露光する場合、１ライン周期を１０５．８μｓｅｃ（小数点２桁以下省略）として同期信号生成部７０４に信号周期の時間間隔を指示する。この際に、ＣＰＵ７０３は、感光ドラム１０２の速度を制御する図示しない速度制御部において設定される印字速度の設定値（固定値）を用いて搬送方向の速度を算出する。

ＣＰＵ７０３は、画像データ生成部７０１に対して、画像解像度を指示する。ＣＰＵ７０３は、スイッチ７１４に対して電源制御信号を出力してスイッチ７１４をＯＮさせる。ＣＰＵ７０３は、発光素子アレイチップ４００－１～４００－２０の各々との間で通信信号線７０８を介して通信信号を送受信する。ＣＰＵ７０３は、ヘッド情報格納部７０９に格納されている後述のヘッド情報等に基づいて通信信号に設定値を設定し、設定値を設定した通信信号を通信信号線７０８を介して発光素子アレイチップ４００－１～４００－２０に出力する。

同期信号生成部７０４は、ＣＰＵ７０３に指示された信号周期の時間間隔に基づいてライン同期信号を生成して、生成したライン同期信号をチップデータ変換部７０２に出力する。

＋５Ｖ生成回路７１０は、＋１２Ｖ電源より印加される＋１２Ｖの電源電圧を＋５Ｖの電圧に変換して＋５Ｖ電源ライン７１２を介して発光素子アレイチップ４００－１～４００－２０の各々に供給する。＋５Ｖ生成回路７１０としては、一般的なスイッチングレギュレータ回路が適用可能である。

－５Ｖ生成回路７１１は、＋１２Ｖ電源より印加される＋１２Ｖの電源電圧を－５Ｖの電圧に変換してスイッチ７１４に供給する。－５Ｖ生成回路７１１としては、一般的なスイッチングレギュレータ回路が適用可能である。

スイッチング素子としてのスイッチ７１４は、ＣＰＵ７０３からの電源制御信号の入力の有無に応じてＯＮ又はＯＦＦすることにより、発光素子アレイチップ４００に対して－５Ｖの電圧を供給するか否かを切り替える。スイッチ７１４は、ＣＰＵ７０３から電源制御信号が入力されることによりＯＮして、発光素子アレイチップ４００－１～４００－２０の各々に対して－５Ｖ電源ライン７１３を介して－５Ｖの電圧を供給する。－５Ｖ電源ライン７１３は、スイッチ７１４がＯＦＦとなって発光素子アレイチップ４００－１～４００－２０に対して－５Ｖの電圧を供給しない場合にフローティング状態となる。

プリント基板２０２は、発光素子アレイチップ４００－１～４００－２０と、ヘッド情報格納部７０９と、を備えている。

発光素子アレイチップ４００－１と発光素子アレイチップ４００－２とは、信号線７０８－１によって接続されている。発光素子アレイチップ４００－２と発光素子アレイチップ４００－３とは、信号線７０８－２によって接続されている。以下同様に、発光素子アレイチップ４００－３、・・・は、信号線７０８－３、・・・によって数珠つなぎに接続されている。

発光素子アレイチップ４００－１～４００－２０の各々は、入力されるライン同期信号に基づいて次チップ用のライン同期信号を生成して信号線７０８－１、・・・を介して次の発光素子アレイチップ４００－１～４００－２０に出力する。発光素子アレイチップ４００－１～４００－２０の各々は、入力されるクロック信号、ライン同期信号、画像データ及び通信信号に設定された設定値に基づいて、発光素子６０２を発光させる。

ヘッド情報格納部７０９は、通信信号線７０８を介してＣＰＵ７０３と接続されている。ヘッド情報格納部７０９は、発光素子アレイチップ４００－１～４００－２０の発光量及び実装位置情報等のヘッド情報を格納する記憶装置である。

＜発光素子アレイチップの回路構成＞
本発明の実施の形態１に係る露光ヘッド１０６の発光素子アレイチップ４００－１～４００－２０の回路構成について、図１０から図１３を参照しながら、詳細に説明する。

なお、発光素子アレイチップ４００－１～４００－２０の各々の回路構成は同一であるため、発光素子アレイチップ４００－１の回路構成について説明し、発光素子アレイチップ４００－２～４００－２０の回路構成についての説明を省略する。また、クロック信号はデジタル部８００の全てのブロックに入力されるため、クロック信号線７０５はデジタル部８００の全てのブロックと接続されているが、図１０においてはその記載を省略している。

発光素子アレイチップ４００－１は、発光部４０４と、回路部４０６と、を備えている。回路部４０６は、デジタル部８００と、アナログ部８０１と、を備えている。

デジタル部８００には、チップデータ変換部７０２よりクロック信号、画像データ信号及びライン同期信号が入力されると共に、ＣＰＵ７０３より通信信号が入力される。デジタル部８００は、クロック信号に同期して、通信信号に設定された設定値、画像データ信号及びライン同期信号に基づいて、発光素子６０２を発光させるための駆動信号（パルス信号）を生成し、生成した駆動信号をアナログ部８０１に出力する。デジタル部８００は、ライン同期信号に基づいて次チップ用のライン同期信号を生成し、生成した次チップ用のライン同期信号を信号線７０８－１を介して次チップである発光素子アレイチップ４００－２に出力する。

具体的には、デジタル部８００は、通信ＩＦ部８０２と、レジスタ部８０３と、ライン同期信号生成部８０４と、取り込み信号生成部８０５と、データ保持部８０６－００１～７４８と、を備えている。

通信ＩＦ部８０２は、通信信号線７０８を介してＣＰＵ７０３に接続されている。

レジスタ部８０３は、通信ＩＦ部８０２を介してＣＰＵ７０３から入力される通信信号に設定された設定値が書き込まれる。レジスタ部８０３は、ＣＰＵ７０３によって書き込まれた設定値が読み出され、読み出された設定値を駆動電流情報としてアナログ部８０１に出力すると共に遅延時間情報として取り込み信号生成部８０５に出力する。ここで、駆動電流情報は、発光部４０４に流す駆動電流の電流設定値の情報であり、デジタル値である。また、遅延時間情報は、データラッチ信号の出力を遅延させる遅延時間の情報であり、デジタル値である。

ライン同期信号生成部８０４は、ライン同期信号線７０６より入力されたライン同期信号を所定時間遅延させて、次チップ用のライン同期信号を生成して信号線７０８－１を介して発光素子アレイチップ４００－２に出力する。

取り込み信号生成部８０５は、ライン同期信号線７０６より入力されたライン同期信号に基づいて、レジスタ部８０３から入力された遅延時間情報の遅延時間分だけ遅れたタイミングでデータ保持部８０６－００１にデータラッチ信号ｗｅ００１を出力する。

データ保持部８０６－００１～７４８の各々には、クロック信号及びデータラッチ信号ｗｅｎ（ｎ＝１～７４８）が入力されると共に、データラッチ信号ｗｅｎが入力されたタイミングで４列分の画像データ１～４が入力される。

データ保持部８０６－００１～７４８は、図１１に示すように、入力された画像データ１～４をラッチし、駆動信号１～４を生成してアナログ部８０１に出力する４つのフリップフロップ回路８０７及び４つのゲート回路８０８を備えている。データ保持部８０６－００１～７４８は、入力されたデータラッチ信号ｗｅｎを１クロック分だけ遅延させ、遅延させたデータラッチ信号ｗｅ（ｎ＋１）を次のデータ保持部８０６－００１～７４８に出力する１つのフリップフロップ回路８０９を備えている。

アナログ部８０１は、レジスタ部８０３より入力される駆動電流情報と、データ保持部８０６－００１～７４８より入力される駆動信号と、に基づいて、発光部４０４の駆動を制御する。

具体的には、アナログ部８０１は、図１２に示すように、電流設定用ＤＡＣ９０１と、電流制御用ＭＯＳＦＥＴ９０２と、スイッチング用ＭＯＳＦＥＴ９０３と、を備えた駆動回路９００を備えている。

駆動回路９００は、各発光素子６０２に１対１で接続されて発光素子６０２の数と同じ数だけ設けられている。本実施の形態において、駆動回路９００は、１つの発光素子アレイチップ４００－１～４００－２０に対して７４８個×４列＝２９９２個設けられている。なお、全ての駆動回路９００は同一構成であるため、説明を簡略化するために１つの駆動回路９００の構成のみについて説明する。

電流設定用ＤＡＣ９０１は、デジタル部８００のレジスタ部８０３から入力される駆動電流情報が示す発光部４０４に流す駆動電流のデジタル値を、アナログ電圧に変換して電流制御用ＭＯＳＦＥＴ９０２のゲート端子Ｇに出力する。

電流制御用ＭＯＳＦＥＴ９０２は、ＰｃｈのＭＯＳＦＥＴであり、ソース端子Ｓが電源電圧ＶＤＤに接続され、ゲート端子ＧがＤＡＣ９０１の出力端子に接続され、ドレイン端子Ｄがスイッチング用ＭＯＳＦＥＴ９０３のソース端子Ｓに接続されている。電流制御用ＭＯＳＦＥＴ９０２は、電流設定用ＤＡＣ９０１から入力されるアナログ電圧が高いほどソース端子Ｓからドレイン端子Ｄに流れる発光素子６０２の駆動電流が増大する構成となっている。

スイッチング用ＭＯＳＦＥＴ９０３は、ＰｃｈのＭＯＳＦＥＴである。スイッチング用ＭＯＳＦＥＴ９０３は、ソース端子Ｓが電流制御用ＭＯＳＦＥＴ９０２のドレイン端子Ｄに接続され、ゲート端子Ｇがデータ保持部８０６の出力端子に接続され、ドレイン端子Ｄが発光部４０４の発光素子６０２のアノード端子Ａに接続されている。スイッチング用ＭＯＳＦＥＴ９０３のゲート端子Ｇには、データ保持部８０６－００１～７４８よりＨｉレベル又はＬｏｗレベルの２値の駆動信号１～４が入力される。

スイッチング用ＭＯＳＦＥＴ９０３は、ゲート端子ＧにＨｉレベルの駆動信号が入力された際にＯＮとなり、ゲート端子ＧにＬｏｗレベルの駆動信号が入力された際にＯＦＦとなる。スイッチング用ＭＯＳＦＥＴ９０３は、ゲート端子ＧにＨｉレベルの駆動信号が入力されてＯＮとなることにより、ソース端子Ｓからドレイン端子Ｄに向けて、電流制御用ＭＯＳＦＥＴ９０２で制御された発光素子６０２の駆動電流となる電流が流れる。

次に、デジタル部８００、アナログ部８０１及び発光素子６０２の各々に対する電源構成について、図１３を参照しながら、詳細に説明する。

なお、図１３において、説明を簡略化するため、デジタル部８００の内部のブロックの記載を省略すると共に、アナログ部８０１内の駆動回路９００及び発光素子６０２を各々１つのみ記載する。

デジタル部８００には、電源電圧として＋５Ｖ電源ライン７１２から＋５Ｖの電圧が供給される。デジタル部８００は、基準電位としてＧＮＤ（０Ｖ）に接続されている。これより、デジタル部８００の各ブロックは、＋５Ｖと０Ｖとの電圧で動作する。また、スイッチング用ＭＯＳＦＥＴ９０３のゲート端子には、０Ｖ～５Ｖの範囲の電圧が印加される。

アナログ部８０１の電流設定用ＤＡＣ９０１には、電源電圧として＋５Ｖ電源ライン７１２から＋５Ｖの電圧が供給される。電流設定用ＤＡＣ９０１は、基準電位としてＧＮＤ（０Ｖ）に接続されている。これにより、電流制御用ＭＯＳＦＥＴ９０２のゲート端子には、０Ｖ～５Ｖの範囲の電圧が印加される。また、電流制御用ＭＯＳＦＥＴ９０２のソース端子には、電源電圧として＋５Ｖ電源ライン７１２から＋５Ｖの電圧が供給される。

発光素子６０２は、例えば有機ＥＬであり、アノード端子Ａがスイッチング用ＭＯＳＦＥＴ９０３のドレイン端子に接続され、カソード端子Ｋが－５Ｖ電源ライン７１３に接続されている。発光素子６０２は、－５Ｖ電源ライン７１３から－５Ｖの電圧がカソード端子Ｋに供給される。発光素子６０２には、一般的に数μＡの駆動電流によって６Ｖ程度の順方向電圧が発生する。この場合に、発光素子６０２のアノード端子Ａの電位は、－５Ｖに＋６Ｖを加えた＋１Ｖ程度になる。

電流制御用ＭＯＳＦＥＴ９０２及びスイッチング用ＭＯＳＦＥＴ９０３のドレインソース間の電圧が各々１．５Ｖ程度であるため、発光素子６０２の順方向電圧６Ｖにドレインソース間の電圧１．５Ｖ×２＝３Ｖを加算すると約９Ｖとなる。従って、発光素子アレイチップ４００－１～４００－２０は、発光素子６０２を発光させるために約９Ｖ以上の電圧を必要とする。発光素子アレイチップ４００－１～４００－２０は、＋５Ｖと－５Ｖとの１０Ｖレンジで発光素子６０２を駆動することが可能であるため、発光素子６０２を発光させることができる。

従来、回路部の上にＥＬ膜を蒸着等して積層する構成では、発光素子の順方向電圧６Ｖを確保するために、ＭＯＳＦＥＴのドレインソース間の電圧を考慮して９Ｖ以上の半導体プロセスを用いて発光素子アレイチップを形成する必要があった。これに対して、本実施の形態では、電源電圧として＋５Ｖと－５Ｖとを供給して発光素子６０２を１０Ｖレンジで駆動すると共に、デジタル部８００及びアナログ部８０１をＧＮＤから＋５Ｖの半導体プロセスで構成する。これにより、本実施の形態では、電流制御用ＭＯＳＦＥＴ９０２及びスイッチング用ＭＯＳＦＥＴ９０３のサイズを小さくすることができ、発光素子アレイチップ４００－１～４００－２０のチップサイズを小さくすることができる。

＜露光ヘッドの動作＞
本発明の実施の形態１に係る露光ヘッド１０６の動作について、図１４及び図１５を参照しながら、詳細に説明する。

露光ヘッド１０６は、画像形成装置１の主電源がＯＮとなったタイミングで動作を開始する。

まず、ＣＰＵ７０３は、ユーザーから印字ＪＯＢを要求されたか否かを判定する（Ｓ１）。

ＣＰＵ７０３は、ユーザーから印字ＪＯＢを要求されていない場合に（Ｓ１：Ｎｏ）に、ステップＳ１の動作を繰り返す。

一方、ＣＰＵ７０３は、ユーザーから印字ＪＯＢを要求された場合に（Ｓ１：Ｙｅｓ）、発光素子アレイチップ４００－１～４００－２０のレジスタ部８０３に対して設定値を書き込んでレジスタ設定を行う（Ｓ２）。

次に、ＣＰＵ７０３は、スイッチ７１４に電源制御信号を出力して、発光素子アレイチップ４００－１～４００－２０の発光素子６０２のカソード電極に対して―５Ｖの電圧を供給する（－５Ｖ ＯＮ）（Ｓ３）。

次に、ＣＰＵ７０３は、所定のタイミングで発光素子アレイチップ４００－１～４００－２０に対して画像データの出力を開始して感光ドラム１０２を露光する（Ｓ４）。

次に、ＣＰＵ７０３は、印字ＪＯＢが終了したか否かを判定する（Ｓ５）。

ＣＰＵ７０３は、印字ＪＯＢが終了していない場合に（Ｓ５：Ｎｏ）、ステップＳ５の動作を繰り返す。

一方、ＣＰＵ７０３は、印字ＪＯＢが終了した場合に（Ｓ５：Ｙｅｓ）、スイッチ７１４に対する電源制御信号の送信を止めることで、発光素子６０２のカソード電極の電位をフローティング状態にして、動作を終了する。

続いて、露光ヘッド１０６の動作について、図１５を参照しながら、更に詳細に説明する。

図１５より、時刻ｔ＝ｔ０において、画像形成装置１の電源がＯＮとなり、＋５Ｖ生成回路７１０及び－５Ｖ生成回路７１１には、＋１２Ｖの電源電圧が供給される。これにより、＋５Ｖ電源ライン７１２の電圧は、時刻ｔ＝ｔ１経過後に＋５Ｖになる。この際に、－５Ｖ電源ライン７１３は、スイッチ７１４がＯＦＦされているため、フローティング（図１５では０Ｖ）の状態である。

時刻ｔ＝ｔ１において、ユーザーからＪＯＢ要求を受けることにより、ＣＰＵ７０３はスイッチ７１４に対して電源制御信号を出力し、これにより－５Ｖ電源ライン７１３の電位が―５Ｖとなり、発光素子６０２が駆動可能な状態になる。

時刻ｔ＝ｔ２において、ＣＰＵ７０３は、ＪＯＢが終了することによりスイッチ７１４に対する電源制御信号の出力を停止してスイッチ７１４をＯＦＦにして、－５Ｖ電源ライン７１３をフローティング（図１５では０Ｖ）の状態にする。

＜発光素子アレイチップの動作＞
本発明の実施の形態１に係る露光ヘッド１０６の発光素子アレイチップ４００－１～４００－２０の動作について、図１６を参照しながら、詳細に説明する。

データ保持部８０６－００１には、４列分の画像データ（Ｄ１［１］～Ｄ１［４］）が同時に入力される。データ保持部８０６－００１は、取り込み信号生成部８０５からデータラッチ信号ｗｅ００１が入力されたタイミングで画像データ（Ｄ１［１］～Ｄ１［４］）をラッチし、駆動信号（Ｐ００１［１］～Ｐ００１［４］）を生成する。

また、データ保持部８０６－００１は、入力されたデータラッチ信号ｗｅ００１を１クロック遅延させたデータラッチ信号ｗｅ００２を、次のデータ保持部８０６－００２に出力する。

データ保持部８０６－００２には、データ保持部８０６－００１と同様に４列分の画像データ（Ｄ２［１］～Ｄ２［４］）が同時に入力される。データ保持部８０６－００２は、データ保持部８０６－００１からデータラッチ信号ｗｅ００２が入力されたタイミングで画像データ（Ｄ２［１］～Ｄ２［４］）をラッチし、駆動信号（Ｐ００２［１］～Ｐ００２［４］）を生成する。

また、データ保持部８０６－００２は、入力されたデータラッチ信号ｗｅ００２を１クロック遅延させたデータラッチ信号ｗｅ００３を、次のデータ保持部８０６－００３に出力する。

このように、データ保持部８０６－００１～７４８は、データラッチ信号を順次出力しながら画像データを順次ラッチする。

データ保持部８０６－００１～７４８は、画像データをラッチし、ラッチした信号を駆動信号としてアナログ部８０１に出力する。データ保持部８０６－００１～７４８は、４列分の画像データを１つのデータラッチ信号でラッチするため、４列分（４画素分）の駆動信号を同時に出力する。

このように、発光素子６０２とアナログ部８０１とを同一チップに形成する構成において、発光素子６０２のカソード電極に対して、アナログ部８０１に供給する電圧（＋５Ｖ及び基準電位（ＧＮＤ））よりも低い電圧（－５Ｖ）を供給する。これにより、アナログ部８０１を比較的低い耐圧の半導体プロセスで形成することができるため、アナログ部８０１のサイズを小さくすることができ、チップサイズを小さくすることができる。

また、非露光時に、発光素子６０２の－５Ｖ電源ライン７１３に接続されているカソード電極の電位をフローティング状態にする。これにより、非露光時のＯＦＦの状態でもリーク電流が発生する電流制御用ＭＯＳＦＥＴ９０２及びスイッチング用ＭＯＳＦＥＴ９０３から発光素子６０２へのリーク電流を抑制することができ、消費電力を抑制することができる。

本実施の形態では、アナログ部８０１は、第１の電位＋５Ｖと第２の電位０Ｖとの間で動作し、発光素子６０２は、第３の電位＋１Ｖと第４の電位－５Ｖとの間で動作する。また、第３の電位＋１Ｖと第４の電位－５Ｖとの電位差は、第１の電位＋５Ｖと第２の電位０Ｖとの電位差以上である。これにより、発光素子６０２とアナログ部８０１とを一つのチップに形成する構成において、発光素子６０２の順方向電圧を確保しつつ、低耐電圧の半導体プロセスでアナログ部８０１を形成することができ、チップサイズを小さくすることができる。

また、本実施の形態では、第３の電位＋１Vは第１の電位＋５Vよりも低電位であり、第４の電位－５Ｖは第２の電位０Vよりも低電位である。第２の電位０Vと第４の電位－５Ｖとの電位差は、第１の電位＋５Ｖと第２の電位０Ｖとの電位差以上である。第２の電位０Ｖはグランド電位であり、第１の電位＋５Ｖはグランド電位に対して正電位であり、第４の電位－５Ｖはグランド電位に対して負電位である。

また、本実施の形態では、発光素子６０２のカソード端子Ｋの電位は発光素子６０２に電流を供給しないようにスイッチ７１４を切り替えた場合に、少なくとも第４の電位－５Ｖよりも高い第５の電位０Ｖとなる。第５の電位０Ｖは第２の電位０Ｖと等しい。

更に、本実施の形態では、第４の電位－５Ｖは第１の電位＋５Ｖよりも低電位である。第２の電位０Ｖはグランド電位である。第３の電位＋１Ｖは第２の電位０Ｖよりも高電位である。

なお、本実施の形態において、＋５Ｖ及び－５Ｖの電圧に限らず、発光素子６０２を駆動できる電圧であれば＋５Ｖ及び―５Ｖ以外の任意の電圧を供給することができる。例えば、＋５Ｖと―５Ｖとの１０Ｖの電圧レンジを確保する場合に限らず、＋４Ｖと－６Ｖとの１０Ｖの電圧レンジを確保してもよい。

また、本実施の形態において、発光素子アレイチップ４００－１～４００－２０をプリント基板２０２に２０個設けたが、これに限らず、プリント基板２０２に発光素子アレイチップを必要に応じて任意の数だけ設けることができる。

（実施の形態２）
本発明の実施の形態２に係る画像形成装置の構成は、図１に示す画像形成装置１と同一構成であるので、その説明を省略する。また、本実施の形態に係る露光ヘッドの構成は、露光ヘッドの回路構成以外の構成は図３から図８と同一構成であるので、露光ヘッドの回路構成以外の構成の説明を省略する。

上記の実施の形態１は複数の発光素子６０２のカソード電極が共通となる構成を有しているが、本実施の形態は複数の発光素子６０２のアノード電極が共通となる構成を有している。

＜露光ヘッドの回路構成＞
本発明の実施の形態２に係る露光ヘッドの回路構成について、図１７を参照しながら、詳細に説明する。

なお、図１７において図９と同一構成である部分については同一符号を付して、その説明を省略する。

本実施の形態に係る露光ヘッドは、プリント基板１３０２を制御するための信号又はデータをプリント基板１３０２に送信して、画像データに対する処理と露光タイミングに対する処理とを行う画像コントローラ部１３０１を有している。画像コントローラ部１３０１からプリント基板１３０２に送信される信号及びデータは、クロック信号、画像データ、ライン同期信号及び通信信号である。

具体的には、画像コントローラ部１３０１は、画像データ生成部７０１と、チップデータ変換部７０２と、ＣＰＵ７０３と、同期信号生成部７０４と、＋５Ｖ生成回路７１０と、スイッチ７１４と、＋１０Ｖ生成回路１３０３と、を備えている。

ここで、画像コントローラ部１３０１とプリント基板１３０２とは、クロック信号線７０５、ライン同期信号線７０６、画像データ信号線７０７、通信信号線７０８、＋５Ｖ電源ライン７１２及び＋１０Ｖ電源ライン１３０４によって接続されている。

＋１０Ｖ電源ライン１３０４は、スイッチ７１４と発光素子アレイチップ１４００－１～１４００－２０の各々とを接続している。

＋１０Ｖ生成回路１３０３は、外部の＋１２Ｖ電源より印加される＋１２Ｖの電源電圧を＋１０Ｖの電圧に変換してスイッチ７１４に供給する。－５Ｖ生成回路７１１としては、一般的なスイッチングレギュレータ回路が適用可能である。

スイッチ７１４は、ＣＰＵ７０３からの電源制御信号の入力の有無に応じてＯＮ又はＯＦＦすることにより、発光素子アレイチップ１４００に対して＋１０Ｖの電圧を供給するか否かを切り替える。スイッチ７１４は、ＣＰＵ７０３から電源制御信号が入力されることによりＯＮして、発光素子アレイチップ１４００－１～１４００－２０の各々に対して＋１０Ｖ電源ライン１３０４を介して＋１０Ｖの電圧を供給する。＋１０Ｖ電源ライン１３０４は、スイッチ７１４がＯＦＦとなって発光素子アレイチップ１４００－１～１４００－２０に対して＋１０Ｖの電圧を供給しない場合にフローティング状態となる。

プリント基板１３０２は、ヘッド情報格納部７０９と、発光素子アレイチップ１４００－１～１４００－２０と、を備えている。なお、プリント基板１３０２における発光素子アレイチップ１４００－１～１４００－２０の配置及び配列は、プリント基板３０２における発光素子アレイチップ４００－１～４００－２０と同一の配置及び配列となっている。

発光素子アレイチップ１４００－１と発光素子アレイチップ１４００－２とは、信号線７０８－１によって接続されている。発光素子アレイチップ１４００－２と発光素子アレイチップ１４００－３とは、信号線７０８－２によって接続されている。以下同様に、発光素子アレイチップ１４００－３、・・・は、信号線７０８－３、・・・によって数珠つなぎに接続されている。

発光素子アレイチップ１４００－１～１４００－２０の各々は、次チップ用のライン同期信号を生成して信号線７０８－１、・・・を介して次の発光素子アレイチップ１４００－２～１４００－２０に出力する。発光素子アレイチップ１４００－１～１４００－２０の各々は、入力されるクロック信号、ライン同期信号、画像データ及び通信信号に設定された設定値に基づいて、発光素子６０２を発光させる。

ヘッド情報格納部７０９は、通信信号線７０８を介してＣＰＵ７０３と接続されている。ヘッド情報格納部７０９は、発光素子アレイチップ１４００－１～１４００－２０の発光量及び実装位置情報等のヘッド情報を格納する記憶装置である。

なお、発光素子アレイチップ１４００－１～１４００－２０の発光部は図５に示す発光部４０４の構成と同一構成であるので、その説明を省略する。

＜発光素子アレイチップの回路構成＞
本発明の実施の形態２に係る露光ヘッドの発光素子アレイチップ１４００－１～１４００－２０の回路構成について、図１８を参照しながら、詳細に説明する。

なお、発光素子アレイチップ１４００－１～１４００－２０の各々の回路構成は同一であるため、発光素子アレイチップ１４００－１の回路構成について説明し、発光素子アレイチップ１４００－２～１４００－２０の回路構成についての説明を省略する。また、図１８において図１２と同一構成である部分については同一符号を付して、その説明を省略する。

発光素子アレイチップ１４００－１は、発光部４０４と、回路部４０６と、を備えている。回路部４０６は、デジタル部８００と、アナログ部８０１と、を備えている。

本実施の形態において、駆動回路９００は、１つの発光素子アレイチップ１４００－１～１４００－２０に対して７４８個×４列＝２９９２個設けられている。なお、全ての駆動回路９００は同一構成であるため、説明を簡略化するために１つの駆動回路９００の構成のみについて説明する。

電流制御用ＭＯＳＦＥＴ９０２は、ＰｃｈのＭＯＳＦＥＴである。電流制御用ＭＯＳＦＥＴ９０２は、ソース端子が発光素子６０２のカソードに接続され、ゲート端子が電流設定用ＤＡＣ９０１の出力端子に接続され、ドレイン端子がスイッチング用ＭＯＳＦＥＴ９０３のソース端子に接続されている。電流制御用ＭＯＳＦＥＴ９０２は、電流設定用ＤＡＣ９０１から入力されるアナログ電圧が高いほどソース端子からドレイン端子に流れる電流が増大する構成となっている。

スイッチング用ＭＯＳＦＥＴ９０３は、ＰｃｈのＭＯＳＦＥＴであり、ソース端子が電流制御用ＭＯＳＦＥＴ９０２のドレイン端子に接続され、ゲート端子がデータ保持部８０６の出力端子に接続され、ドレイン端子がＧＮＤに接続されている。スイッチング用ＭＯＳＦＥＴ９０３のゲート端子には、データ保持部８０６－００１～７４８よりＨｉレベル又はＬｏｗレベルの２値の駆動信号１～４が入力される。

スイッチング用ＭＯＳＦＥＴ９０３は、ゲート端子にＨｉレベルの駆動信号が入力された際にＯＮとなり、ゲート端子にＬｏｗレベルの駆動信号が入力された際にＯＦＦとなる。スイッチング用ＭＯＳＦＥＴ９０３は、ゲート端子にＨｉレベルの駆動信号が入力されてＯＮとなることにより、ソース端子からドレイン端子に向けて、電流制御用ＭＯＳＦＥＴ９０２で制御された発光素子６０２の駆動電流となる電流が流れる。

次に、デジタル部８００、アナログ部８０１及び発光素子６０２の各々に対する電源構成について、図１９を参照しながら、詳細に説明する。

なお、図１９において図１１と同一構成である部分については同一符号を付して、その説明を省略する。また、図１９において、説明を簡略化するため、デジタル部８００の内部のブロックの記載を省略すると共に、アナログ部８０１内の駆動回路９００及び発光素子６０２を各々１つのみ記載する。

発光素子６０２のアノード端子Ａは、＋１０Ｖ電源ライン１３０４より＋１０Ｖの電圧が供給され、カソード端子は電流制御用ＭＯＳＦＥＴ９０２のソース端子に接続されている。発光素子６０２は、例えば有機ＥＬであり、一般的に数μＡの駆動電流で６Ｖ程度の順方向電圧が発生する。つまり、発光素子６０２のカソード端子Ｋの電位は＋１０Ｖから６Ｖを減算した＋４Ｖ程度になる。

電流制御用ＭＯＳＦＥＴ９０２及びスイッチング用ＭＯＳＦＥＴ９０３のドレインソース間の電圧が各々１．５Ｖ程度であるため、発光素子６０２の順方向電圧６Ｖにドレインソース間の電圧１．５Ｖ×２＝３Ｖを加算すると約９Ｖとなる。従って、発光素子アレイチップ１４００－１～１４００－２０は、発光素子６０２を発光させるために約９Ｖ以上の電圧を必要とする。発光素子アレイチップ１４００－１～１４００－２０は、ＧＮＤ（０Ｖ）と＋１０Ｖとの１０Ｖレンジで発光素子６０２を駆動することが可能であるため、発光素子６０２を発光させることができる。

従来、回路部の上にＥＬ膜を蒸着等して積層する構成では、発光素子の順方向電圧６Ｖを確保するために、ＭＯＳＦＥＴのドレインソース間の電圧を考慮して９Ｖ以上の半導体プロセスを用いて発光素子アレイチップを形成する必要があった。これに対して、本実施の形態では、電源電圧としてＧＮＤと＋１０Ｖとを供給して発光素子６０２を１０Ｖレンジで駆動すると共に、デジタル部８００及びアナログ部８０１をＧＮＤから＋５Ｖの半導体プロセスで構成する。これにより、本実施の形態では、電流制御用ＭＯＳＦＥＴ９０２及びスイッチング用ＭＯＳＦＥＴ９０３のサイズを小さくすることができ、発光素子アレイチップ１４００－１～１４００－２０のチップサイズを小さくすることができる。

＜露光ヘッドの動作＞
本発明の実施の形態２に係る露光ヘッド１０６の動作について、図２０及び図２１を参照しながら、詳細に説明する。

露光ヘッド１０６は、画像形成装置１の主電源がＯＮとなったタイミングで動作を開始する。

まず、ＣＰＵ７０３は、ユーザーから印字ＪＯＢを要求されたか否かを判定する（Ｓ１１）。

ＣＰＵ７０３は、ユーザーから印字ＪＯＢを要求されていない場合に（Ｓ１１：Ｎｏ）に、ステップＳ１１の動作を繰り返す。

一方、ＣＰＵ７０３は、ユーザーから印字ＪＯＢを要求された場合に（Ｓ１１：Ｙｅｓ）、発光素子アレイチップ１４００－１～１４００－２０のレジスタ部８０３に対して設定値を書き込んでレジスタ設定を行う（Ｓ１２）。

次に、ＣＰＵ７０３は、スイッチ７１４に電源制御信号を出力して、発光素子アレイチップ１４００－１～１４００－２０の発光素子６０２のアノード電極に対して＋１０Ｖの電圧を供給する（＋１０Ｖ ＯＮ）（Ｓ１３）。

次に、ＣＰＵ７０３は、所定のタイミングで発光素子アレイチップ１４００－１～１４００－２０に対して画像データの出力を開始して感光ドラム１０２を露光する（Ｓ１４）。

次に、ＣＰＵ７０３は、印字ＪＯＢが終了したか否かを判定する（Ｓ１５）。

ＣＰＵ７０３は、印字ＪＯＢが終了していない場合に（Ｓ１５：Ｎｏ）、ステップＳ１５の動作を繰り返す。

一方、ＣＰＵ７０３は、印字ＪＯＢが終了した場合に（Ｓ１５：Ｙｅｓ）、スイッチ７１４に対する電源制御信号の送信を止めることで、発光素子６０２のアノード電極の電位をフローティング状態にして、動作を終了する。

続いて、露光ヘッド１０６の動作について、図２１を参照しながら、更に詳細に説明する。

図２１より、時刻ｔ＝ｔ１０において、画像形成装置１の電源がＯＮとなり、＋５Ｖ生成回路７１０及び＋１０Ｖ生成回路１３０３には、＋１２Ｖの電源電圧が供給される。これにより、＋５Ｖ電源ライン７１２の電圧は、時刻ｔ＝ｔ１０経過後に＋５Ｖになる。この際に、＋１０Ｖ電源ライン１３０４の電位は、スイッチ７１４がＯＦＦされているため、フローティング（図２１では０Ｖ）の状態である。

時刻ｔ＝ｔ１１において、ユーザーからＪＯＢ要求を受けることにより、ＣＰＵ７０３はスイッチ７１４に対して電源制御信号を出力し、これにより＋１０Ｖ電源ライン１３０４の電位が＋１０Ｖとなり、発光素子６０２が駆動可能な状態になる。

時刻ｔ＝ｔ１２において、ＣＰＵ７０３は、ＪＯＢが終了することによりスイッチ７１４に対する電源制御信号の出力を停止してスイッチ７１４をＯＦＦにして、＋１０Ｖ電源ライン１３０４の電位をフローティング（図２１では０Ｖ）の状態にする。

このように、発光素子６０２とアナログ部８０１とを同一チップに形成する構成において、発光素子６０２のアノード電極に対して、アナログ部８０１に供給する電圧（＋５Ｖ及び基準電位（ＧＮＤ））よりも高い電圧（＋１０Ｖ）を供給する。これにより、アナログ部８０１を比較的低い耐圧の半導体プロセスで形成することができるため、アナログ部８０１のサイズを小さくすることができ、チップサイズを小さくすることができる。

また、非露光時に、発光素子６０２の＋１０Ｖ電源ライン１３０４に接続されているアノード電極の電位をフローティング状態にする。これにより、非露光時のＯＦＦの状態でもリーク電流が発生する電流制御用ＭＯＳＦＥＴ９０２及びスイッチング用ＭＯＳＦＥＴ９０３からＧＮＤへのリーク電流を抑制することができ、消費電力を抑制することができる。

本実施の形態では、アナログ部８０１は、第１の電位＋５Ｖと第２の電位０Ｖとの間で動作し、発光素子６０２は、第３の電位＋１０Ｖと第４の電位＋４Ｖとの間で動作する。また、第３の電位＋１０Ｖと第４の電位＋４Ｖとの電位差は、第１の電位＋５Ｖと第２の電位０Vとの電位差以上である。これにより、発光素子６０２とアナログ部８０１とを一つのチップに形成する構成において、発光素子６０２の順方向電圧を確保しつつ、低耐電圧の半導体プロセスでアナログ部８０１を形成することができ、チップサイズを小さくすることができる。

また、本実施の形態では、第３の電位＋１０Ｖは第１の電位＋５Ｖよりも高電位であり、第４の電位＋４Ｖは第２の電位０Ｖよりも高電位である。第１の電位＋５Ｖと第３の電位＋１０Ｖとの電位差は第１の電位＋５Ｖと第２の電位０Ｖとの電位差以上である。

また、本実施の形態では、発光素子６０２に電流を供給しないようにスイッチ７１４を切り替えた場合に、少なくとも第１の電位＋５Ｖよりも低い第５の電位０Ｖとなる。第５の電位０Ｖは第２の電位０Ｖと等しい。

更に、本実施の形態では、第４の電位＋４Ｖは第１の電位＋５Ｖよりも低電位である。第２の電位０Ｖはグランド電位である。第３の電位＋１０Ｖは第２の電位０Ｖよりも高電位である。

なお、本実施の形態において、＋５Ｖ及び＋１０Ｖに限らず、発光素子６０２を駆動することができる電圧であれば５Ｖ及び１０Ｖ以外の電圧でもよい。

また、本実施の形態において、発光素子アレイチップ１４００－１～１４００－２０をプリント基板１３０２に２０個設けたが、これに限らず、プリント基板１３０２に発光素子アレイチップを必要に応じて任意の数だけ設けることができる。

本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変形可能であることは言うまでもない。

１ 画像形成装置
１０２ 感光ドラム
１０３ 作像部
１０４ 定着部
１０５ 搬送部
１０６ 露光ヘッド
１０７ 帯電器
１０８ 現像器
１１０ レジローラ
１１１ 転写ベルト
１１２ 排紙ローラ
１１３ 光学センサ
２０１ 発光素子群
２０２ プリント基板
２０３ ロッドレンズアレイ
２０４ ハウジング
３０５ コネクタ
４００－１～４００－２０ 発光素子アレイチップ
４０２ 発光基板
４０４ 発光部
４０６ 回路部
４０８ ワイヤボンディング用パッド
５０４ 下部電極
５０６ 発光層
５０８ 上部電極
６０２ 発光素子
６０４ 発光素子列

Claims (18)

1. 感光ドラムを露光する露光ヘッドであって、
   基板と、
   光を発光する複数の発光素子と、前記発光素子を駆動する駆動回路と、を備え、前記基板上に配列している短冊状の複数の半導体チップと、
   前記発光素子からの光を前記感光ドラム上に集光するレンズアレイと、
   を有し、
   前記駆動回路は、
   第１の電位と第２の電位との間で動作し、
   前記発光素子は、
   第３の電位と第４の電位との間で動作し、
   前記第３の電位と前記第４の電位との電位差は、前記第１の電位と前記第２の電位との電位差以上である、
   ことを特徴とする露光ヘッド。
2. 前記発光素子は、
   前記第３の電位に接続されるアノード端子と、前記第４の電位に接続されるカソード端子と、を備え、
   前記第３の電位は、
   前記第１の電位よりも低電位であり、
   前記第４の電位は、
   前記第２の電位よりも低電位である、
   ことを特徴とする請求項１に記載の露光ヘッド。
3. 前記第２の電位と前記第４の電位との電位差は、
   前記第１の電位と第２の電位との電位差以上である、
   ことを特徴とする請求項１又は請求項２に記載の露光ヘッド。
4. 前記第２の電位は、
   グランド電位であり、
   前記第１の電位は、
   前記グランド電位に対して正電位であり、
   前記第４の電位は、
   前記グランド電位に対して負電位である、
   ことを特徴とする請求項１から請求項３のいずれか１項に記載の露光ヘッド。
5. 前記駆動回路は、
   前記第１の電位と前記発光素子との間に配置され、前記発光素子に電流を供給するか否かを切り替えるスイッチング素子を備える、
   ことを特徴とする請求項１から請求項４のいずれか１項に記載の露光ヘッド。
6. 前記発光素子のカソード端子の電位は、
   前記発光素子に電流を供給しないように前記スイッチング素子を切り替えた場合に、少なくとも前記第４の電位よりも高い第５の電位となる、
   ことを特徴とする請求項５に記載の露光ヘッド。
7. 前記第５の電位は、
   前記第２の電位と等しい、
   ことを特徴とする請求項６記載の露光ヘッド。
8. 前記発光素子は、
   前記第３の電位に接続されるアノード端子と、前記第４の電位に接続されるカソード端子と、を備え、
   前記第３の電位は、
   前記第１の電位よりも高電位であり、
   前記第４の電位は、
   前記第２の電位よりも高電位である、
   ことを特徴とする請求項１に記載の露光ヘッド。
9. 前記第１の電位と第３の電位との電位差は、
   前記第１の電位と第２の電位との電位差以上である、
   ことを特徴とする請求項８に記載の露光ヘッド。
10. 前記駆動回路は、
    前記第３の電位と前記発光素子との間に配置され、前記発光素子に電流を供給するか否かを切り替えるスイッチング素子を備える、
    ことを特徴とする請求項８又は請求項９に記載の露光ヘッド。
11. 前記発光素子のアノード端子の電位は、
    前記発光素子に電流を供給しないように前記スイッチング素子を切り替えた場合に、少なくとも前記第１の電位よりも低い第５の電位となる、
    ことを特徴とする請求項１０に記載の露光ヘッド。
12. 前記第５の電位は、
    前記第２の電位と等しい、
    ことを特徴とする請求項１１に記載の露光ヘッド。
13. 前記第４の電位は、
    前記第１の電位よりも低電位である、
    ことを特徴とする請求項１から請求項１２のいずれか１項に記載の露光ヘッド。
14. 前記第２の電位は、
    グランド電位である、
    ことを特徴とする請求項１から請求項１３のいずれか１項に記載の露光ヘッド。
15. 前記第３の電位は、
    前記第２の電位よりも高電位である、
    ことを特徴とする請求項１から請求項１４のいずれか１項に記載の露光ヘッド。
16. 前記発光素子は、
    有機ＥＬ膜で構成される、
    ことを特徴とする請求項１から請求項１５のいずれか１項に記載の露光ヘッド。
17. 前記有機ＥＬ膜は、
    前記駆動回路の上部に形成されている、
    ことを特徴とする請求項１６に記載の露光ヘッド。
18. 前記感光ドラムを帯電させる帯電器と、
    前記帯電器により帯電された前記感光ドラムを露光して前記感光ドラムに静電潜像を形成する請求項１から請求項１７のいずれか１項に記載の露光ヘッドと、
    前記静電潜像を現像して前記感光ドラムに現像剤像を形成する現像器と、
    を有することを特徴とする画像形成装置。

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