JP2022095660A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2022095660A
JP2022095660A JP2022041426A JP2022041426A JP2022095660A JP 2022095660 A JP2022095660 A JP 2022095660A JP 2022041426 A JP2022041426 A JP 2022041426A JP 2022041426 A JP2022041426 A JP 2022041426A JP 2022095660 A JP2022095660 A JP 2022095660A
Authority
JP
Japan
Prior art keywords
transistor
insulating film
oxide semiconductor
film
semiconductor film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2022041426A
Other languages
English (en)
Inventor
舜平 山崎
Shunpei Yamazaki
大介 松林
Daisuke Matsubayashi
豊 岡崎
Yutaka Okazaki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2022095660A publication Critical patent/JP2022095660A/ja
Priority to JP2024019195A priority Critical patent/JP2024050886A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Power Engineering (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Abstract

【課題】チャネル長が小さくても、実質的に短チャネル効果が生じず、かつ、スイッチング特性が得られるトランジスタ及び当該トランジスタを適用した集積度の高い半導体装置を提供する。【解決手段】シリコンを用いたトランジスタで生じる短チャネル効果が、実質的に生じない酸化物半導体膜を用いたトランジスタであって、基板１００上に設けられた下地絶縁層１０２上の酸化物半導体膜１０６における、ゲート電極１０４と重畳する領域であるチャネルのチャネル長Ｌを５ｎｍ以上６０ｎｍ未満、かつ、チャネル幅Ｗを５ｎｍ以上２００ｎｍ未満とする。このとき、チャネル幅Ｗをチャネル長Ｌの０．５倍以上１０倍以下とする。【選択図】図１

Description

半導体装置およびその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置
全般をいい、電気光学装置、半導体回路および電子機器などは全て半導体装置である。
シリコンを用いた半導体装置は、トランジスタなどのスケーリング則に従った微細化によ
って、高集積化が進み、消費電力の低減および性能の向上が図られてきた。
しかしながら、近年ではスケーリング則の限界が問題となってきている。例えば、チャネ
ル長を小さくすることで、パンチスルー現象などのいわゆる短チャネル効果が顕在化して
きた。
また、チャネル幅が小さくなると狭チャネル効果が生じることが知られている。
微細化したトランジスタは、短チャネル効果および狭チャネル効果などの影響で、しきい
値電圧の制御が困難となり、特性のばらつきが生じやすくなる。そこで、短チャネル効果
および狭チャネル効果によるしきい値電圧の変動を考慮したデザインルールが提案されて
いる（特許文献１参照。）。
このほかにも、トランジスタを微細化した際に生じる短チャネル効果を低減するために、
様々な方法が検討されている（特許文献２参照。）。
特開平４－１３４８３２号公報 特開２００６－１００８４２号公報
しかしながら、従来技術は、微細化に伴うトランジスタの電気特性の劣化の大きな要因で
ある短チャネル効果の影響の低減を目指すものが主であって、実質的に短チャネル効果の
ないトランジスタは提案されてこなかった。
そこで、本発明の一態様は、チャネル長が小さくても、実質的に短チャネル効果が生じず
、かつスイッチング特性の得られるトランジスタを提供することを課題の一とする。
また、当該トランジスタを適用した集積度の高い半導体装置を提供することを課題の一と
する。
酸化物半導体膜を用いたトランジスタであって、チャネル長を５ｎｍ以上６０ｎｍ未満、
かつチャネル幅を５ｎｍ以上２００ｎｍ未満とする。
このとき、チャネル幅をチャネル長の０．５倍以上１０倍以下とする。
なお、酸化物半導体膜は、少なくともＩｎを含むことが好ましい。
または、酸化物半導体膜は、少なくともＩｎ、ＧａおよびＺｎを含むことが好ましい。
発明者らは、シリコンを用いたトランジスタで生じる短チャネル効果が、酸化物半導体膜
を用いたトランジスタでは実質的に生じない場合があることを見出した。これは実に驚く
べきことである。従って、従来のスケーリング則に従ったトランジスタの微細化とは全く
異なる微細化の法則を立てる必要性が生じたといえる。
シリコンを用いたトランジスタで生じる短チャネル効果の一つであるパンチスルー現象は
、その一因としてＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒ
ｉｎｇ）が知られる。
以下では、酸化物半導体膜とソース電極およびドレイン電極の接合部近傍に生じるバンド
の曲がり幅に着目し、シリコンを用いたトランジスタで見られるようなＤＩＢＬが、酸化
物半導体膜を用いたトランジスタでは生じにくいことを示す。
ｎ型シリコンを用いたトランジスタのソース、ドレイン間のバンド構造を図２１に示す。
図２１（Ａ）に長チャネルにおけるバンド構造の模式図を、図２１（Ｂ）に短チャネルに
おけるバンド構造の模式図を、それぞれに示す。ここでは、ゲート電圧（Ｖｇ）がゼロで
ある場合（オフ状態）について説明する。
図２１より、ドレイン電圧（Ｖｄ）がゼロの場合でも、ｐ－ｎ接合界面近傍でバンドが曲
がっていることが分かる（実線）。これは、ｎ＋領域とｐ領域のフェルミ準位が等しくな
るようにキャリアをやりとりした結果、ドナーイオンとアクセプタイオンを有する空乏層
が形成され、電界が生じているためである。
ここでＶｄを印加すると、ドレイン側のｎ＋領域のバンドがｅＶｄだけ下がるとともに、
ドレイン側から空乏層が広がる（破線）。このとき、長チャネルの場合には、Ｖｄはソー
ス側には影響しない。一方、短チャネルの場合には、Ｖｄによってドレイン側から広がる
空乏層がソース側まで広がり、ｐ領域の電位の低下をもたらす（土手が下がる）。その結
果、電流が流れやすくなり、しきい値電圧は負方向へシフトする。
従って、ｎ型シリコンを用いたトランジスタのチャネル長を小さくすると、ドレイン側か
ら広がる空乏層の幅、即ち、バンドの曲がり幅がＶｄによって増大するとわかる。以下で
は、シリコンを用いたトランジスタおよび酸化物半導体膜を用いたトランジスタの、ソー
スおよびドレインとチャネルとの接合部（ｐ－ｎ接合界面）近傍のバンドの曲がり幅を、
それぞれ解析的に導出する。
図２２に、ｎ型シリコンを用いたトランジスタのソース側のバンド構造を示す。図２２を
参考に、まずｎ型シリコンを用いたトランジスタのｐ領域におけるソース側のバンド曲が
り幅Ｌｓ Ｓｉを求める。Ｌｓ Ｓｉは、アクセプタイオンを有する空乏層の幅に等しい。φ
（ｙ）はｐ－ｎ接合界面からの距離ｙにおける電位であり、原点をｐ領域の真性準位Ｅｉ
ｐＬ Ｓｉとしている。ｅφＦ ＳｉはＥｉｐＬ Ｓｉとフェルミ準位ＥＦ Ｓｉとの差でｅφＦ
Ｓｉ＝ＥｉｐＬ Ｓｉ－ＥＦ Ｓｉと定義する。ここで、ｅは素電荷である。バンドの曲がり
幅はφ（ｙ）の空間変化を反映している。数式（１）はポアソン方程式である。
Figure 2022095660000002
εＳｉは誘電率、ρは電荷密度である。ｐ領域の空乏層に着目する場合、ρは負電荷を持
つアクセプタイオンのみを考慮すればよく、数式（２）となる。
Figure 2022095660000003
ここで、ＮＡ Ｓｉはアクセプタ密度である。数式（２）を数式（１）に代入して、数式（
３）に示す境界条件のもと解くと、数式（４）が求まる。
Figure 2022095660000004
Figure 2022095660000005
ここで、数式（５）で示す境界条件より、Ｌｓ Ｓｉが数式（６）のように求まる。
Figure 2022095660000006
Figure 2022095660000007
一方、Ｖｄ印加時のドレイン側のバンド曲がり幅Ｌｄ Ｓｉは、Ｌｓ Ｓｉの場合と同様の計
算により数式（７）と求まる。
Figure 2022095660000008
数式（７）より、シリコンを用いたトランジスタでは、ＶｄによりＬｄ Ｓｉが増大する、
即ち、Ｖｄによりドレイン側から空乏層が広がることがわかる。以上がシリコンを用いた
トランジスタにおけるＤＩＢＬである。
次に、図２３に、酸化物半導体膜を用いたトランジスタのソース、ドレイン間におけるバ
ンド構造を示す。図２３を参考に酸化物半導体膜を用いたトランジスタの、酸化物半導体
領域におけるソース側のバンド曲がり幅Ｌｓ ＯＳおよびドレイン側のバンド曲がり幅Ｌｄ
ＯＳを求める。ソースおよびドレインに用いる金属の仕事関数φｍと酸化物半導体の電子
親和力χＯＳとが等しい（φｍ＝χＯＳ）と仮定して、金属－酸化物半導体間がオーミッ
ク接触しているとする。φ（ｙ）はソース側の金属－酸化物半導体接合界面からの距離ｙ
における電位であり、原点を酸化物半導体領域の真性準位ＥｉＬ ＯＳとしている。ｅφＦ
ＯＳはＥｉＬ ＯＳとソース側のフェルミ準位ＥＦ ＯＳの差でｅφＦ ＯＳ＝ＥｉＬ ＯＳ－Ｅ
Ｆ ＯＳと定義する。この場合、酸化物半導体領域のバンドの曲がり幅は多数キャリアであ
る電子密度ｎＯＳ（ｙ）から生じると考えられるので、電荷密度ρは数式（８）となる。
Figure 2022095660000009
ここで、ｋはボルツマン定数、Ｔは絶対温度である。ｎ０ ＯＳは酸化物半導体のバルク領
域での電子密度で、真性キャリア密度ｎｉ ＯＳを用いて、数式（９）で表される。
Figure 2022095660000010
よって、φ（ｙ）は、数式（１０）に示すポアソン方程式より求まる。
Figure 2022095660000011
これを数式（１１）に示す境界条件のもとで解くと、数式（１２）が求まる。
Figure 2022095660000012
Figure 2022095660000013
従って、数式（１３）で示す境界条件より、数式（１４）が求まる。
Figure 2022095660000014
Figure 2022095660000015
ここで、Ｅｇ ＯＳ／２＋ｅφＦ ＯＳ＞＞２ｋＴなので、数式（１４）は数式（１５）のよ
うに近似できる。
Figure 2022095660000016
一方、Ｖｄ印加時のＬｄ ＯＳは、数式（１３）のｅφＦ ＯＳをｅφＦ ＯＳ＋ｅＶｄに置き
換えれば求まる。この場合も、Ｅｇ ＯＳ／２＋ｅφＦ ＯＳ＋ｅＶｄ＞＞２ｋＴなので、数
式（１６）となる。
Figure 2022095660000017
以上により、酸化物半導体膜を用いたトランジスタの場合、Ｌｄ ＯＳはＶｄに依存しない
ことがわかる。従って、酸化物半導体膜を用いたトランジスタにＤＩＢＬは生じないとい
える。
また、シリコンを用いたトランジスタで生じるパンチスルー現象は、ゲートの電界による
空乏層が、チャネル領域の深くにまで広がり切らないために生じる場合もある。これは、
シリコンに含まれる少数キャリア密度が１×１０１１個／ｃｍ３程度と高いためである。
即ち、少数キャリアが蓄積することでゲートの電界の侵入が浅くなり、トランジスタを完
全にオフすることができず、オフ電流が増大する。
一方、発明者らの精力的な研究により、酸化物半導体膜に含まれる少数キャリア密度は、
１×１０－９個／ｃｍ３程度と極めて小さくできることがわかってきた。即ち、酸化物半
導体膜を用いたトランジスタでは、少数キャリアの蓄積がほとんど起こらず、ゲートの電
界の侵入が深く、トランジスタを完全にオフしやすいため、オフ電流を小さくできる。こ
のように、酸化物半導体膜を用いたトランジスタでは、ゲートの電界による空乏層の広が
りが極めて大きくなる。
上述したように、シリコンを用いたトランジスタで一般的に知られた短チャネル効果が、
酸化物半導体膜を用いたトランジスタでは実質的にないといえる。
従って、酸化物半導体膜を用いたトランジスタは、チャネル長が小さい場合でも、スイッ
チング特性を得やすいといえる。
また、シリコンを用いたトランジスタを微細化する場合、チャネル長の縮小とともにチャ
ネル幅も縮小していくことが一般的であった。
ところが、酸化物半導体膜を用いたトランジスタにおいて、チャネル長の縮小とともにチ
ャネル幅を縮小していった場合、しきい値電圧がマイナス方向へシフトすることがあった
。このことも、発明者らの精力的な研究によりわかってきたことの一つである。
そのため、酸化物半導体膜を用いたトランジスタでスイッチング特性を得るためには、チ
ャネル長が小さいとき、チャネル幅を十分に大きくすることが重要といえる。または、チ
ャネル長に対するチャネル幅の比率を、一定に保ちつつ、微細化することが重要といえる
。
ここで、酸化物半導体膜は、酸素欠損によってキャリアである電子を生成することに注意
すべきである。
酸化物半導体膜で電子が生成されると、ゲート電圧がゼロでもトランジスタがオン状態と
なる、いわゆるノーマリーオンの電気特性になりやすい。そのため、酸化物半導体膜の酸
素欠損を低減することが好ましい。
例えば、酸化物半導体膜の酸素欠損を低減するために、酸化物半導体膜の外部から供給さ
れる酸素を利用してもよい。外部から酸素を供給する方法として、具体的にはイオンドー
ピング処理、イオン注入処理、プラズマ処理などの酸化処理などを行えばよい。または、
過剰酸素含有層を設け、そこから酸化物半導体膜に酸素を供給してもよい。
このような方法を用いたとしても、酸化物半導体膜を用いたトランジスタを微細化してい
くことで、外部から供給される酸素よりも酸化物半導体膜に生じる酸素欠損の割合が多く
なることがある。この原因の一つは、微細化に伴い、酸化物半導体膜の体積に対しての表
面積が増大していくことにある。この観点からも、チャネル長を小さくした場合に、チャ
ネル幅を大きくすることが重要であるといえる。
しかしながら、チャネル幅を極端に大きくしてしまうと、トランジスタを微細化するとい
う当初の目的を達することができない。そのため、チャネル長とチャネル幅の比率は、現
実的な範囲から選択することになる。このような観点から、チャネル長を制約なく小さく
しようとすることは、チャネル幅を一定以上に大きくできないために現実的ではなかった
可能性がある。
そこで、酸化物半導体膜の外部から供給される酸素を有効活用することが重要となる。例
えば、酸化物半導体膜を用いたトランジスタ上に酸素透過性の低い層を設けることで、酸
素の外方拡散が抑制され、酸素を有効活用できるようになる。そのため、チャネル長が小
さく、チャネル幅がある程度以下の大きさであったときでも、スイッチング特性を得るこ
とができる。
また、酸化物半導体膜を用いたトランジスタを微細化していくと、酸化物半導体膜の側面
に寄生チャネルが形成されることがある。このことも、発明者らの精力的な研究によりわ
かってきたことの一つである。
寄生チャネルの影響は、短チャネルのトランジスタにおいて顕著となることがあるため、
短チャネル効果と間違われやすいが、厳密には異なる。
寄生チャネルは、トランジスタの本来のチャネルよりも、しきい値電圧が小さいことが多
い。そのため、寄生チャネルの影響が大きくなると、あたかもトランジスタのしきい値電
圧が負方向にシフトしたかのように見える。これは、酸化物半導体膜の側面はキャリアが
生成しやすいためである。そのため、酸化物半導体膜の側面に対しては、他の表面に対し
てよりも外部から酸素を多く供給してやることが重要となる。
例えば、酸化物半導体膜の側面に酸素透過性の低い層を設け、酸素欠損が生じにくい構造
とするとよい。さらに、酸素透過性の低い層と積層して過剰酸素含有層を酸化物半導体膜
の側面に設けるとよい。このとき、過剰酸素含有層を酸化物半導体膜の側面に接して設け
ると好ましい。
なお、酸化物半導体膜は、酸素欠損のほかに、水素によってキャリアである電子を生成す
ることが知られる。従って、酸化物半導体膜中の水素も低減することが好ましい。
少数キャリア密度が極めて小さく、かつ酸素欠損、水素などのキャリア生成源が低減され
た酸化物半導体膜を用いたトランジスタは、オフ電流が極めて小さくできる。
また、酸化物半導体膜を用いたトランジスタは、シリコンなどを用いた従来のトランジス
タと組み合わせて用いることができる。例えば、シリコンを用いたトランジスタや化合物
半導体を用いたトランジスタなどは、酸化物半導体膜を用いたトランジスタと比べてオン
特性を高めやすい。従って、オン特性の求められるトランジスタには、シリコンを用いた
トランジスタや化合物半導体を用いたトランジスタなどを用い、低いオフ電流が求められ
るトランジスタには酸化物半導体膜を用いたトランジスタを適用しても構わない。酸化物
半導体膜は、スパッタリング法などの薄膜形成方法で形成することができるため、他の半
導体材料と組み合わせて用いる際の制約が少ないことも特徴の一つである。
なお、シリコンを用いたトランジスタは、シリコン表面を水素終端することで良好な電気
特性を得ることができる。従って、シリコンを用いたトランジスタに対し水素供給源とな
る水素含有層を設けることが好ましい。ところが、前述したように、酸化物半導体膜を用
いたトランジスタにとって、水素はキャリア生成源であり、電気特性を悪化させる要因で
ある。
そのため、シリコンを用いたトランジスタと酸化物半導体膜を用いたトランジスタを組み
合わせて用いる場合、水素含有層をシリコンを用いたトランジスタ側に設け、水素透過性
の低い層を酸化物半導体膜を用いたトランジスタ側に設けると好ましい。
酸化物半導体膜を用いることにより、チャネル長が小さくても、実質的に短チャネル効果
が生じず、スイッチング特性の得られるトランジスタを提供することができる。
また、当該トランジスタを適用した集積度の高い半導体装置を提供することができる。
本発明の一態様に係る半導体装置の一例を示す上面図および断面図。 本発明の一態様に係る半導体装置の一例を示す上面図および断面図。 本発明の一態様に係る半導体装置の一例を示す上面図および断面図。 本発明の一態様に係る半導体装置の一例を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の一例を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の一例を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の一例を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の一例を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体記憶装置の一例を示す回路図、電気特性を示す図および断面図。 本発明の一態様に係る半導体記憶装置の一例を示す回路図、電気特性を示す図および断面図。 本発明の一態様に係るＣＰＵの具体例を示すブロック図およびその一部の回路図。 本発明の一態様に係る電子機器の一例を示す斜視図。 ｎ型シリコンを用いたトランジスタのソース、ドレイン間のバンド図。 ｎ型シリコンを用いたトランジスタのソース側のバンド図。 酸化物半導体膜を用いたトランジスタのソース、ドレイン間におけるバンド図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に
理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるもの
ではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異
なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じく
し、特に符号を付さない場合がある。
以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、ト
ランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶ
とき他方をソースとする。即ち、電位の高低によって、それらを区別しない。従って、本
明細書において、ソースとされている部分をドレインと読み替えることもできる。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）
との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である
。
本明細書においては、「電気的に接続する」と表現される場合であっても、現実の回路に
おいては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順
を示すものではない。また、本明細書において発明を特定するための事項として固有の名
称を示すものではない。
なお、チャネル長とは、トランジスタのソースとドレインとの間の距離をいう。チャネル
長が小さいほど、オン抵抗が小さくなり、高速動作が可能なトランジスタとなる。また、
チャネル幅とは、トランジスタのソースとドレインとの対向長をいう。チャネル幅が大き
いほど、オン抵抗が小さくなり、高速動作が可能なトランジスタとなる。
（実施の形態１）
本実施の形態では、本発明の一態様に係るトランジスタについて説明する。
図１（Ａ）は本発明の一態様に係るトランジスタの上面図である。図１（Ａ）に示す一点
鎖線Ａ１－Ａ２に対応する断面図を図１（Ｂ）に示す。また、図１（Ａ）に示す一点鎖線
Ａ３－Ａ４に対応する断面図を図１（Ｃ）に示す。なお、説明を容易にするため、図１（
Ａ）においては、下地絶縁膜１０２などを省略して示す。
図１（Ａ）に、トランジスタのチャネル長（Ｌ）およびチャネル幅（Ｗ）を示す。なお、
トランジスタのチャネル領域は、酸化物半導体膜１０６におけるゲート電極１０４と重畳
する領域である。なお、少なくとも酸化物半導体膜１０６の二側面の一部は、ゲート電極
１０４と重畳する。
図１（Ａ）に示すトランジスタは、チャネル長が５ｎｍ以上６０ｎｍ未満、かつチャネル
幅が５ｎｍ以上２００ｎｍ未満である。
また、図１（Ａ）に示すトランジスタは、チャネル長に対して、チャネル幅が０．５倍以
上１０倍以下である。
図１（Ｂ）は、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設
けられた酸化物半導体膜１０６と、酸化物半導体膜１０６上に設けられたゲート絶縁膜１
１２と、ゲート絶縁膜１１２上にあり、酸化物半導体膜１０６と重畳して設けられたゲー
ト電極１０４と、を有するトランジスタの断面構造である。
なお、図１（Ｂ）には、酸化物半導体膜１０６、ゲート電極１０４上に設けられた、酸化
物半導体膜１０６に達する開口部を有する層間絶縁膜１１８と、層間絶縁膜１１８の開口
部を介して酸化物半導体膜１０６と接して設けられた配線１３６と、を示す。
酸化物半導体膜１０６の材料は、例えば、Ｉｎ－Ｍ－Ｚｎ－Ｏ系材料を用いればよい。こ
こで、金属元素Ｍは酸素との結合エネルギーがＩｎおよびＺｎよりも高い元素である。ま
たは、Ｉｎ－Ｍ－Ｚｎ－Ｏ系材料から酸素が脱離することを抑制する機能を有する元素で
ある。金属元素Ｍの作用によって、酸化物半導体膜の酸素欠損の生成がある程度抑制され
る。そのため、酸素欠損に起因するトランジスタの電気特性の変動を低減することができ
、信頼性の高いトランジスタを得ることができる。
金属元素Ｍは、具体的にはＡｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇａ
、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄ
ｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡｌ
、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。金属元素Ｍは、前述の元素から一種ま
たは二種以上選択すればよい。また、金属元素Ｍの代わりにＳｉまたはＧｅを用いても構
わない。
ただし、酸化物半導体膜１０６に含まれる金属元素Ｍの作用のみでは酸化物半導体膜１０
６の酸素欠損の生成を完全に抑制できるわけではない。そのため、下地絶縁膜１０２およ
びゲート絶縁膜１１２の少なくともいずれかから酸素を供給することが重要となる。
また、酸化物半導体膜１０６中の水素濃度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好
ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１９ａｔｏｍ
ｓ／ｃｍ３以下とする。これは、酸化物半導体膜１０６に含まれる水素が意図しないキャ
リアを生成することがあるためである。生成されたキャリアは、トランジスタの電気特性
を変動させる要因となる。
酸化物半導体膜１０６は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質な
どの状態をとる。
好ましくは、酸化物半導体膜１０６は、ＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ－ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ－ＯＳ膜
は、非晶質相に結晶部を有する結晶－非晶質混相構造の酸化物半導体膜である。なお、当
該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）による観察像では、ＣＡＡＣ－ＯＳ膜に含まれる非晶質部と結晶部との境界
は明確ではない。また、ＴＥＭによってＣＡＡＣ－ＯＳ膜には粒界（グレインバウンダリ
ーともいう。）は確認できない。そのため、ＣＡＡＣ－ＯＳ膜は、粒界に起因するキャリ
ア移動度の低下が抑制される。
ＣＡＡＣ－ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ－ＯＳ膜の被形成面または上面に
垂直な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列
を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に
配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていて
もよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含
まれることとする。
なお、ＣＡＡＣ－ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ－ＯＳ膜の形成過程において、酸化物半導体膜１０６の上面側から結晶成長させる場合
、被形成面側に対し上面側では結晶部の占める割合が高くなることがある。また、ＣＡＡ
Ｃ－ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質
化することもある。
ＣＡＡＣ－ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ－ＯＳ膜の被形成面の法線ベクト
ルまたは上面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ－ＯＳ膜の形状（被形成
面の断面形状または上面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ－ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは上面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ－ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜１０６は、領域１０６ａおよび領域１０６ｂを有する。領域１０６
ａはチャネル領域として機能し、領域１０６ｂはソース領域およびドレイン領域として機
能する。従って、領域１０６ｂは、半導体ではなく導体と呼ぶべき場合がある。そのため
、便宜上は酸化物半導体膜１０６と示した場合でも、領域１０６ｂを除外して領域１０６
ａのみを指していることがある。
領域１０６ｂは、領域１０６ａよりも抵抗の低い領域である。領域１０６ｂは、酸化物半
導体膜の抵抗を下げる作用のある不純物を含む領域である。酸化物半導体膜の抵抗を下げ
る作用のある不純物は、例えば、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウ
ム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノン
が挙げられる。
酸化物半導体膜１０６における領域１０６ａは、バンドギャップが２．８ｅＶ～３．２ｅ
Ｖ程度であり、少数キャリア密度が１０－９個／ｃｍ３程度と極めて少なく、多数キャリ
アはトランジスタのソースから来るのみである。
酸化物半導体膜１０６は、シリコンと比べて１～２ｅＶ程度バンドギャップが大きい。そ
のため、酸化物半導体膜１０６を用いたトランジスタは、衝突イオン化が起こりにくく、
アバランシェブレークダウンが起こりにくい。即ち、当該トランジスタは、ホットキャリ
ア劣化が起こりにくいといえる。
また、領域１０６ａは、不純物濃度が低く、酸素欠損が少ない。そのため、当該トランジ
スタは、酸化物半導体膜１０６の厚さが厚い場合（例えば、１５ｎｍ以上１００ｎｍ未満
）でもゲート電極１０４の電界によって領域１０６ａを完全空乏化させることができる。
従って、当該トランジスタは、パンチスルー現象によるしきい値電圧の負方向へのシフト
が起こらず、かつ、例えばチャネル長が３μｍのとき、チャネル幅１μｍあたりのオフ電
流を、室温において１０－２１Ａ未満、または１０－２４Ａ未満とすることができる。
酸素欠損の少ない酸化物半導体膜は、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐ
ｉｎ Ｒｅｓｏｎａｎｃｅ）によって、酸素欠損に起因する信号を有さない酸化物半導体
膜である。具体的には、酸素欠損に起因するスピン密度が、５×１０１６ｓｐｉｎｓ／ｃ
ｍ３未満の酸化物半導体膜である。なお、酸化物半導体膜が酸素欠損を有すると、ＥＳＲ
にてｇ値が１．９３近傍に対称性を有する信号が現れる。
下地絶縁膜１０２は十分な平坦性を有することが好ましい。具体的には、平均面粗さ（Ｒ
ａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下とする
。上述の数値以下のＲａとすることで、結晶化度の高い酸化物半導体膜１０６を設けるこ
とができる。また、下地絶縁膜１０２と酸化物半導体膜１０６との界面の凹凸が小さくな
ることで、界面散乱の影響を小さくできる。なお、Ｒａとは、ＪＩＳ Ｂ ０６０１：２
００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用
できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均
した値」で表現でき、数式（１７）にて定義される。
Figure 2022095660000018
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ
１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ
２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に
投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａ
は原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評
価可能である。
下地絶縁膜１０２は、過剰酸素を含む絶縁膜であると好ましい。
過剰酸素を含む絶縁膜とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃ
ｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて放出される酸素が酸素原子に換算して
１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×
１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁膜をいう。
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
ＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そ
してこの積分値と標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、およ
び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式（１８）
で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全
てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在
する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数
１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における
存在比率が極微量であるため考慮しない。
Figure 2022095660000019
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値であ
る。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式（１８）の詳細に
関しては、特開平６－２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は
、電子科学株式会社製の昇温脱離分析装置ＥＭＤ－ＷＡ１０００Ｓ／Ｗを用い、標準試料
として１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定し
た。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子
の放出量の２倍となる。
または、過剰酸素を含む絶縁膜は、過酸化ラジカルを含む絶縁膜であってもよい。具体的
には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上の
絶縁膜である。なお、過酸化ラジカルを含む絶縁膜は、ＥＳＲにて、ｇ値が２．０１近傍
に非対称の信号を有する絶縁膜である。
または、過剰酸素を含む絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））で
あってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数の
２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原
子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
下地絶縁膜１０２は、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シ
リコン、酸化窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、
酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む材料から一種以
上選択して、単層で、または積層で用いればよい。また、前述の単層または積層に加えて
、窒化酸化シリコン、窒化シリコンを積層しても構わない。
酸化窒化シリコンは、その組成において、窒素よりも酸素の含有量が多いものを示し、ま
た、窒化酸化シリコンは、その組成において、酸素よりも窒素の含有量が多いものを示す
。
また、ゲート絶縁膜１１２は、過剰酸素を含む絶縁膜であると好ましい。
ゲート絶縁膜１１２は酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化
ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む
材料から一種以上選択して、単層で、または積層で用いればよい。
下地絶縁膜１０２およびゲート絶縁膜１１２の少なくともいずれかに含まれる過剰酸素は
、材料の化学量論的組成を超えて含まれる酸素である。従って、過剰酸素は、熱などのエ
ネルギーを与えられると放出する性質を有する。過剰酸素は化学量論的組成に対して過剰
に含まれるものであるため、放出することによって失われても、膜質を低下させることが
ない。
例えば、酸化物半導体膜１０６の酸素欠損を、下地絶縁膜１０２およびゲート絶縁膜１１
２のいずれかから供給される酸素によって低減することができる。即ち、酸化物半導体膜
１０６の酸素欠損が低減されることで、トランジスタのしきい値電圧の負方向へのシフト
を抑制することができる。そのためには、下地絶縁膜およびゲート絶縁膜の少なくともい
ずれかに、過剰酸素を含む絶縁膜を用いればよい。
なお、下地絶縁膜１０２およびゲート絶縁膜１１２で酸化物半導体膜１０６を挟み、加熱
処理を行うことで、下地絶縁膜１０２から放出させた酸素を、効率よく酸化物半導体膜１
０６に供給することができる。また、当該加熱処理を、２５０℃以上５５０℃以下の温度
で行うと、酸化物半導体膜１０６に酸素を供給するとともに、酸化物半導体膜１０６、下
地絶縁膜１０２およびゲート絶縁膜１１２の水素濃度を低減することができる。
ただし、当該加熱処理により、下地絶縁膜１０２およびゲート絶縁膜１１２のいずれかに
含まれる過剰酸素が失われてしまうことがある。トランジスタの電気特性の変動を低減す
るという観点では、加熱処理後も下地絶縁膜１０２およびゲート絶縁膜１１２のいずれか
は過剰酸素を含むことが好ましい。
基板１００に大きな制限はないが、少なくとも、後の熱処理に耐え得る程度の耐熱性を有
している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板
などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半
導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（
Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、こ
れらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
また、基板１００として、第５世代（１０００ｍｍ×１２００ｍｍまたは１３００ｍｍ×
１５００ｍｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ×
２２００ｍｍ）、第８世代（２２００ｍｍ×２５００ｍｍ）、第９世代（２４００ｍｍ×
２８００ｍｍ）、第１０世代（２８８０ｍｍ×３１３０ｍｍ）などの大型ガラス基板を用
いる場合、半導体装置の作製工程における加熱処理などで生じる基板１００の縮みによっ
て、微細な加工が困難になる場合ある。そのため、前述したような大型ガラス基板を基板
１００として用いる場合、加熱処理による縮みの小さいものを用いることが好ましい。例
えば、基板１００として、４００℃、好ましくは４５０℃、さらに好ましくは５００℃の
温度で１時間加熱処理を行った後の縮み量が１０ｐｐｍ以下、好ましくは５ｐｐｍ以下、
さらに好ましくは３ｐｐｍ以下である大型ガラス基板を用いればよい。
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトラン
ジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トラン
ジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、
非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
ゲート電極１０４は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、Ｔ
ａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で
用いればよい。
層間絶縁膜１１８は、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シ
リコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化
イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび
酸化タンタルを含む材料から一種以上選択して、単層で、または積層で用いればよい。
なお、層間絶縁膜１１８は、比誘電率が低く、かつ十分な厚さを有すると好ましい。例え
ば、比誘電率が３．８程度である酸化シリコン膜を用い、２００ｎｍ以上１０００ｎｍ以
下の厚さで設ければよい。層間絶縁膜１１８の上面は、大気成分などの影響で僅かに固定
電荷を有し、その影響により、トランジスタのしきい値電圧が変動することがある。その
ため、層間絶縁膜１１８は、上面に生じる電荷の影響が十分に小さくなるような範囲の比
誘電率および厚さとすることが好ましい。同様の理由で、層間絶縁膜１１８上にポリイミ
ド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を形成することで、
層間絶縁膜１１８の上面に生じる電荷の影響を低減しても構わない。
配線１３６は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、Ｔａおよ
びＷを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いれ
ばよい。
また、図１に示すトランジスタとは、異なる構造のトランジスタについて、図２を用いて
説明する。
図２（Ａ）は本発明の一態様に係るトランジスタの上面図である。図２（Ａ）に示す一点
鎖線Ｂ１－Ｂ２に対応する断面図を図２（Ｂ）に示す。また、図２（Ａ）に示す一点鎖線
Ｂ３－Ｂ４に対応する断面図を図２（Ｃ）に示す。なお、説明を容易にするため、図２（
Ａ）においては、下地絶縁膜１０２などを省略して示す。
図２（Ａ）に、トランジスタのチャネル長（Ｌ）およびチャネル幅（Ｗ）を示す。なお、
トランジスタのチャネル領域は、酸化物半導体膜１０６におけるゲート電極１０４と重畳
する領域である。なお、少なくとも酸化物半導体膜１０６の二側面の一部は、ゲート電極
１０４と重畳する。
図２（Ａ）に示すトランジスタは、チャネル長が５ｎｍ以上６０ｎｍ未満、かつチャネル
幅が５ｎｍ以上２００ｎｍ未満である。
また、図２（Ａ）に示すトランジスタは、チャネル長に対して、チャネル幅が０．５倍以
上１０倍以下である。
図２（Ｂ）は、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設
けられた酸化物半導体膜１０６と、酸化物半導体膜１０６上に設けられたゲート絶縁膜１
１２と、ゲート絶縁膜１１２上にあり、酸化物半導体膜１０６と重畳して設けられたゲー
ト電極１０４と、下地絶縁膜１０２、酸化物半導体膜１０６およびゲート電極１０４上に
設けられた、酸化物半導体膜１０６に達する開口部を有するバリア膜１０８と、を有する
トランジスタの断面構造である。
なお、図２（Ｂ）には、酸化物半導体膜１０６、ゲート電極１０４上に設けられた、酸化
物半導体膜１０６に達する開口部を有する層間絶縁膜１１８と、層間絶縁膜１１８の開口
部を介して酸化物半導体膜１０６と接して設けられた配線１３６と、を示す。
図２に示すトランジスタは、下地絶縁膜１０２、酸化物半導体膜１０６およびゲート電極
１０４上に設けられた、酸化物半導体膜１０６に達する開口部を有するバリア膜１０８を
有する点でのみ図１に示すトランジスタと異なる。従って、そのほかの構成については、
図１についての説明を参照することができる。
バリア膜１０８は、酸素透過性の低い絶縁膜である。具体的には、３５０℃、１時間の加
熱処理によって酸素が透過しない性質を有する絶縁膜である。
バリア膜１０８は、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化ゲル
マニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハ
フニウムおよび酸化タンタルを含む材料から一種以上選択して、単層で、または積層で用
いればよい。好ましくは、酸化アルミニウム膜を用いる。
図２に示すトランジスタは、下地絶縁膜１０２、酸化物半導体膜１０６およびゲート電極
１０４上に設けられた、酸化物半導体膜１０６に達する開口部を有するバリア膜１０８を
有するため、下地絶縁膜１０２およびゲート絶縁膜１１２のいずれかに含まれる過剰酸素
の外方拡散を抑制することができる。従って、下地絶縁膜１０２およびゲート絶縁膜１１
２のいずれかに含まれる過剰酸素を、効率的に酸化物半導体膜１０６に供給することがで
きる。即ち、図１に示すトランジスタよりも、さらにトランジスタのしきい値電圧の負方
向へのシフトを抑制することができる。
また、図１および図２に示すトランジスタとは、異なる構造のトランジスタについて、図
３を用いて説明する。
図３（Ａ）は本発明の一態様に係るトランジスタの上面図である。図３（Ａ）に示す一点
鎖線Ｃ１－Ｃ２に対応する断面図を図３（Ｂ）に示す。また、図３（Ａ）に示す一点鎖線
Ｃ３－Ｃ４に対応する断面図を図３（Ｃ）に示す。なお、説明を容易にするため、図３（
Ａ）においては、下地絶縁膜１０２などを省略して示す。
図３（Ａ）に、トランジスタのチャネル長（Ｌ）およびチャネル幅（Ｗ）を示す。なお、
トランジスタのチャネル領域は、酸化物半導体膜１０６におけるゲート電極１０４と重畳
する領域である。なお、少なくとも酸化物半導体膜１０６の二側面の一部は、ゲート電極
１０４と重畳する。
図３（Ａ）に示すトランジスタは、チャネル長が５ｎｍ以上６０ｎｍ未満、かつチャネル
幅が５ｎｍ以上２００ｎｍ未満である。
また、図３（Ａ）に示すトランジスタは、チャネル長に対して、チャネル幅が０．５倍以
上１０倍以下である。
図３（Ｂ）は、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設
けられた酸化物半導体膜１０６と、酸化物半導体膜１０６上に設けられた第１の層１３２
ａおよび第２の層１３２ｂを含むゲート絶縁膜１３２と、ゲート絶縁膜１３２上にあり、
酸化物半導体膜１０６と重畳して設けられたゲート電極１０４と、を有するトランジスタ
の断面構造である。なお、第１の層１３２ａは、第２の層１３２ｂよりも酸化物半導体膜
１０６側に設けられる。
なお、図３（Ｂ）には、酸化物半導体膜１０６、ゲート電極１０４上に設けられた、酸化
物半導体膜１０６に達する開口部を有する層間絶縁膜１１８と、層間絶縁膜１１８の開口
部を介して酸化物半導体膜１０６と接して設けられた配線１３６と、を示す。
図３に示すトランジスタは、ゲート絶縁膜１１２に代えて、第１の層１３２ａおよび第２
の層１３２ｂを含むゲート絶縁膜１３２を有する点でのみ図１に示すトランジスタと異な
る。従って、そのほかの構成については、図１についての説明を参照することができる。
ここで、第１の層１３２ａは、過剰酸素を含む絶縁膜である。
第１の層１３２ａは、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シ
リコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化
イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび
酸化タンタルを含む材料から一種以上選択して、単層で、または積層で用いればよい。
また、第２の層１３２ｂは、酸素透過性の低い絶縁膜である。具体的には、３５０℃、１
時間の加熱処理によって酸素が透過しない性質を有する絶縁膜である。
第２の層１３２ｂは、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化ゲ
ルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化
ハフニウムおよび酸化タンタルを含む材料から一種以上選択して、単層で、または積層で
用いればよい。好ましくは、酸化アルミニウム膜を用いる。
図３（Ｃ）に示すように、ゲート電極１０４と重畳する領域において酸化物半導体膜１０
６の側面と接して第１の層１３２ａが設けられる。従って、ゲート電極１０４と重畳する
領域において酸化物半導体膜１０６の側面に対し、第１の層１３２ａから酸素を供給する
ことができる。また、第１の層１３２ａを覆うように第２の層１３２ｂが設けられること
で、第１の層１３２ａから効率よく酸素を供給することができる。
酸化物半導体膜の側面には、酸化物半導体膜の側面の性質に起因して、寄生チャネルが形
成されることがある。寄生チャネルは、トランジスタの本来のチャネルよりも、しきい値
電圧が低いことが多い。そのため、寄生チャネルの影響が大きくなると、あたかもトラン
ジスタのしきい値電圧が負方向にシフトしたかのように見える。これは、酸化物半導体膜
の側面はキャリアが生成しやすいためである。そのため、酸化物半導体膜の側面に対して
は、他の表面に対してよりも外部から酸素を多く供給してやることが重要となる。
寄生チャネルの影響は、短チャネルのトランジスタにおいて顕著となることがあるため、
微細化したトランジスタにおいては、図３に示すような構造を採用することが効果的であ
る。
図３に示すトランジスタは、ゲート電極１０４と重畳する領域において酸化物半導体膜１
０６の側面に寄生チャネルが形成されにくい。即ち、図１に示すトランジスタよりも、さ
らにトランジスタのしきい値電圧の負方向へのシフトを抑制することができる。
また、図１乃至図３に示すトランジスタとは、異なる構造のトランジスタについて、図４
を用いて説明する。
図４（Ａ）は本発明の一態様に係るトランジスタの上面図である。図４（Ａ）に示す一点
鎖線Ｄ１－Ｄ２に対応する断面図を図４（Ｂ）に示す。また、図４（Ａ）に示す一点鎖線
Ｄ３－Ｄ４に対応する断面図を図４（Ｃ）に示す。なお、説明を容易にするため、図４（
Ａ）においては、下地絶縁膜１０２などを省略して示す。
図４（Ａ）に、トランジスタのチャネル長（Ｌ）およびチャネル幅（Ｗ）を示す。なお、
トランジスタのチャネル領域は、酸化物半導体膜１０６におけるゲート電極１０４と重畳
する領域である。なお、少なくとも酸化物半導体膜１０６の二側面の一部は、ゲート電極
１０４と重畳する。
図４（Ａ）に示すトランジスタは、チャネル長が５ｎｍ以上６０ｎｍ未満、かつチャネル
幅が５ｎｍ以上２００ｎｍ未満である。
また、図４（Ａ）に示すトランジスタは、チャネル長に対して、チャネル幅が０．５倍以
上１０倍以下である。
図４（Ｂ）は、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設
けられた酸化物半導体膜１０６と、酸化物半導体膜１０６上に設けられた第１の層１３２
ａおよび第２の層１３２ｂを含むゲート絶縁膜１３２と、ゲート絶縁膜１３２上にあり、
酸化物半導体膜１０６と重畳して設けられたゲート電極１０４と、下地絶縁膜１０２、酸
化物半導体膜１０６およびゲート電極１０４上に設けられた、酸化物半導体膜１０６に達
する開口部を有するバリア膜１０８と、を有するトランジスタの断面構造である。なお、
第１の層１３２ａは、第２の層１３２ｂよりも酸化物半導体膜１０６側に設けられる。
なお、図４（Ｂ）には、酸化物半導体膜１０６、ゲート電極１０４上に設けられた、酸化
物半導体膜１０６に達する開口部を有する層間絶縁膜１１８と、層間絶縁膜１１８の開口
部を介して酸化物半導体膜１０６と接して設けられた配線１３６と、を示す。
図４に示すトランジスタは、下地絶縁膜１０２、酸化物半導体膜１０６およびゲート電極
１０４上に設けられた、酸化物半導体膜１０６に達する開口部を有するバリア膜１０８を
有する点で図２に示すトランジスタと同様である。また、図４に示すトランジスタは、ゲ
ート絶縁膜１１２に代えて、第１の層１３２ａおよび第２の層１３２ｂを含むゲート絶縁
膜１３２を有する点で図３に示すトランジスタと同様である。従って、図４に示すトラン
ジスタの構成は、図１乃至図３についての説明を参照することができる。
図４に示すトランジスタは、下地絶縁膜１０２、酸化物半導体膜１０６およびゲート電極
１０４上に設けられた、酸化物半導体膜１０６に達する開口部を有するバリア膜１０８を
有するため、下地絶縁膜１０２および第１の層１３２ａのいずれかに含まれる過剰酸素の
外方拡散を抑制することができる。従って、下地絶縁膜１０２および第１の層１３２ａの
いずれかに含まれる過剰酸素を、効率的に酸化物半導体膜１０６に供給することができる
。即ち、トランジスタのしきい値電圧の負方向へのシフトを抑制することができる。
また、図４（Ｃ）に示すように、ゲート電極１０４と重畳する領域において酸化物半導体
膜１０６の側面と接して第１の層１３２ａが設けられる。従って、ゲート電極１０４と重
畳する領域において酸化物半導体膜１０６の側面に対し、第１の層１３２ａから酸素を供
給することができる。また、第１の層１３２ａを覆うように第２の層１３２ｂが設けられ
ることで、第１の層１３２ａから効率よく酸素を供給することができる。
そのため、図４に示すトランジスタは、ゲート電極１０４と重畳する領域において酸化物
半導体膜１０６の側面に寄生チャネルが形成されにくい。即ち、トランジスタのしきい値
電圧の負方向へのシフトを抑制することができる。
以上に示すように、チャネル長が小さい場合（５ｎｍ以上６０ｎｍ未満）でも実質的に短
チャネル効果が生じないトランジスタとして、チャネル幅の大きい（５ｎｍ以上２００ｎ
ｍ未満）、酸化物半導体膜を用いたトランジスタを提案する。
また、チャネル長に対してチャネル幅を一定の比率とした、酸化物半導体膜を用いたトラ
ンジスタを提案する。
加えて、酸化物半導体膜１０６の酸素欠損によるしきい値電圧の負方向へのシフト、寄生
チャネルによるしきい値電圧の負方向へのシフトの抑制されたトランジスタを提案する。
以上により、微細化してもスイッチング特性の得られるトランジスタを提供することがで
きる。
以下に、図５および図６を用いて、図４に示すトランジスタの作製方法を示す。なお、図
１乃至図３に示すトランジスタの作製方法については、図４に示すトランジスタの作製方
法を適宜採用すればよい。説明を容易にするため、ここでは図４（Ｂ）に対応する断面図
のみを示す。
まず、基板１００を準備する。
次に、基板１００上に下地絶縁膜１０２を成膜する（図５（Ａ）参照。）。下地絶縁膜１
０２は、下地絶縁膜１０２として示した材料から選択し、スパッタリング法、化学気相成
長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタ
キシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、原子層堆積（Ａ
ＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはパルスレーザ堆積（
ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜すればよい
。
ここで、下地絶縁膜１０２の脱水化、脱水素化処理を行ってもよい。脱水化、脱水素化処
理は、例えば、加熱処理によって行うことができる。加熱処理の温度は、２５０℃以上６
５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。加熱処理の雰囲気は、
不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲
気、または減圧状態で行う。または、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理
した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１
０％以上含む雰囲気で加熱処理を行ってもよい。または、脱水化、脱水素化処理として、
プラズマ処理、ＵＶ処理または薬液処理を行っても構わない。
次に、下地絶縁膜１０２に対し、上面側から酸素を添加してもよい。酸素の添加は、イオ
ン注入法またはイオンドーピング法を用いて行えばよい。その場合、加速電圧を５ｋＶ以
上１００ｋＶ以下とする。また、酸素の添加量は１×１０１４ｉｏｎｓ／ｃｍ２以上１×
１０１６ｉｏｎｓ／ｃｍ２以下とする。さらに、下地絶縁膜１０２に対し、上面側から異
なる条件で酸素を添加してもよい。
または、酸素の添加は、酸素を含むプラズマ中で基板側にバイアス電圧を印加することで
行ってもよい。その場合、バイアス電圧を１０Ｖ以上１ｋＶ未満とする。また、バイアス
電圧の印加時間は、１０ｓ以上１０００ｓ以下、好ましくは１０ｓ以上２００ｓ以下、さ
らに好ましくは１０ｓ以上６０ｓ以下とすればよい。バイアス電圧が高いほど、バイアス
電圧の印加時間が長いほど、酸素を添加することができるが、同時に起こる膜のエッチン
グを無視できなくなる。
酸素を添加することで、下地絶縁膜１０２を過剰酸素を含む絶縁膜とすることができる。
ただし、過剰酸素を含む絶縁膜の形成方法は上述の方法に限定されない。例えば、酸素の
割合が高い雰囲気、かつ室温（２５℃程度）以上１５０℃以下の基板温度において行うス
パッタリング法によっても、過剰酸素を含む絶縁膜を形成することができる。具体的には
、成膜ガス中の酸素などの酸化性ガスの割合を、２０％以上、好ましくは５０％以上、さ
らに好ましくは８０％以上とすればよい。過剰酸素を含む絶縁膜の形成方法は、適宜組み
合わせることができる。
以上のようにして過剰酸素を含ませた下地絶縁膜１０２を形成すればよい。ただし、本実
施の形態は、下地絶縁膜１０２に過剰酸素を含む場合に限定されない。
下地絶縁膜１０２は十分な平坦性を有することが好ましいため、下地絶縁膜１０２に対し
、平坦化処理を行ってもよい。平坦化処理としては、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉ
ｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）、またはドライエッチング法を用
いればよい。具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下
、さらに好ましくは０．１ｎｍ以下となるように下地絶縁膜１０２を設ける。
次に、酸化物半導体膜を成膜する。酸化物半導体膜は、酸化物半導体膜１０６として示し
た材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を
用いて成膜すればよい。酸化物半導体膜は、好ましくはスパッタリング法を用いて成膜す
る。この際、酸素などの酸化性ガスを５％以上、好ましくは１０％以上、さらに好ましく
は２０％以上、さらに好ましくは５０％以上含む成膜ガスを用いる。該成膜ガスとして、
水素などの不純物濃度が低いガスを用いる。
酸化物半導体膜の成膜後、第１の加熱処理を行ってもよい。第１の加熱処理の温度は、２
５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加
熱処理の雰囲気は、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、１％以上もしくは
１０％以上含む雰囲気、または減圧状態で行う。または、第１の加熱処理の雰囲気は、不
活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ
以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理
によって、酸化物半導体膜から水素や水などの不純物を除去することができる。
次に、酸化物半導体膜を加工し島状にして、酸化物半導体膜１０７を形成する（図５（Ｂ
）参照。）。
次に、第１の層１３３ａを成膜する。第１の層１３３ａは、第１の層１３２ａとして示し
た材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を
用いて成膜すればよい。
ここで、第１の層１３３ａの脱水化、脱水素化処理を行ってもよい。脱水化、脱水素化処
理は、例えば、加熱処理によって行うことができる。加熱処理の温度は、２５０℃以上６
５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。加熱処理の雰囲気は、
不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲
気、または減圧状態で行う。または、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理
した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１
０％以上含む雰囲気で加熱処理を行ってもよい。または、脱水化、脱水素化処理として、
プラズマ処理、ＵＶ処理または薬液処理を行っても構わない。
次に、第１の層１３３ａに対し、上面側から酸素を添加してもよい。酸素の添加は、イオ
ン注入法またはイオンドーピング法を用いて行えばよい。その場合、加速電圧を５ｋＶ以
上１００ｋＶ以下とする。また、酸素の添加量は１×１０１４ｉｏｎｓ／ｃｍ２以上１×
１０１６ｉｏｎｓ／ｃｍ２以下とする。さらに、第１の層１３３ａに対し、上面側から異
なる条件で酸素を添加してもよい。
または、酸素の添加は、酸素を含むプラズマ中で基板側にバイアス電圧を印加することで
行ってもよい。その場合、バイアス電圧を１０Ｖ以上１ｋＶ未満とする。また、バイアス
電圧の印加時間は、１０ｓ以上１０００ｓ以下、好ましくは１０ｓ以上２００ｓ以下、さ
らに好ましくは１０ｓ以上６０ｓ以下とすればよい。
酸素が添加されることで、第１の層１３３ａを過剰酸素を含む絶縁膜とすることができる
。ただし、過剰酸素を含む絶縁膜の形成方法は上述の方法に限定されない。例えば、酸素
の割合が高い雰囲気、かつ室温以上１５０℃以下の基板温度において行うスパッタリング
法によっても、過剰酸素を含む絶縁膜を形成することができる。具体的には、酸素の割合
を、２０％以上、好ましくは５０％以上、さらに好ましくは８０％以上とすればよい。過
剰酸素を含む絶縁膜の形成方法は、適宜組み合わせることができる。
以上のようにして過剰酸素を含ませた第１の層１３３ａを形成すればよい。ただし、本実
施の形態は、第１の層１３３ａに過剰酸素を含む場合に限定されない。
次に、第２の層１３３ｂを成膜する。第２の層１３３ｂは、第２の層１３２ｂとして示し
た材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を
用いて成膜すればよい。
次に、導電膜１０５を成膜する（図５（Ｃ）参照。）。導電膜１０５は、ゲート電極１０
４として示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法また
はＰＬＤ法を用いて成膜すればよい。
次に、導電膜１０５を加工して、ゲート電極１０４を形成する。
次に、ゲート電極１０４をマスクとし、またはゲート電極１０４の加工のためにマスクを
用い、第２の層１３３ｂおよび第１の層１３３ａを加工して、第２の層１３２ｂおよび第
１の層１３２ａを含むゲート絶縁膜１３２を形成する（図６（Ａ）参照。）。
次に、ゲート電極１０４をマスクとして、酸化物半導体膜１０７に対し不純物を添加する
。不純物としては、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、ア
ルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノンから選ばれた
一種以上を添加すればよい。不純物添加の方法は、イオン注入法、イオンドーピング法で
行えばよい。そのとき、加速電圧を５ｋＶ以上１００ｋＶ以下とする。また、不純物の添
加量は１×１０１４ｉｏｎｓ／ｃｍ２以上１×１０１６ｉｏｎｓ／ｃｍ２以下とする。そ
の後、加熱処理を行ってもよい。
酸化物半導体膜１０７は、前述の不純物を添加（および加熱処理）することにより、一部
が低抵抗化する。ここで、低抵抗化した領域を領域１０６ｂ、低抵抗化しなかった領域を
領域１０６ａとし、あわせて酸化物半導体膜１０６とする。
なお、本実施の形態ではゲート絶縁膜１３２を形成した後で、酸化物半導体膜１０７へ不
純物を添加する方法について説明しているが、これに限定されない。例えば、ゲート電極
１０４を形成した後に、第２の層１３３ｂおよび第１の層１３３ａを介して酸化物半導体
膜１０７へ不純物を添加しても構わない。第２の層１３３ｂおよび第１の層１３３ａを介
することで、酸化物半導体膜１０７へダメージが入りにくくできる。
次に、バリア膜１０８を成膜する（図６（Ｂ）参照。）。バリア膜１０８は、バリア膜１
０８として示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法ま
たはＰＬＤ法を用いて成膜すればよい。
なお、バリア膜１０８の形成後、第２の加熱処理を行う。第２の加熱処理によって、下地
絶縁膜１０２または／およびゲート絶縁膜１３２から酸素を放出させることができる。放
出された酸素は、酸化物半導体膜１０６へ供給され、酸素欠損を低減することができる。
また、寄生チャネルの影響を低減することができる。第２の加熱処理は、第１の加熱処理
と同様の条件で行えばよい。
なお、第２の加熱処理は、バリア膜１０８の形成後であれば、いつ行ってもよい。また、
第２の加熱処理を行わなくてもよい。
以上のようにして図４に示すトランジスタを作製することができる。
図４に示すトランジスタは、酸化物半導体膜１０６に酸素欠損が少なく、寄生チャネルの
影響も小さく、微細化してもスイッチング特性を得ることができる。
次に、バリア膜１０８上に層間絶縁膜１１８を成膜する。層間絶縁膜１１８は、層間絶縁
膜１１８として示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ
法またはＰＬＤ法を用いて成膜すればよい。
次に、層間絶縁膜１１８およびバリア膜１０８に開口部を設け、酸化物半導体膜１０６を
露出する。
次に、配線１３６となる導電膜を成膜する。配線１３６となる導電膜は、配線１３６とし
て示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬ
Ｄ法を用いて成膜すればよい。
次に、配線１３６となる導電膜を加工して、配線１３６を形成する（図６（Ｃ）参照。）
。
本実施の形態により、微細化してもスイッチング特性の得られるトランジスタを提供する
ことができる。また、当該トランジスタを用いた集積度の高い半導体装置を提供すること
ができる。
なお、本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１とは異なる構造のトランジスタについて説明する。
図７（Ａ）は本発明の一態様に係るトランジスタの上面図である。図７（Ａ）に示す一点
鎖線Ｅ１－Ｅ２に対応する断面図を図７（Ｂ）に示す。また、図７（Ａ）に示す一点鎖線
Ｅ３－Ｅ４に対応する断面図を図７（Ｃ）に示す。なお、説明を容易にするため、図７（
Ａ）においては、下地絶縁膜２０２などを省略して示す。
図７（Ａ）に、トランジスタのチャネル長（Ｌ）およびチャネル幅（Ｗ）を示す。なお、
トランジスタのチャネル領域は、酸化物半導体膜２０６におけるゲート電極２０４と重畳
する領域である。なお、少なくとも酸化物半導体膜２０６の二側面は、ゲート電極２０４
と重畳する。
図７（Ａ）に示すトランジスタは、チャネル長が５ｎｍ以上６０ｎｍ未満、かつチャネル
幅が５ｎｍ以上２００ｎｍ未満である。
また、図７（Ａ）に示すトランジスタは、チャネル長に対して、チャネル幅が０．５倍以
上１０倍以下である。
図７（Ｂ）は、基板２００上に設けられた下地絶縁膜２０２と、下地絶縁膜２０２上に設
けられた酸化物半導体膜２０６と、酸化物半導体膜２０６と同一平面上に設けられた一対
の電極２１６と、酸化物半導体膜２０６上に設けられたゲート絶縁膜２１２と、ゲート絶
縁膜２１２上にあり、酸化物半導体膜２０６と重畳して設けられたゲート電極２０４と、
を有するトランジスタの断面構造である。
なお、図７（Ｂ）には、酸化物半導体膜２０６、一対の電極２１６、ゲート電極２０４上
に設けられた、一対の電極２１６に達する開口部を有する層間絶縁膜２１８と、層間絶縁
膜２１８の開口部を介して一対の電極２１６と接して設けられた配線２３６と、を示す。
なお、基板２００の材料は、基板１００と同様の材料から選択して用いればよい。
なお、下地絶縁膜２０２は、下地絶縁膜１０２と同様の材料から選択して用いればよい。
ゲート電極２０４は、ゲート電極１０４と同様の材料から選択して用いればよい。
ゲート絶縁膜２１２は、ゲート絶縁膜１１２と同様の材料から選択して用いればよい。な
お、ゲート絶縁膜２１２は、ゲート絶縁膜１３２と同様の層構造として設けてもよい。
酸化物半導体膜２０６は、酸化物半導体膜１０６と同様の材料から選択して用いればよい
。
層間絶縁膜２１８は、層間絶縁膜１１８と同様の材料から選択して用いればよい。
配線２３６は、配線１３６と同様の材料から選択して用いればよい。
一対の電極２１６は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、Ｔ
ａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で
用いればよい。
図示しないが、下地絶縁膜２０２、一対の電極２１６、酸化物半導体膜２０６およびゲー
ト電極２０４上にバリア膜を設けてもよい。バリア膜は、バリア膜１０８と同様の材料か
ら選択して用いればよく、バリア膜１０８と同様の機能を有する。
従って、図７に示すトランジスタは、図１乃至図４に示すトランジスタとは、酸化物半導
体膜２０６の形状、および一対の電極２１６を有する点でのみ異なる。そのため、そのほ
かの構成については、図１乃至図４についての説明を参照することができる。
図７に示すトランジスタは、図１に示すトランジスタにおいて、酸化物半導体膜１０６の
領域１０６ｂに代えて、一対の電極２１６を有する構造である。従って、実施の形態１で
示したトランジスタと比べて、ソース、ドレインの抵抗を小さくすることができる。その
ため、微細化しても、オン特性の高いトランジスタを提供することができる。
以下に、図８を用いて、図７に示すトランジスタの作製方法を示す。説明を容易にするた
め、ここでは図７（Ｂ）に対応する断面図のみを示す。
まず、基板２００を準備する。
次に、基板２００上に下地絶縁膜２０２を形成する。下地絶縁膜２０２は、下地絶縁膜１
０２と同様の材料および方法を用いて形成すればよい。
次に、一対の電極２１６となる導電膜を成膜する。一対の電極２１６となる導電膜は、一
対の電極２１６として示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、
ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、一対の電極２１６となる導電膜を加工し、下地絶縁膜２０２を露出する開口部を有
する導電膜２１７を形成する。
次に、酸化物半導体膜２０７を成膜する（図８（Ａ）参照。）。酸化物半導体膜２０７は
、酸化物半導体膜１０６として示した材料および方法を用いて成膜すればよい。
酸化物半導体膜２０７の成膜後、第１の加熱処理を行ってもよい。第１の加熱処理は、実
施の形態１を参照する。
次に、酸化物半導体膜２０７および、導電膜２１７に対して平坦化処理を行う。平坦化処
理はＣＭＰ処理などを用いればよい。当該平坦化処理によって、導電膜２１７の開口部に
のみ、酸化物半導体膜を設ける。
次に、導電膜２１７の開口部のみに設けられた酸化物半導体膜および、導電膜２１７を加
工し、島状にして、酸化物半導体膜２０６および一対の電極２１６を形成する（図８（Ｂ
）参照。）。
次に、ゲート絶縁膜２１２、およびゲート絶縁膜２１２上のゲート電極２０４を形成する
（図８（Ｃ）参照。）。ゲート絶縁膜２１２は、ゲート絶縁膜１１２またはゲート絶縁膜
１３２と同様の材料および方法を用いて形成すればよい。ゲート電極２０４は、ゲート電
極１０４と同様の材料および方法を用いて形成すればよい。
次に、バリア膜を成膜してもよい。バリア膜は、バリア膜１０８と同様の材料および方法
を用いて成膜すればよい。
以上のようにして図７に示すトランジスタを作製することができる。
図７に示すトランジスタは、酸化物半導体膜２０６に酸素欠損が少なく、寄生チャネルの
影響が小さく、微細化してもスイッチング特性を得ることができる。また、一対の電極２
１６を有することによって、微細化してもオン特性の優れたトランジスタとすることがで
きる。
次に、層間絶縁膜２１８を成膜する。層間絶縁膜２１８は、層間絶縁膜１１８と同様の材
料および方法を用いて成膜すればよい。
次に、層間絶縁膜２１８に開口部を設け、一対の電極２１６を露出する。
次に、配線２３６を形成する。配線２３６は、配線１３６と同様の材料および方法を用い
て形成すればよい（図８（Ｄ）参照。）。
本実施の形態により、微細化してもスイッチング特性の得られ、かつオン特性の優れたト
ランジスタを提供することができる。また、当該トランジスタを用いた集積度の高い半導
体装置を提供することができる。
なお、本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、実施の形態１および実施の形態２とは異なる構造のトランジスタにつ
いて説明する。
図９（Ａ）は本発明の一態様に係るトランジスタの上面図である。図９（Ａ）に示す一点
鎖線Ｆ１－Ｆ２に対応する断面図を図９（Ｂ）に示す。また、図９（Ａ）に示す一点鎖線
Ｆ３－Ｆ４に対応する断面図を図９（Ｃ）に示す。なお、説明を容易にするため、図９（
Ａ）においては、下地絶縁膜３０２などを省略して示す。
図９（Ａ）に、トランジスタのチャネル長（Ｌ）およびチャネル幅（Ｗ）を示す。なお、
トランジスタのチャネル領域は、酸化物半導体膜３０６におけるゲート電極３０４と重畳
する領域である。なお、少なくとも酸化物半導体膜３０６の二側面は、ゲート電極３０４
と重畳する。
図９（Ａ）に示すトランジスタは、チャネル長が５ｎｍ以上６０ｎｍ未満、かつチャネル
幅が５ｎｍ以上２００ｎｍ未満である。
また、図９（Ａ）に示すトランジスタは、チャネル長に対して、チャネル幅が０．５倍以
上１０倍以下である。
図９（Ｂ）は、基板３００上に設けられた下地絶縁膜３０２と、下地絶縁膜３０２上に設
けられた第１の領域３０６ａおよび第２の領域３０６ｂを有する酸化物半導体膜３０６と
、酸化物半導体膜３０６上に設けられたゲート絶縁膜３１２と、ゲート絶縁膜３１２上に
あり、酸化物半導体膜３０６と重畳して設けられたゲート電極３０４と、ゲート電極３０
４上に設けられた絶縁膜３２０と、ゲート電極３０４および絶縁膜３２０の側面と接して
設けられた側壁絶縁膜３１０と、酸化物半導体膜３０６上に設けられ、酸化物半導体膜３
０６の第２の領域３０６ｂおよび側壁絶縁膜３１０と接して設けられた一対の電極３１６
と、一対の電極３１６上に設けられ、絶縁膜３２０と上面の高さの揃った層間絶縁膜３１
８と、を有するトランジスタの断面図である。
なお、図９（Ｂ）には、層間絶縁膜３１８および絶縁膜３２０上に設けられた層間絶縁膜
３２８と、層間絶縁膜３１８および層間絶縁膜３２８に設けられた一対の電極３１６に達
する開口部を介して、一対の電極３１６と接して設けられた配線３３６を示す。
図９（Ｂ）において、ゲート電極３０４と絶縁膜３２０は同様の上面形状である。また、
ゲート絶縁膜３１２は、ゲート電極３０４および側壁絶縁膜３１０と同様の上面形状であ
る。
なお、酸化物半導体膜３０６の第１の領域３０６ａは、トランジスタのチャネル領域とし
て機能する。また、酸化物半導体膜３０６の第２の領域３０６ｂは、トランジスタのソー
ス領域およびドレイン領域として機能する。
図９に示すトランジスタは、一対の電極３１６が側壁絶縁膜３１０を挟んでゲート電極３
０４の近くにまで設けられている。そのため、ソース、ドレインの抵抗を小さくすること
ができ、トランジスタのオン特性を高めることができる。
なお、基板３００の材料は、基板１００と同様の材料から選択して用いればよい。
下地絶縁膜３０２は、下地絶縁膜１０２と同様の材料から選択して用いればよい。
ゲート電極３０４は、ゲート電極１０４と同様の材料から選択して用いればよい。
ゲート絶縁膜３１２は、ゲート絶縁膜１１２と同様の材料から選択して用いればよい。な
お、ゲート絶縁膜３１２は、ゲート絶縁膜１３２と同様の層構造として設けてもよい。
酸化物半導体膜３０６は、酸化物半導体膜１０６と同様の材料から選択して用いればよい
。
側壁絶縁膜３１０は、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シ
リコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化
イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび
酸化タンタルを含む材料から一種以上選択して用いればよい。
絶縁膜３２０は、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シリコ
ン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イッ
トリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化
タンタルを含む材料から一種以上選択して用いればよい。
一対の電極３１６は、一対の電極２１６と同様の材料から選択して用いればよい。
なお、層間絶縁膜３１８は、層間絶縁膜２１８と同様の材料から選択して用いればよい。
なお、層間絶縁膜３２８は、層間絶縁膜２１８と同様の材料から選択して用いればよい。
配線３３６は、配線１３６と同様の材料から選択して用いればよい。
図示しないが、下地絶縁膜３０２、一対の電極３１６、酸化物半導体膜３０６、絶縁膜３
２０およびゲート電極３０４上にバリア膜を設けてもよい。バリア膜は、バリア膜１０８
と同様の材料から選択して用いればよく、バリア膜１０８と同様の機能を有する。
以下に、図１０乃至図１２を用いて、図９に示すトランジスタの作製方法を示す。説明を
容易にするため、ここでは図９（Ｂ）に対応する断面図のみを示す。
まず、基板３００を準備する。
次に、下地絶縁膜３０２を成膜する。下地絶縁膜３０２は、下地絶縁膜１０２と同様の材
料および方法を用いて成膜すればよい。
次に、酸化物半導体膜３０７を形成する。酸化物半導体膜３０７は、酸化物半導体膜１０
７と同様の材料および方法を用いて形成すればよい。
次に、ゲート絶縁膜３１３を形成する。ゲート絶縁膜３１３は、ゲート絶縁膜１１２また
はゲート絶縁膜１３２と同様の材料および方法を用いて形成すればよい。
次に、導電膜３０５を成膜する。導電膜３０５は、ゲート電極３０４となる材料として示
した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法
を用いて成膜すればよい。
次に、絶縁膜３２１を成膜する（図１０（Ａ）参照。）。絶縁膜３２１は、絶縁膜３２０
として示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法または
ＰＬＤ法を用いて成膜すればよい。
次に、絶縁膜３２１および導電膜３０５を加工し、絶縁膜３２２およびゲート電極３０４
を形成する（図１０（Ｂ）参照。）。絶縁膜３２２とゲート電極３０４とは、同様の上面
形状である。
次に、絶縁膜３２２およびゲート電極３０４をマスクとし、酸化物半導体膜３０７に不純
物を添加する。具体的には、不純物として、ヘリウム、ホウ素、窒素、フッ素、ネオン、
アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよ
びキセノンから選ばれた一種以上を添加すればよい。なお、その方法は、イオン注入法、
イオンドーピング法で行えばよい。好ましくはイオン注入法を用いる。そのとき、加速電
圧を５ｋＶ以上１００ｋＶ以下とする。また、不純物の添加量は１×１０１４ｉｏｎｓ／
ｃｍ２以上１×１０１６ｉｏｎｓ／ｃｍ２以下とする。その後、加熱処理を行ってもよい
。
不純物の添加された領域は、低抵抗化し、第２の領域３０６ｂとなる。また、不純物の添
加されない領域は、第１の領域３０６ａとなる。以上のようにして、第１の領域３０６ａ
および第２の領域３０６ｂを有する酸化物半導体膜３０６を形成する（図１０（Ｃ）参照
。）。
次に、側壁絶縁膜３１０となる絶縁膜を成膜する。側壁絶縁膜３１０となる絶縁膜は、側
壁絶縁膜３１０として示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、
ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。次に、側壁絶縁膜３１０となる絶縁膜
に対し異方性の高いエッチング処理を行うことにより、絶縁膜３２２およびゲート電極３
０４の側面に接する側壁絶縁膜３１０を形成することができる。
側壁絶縁膜３１０を形成するとともに、ゲート絶縁膜３１３を側壁絶縁膜３１０およびゲ
ート電極３０４をマスクとして加工し、ゲート絶縁膜３１２を形成する（図１１（Ａ）参
照。）。
次に、導電膜３１７を成膜する（図１１（Ｂ）参照。）。導電膜３１７は、一対の電極３
１６として示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法ま
たはＰＬＤ法を用いて成膜すればよい。
なお、導電膜３１７の形成後、第２の加熱処理を行う。第２の加熱処理によって、下地絶
縁膜３０２または／およびゲート絶縁膜３１２から酸素を放出させることができる。放出
された酸素は、酸化物半導体膜３０６へ供給され、酸素欠損を低減することができる。第
２の加熱処理は、実施の形態１で示した第２の加熱処理と同様の条件で行えばよい。
また、第２の加熱処理は、導電膜３１７の形成直後に限定されず、導電膜３１７を形成し
た後であればどの工程時に行ってもよい。
次に、層間絶縁膜３１９を成膜する（図１１（Ｃ）参照。）。層間絶縁膜３１９は、層間
絶縁膜３１８として示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、Ａ
ＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、層間絶縁膜３１９上から平坦化処理（ＣＭＰ処理、ドライエッチング処理など）を
行い、一対の電極３１６、層間絶縁膜３１８、側壁絶縁膜３１０および絶縁膜３２０を形
成する（図１２（Ａ）参照。）。
層間絶縁膜３１９上から平坦化処理を行うことで、導電膜３１７の絶縁膜３２２（ゲート
電極３０４）と重畳している領域のみを除去することができる。その際に、絶縁膜３２２
も平坦化処理に曝され、厚さの薄くなった絶縁膜３２０となる。
このような方法を用いて、一対の電極３１６を形成することにより、一対の電極３１６を
側壁絶縁膜３１０を挟んでゲート電極３０４の近くにまで設けることができる。
以上のようにして、図９に示すトランジスタを作製することができる。
図９に示すトランジスタは、酸化物半導体膜３０６に酸素欠損が少なく、寄生チャネルの
影響が小さく、微細化してもスイッチング特性を得ることができる。また、一対の電極３
１６を有することによって、微細化してもオン特性の優れたトランジスタとすることがで
きる。
次に、層間絶縁膜３２８を成膜する（図１２（Ｂ）参照。）。層間絶縁膜３２８は、層間
絶縁膜３２８として示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、Ａ
ＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、層間絶縁膜３２８および層間絶縁膜３１８を加工し、一対の電極３１６を露出する
開口部を形成する。
次に、配線３３６を形成する（図１２（Ｃ）参照。）。配線３３６は、配線１３６と同様
の材料および方法を用いて形成すればよい。
本実施の形態により、微細化してもスイッチング特性の得られ、かつオン特性の優れたト
ランジスタを提供することができる。また、当該トランジスタを用いた集積度の高い半導
体装置を提供することができる。
なお、本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３とは異なる構造のトランジスタについ
て説明する。
図１３（Ａ）は本発明の一態様に係るトランジスタの上面図である。図１３（Ａ）に示す
一点鎖線Ｇ１－Ｇ２に対応する断面図を図１３（Ｂ）に示す。また、図１３（Ａ）に示す
一点鎖線Ｇ３－Ｇ４に対応する断面図を図１３（Ｃ）に示す。なお、説明を容易にするた
め、図１３（Ａ）においては、下地絶縁膜４０２などを省略して示す。
図１３（Ａ）に、トランジスタのチャネル長（Ｌ）およびチャネル幅（Ｗ）を示す。なお
、トランジスタのチャネル領域は、酸化物半導体膜４０６におけるゲート電極４０４と重
畳する領域である。なお、少なくとも酸化物半導体膜４０６の二側面は、ゲート電極４０
４と重畳する。
図１３（Ａ）に示すトランジスタは、チャネル長が５ｎｍ以上６０ｎｍ未満、かつチャネ
ル幅が５ｎｍ以上２００ｎｍ未満である。
また、図１３（Ａ）に示すトランジスタは、チャネル長に対して、チャネル幅が０．５倍
以上１０倍以下である。
図１３（Ｂ）は、基板４００上に設けられた下地絶縁膜４０２と、下地絶縁膜４０２上に
設けられたチャネル幅の１倍以上５倍以下の厚さを有する酸化物半導体膜４０６と、酸化
物半導体膜４０６上に設けられたゲート絶縁膜４１２と、ゲート絶縁膜４１２上にあり、
酸化物半導体膜４０６と重畳して設けられたゲート電極４０４と、を有するトランジスタ
の断面構造である。
なお、図１３（Ｂ）には、酸化物半導体膜４０６、ゲート電極４０４上に設けられた、酸
化物半導体膜４０６に達する開口部を有する層間絶縁膜４１８と、層間絶縁膜４１８の開
口部を介して酸化物半導体膜４０６と接して設けられた配線４３６と、を示す。
図１３は、いわゆるフィン型のトランジスタである。フィン型のトランジスタは、チャネ
ル領域が厚いことによって、キャリアの伝導経路が大きくでき、チャネル幅が小さくても
オン特性の優れたトランジスタとすることができる。
なお、シリコンを用いたフィン型のトランジスタの場合、チャネル領域が厚いことによっ
て、ゲートの電界による空乏層が広がり切らず、トランジスタを完全にオフすることが難
しいことが課題となる。一方、酸化物半導体膜を用いたフィン型のトランジスタでは、チ
ャネル領域が厚い場合でもゲートの電界による空乏層が十分に広がり、トランジスタをオ
フすることができる。
なお、基板４００の材料は、基板１００と同様の材料から選択して用いればよい。
なお、下地絶縁膜４０２は、下地絶縁膜１０２と同様の材料から選択して用いればよい。
ゲート電極４０４は、ゲート電極１０４と同様の材料から選択して用いればよい。
ゲート絶縁膜４１２は、ゲート絶縁膜１１２と同様の材料から選択して用いればよい。な
お、ゲート絶縁膜４１２は、ゲート絶縁膜１３２と同様の層構造として設けてもよい。
酸化物半導体膜４０６は、酸化物半導体膜１０６と同様の材料から選択して用いればよい
。酸化物半導体膜４０６の厚さは、１００ｎｍ以上２μｍ未満とする。
層間絶縁膜４１８は、層間絶縁膜１１８と同様の材料から選択して用いればよい。
配線４３６は、配線１３６と同様の材料から選択して用いればよい。
図示しないが、下地絶縁膜４０２、酸化物半導体膜４０６およびゲート電極４０４上にバ
リア膜を設けてもよい。バリア膜は、バリア膜１０８と同様の材料から選択して用いれば
よく、バリア膜１０８と同様の機能を有する。
以下に、図１４を用いて、図１３に示すトランジスタの作製方法を示す。説明を容易にす
るため、ここでは図１３（Ｂ）に対応する断面図のみを示す。
まず、基板４００を準備する。
次に、基板４００上に下地絶縁膜４０２を形成する。下地絶縁膜４０２は、下地絶縁膜１
０２と同様の材料および方法を用いて形成すればよい。
次に、酸化物半導体膜を形成する（図１４（Ａ）参照。）。酸化物半導体膜は、酸化物半
導体膜１０７と同様の材料および方法を用いて形成すればよい。
次に、ゲート絶縁膜４１２およびゲート絶縁膜４１２上のゲート電極４０４を形成する（
図１４（Ｂ）参照。）。ゲート絶縁膜４１２は、ゲート絶縁膜１１２またはゲート絶縁膜
１３２と同様の材料および方法を用いて形成すればよい。ゲート電極４０４は、ゲート電
極１０４と同様の材料および方法を用いて形成すればよい。
次に、ゲート電極４０４をマスクとし、酸化物半導体膜４０７に不純物を添加する。具体
的には、不純物として、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン
、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノンから選ば
れた一種以上を添加すればよい。なお、その方法は、イオン注入法、イオンドーピング法
で行えばよい。好ましくはイオン注入法を用いる。そのとき、加速電圧を５ｋＶ以上１０
０ｋＶ以下とする。また、不純物の添加量は１×１０１４ｉｏｎｓ／ｃｍ２以上１×１０
１６ｉｏｎｓ／ｃｍ２以下とする。その後、加熱処理を行ってもよい。
次に、バリア膜を成膜してもよい。バリア膜は、バリア膜１０８と同様の材料および方法
を用いて成膜すればよい。
以上のようにして図１３に示すトランジスタを作製することができる。
図１３に示すトランジスタは、酸化物半導体膜４０６に酸素欠損が少なく、寄生チャネル
の影響が小さく、微細化してもスイッチング特性を得ることができる。また、酸化物半導
体膜４０６がチャネル幅の１倍以上５倍以下の厚さを有することによって、微細化しても
オン特性の優れたトランジスタとすることができる。
次に、層間絶縁膜４１８を形成する。層間絶縁膜４１８は、層間絶縁膜１１８と同様の材
料および方法を用いて形成すればよい。
次に、層間絶縁膜４１８に開口部を設け、酸化物半導体膜４０６を露出する。
次に、配線４３６を形成する。配線４３６は、配線１３６と同様の材料および方法を用い
て形成すればよい（図１４（Ｃ）参照。）。
本実施の形態により、微細化してもスイッチング特性の得られ、かつオン特性の優れたト
ランジスタを提供することができる。また、当該トランジスタを用いた集積度の高い半導
体装置を提供することができる。
なお、本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４とは異なる構造のトランジスタについ
て説明する。
図１５（Ａ）は本発明の一態様に係るトランジスタの上面図である。図１５（Ａ）に示す
一点鎖線Ｈ１－Ｈ２に対応する断面図を図１５（Ｂ）に示す。また、図１５（Ａ）に示す
一点鎖線Ｈ３－Ｈ４に対応する断面図を図１５（Ｃ）に示す。なお、説明を容易にするた
め、図１５（Ａ）においては、下地絶縁膜５０２などを省略して示す。
図１５（Ａ）に、トランジスタのチャネル長（Ｌ）およびチャネル幅（Ｗ）を示す。なお
、トランジスタのチャネル領域は、酸化物半導体膜５０６における一対の電極５１６に挟
まれる領域である。なお、少なくとも酸化物半導体膜５０６の二側面は、ゲート電極５０
４と重畳する。
図１５（Ａ）に示すトランジスタは、チャネル長が５ｎｍ以上６０ｎｍ未満、かつチャネ
ル幅が５ｎｍ以上２００ｎｍ未満である。
また、図１５（Ａ）に示すトランジスタは、チャネル長に対して、チャネル幅が０．５倍
以上１０倍以下である。
図１５（Ｂ）は、基板５００上に設けられた下地絶縁膜５０２と、下地絶縁膜５０２上に
設けられたゲート電極５０４と、ゲート電極５０４上に設けられたゲート絶縁膜５１２と
、ゲート絶縁膜５１２を介してゲート電極５０４と重畳して設けられた酸化物半導体膜５
０６と、酸化物半導体膜５０６上に設けられた一対の電極５１６と、一対の電極５１６上
に設けられた層間絶縁膜５１８と、を有するトランジスタの断面図である。
基板５００の材料は、基板１００と同様の材料から選択して用いればよい。
下地絶縁膜５０２は、基板５００に起因する不純物が、酸化物半導体膜５０６に影響しな
いようにするために設ける。ただし、基板５００が不純物を含まない場合は、下地絶縁膜
５０２を設けなくても構わない。または、ゲート絶縁膜５１２によって不純物の拡散が抑
制できる場合は、下地絶縁膜５０２を設けなくても構わない。
下地絶縁膜５０２は、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シ
リコン、酸化窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、
酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む材料から一種以
上選択して、単層で、または積層で用いればよい。また、前述の単層または積層に加えて
、窒化酸化シリコン、窒化シリコンを積層しても構わない。
ゲート電極５０４は、ゲート電極１０４と同様の材料から選択して用いればよい。
ゲート絶縁膜５１２は、ゲート絶縁膜１１２またはゲート絶縁膜１３２と同様の材料から
選択して用いればよい。
酸化物半導体膜５０６は、酸化物半導体膜１０６と同様の材料から選択して用いればよい
。
一対の電極５１６は、一対の電極２１６と同様の材料から選択して用いればよい。
層間絶縁膜５１８は、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シ
リコン、酸化窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、
酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む材料から一種以
上選択して、単層で、または積層で用いればよい。また、前述の単層または積層に加えて
、窒化酸化シリコン、窒化シリコンを積層しても構わない。
なお、層間絶縁膜５１８は、比誘電率が低く、かつ十分な厚さを有すると好ましい。例え
ば、比誘電率が３．８程度である酸化シリコン膜を用い、２００ｎｍ以上１０００ｎｍ以
下の厚さで設ければよい。層間絶縁膜５１８の上面は、大気成分などの影響で僅かに固定
電荷を有し、その影響により、トランジスタのしきい値電圧が変動することがある。その
ため、層間絶縁膜５１８は、上面に生じる電荷の影響が十分に小さくなるような範囲の比
誘電率および厚さとすることが好ましい。同様の理由で、層間絶縁膜５１８上にポリイミ
ド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を形成することで、
層間絶縁膜５１８の上面に生じる電荷の影響を低減しても構わない。
以下に、図１６を用いて、図１５に示すトランジスタの作製方法を説明する。説明を容易
にするため、ここでは図１５（Ｂ）に対応する断面図のみを示す。
まず、基板５００を準備する。
次に、基板５００上に下地絶縁膜５０２を成膜する。下地絶縁膜５０２は、下地絶縁膜５
０２として示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法ま
たはＰＬＤ法を用いて成膜すればよい。
次に、ゲート電極５０４を形成する。ゲート電極５０４は、ゲート電極１０４と同様の材
料および方法を用いて形成すればよい。
次に、ゲート絶縁膜５１２を形成する（図１６（Ａ）参照。）。ゲート絶縁膜５１２は、
ゲート絶縁膜１１２またはゲート絶縁膜１３２と同様の材料および方法を用いて形成すれ
ばよい。
次に、酸化物半導体膜５０６を形成する（図１６（Ｂ）参照。）。酸化物半導体膜５０６
は、酸化物半導体膜１０７と同様の材料および方法を用いて形成すればよい。
次に、一対の電極５１６となる導電膜を成膜する。一対の電極５１６となる導電膜は、一
対の電極５１６として示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、
ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、一対の電極５１６となる導電膜を加工して、一対の電極５１６を形成する。なお、
一対の電極５１６となる導電膜の加工は、一部に、電子線描画装置（ＥＢ（Ｅｌｅｃｔｒ
ｏｎ Ｂｅａｍ）露光機ともいう。）を用いると好ましい。ＥＢ露光機は、極めて微細な
加工が可能であるため、微細化したトランジスタを作製するために好適である。
次に、層間絶縁膜５１８を成膜する（図１６（Ｃ）参照。）。層間絶縁膜５１８は、層間
絶縁膜５１８として示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、Ａ
ＬＤ法またはＰＬＤ法を用いて成膜すればよい。
以上のようにして図１５に示すトランジスタを作製することができる。
図１５に示すトランジスタは、酸化物半導体膜５０６に酸素欠損が少なく、寄生チャネル
の影響が小さく、微細化してもスイッチング特性を得ることができる。また、一対の電極
５１６を有することによって、微細化してもオン特性の優れたトランジスタとすることが
できる。
本実施の形態により、微細化してもスイッチング特性の得られ、かつオン特性の優れたト
ランジスタを提供することができる。また、当該トランジスタを用いた集積度の高い半導
体装置を提供することができる。
なお、本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態５のいずれかに示すトランジスタを用い
て、半導体記憶装置を作製する例について説明する。
揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択し
てキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内
容を保持するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が
ある。
不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間
にフローティングゲートを有し、当該フローティングゲートに電荷を保持することで記憶
を行うフラッシュメモリがある。
上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態１乃至実施の形態５
のいずれかに示すトランジスタを適用することができる。
まずは、実施の形態１乃至実施の形態５のいずれかに示すトランジスタを適用した半導体
記憶装置を構成するメモリセルの具体例を図１７に示す。
メモリセルは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジス
タＴｒと、キャパシタＣと、を有する（図１７（Ａ）参照。）。
キャパシタＣに保持された電圧の時間変化は、トランジスタＴｒのオフ電流によって図１
７（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充
電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する
。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間
にリフレッシュをする必要がある。
ここで、トランジスタＴｒに実施の形態１乃至実施の形態５のいずれかに示すトランジス
タを適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、保持
期間Ｔ＿１を長くすることができる。即ち、リフレッシュの頻度を少なくすることが可能
となるため、消費電力を低減することができる。例えば、オフ電流が１×１０－２１Ａか
ら１×１０－２５ＡであるトランジスタＴｒでメモリセルを構成すると、電力を供給せず
に数日間から数十年間に渡ってデータを保持することが可能となる。
また、トランジスタＴｒに実施の形態１乃至実施の形態５のいずれかに示すトランジスタ
を適用すると、該トランジスタは微細化されているため、メモリセルの面積を小さくでき
る。よって、半導体記憶装置の集積度を高めることができる。
図１７（Ｃ）は、メモリセルの断面構造の一例である。なお、図１７（Ｃ）では、トラン
ジスタＴｒに図４で示したトランジスタを適用している。そのため、トランジスタＴｒの
各構成のうち、以下で説明しないものについては、実施の形態１などの説明を参照する。
ここで、キャパシタＣは、下地絶縁膜１０２上にあり、トランジスタＴｒの領域１０６ｂ
と接して設けられた電極１１６、ゲート絶縁膜１３２と同一層かつ同一材料で形成された
絶縁層およびゲート電極１０４と同一層かつ同一材料で形成された電極（容量電極）によ
って構成される。なお、図１７（Ｃ）では、電極１１６が下地絶縁膜１０２に埋め込まれ
た形状としているが、これに限定されない。電極１１６は、下地絶縁膜１０２上にあり、
トランジスタＴｒの領域１０６ｂと接して設けられていれば、どのような形状としても構
わない。
電極１１６は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、Ｔａおよ
びＷを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いれ
ばよい。
また、ワード線ＷＬは、ゲート電極１０４と電気的に接続される。また、ビット線ＢＬは
、配線１３６と電気的に接続される。
図１７（Ｃ）に示すメモリセルでは、トランジスタＴｒとキャパシタＣとが、同一層かつ
同一材料で形成された電極および絶縁膜によって構成されるため、工程数が削減でき、生
産性を高めることができる。ただし、トランジスタＴｒとキャパシタＣとが、同一層かつ
同一材料で形成された電極および絶縁膜によって構成されなくても構わない。例えば、ト
ランジスタＴｒとキャパシタＣとを重畳して設けることで、メモリセルの面積をさらに小
さくしても構わない。
以上のように、本発明の一態様によって、集積度が高く、消費電力の小さい半導体記憶装
置を得ることができる。
次に、実施の形態１乃至実施の形態５のいずれかに示すトランジスタを適用した半導体記
憶装置を構成するメモリセルについて、図１７と異なる例を図１８を用いて説明する。
図１８（Ａ）は、メモリセルの回路図である。メモリセルは、トランジスタＴｒ＿１と、
トランジスタＴｒ＿１のゲートと電気的に接続するワード線ＷＬ＿１と、トランジスタＴ
ｒ＿１のソースと電気的に接続するソース線ＳＬ＿１と、トランジスタＴｒ＿２と、トラ
ンジスタＴｒ＿２のソースと電気的に接続するソース線ＳＬ＿２と、トランジスタＴｒ＿
２のドレインと電気的に接続するドレイン線ＤＬ＿２と、キャパシタＣと、キャパシタＣ
の一端と電気的に接続する容量線ＣＬと、キャパシタＣの他端、トランジスタＴｒ＿１の
ドレインおよびトランジスタＴｒ＿２のゲートと電気的に接続するノードＮと、を有する
。
なお、本実施の形態に示す半導体記憶装置は、ノードＮの電位に応じて、トランジスタＴ
ｒ＿２の見かけ上のしきい値電圧が変動することを利用したものである。例えば、図１８
（Ｂ）は容量線ＣＬの電圧ＶＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉｄ＿
２との関係を説明する図である。
なお、トランジスタＴｒ＿１を介してノードＮの電位を調整することができる。例えば、
ソース線ＳＬ＿１の電位をＶＤＤとする。このとき、ワード線ＷＬ＿１の電位をトランジ
スタＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電位以上とすることで、ノードＮの
電位をＨＩＧＨにすることができる。また、ワード線ＷＬ＿１の電位をトランジスタＴｒ
＿１のしきい値電圧Ｖｔｈ以下とすることで、ノードＮの電位をＬＯＷにすることができ
る。
そのため、Ｎ＝ＬＯＷで示したＶＣＬ－Ｉｄ＿２カーブと、Ｎ＝ＨＩＧＨで示したＶＣＬ
－Ｉｄ＿２カーブのいずれかを得ることができる。即ち、Ｎ＝ＬＯＷでは、ＶＣＬ＝０Ｖ
にてＩｄ＿２が小さいため、データ０となる。また、Ｎ＝ＨＩＧＨでは、ＶＣＬ＝０Ｖに
てＩｄ＿２が大きいため、データ１となる。このようにして、データを記憶することがで
きる。
ここで、トランジスタＴｒ＿１に実施の形態１乃至実施の形態５のいずれかに示すトラン
ジスタを適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、
ノードＮに蓄積された電荷がトランジスタＴｒ＿１のソースおよびドレイン間を意図せず
にリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができ
る。また、書き込み時に高い電圧が不要であるため、フラッシュメモリなどと比較して消
費電力が低く、動作速度を速めることができる。
また、トランジスタＴｒ＿１に実施の形態１乃至実施の形態５のいずれかに示すトランジ
スタを適用すると、該トランジスタは微細化されているため、メモリセルの面積を小さく
できる。よって、半導体記憶装置の集積度を高めることができる。
図１８（Ｃ）は、メモリセルの断面構造の一例である。なお、図１８（Ｃ）では、トラン
ジスタＴｒ＿１に図４で示したトランジスタを適用している。そのため、トランジスタＴ
ｒ＿１の各構成のうち、以下で説明しないものについては、実施の形態１などの説明を参
照する。
なお、本実施の形態では、トランジスタＴｒ＿２として、シリコンを用いたトランジスタ
を適用した場合について説明する。ただし、トランジスタＴｒ＿２に、実施の形態１乃至
実施の形態５のいずれかに示すトランジスタを適用しても構わない。
シリコンを用いたトランジスタは、実施の形態１乃至実施の形態５に示すトランジスタと
比べて、オン特性を高めやすい利点を有する。従って、低いオフ電流の求められるトラン
ジスタＴｒ＿１よりも、高いオン特性の求められるトランジスタＴｒ＿２に好適といえる
。
ここで、トランジスタＴｒ＿２は、基板１５０上に設けられた下地絶縁膜１５２と、下地
絶縁膜１５２上に設けられた、領域１５６ａおよび領域１５６ｂを含むシリコン膜１５６
と、シリコン膜１５６上に設けられたゲート絶縁膜１６２と、ゲート絶縁膜１６２上にあ
り、シリコン膜１５６と重畳して設けられたゲート電極１５４と、ゲート絶縁膜１６２お
よびゲート電極１５４の側壁に接して設けられた側壁絶縁膜１６０と、を有する。
なお、トランジスタＴｒ＿２上には層間絶縁膜１５８が設けられ、層間絶縁膜１５８上に
は水素含有層１６８が設けられる。
基板１５０の材料は、基板１００と同様の材料から選択して用いればよい。
下地絶縁膜１５２は、下地絶縁膜１０２と同様の材料から選択して用いればよい。
シリコン膜１５６は、単結晶シリコン膜、多結晶シリコン膜などのシリコン膜を用いれば
よい。
なお、領域１５６ａはチャネル領域として機能する。また、領域１５６ｂはソース領域お
よびドレイン領域として機能する。
なお、本実施の形態ではシリコン膜をチャネル領域、ソース領域およびドレイン領域に用
いているが、基板１５０がシリコンウェハなどの半導体基板の場合、半導体基板内にチャ
ネル領域、ソース領域およびドレイン領域が設けられていても構わない。
ゲート絶縁膜１６２は、ゲート絶縁膜１１２と同様の材料から選択して用いればよい。
ゲート電極１５４は、ゲート電極１０４と同様の材料から選択して用いればよい。
側壁絶縁膜１６０は、側壁絶縁膜３１０と同様の材料から選択して用いればよい。
層間絶縁膜１５８は、層間絶縁膜１１８と同様の材料から選択して用いればよい。なお、
層間絶縁膜１５８上にポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂な
どの樹脂膜を形成しても構わない。
水素含有層１６８は、二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍ
ａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で水素を１×１０２１ａｔｏｍｓ／ｃｍ３以上含む
絶縁膜である。
水素含有層１６８は、例えば、窒化酸化シリコン膜、窒化シリコン膜を用いればよい。
トランジスタＴｒ＿２は、シリコンを用いたトランジスタであるため、シリコン膜１５６
の表面を水素終端化することで電気特性を向上させることができる。そのため、水素含有
層１６８から水素が供給されると好ましい。ただし、本実施の形態は、水素含有層１６８
が設けられた構造に限定されない。例えば、水素含有層１６８を用いずに、トランジスタ
Ｔｒ＿２に水素を供給しても構わない。
また、図示しないが、水素含有層１６８と下地絶縁膜１０２との間に水素透過性の低い層
を設けても構わない。トランジスタＴｒ＿１は酸化物半導体膜を用いたトランジスタであ
る。酸化物半導体膜中で水素はキャリアの生成源となることがあるため、水素の混入を極
力低減することが好ましい。そのため、水素含有層１６８が設けられる場合は、水素透過
性の低い層でトランジスタＴｒ＿１への水素の拡散を抑制することが好ましい。
なお、水素透過性の低い層は、具体的には、３５０℃、１時間の加熱処理によって水素が
透過しない性質を有する絶縁膜である。
また、キャパシタＣは、下地絶縁膜１０２上にあり、トランジスタＴｒ＿１の領域１０６
ｂと接して設けられた電極１６６、ゲート絶縁膜１３２と同一層かつ同一材料で形成され
た絶縁層およびゲート電極１０４と同一層かつ同一材料で形成された電極（容量電極）に
よって構成される。電極１６６は、下地絶縁膜１０２、水素含有層１６８および層間絶縁
膜１５８に設けられた開口部を介して、トランジスタＴｒ＿２のゲート電極１５４と接す
る。なお、図１８（Ｃ）では、電極１６６が下地絶縁膜１０２に埋め込まれた形状として
いるが、これに限定されない。電極１６６は、下地絶縁膜１０２上にあり、トランジスタ
Ｔｒ＿１の領域１０６ｂおよびトランジスタＴｒ＿２のゲート電極１５４と接して設けら
れていれば、どのような形状としても構わない。
電極１６６は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、Ｔａおよ
びＷを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いれ
ばよい。
また、ワード線ＷＬ＿１は、ゲート電極１０４と電気的に接続される。また、ソース線Ｓ
Ｌ＿１は、配線１３６と電気的に接続される。また、容量線ＣＬは、容量電極と電気的に
接続される。
図１８（Ｃ）に示すメモリセルでは、トランジスタＴｒ＿１とキャパシタＣとが、同一層
かつ同一材料で形成された電極および絶縁膜によって構成されるため、工程数が削減でき
、生産性を高めることができる。ただし、トランジスタＴｒ＿１とキャパシタＣとが、同
一層かつ同一材料で形成された電極および絶縁膜によって構成されなくても構わない。例
えば、トランジスタＴｒとキャパシタＣとを重畳して設けることで、メモリセルの面積を
さらに小さくしても構わない。
以上のように、本発明の一態様によって、集積度が高く、消費電力の小さい半導体記憶装
置を得ることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態７）
実施の形態１乃至実施の形態５のいずれかに示すトランジスタまたは実施の形態６に示し
た半導体記憶装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉ
ｎｇ Ｕｎｉｔ）を構成することができる。
図１９（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１９（Ａ）に示すＣ
ＰＵは、基板１１９０上に、演算論理装置（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ
ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１
９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ
１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１
１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／
Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板など
を用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けて
もよい。もちろん、図１９（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にす
ぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するた
めの信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム
実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状
態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレ
スを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種
回路に供給する。
図１９（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジ
スタ１１９６の記憶素子には、実施の形態６に示す半導体記憶装置を用いることができる
。
図１９（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１
からの指示に従い、レジスタ１１９６における保持動作を行う。即ち、レジスタ１１９６
が有する記憶素子において、フリップフロップによるデータの保持を行うか、キャパシタ
によるデータの保持を行う。フリップフロップによってデータが保持されている場合、レ
ジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデー
タが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６
内の記憶素子への電源電圧の供給を停止することができる。
電源停止に関しては、図１９（Ｂ）または図１９（Ｃ）に示すように、記憶素子群と、電
源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設
けることにより行うことができる。以下に図１９（Ｂ）および図１９（Ｃ）の回路の説明
を行う。
図１９（Ｂ）および図１９（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチ
ング素子に実施の形態１乃至実施の形態５のいずれかに示すトランジスタを用いた構成の
一例を示す。
図１９（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数
有する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には
、実施の形態６に示す半導体記憶装置を用いることができる。記憶素子群１１４３が有す
るそれぞれの記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの
電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有するそれぞれの記憶
素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられて
いる。
図１９（Ｂ）では、スイッチング素子１１４１として、オフ電流の極めて小さいトランジ
スタを用いており、該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイ
ッチングが制御される。
なお、図１９（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構
成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチ
ング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場
合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていても
よいし、直列と並列が組み合わされて接続されていてもよい。
また、図１９（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、
スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記
憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそ
れぞれの記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することがで
きる。
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイ
ッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合に
おいてもデータを保持することが可能であり、消費電力の低減を行うことができる。例え
ば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を
停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減す
ることができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態８）
本実施の形態では、実施の形態１乃至実施の形態７の少なくともいずれかを適用した電子
機器の例について説明する。
図２０（Ａ）は携帯型情報端末である。図２０（Ａ）に示す携帯型情報端末は、筐体９３
００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９
３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の
一形態は、本体内部にある演算装置、無線回路または記憶回路に適用することができる。
図２０（Ｂ）は、ディスプレイである。図２０（Ｂ）に示すディスプレイは、筐体９３１
０と、表示部９３１１と、を具備する。本発明の一形態は、本体内部にある演算装置、無
線回路または記憶回路に適用することができる。
図２０（Ｃ）は、デジタルスチルカメラである。図２０（Ｃ）に示すデジタルスチルカメ
ラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３
と、を具備する。本発明の一形態は、本体内部にある演算装置、無線回路または記憶回路
に適用することができる。
図２０（Ｄ）は２つ折り可能な携帯情報端末である。図２０（Ｄ）に示す２つ折り可能な
携帯情報端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、留め具９６３３
、操作スイッチ９６３８、を有する。本発明の一形態は、本体内部にある演算装置、無線
回路または記憶回路に適用することができる。
なお、表示部９６３１ａまたは／および表示部９６３１ｂは、一部または全部をタッチパ
ネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことが
できる。
本発明の一態様に係る半導体装置を用いることで、電子機器の性能を高め、消費電力を小
さくできることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
１００ 基板
１０２ 下地絶縁膜
１０４ ゲート電極
１０５ 導電膜
１０６ 酸化物半導体膜
１０６ａ 領域
１０６ｂ 領域
１０７ 酸化物半導体膜
１０８ バリア膜
１１２ ゲート絶縁膜
１１６ 電極
１１８ 層間絶縁膜
１３２ ゲート絶縁膜
１３６ 配線
１５０ 基板
１５２ 下地絶縁膜
１５４ ゲート電極
１５６ シリコン膜
１５６ａ 領域
１５６ｂ 領域
１５８ 層間絶縁膜
１６０ 側壁絶縁膜
１６２ ゲート絶縁膜
１６６ 電極
１６８ 水素含有層
２００ 基板
２０２ 下地絶縁膜
２０４ ゲート電極
２０６ 酸化物半導体膜
２０７ 酸化物半導体膜
２１２ ゲート絶縁膜
２１６ 一対の電極
２１７ 導電膜
２１８ 層間絶縁膜
２３６ 配線
３００ 基板
３０２ 下地絶縁膜
３０４ ゲート電極
３０５ 導電膜
３０６ 酸化物半導体膜
３０６ａ 領域
３０６ｂ 領域
３０７ 酸化物半導体膜
３１０ 側壁絶縁膜
３１２ ゲート絶縁膜
３１３ ゲート絶縁膜
３１６ 一対の電極
３１７ 導電膜
３１８ 層間絶縁膜
３１９ 層間絶縁膜
３２０ 絶縁膜
３２１ 絶縁膜
３２２ 絶縁膜
３２８ 層間絶縁膜
３３６ 配線
４００ 基板
４０２ 下地絶縁膜
４０４ ゲート電極
４０６ 酸化物半導体膜
４０７ 酸化物半導体膜
４１２ ゲート絶縁膜
４１８ 層間絶縁膜
４３６ 配線
５００ 基板
５０２ 下地絶縁膜
５０４ ゲート電極
５０６ 酸化物半導体膜
５１２ ゲート絶縁膜
５１６ 一対の電極
５１８ 層間絶縁膜
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
９６３０ 筐体
９６３１ａ 表示部
９６３１ｂ 表示部
９６３３ 留め具
９６３８ 操作スイッチ

Claims (3)

  1. 第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
    前記第１のトランジスタのソース又はドレインは、前記容量素子及び前記第２のトランジスタのゲート電極と電気的に接続される、半導体装置であって、
    酸化物半導体層と、多結晶シリコン層と、を有し、
    前記酸化物半導体層は、前記第１のトランジスタのチャネル形成領域を有し、
    前記多結晶シリコン層は、前記第２のトランジスタのチャネル形成領域を有し、
    前記酸化物半導体層は、前記多結晶シリコン層の上層に設けられる、半導体装置。
  2. 第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
    前記第１のトランジスタのソース又はドレインは、前記容量素子と電気的に接続される、半導体装置であって、
    酸化物半導体層と、多結晶シリコン層と、を有し、
    前記酸化物半導体層は、前記第１のトランジスタのチャネル形成領域を有し、
    前記多結晶シリコン層は、前記第２のトランジスタのチャネル形成領域を有する、半導体装置。
  3. 第１のトランジスタと、第２のトランジスタと、容量素子と、を有する、半導体装置であって、
    酸化物半導体層と、多結晶シリコン層と、を有し、
    前記酸化物半導体層は、前記第１のトランジスタのチャネル形成領域を有し、
    前記多結晶シリコン層は、前記第２のトランジスタのチャネル形成領域を有し、
    前記酸化物半導体層は、前記多結晶シリコン層の上層に設けられる、半導体装置。
JP2022041426A 2012-01-20 2022-03-16 半導体装置 Withdrawn JP2022095660A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2024019195A JP2024050886A (ja) 2012-01-20 2024-02-13 半導体装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2012009722 2012-01-20
JP2012009722 2012-01-20
JP2019227200A JP2020043374A (ja) 2012-01-20 2019-12-17 半導体装置、及び半導体装置の作製方法
JP2021170024A JP7228658B2 (ja) 2012-01-20 2021-10-18 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2021170024A Division JP7228658B2 (ja) 2012-01-20 2021-10-18 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2024019195A Division JP2024050886A (ja) 2012-01-20 2024-02-13 半導体装置

Publications (1)

Publication Number Publication Date
JP2022095660A true JP2022095660A (ja) 2022-06-28

Family

ID=48796506

Family Applications (11)

Application Number Title Priority Date Filing Date
JP2013006832A Active JP6039437B2 (ja) 2012-01-20 2013-01-18 半導体装置
JP2016214848A Expired - Fee Related JP6286009B2 (ja) 2012-01-20 2016-11-02 半導体装置
JP2018017368A Active JP6636068B2 (ja) 2012-01-20 2018-02-02 半導体装置及び半導体装置の作製方法
JP2019227200A Withdrawn JP2020043374A (ja) 2012-01-20 2019-12-17 半導体装置、及び半導体装置の作製方法
JP2020012832A Active JP6716797B2 (ja) 2012-01-20 2020-01-29 半導体装置
JP2020100792A Active JP6765562B2 (ja) 2012-01-20 2020-06-10 半導体装置
JP2020152853A Active JP6961056B2 (ja) 2012-01-20 2020-09-11 半導体装置、及び、半導体装置の作製方法
JP2021167606A Active JP7228656B2 (ja) 2012-01-20 2021-10-12 半導体装置
JP2021170024A Active JP7228658B2 (ja) 2012-01-20 2021-10-18 半導体装置
JP2022041426A Withdrawn JP2022095660A (ja) 2012-01-20 2022-03-16 半導体装置
JP2024019195A Pending JP2024050886A (ja) 2012-01-20 2024-02-13 半導体装置

Family Applications Before (9)

Application Number Title Priority Date Filing Date
JP2013006832A Active JP6039437B2 (ja) 2012-01-20 2013-01-18 半導体装置
JP2016214848A Expired - Fee Related JP6286009B2 (ja) 2012-01-20 2016-11-02 半導体装置
JP2018017368A Active JP6636068B2 (ja) 2012-01-20 2018-02-02 半導体装置及び半導体装置の作製方法
JP2019227200A Withdrawn JP2020043374A (ja) 2012-01-20 2019-12-17 半導体装置、及び半導体装置の作製方法
JP2020012832A Active JP6716797B2 (ja) 2012-01-20 2020-01-29 半導体装置
JP2020100792A Active JP6765562B2 (ja) 2012-01-20 2020-06-10 半導体装置
JP2020152853A Active JP6961056B2 (ja) 2012-01-20 2020-09-11 半導体装置、及び、半導体装置の作製方法
JP2021167606A Active JP7228656B2 (ja) 2012-01-20 2021-10-12 半導体装置
JP2021170024A Active JP7228658B2 (ja) 2012-01-20 2021-10-18 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2024019195A Pending JP2024050886A (ja) 2012-01-20 2024-02-13 半導体装置

Country Status (3)

Country Link
US (3) US20130187150A1 (ja)
JP (11) JP6039437B2 (ja)
KR (7) KR102097171B1 (ja)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102103913B1 (ko) 2012-01-10 2020-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US8969867B2 (en) 2012-01-18 2015-03-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20130221345A1 (en) 2012-02-28 2013-08-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9029863B2 (en) 2012-04-20 2015-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
TWI593025B (zh) 2013-01-30 2017-07-21 半導體能源研究所股份有限公司 氧化物半導體層的處理方法
US9318484B2 (en) 2013-02-20 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9590109B2 (en) * 2013-08-30 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
MX2016002728A (es) 2013-09-02 2016-06-08 Philip Morris Products Sa Metodo y aparato para fabricar un material de trama rizado variable.
JP6570817B2 (ja) 2013-09-23 2019-09-04 株式会社半導体エネルギー研究所 半導体装置
JP2015084418A (ja) * 2013-09-23 2015-04-30 株式会社半導体エネルギー研究所 半導体装置
DE102014220672A1 (de) * 2013-10-22 2015-05-07 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
JP2016001712A (ja) * 2013-11-29 2016-01-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2016027597A (ja) * 2013-12-06 2016-02-18 株式会社半導体エネルギー研究所 半導体装置
TWI642186B (zh) * 2013-12-18 2018-11-21 日商半導體能源研究所股份有限公司 半導體裝置
JP6488124B2 (ja) * 2013-12-27 2019-03-20 株式会社半導体エネルギー研究所 半導体装置
WO2015114476A1 (en) * 2014-01-28 2015-08-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9929279B2 (en) 2014-02-05 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6559444B2 (ja) * 2014-03-14 2019-08-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9461179B2 (en) * 2014-07-11 2016-10-04 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor device (TFT) comprising stacked oxide semiconductor layers and having a surrounded channel structure
US10032888B2 (en) * 2014-08-22 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, and electronic appliance having semiconductor device
US10559667B2 (en) * 2014-08-25 2020-02-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for measuring current of semiconductor device
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6676316B2 (ja) 2014-09-12 2020-04-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9704704B2 (en) 2014-10-28 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
KR102316103B1 (ko) * 2014-12-02 2021-10-26 엘지디스플레이 주식회사 수소 공급 박막을 구비한 산화물 반도체를 포함하는 박막 트랜지스터 기판
JP6683503B2 (ja) * 2015-03-03 2020-04-22 株式会社半導体エネルギー研究所 半導体装置
JP6803682B2 (ja) * 2015-05-22 2020-12-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2017081579A1 (en) 2015-11-13 2017-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6851814B2 (ja) 2015-12-29 2021-03-31 株式会社半導体エネルギー研究所 トランジスタ
JP6925819B2 (ja) * 2017-02-17 2021-08-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP7109902B2 (ja) * 2017-10-26 2022-08-01 株式会社ジャパンディスプレイ 表示装置及びその製造方法
JP2019125789A (ja) * 2019-01-23 2019-07-25 株式会社半導体エネルギー研究所 半導体装置
KR20210129294A (ko) 2020-04-17 2021-10-28 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR20220063448A (ko) * 2020-11-10 2022-05-17 엘지디스플레이 주식회사 표시장치
KR20220096469A (ko) 2020-12-31 2022-07-07 엘지디스플레이 주식회사 중첩된 화소 구동부들을 포함하는 표시장치
CN115734614A (zh) * 2021-08-27 2023-03-03 联华电子股份有限公司 半导体元件及其制作方法

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002050764A (ja) * 2000-08-02 2002-02-15 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、アレイ基板、液晶表示装置、有機ｅｌ表示装置およびその製造方法
US20060199305A1 (en) * 2005-02-13 2006-09-07 Neng-Kuo Chen Method for fabricating ultra-high tensile-stressed film and strained-silicon transistors thereof
JP2007220816A (ja) * 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ及びその製法
JP2009094492A (ja) * 2007-09-20 2009-04-30 Semiconductor Energy Lab Co Ltd 表示装置
JP2009135350A (ja) * 2007-12-03 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US20100140608A1 (en) * 2008-12-04 2010-06-10 Samsung Electronics Co., Ltd. Transistor and method of manufacturing the same
US20100301340A1 (en) * 2009-06-01 2010-12-02 Ishiang Shih Thin film transistors and arrays
JP2011107260A (ja) * 2009-11-13 2011-06-02 Seiko Epson Corp 半導体装置用基板及びその製造方法、半導体装置並びに電子機器
JP2011135063A (ja) * 2009-11-28 2011-07-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011139054A (ja) * 2009-12-04 2011-07-14 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011146694A (ja) * 2009-12-18 2011-07-28 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2011151377A (ja) * 2009-12-18 2011-08-04 Semiconductor Energy Lab Co Ltd 半導体装置
JP2011171726A (ja) * 2010-01-22 2011-09-01 Semiconductor Energy Lab Co Ltd 半導体メモリ装置および半導体メモリ装置の駆動方法
JP2011211185A (ja) * 2010-03-08 2011-10-20 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法
JP2011228622A (ja) * 2010-03-30 2011-11-10 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04134832A (ja) 1990-09-27 1992-05-08 Toshiba Corp 電界効果トランジスタ
JPH0990416A (ja) * 1995-09-26 1997-04-04 Toshiba Corp 液晶表示装置の製造方法およびそれに用いられる薄膜トランジスタの製造方法
JP2895963B2 (ja) * 1996-01-29 1999-05-31 株式会社大貴 動物用***物処理材及びその製造方法
JP4372939B2 (ja) * 1999-02-12 2009-11-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2002329869A (ja) * 2001-04-27 2002-11-15 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2005116977A (ja) * 2003-10-10 2005-04-28 Sharp Corp 薄膜トランジスタおよびその製造方法
JP2005268724A (ja) * 2004-03-22 2005-09-29 Sony Corp 電子素子およびその製造方法
JP4405458B2 (ja) 2005-10-31 2010-01-27 株式会社東芝 半導体装置
US20070215945A1 (en) * 2006-03-20 2007-09-20 Canon Kabushiki Kaisha Light control device and display
JP2009528670A (ja) * 2006-06-02 2009-08-06 財団法人高知県産業振興センター 半導体機器及びその製法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4404881B2 (ja) * 2006-08-09 2010-01-27 日本電気株式会社 薄膜トランジスタアレイ、その製造方法及び液晶表示装置
JP2008187084A (ja) * 2007-01-31 2008-08-14 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2008216940A (ja) * 2007-03-08 2008-09-18 Seiko Epson Corp 電気光学装置の製造方法
US7972898B2 (en) * 2007-09-26 2011-07-05 Eastman Kodak Company Process for making doped zinc oxide
JP2009170794A (ja) * 2008-01-18 2009-07-30 Advanced Lcd Technologies Development Center Co Ltd 薄膜半導体装置の製造方法
JP5414203B2 (ja) * 2008-05-23 2014-02-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5552753B2 (ja) * 2008-10-08 2014-07-16 ソニー株式会社 薄膜トランジスタおよび表示装置
JP2010263064A (ja) * 2009-05-07 2010-11-18 Videocon Global Ltd 薄膜トランジスタ、液晶表示装置及びこれらの製造方法
JP2011071476A (ja) * 2009-08-25 2011-04-07 Canon Inc 薄膜トランジスタ、薄膜トランジスタを用いた表示装置及び薄膜トランジスタの製造方法
KR101933841B1 (ko) * 2009-10-16 2018-12-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 이를 구비한 전자 장치
CN102714208B (zh) * 2010-01-15 2015-05-20 株式会社半导体能源研究所 半导体装置
KR101810261B1 (ko) * 2010-02-10 2017-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전계 효과 트랜지스터
KR20120121931A (ko) * 2010-02-19 2012-11-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101932909B1 (ko) * 2010-03-04 2018-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 메모리 장치 및 반도체 장치
WO2011114905A1 (en) * 2010-03-19 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
CN106098788B (zh) * 2010-04-02 2020-10-16 株式会社半导体能源研究所 半导体装置
CN102859703B (zh) * 2010-04-23 2015-12-02 株式会社半导体能源研究所 半导体装置的制造方法
WO2011135999A1 (en) * 2010-04-27 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
WO2011142371A1 (en) * 2010-05-14 2011-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011145634A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011152233A1 (en) * 2010-06-04 2011-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI608486B (zh) * 2010-09-13 2017-12-11 半導體能源研究所股份有限公司 半導體裝置
JP5352599B2 (ja) * 2011-01-17 2013-11-27 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002050764A (ja) * 2000-08-02 2002-02-15 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、アレイ基板、液晶表示装置、有機ｅｌ表示装置およびその製造方法
US20060199305A1 (en) * 2005-02-13 2006-09-07 Neng-Kuo Chen Method for fabricating ultra-high tensile-stressed film and strained-silicon transistors thereof
JP2007220816A (ja) * 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ及びその製法
JP2009094492A (ja) * 2007-09-20 2009-04-30 Semiconductor Energy Lab Co Ltd 表示装置
JP2009135350A (ja) * 2007-12-03 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US20100140608A1 (en) * 2008-12-04 2010-06-10 Samsung Electronics Co., Ltd. Transistor and method of manufacturing the same
US20100301340A1 (en) * 2009-06-01 2010-12-02 Ishiang Shih Thin film transistors and arrays
JP2011107260A (ja) * 2009-11-13 2011-06-02 Seiko Epson Corp 半導体装置用基板及びその製造方法、半導体装置並びに電子機器
JP2011135063A (ja) * 2009-11-28 2011-07-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011139054A (ja) * 2009-12-04 2011-07-14 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011146694A (ja) * 2009-12-18 2011-07-28 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2011151377A (ja) * 2009-12-18 2011-08-04 Semiconductor Energy Lab Co Ltd 半導体装置
JP2011171726A (ja) * 2010-01-22 2011-09-01 Semiconductor Energy Lab Co Ltd 半導体メモリ装置および半導体メモリ装置の駆動方法
JP2011211185A (ja) * 2010-03-08 2011-10-20 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法
JP2011228622A (ja) * 2010-03-30 2011-11-10 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置

Also Published As

Publication number Publication date
JP2020141151A (ja) 2020-09-03
KR102467389B1 (ko) 2022-11-14
JP6716797B2 (ja) 2020-07-01
KR102337708B1 (ko) 2021-12-08
JP2013168646A (ja) 2013-08-29
US20200220028A1 (en) 2020-07-09
KR102097171B1 (ko) 2020-04-03
KR20210116385A (ko) 2021-09-27
JP2021005719A (ja) 2021-01-14
JP6286009B2 (ja) 2018-02-28
JP6039437B2 (ja) 2016-12-07
KR102308500B1 (ko) 2021-10-06
KR102555077B1 (ko) 2023-07-12
US20130187150A1 (en) 2013-07-25
US20220293798A1 (en) 2022-09-15
KR20220047950A (ko) 2022-04-19
KR20210151746A (ko) 2021-12-14
JP6765562B2 (ja) 2020-10-07
JP2020074463A (ja) 2020-05-14
JP7228658B2 (ja) 2023-02-24
KR102386564B1 (ko) 2022-04-15
JP2022002343A (ja) 2022-01-06
JP2018082215A (ja) 2018-05-24
KR20210005984A (ko) 2021-01-15
JP2024050886A (ja) 2024-04-10
JP2020043374A (ja) 2020-03-19
KR20130085959A (ko) 2013-07-30
KR20200015681A (ko) 2020-02-12
JP6961056B2 (ja) 2021-11-05
JP2017034285A (ja) 2017-02-09
KR20220155419A (ko) 2022-11-22
JP6636068B2 (ja) 2020-01-29
JP7228656B2 (ja) 2023-02-24
JP2022002349A (ja) 2022-01-06

Similar Documents

Publication Publication Date Title
JP6961056B2 (ja) 半導体装置、及び、半導体装置の作製方法
JP7291821B2 (ja) 半導体装置
JP7422813B2 (ja) 半導体装置
JP7257563B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220318

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230404

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20230605

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230803

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20231114

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20240214