JP2022081872A - 半導体装置およびその製造方法 - Google Patents

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Toshihiko Akiba
祐輔 田沼
Yusuke Tanuma
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Abstract

Figure 2022081872000001
【課題】半導体装置の性能を向上させる。
【解決手段】半導体装置は、配線基板と、配線基板上に搭載される半導体チップＣＨＰ１と、半導体チップＣＨＰ１上に半導体チップＣＨＰ１の全体を覆うように配置され、半導体チップＣＨＰ１よりも面積が大きい放熱シートＴＩＭと、半導体チップＣＨＰ１および放熱シートＴＩＭ、かつ、放熱シートＴＩＭが固定されたカバー部材ＬＩＤと、を有する。カバー部材ＬＩＤは、半導体チップＣＨＰ１と対向する部分ＬＩＤ１と、部分ＬＩＤ１の周囲に配置され、配線基板上に接着固定されるフランジ部分ＬＩＤｆと、部分ＬＩＤ１とフランジ部分ＬＩＤｆとの間にある部分ＬＩＤ２と、を有する。放熱シートＴＩＭ側からカバー部材ＬＩＤを視た平面視において、放熱シートＴＩＭは、放熱シートＴＩＭとカバー部材ＬＩＤとの間に部分的に配置された接着部材ＢＮＤ２を介してカバー部材ＬＩＤに接着固定されている。
【選択図】図５

Description

本発明は、半導体装置およびその製造方法に関する。
配線基板上に搭載された半導体チップ上にリッドが接着された構造の半導体装置がある（例えば、特許文献１参照）。
特開２０１２－５４５９７号公報
半導体装置の高機能化を実現するための課題の一つとして、半導体装置の放熱性能を向上させることがある。半導体装置を高機能化しようとすれば、消費電力が増大し、これに伴って半導体チップの発熱量が増大する。半導体装置の放熱特性を向上させて、半導体チップの温度上昇を抑制できれば、半導体チップ内の回路の熱による誤動作を抑制できる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、配線基板と、上記配線基板上に搭載される半導体チップと、上記半導体チップ上に上記半導体チップの全体を覆うように配置され、上記半導体チップよりも面積が大きい放熱シートと、上記半導体チップおよび上記放熱シート、かつ、上記放熱シートが固定されたカバー部材と、を有する。上記カバー部材は、上記半導体チップと対向する第１部分と、上記第１部分の周囲に配置され、上記配線基板上に接着固定されるフランジ部分と、上記第１部分と上記フランジ部分との間にある第２部分と、を有する。上記放熱シート側から上記カバー部材を視た平面視において、上記放熱シートは、上記放熱シートと上記カバー部材との間に部分的に配置された第２接着部材を介して上記カバー部材に接着固定されている。
上記一実施の形態によれば、半導体装置の性能を向上させることができる。
一実施の形態の半導体装置の上面図である。 図１に示す半導体装置の下面図である。 図１に示すカバー部材を取り除いた状態で配線基板上の半導体装置の内部構造を示す平面図である。 図１のＡ－Ａ線に沿った断面図である。 図４に示すカバー部材を放熱シート側から視た平面図である。 図５のＢ－Ｂ線に沿った拡大断面図である。 図５に対する変形例である接着部材のレイアウトの一例を示す平面図である。 図５に対する他の変形例である接着部材のレイアウトの一例を示す平面図である。 図４に対する変形例である半導体装置の断面図である。 図５に対する他の変形例であって、図９に示すカバー部材を放熱シート側から視た平面図である。 図１０に対する変形例である接着部材のレイアウトの一例を示す平面図である。 図９に対する変形例を示す断面図である。 図１１に対する変形例を示す平面図である。 図１３のＣ－Ｃ線に沿った拡大断面図である。 図１～図４を用いて説明した半導体装置の組立工程のフローを示す説明図である。 図４、図９および図１２のうちいずれかに記載されたカバー部材と配線基板との接着部分周辺の変形例を示す拡大平面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
また、本明細書において、「半導体部品」とは、半導体内の電子を利用した部品である。この「半導体部品」の例としては、半導体チップや、半導体チップがパッケージングされた半導体パッケージを挙げることができる。また、半導体を含むか否かに関らず、電気回路に組み込まれ、電気的な機能を発揮する部品のことを「電子部品」という。電子部品には半導体部品の他、抵抗素子やコンデンサ素子、インダクタ素子などの部品を含む。
＜半導体装置＞
図１は、本実施の形態の半導体装置の上面図である。図２は、図１に示す半導体装置の下面図である。また、図３は、図１に示すカバー部材を取り除いた状態で配線基板上の半導体装置の内部構造を示す平面図である。また、図４は、図１のＡ－Ａ線に沿った断面図である。
本実施の形態の半導体装置ＰＫＧ１は、配線基板ＳＵＢ１と、配線基板ＳＵＢ１に搭載される半導体チップＣＨＰ１（図３参照）と、を有する。また、半導体装置ＰＫＧ１は、半導体チップＣＨＰ１上に配置される放熱シートＴＩＭと、半導体チップＣＨＰ１の全体、放熱シートＴＩＭの全体、および配線基板ＳＵＢ１の一部分を覆い、かつ、放熱シートＴＩＭが固定されたカバー部材ＬＩＤと、を有する。
図４に示すように、配線基板ＳＵＢ１は、半導体チップＣＨＰ１が搭載される上面（面、主面、チップ搭載面、第１主面）２ｔ、上面２ｔとは反対側の下面（面、主面、実装面、第２主面）２ｂを有する。また、配線基板ＳＵＢ１は、上面２ｔおよび下面２ｂのそれぞれの外縁に交差する複数の側面２ｓ（図１～図３参照）を有する。本実施の形態の場合、配線基板ＳＵＢ１の上面２ｔ（図１参照）および下面２ｂ（図２参照）はそれぞれ四角形である。
配線基板ＳＵＢ１は、チップ搭載面である上面２ｔ側の端子（端子２ＰＤ）と実装面である下面２ｂ側の端子（ランド２ＬＤ）とを電気的に接続する複数の配線層（図４に示す例では８層）ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、およびＷＬ８を有する。各配線層は、上面２ｔと下面２ｂとの間にある。各配線層は、電気信号や電力を供給する経路である配線などの導体パターンを有する。また各配線層の間には、絶縁膜２ｅが配置されている。各配線層は、絶縁膜２ｅを貫通する層間導電路であるビア２ｖ、あるいはスルーホール配線２ＴＨＷを介して互いに電気的に接続されている。なお、本実施の形態では、配線基板ＳＵＢ１の一例として８層の配線層を備える配線基板を例示しているが、配線基板ＳＵＢ１が備える配線層の数は８層には限定されない。例えば７層以下、あるいは９層以上の配線層を備える配線基板を変形例として用いることができる。
また、複数の配線層のうち、最も上面２ｔ側に配置される配線層ＷＬ１は、絶縁膜ＳＲ１に覆われる。絶縁膜ＳＲ１には、開口部が設けられ、配線層ＷＬ１に設けられた複数の複数の端子２ＰＤは、開口部において、絶縁膜ＳＲ１から露出している。また、複数の配線層のうち、配線基板ＳＵＢ１の下面２ｂ側に最も近い位置に配置される配線層ＷＬ８には、複数のランドが設けられる、配線層ＷＬ８は、絶縁膜ＳＲ２に覆われる。絶縁膜ＳＲ１および絶縁膜ＳＲ２のそれぞれは、ソルダレジスト膜である。配線層ＷＬ１に設けられる複数の端子２ＰＤと、配線層ＷＬ８に設けられる複数のランド２ＬＤのそれぞれは、配線基板ＳＵＢ１が備える各配線層に形成された導体パターン（配線２ｄや大面積の導体パターン）、ビア２ｖ、およびスルーホール配線２ＴＨＷを介して電気的に接続されている。
また、配線基板ＳＵＢ１は、例えば、ガラス繊維に樹脂を含浸させたプリプレグからなる絶縁層（コア材、コア絶縁層）２ＣＲの上面２Ｃｔおよび下面２Ｃｂに、それぞれ複数の配線層をビルドアップ工法により積層することで、形成されている。また、絶縁層２ＣＲの上面２Ｃｔ側にある配線層ＷＬ４と下面２Ｃｂ側にある配線層ＷＬ５とは、上面２Ｃｔと下面２Ｃｂのうちの一方から他方までを貫通するように設けられた複数の貫通孔（スルーホール）に埋め込まれた、複数のスルーホール配線２ＴＨＷを介して電気的に接続されている。
図４に示す例では、配線基板ＳＵＢ１はコア材である絶縁層２ＣＲの上面２Ｃｔ側、および下面２Ｃｂ側にそれぞれ複数の配線層を積層した配線基板を示している。ただし、図４に対する変形例として、プリプレグ材などの硬い材料からなる絶縁層２ＣＲを有さず、絶縁膜２ｅと配線２ｄなどの導体パターンを順に積層して形成する、所謂、コアレス基板を用いても良い。コアレス基板を用いた場合、スルーホール配線２ＴＨＷは形成せず、各配線層は、ビア２ｖを介して電気的に接続される。
また、図４に示す例では、複数のランド２ＬＤのそれぞれには、半田ボール（半田材、外部端子、電極、外部電極）ＳＢが接続されている。半田ボールＳＢは、半導体装置ＰＫＧ１を図示しないマザーボードに実装する際に、マザーボード側の複数の端子（図示は省略）と複数のランド２ＬＤを電気的に接続する、導電性部材である。半田ボールＳＢは、例えば、鉛（Ｐｂ）入りのＳｎ－Ｐｂ半田材、あるいは、Ｐｂを実質的に含まない、所謂、鉛フリー半田からなる半田材である。鉛フリー半田の例としては、例えば錫（Ｓｎ）のみ、錫－ビスマス（Ｓｎ－Ｂｉ）、または錫－銅－銀（Ｓｎ－Ｃｕ－Ａｇ）、錫－銅（Ｓｎ－Ｃｕ）などが挙げられる。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances）指令の基準として定められている。
また、図２に示すように複数の半田ボールＳＢは、行列状（アレイ状、マトリクス状）に配置されている。また、図２では図示を省略するが、複数の半田ボールＳＢが接合される複数のランド２ＬＤ（図４参照）も行列状（マトリクス状）に配置されている。このように、配線基板ＳＵＢ１の実装面側に、複数の外部端子（半田ボールＳＢ、ランド２ＬＤ）を行列状に配置する半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置は、配線基板ＳＵＢ１の実装面（下面２ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。
また、半導体装置ＰＫＧ１は、配線基板ＳＵＢ１上に搭載される半導体チップＣＨＰ１を備えている。図４に示すように、半導体チップＣＨＰ１のそれぞれは、表面（主面、上面）３ｔ、表面３ｔとは反対側の裏面（主面、下面）３ｂを備える。また半導体チップＣＨＰ１は、表面３ｔおよび裏面３ｂと交差する複数の側面３ｓを備える。半導体チップＣＨＰ１は、図３に示すように平面視において配線基板ＳＵＢ１よりも平面積が小さい四角形の外形形状を成す。図３に示す例では、半導体チップＣＨＰ１が配線基板ＳＵＢ１の上面２ｔの中央部に搭載され、かつ、半導体チップＣＨＰ１の４個の側面３ｓのそれぞれが、配線基板ＳＵＢ１の４個の側面２ｓのそれぞれに沿って延びている。
また、半導体チップＣＨＰ１の表面３ｔ側には、複数の電極（パッド、電極パッド、ボンディングパッド）３ＰＤが形成されている。図４に示す例では、半導体チップＣＨＰ１は、表面３ｔが配線基板ＳＵＢ１の上面２ｔと対向した状態で、配線基板ＳＵＢ１上に搭載されている。このような搭載方式は、フェイスダウン実装方式、あるいはフリップチップ接続方式と呼ばれる。
図示は省略するが、半導体チップＣＨＰ１の主面（詳しくは、半導体チップＣＨＰ１の基材である半導体基板の素子形成面に設けられた半導体素子形成領域）には、複数の半導体素子（回路素子）が形成されている。複数の電極３ＰＤは、半導体チップＣＨＰ１の内部（詳しくは、表面３ｔと図示しない半導体素子形成領域の間）に配置される配線層に形成された配線（図示は省略）を介して、この複数の半導体素子と、それぞれ電気的に接続されている。
半導体チップＣＨＰ１（詳しくは、半導体チップＣＨＰ１の基材）は、例えばシリコン（Ｓｉ）から成る。また、表面３ｔには、半導体チップＣＨＰ１の基材および配線を覆う絶縁膜が形成されており、複数の電極３ＰＤのそれぞれの一部は、この絶縁膜３ＰＦに形成された開口部において、絶縁膜から露出している。また、複数の電極３ＰＤは、それぞれ金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）からなる。
また、図４に示すように、複数の電極３ＰＤにはそれぞれ突起電極３ＢＰが接続され、半導体チップＣＨＰ１の複数の電極３ＰＤと、配線基板ＳＵＢ１の複数の端子２ＰＤとは、複数の突起電極３ＢＰを介して、それぞれ電気的に接続されている。突起電極（バンプ電極）３ＢＰは、半導体チップＣＨＰ１の表面３ｔ上に突出するように形成された金属部材（導電性部材）である。突起電極３ＢＰは、本実施の形態では、電極３ＰＤ上に、下地金属膜（アンダーバンプメタル）を介して半田材が積層された、所謂、半田バンプである。半田バンプを構成する半田材としては、上記した半田ボールＳＢと同様に、鉛入りの半田材や鉛フリー半田を用いることができる。半導体チップＣＨＰ１を配線基板ＳＵＢ１に搭載する際には、複数の電極３ＰＤおよび複数の端子２ＰＤの双方に、予め半田バンプを形成しておき、半田バンプ同士を接触させた状態で加熱処理（リフロー処理）を施すことで、半田バンプ同士が一体化して、突起電極３ＢＰが形成される。また、本実施の形態に対する変形例としては、銅（Ｃｕ）やニッケル（Ｎｉ）からなる導体柱の先端面に半田膜を形成したピラーバンプ（柱状電極）を突起電極３ＢＰとして用いてもよい。
また、図４に示すように半導体チップＣＨＰ１と配線基板ＳＵＢ１の間には、アンダフィル樹脂（絶縁性樹脂）ＵＦが配置される。アンダフィル樹脂ＵＦは、半導体チップＣＨＰ１の表面３ｔと配線基板ＳＵＢ１の上面２ｔの間の空間を塞ぐように配置される。複数の突起電極３ＢＰのそれぞれはアンダフィル樹脂ＵＦにより封止されている。また、アンダフィル樹脂ＵＦは、絶縁性（非導電性）の材料（例えば樹脂材料）から成り、半導体チップＣＨＰ１と配線基板ＳＵＢ１の電気的接続部分（複数の突起電極３ＢＰの接合部）を封止するように配置される。このように、複数の突起電極３ＢＰと複数の端子２ＰＤとの接合部をアンダフィル樹脂ＵＦで覆うことで、半導体チップＣＨＰ１と配線基板ＳＵＢ１の電気的接続部分に生じる応力を緩和させることができる。また、半導体チップＣＨＰ１の複数の電極３ＰＤと複数の突起電極３ＢＰとの接合部に生じる応力についても緩和させることができる。さらには、半導体チップＣＨＰ１の半導体素子（回路素子）が形成された主面を保護することもできる。
また、半導体チップＣＨＰ１の裏面３ｂには、カバー部材（リッド、ヒートスプレッダ、放熱部材）ＬＩＤが配置されている。カバー部材ＬＩＤは、例えば、配線基板ＳＵＢ１よりも熱伝導率が高い金属板であって、半導体チップＣＨＰ１で発生した熱を外部に排出する機能を備えている。また、カバー部材ＬＩＤは、放熱シートＴＩＭを介して半導体チップＣＨＰ１と熱的に接続されている。放熱シートＴＩＭは、半導体チップＣＨＰ１およびカバー部材ＬＩＤのそれぞれと接触している。
半導体チップＣＨＰ１とカバー部材ＬＩＤとを熱的に接続する方法として、樹脂ペースト中に銀フィラなどの金属粒子を混合した導電性ペーストを用いる方法がある。例えば、エポキシ樹脂中に多数の銀フィラが混合された、銀ペーストなどの電電性ペーストが例示できる。ただし、導電性ペーストの場合、樹脂材料中に分散配置される金属粒子を経由して熱が伝達されるので、熱伝導の効率改善には限界がある。そこで、半導体チップＣＨＰ１とカバー部材ＬＩＤとの間に、高い熱伝導特性を得る目的で選択された材料から成る放熱シートＴＩＭを介在させる方法が熱伝導の効率を向上させる観点から有効である。
放熱シートＴＩＭは、半導体チップＣＨＰ１とカバー部材ＬＩＤとを熱的に接続するための放熱部材である。放熱シートＴＩＭの形状は、半導体チップＣＨＰ１とカバー部材ＬＩＤとの間に配置し易いように、例えばシート形状を成す。また、半導体チップＣＨＰ１からカバー部材ＬＩＤへの放熱特性を向上させる観点から、放熱シートＴＩＭには、高い放熱特性が要求される。放熱シートＴＩＭを構成する材料の熱伝導率は、少なくともアンダフィル樹脂ＵＦを構成する材料の熱伝導率よるも高い。また、放熱シートＴＩＭを構成する材料の熱伝導率は、カバー部材ＬＩＤを構成する材料の熱伝導率よりも高いことが好ましい。放熱シートの熱伝導率を向上させることができる材料の例として、例えば、銅膜あるいは銀膜などの金属膜を例示できる。また、他の例としてカーボングラファイトや窒化ホウ素を例示できる。特に、カーボングラファイトを用いた場合、銅や銀などの金属材料と比較しても、その数倍程度の高い熱伝導率を有する放熱シートＴＩＭが得られる。カバー部材ＬＩＤおよび放熱シートＴＩＭの詳細は後述する。
＜放熱経路＞
次に、図４に示す放熱シートＴＩＭおよびカバー部材ＬＩＤの詳細について説明する。図５は、図４に示すカバー部材を放熱シート側から視た平面図である。図６は、図５のＢ－Ｂ線に沿った拡大断面図である。図７は、図５に対する変形例である接着部材のレイアウトの一例を示す平面図である。図５および図７において、半導体チップＣＨＰ１と対向する部分ＬＩＤ１の輪郭を二点鎖線で示している。また、図５および図７において、放熱シートＴＩＭとカバー部材ＬＩＤとの間に配置される複数の接着部材ＢＮＤ２の輪郭を点線で記載している。なお、以下の説明において、図５の変形例として示す各図において、部分ＬＩＤ１の輪郭を二点鎖線で示し、接着部材ＢＮＤ２のうち、放熱シートＴＩＭとカバー部材ＬＩＤとの間に配置されている部分を点線で示す。
図５に示すようにカバー部材ＬＩＤは、半導体チップＣＨＰ１（図４参照）の裏面３ｂ（図４参照）と対向する部分ＬＩＤ１と、部分ＬＩＤ１の周囲に配置され、接着部材ＢＮＤ１（図４参照）を介して配線基板ＳＵＢ１の上面２ｔ上に接着固定されるフランジ部分ＬＩＤｆと、部分ＬＩＤ１とフランジ部分ＬＩＤｆとの間にある部分ＬＩＤ２と、を有する。図５に示すように、放熱シートＴＩＭ側からカバー部材ＬＩＤを視た平面視において、放熱シートＴＩＭは、放熱シートＴＩＭとカバー部材ＬＩＤとの間に部分的に配置された接着部材ＢＮＤ２を介してカバー部材ＬＩＤに接着固定されている。
半導体チップＣＨＰ１で発生する熱を放出する主な経路として、カバー部材ＬＩＤを利用する場合、図６に示す半導体チップＣＨＰ１カバー部材ＬＩＤとを熱的に接続する放熱経路における放熱特性を向上させることが重要である。例えば、半導体チップＣＨＰ１と放熱シートＴＩＭとの間、あるいは放熱シートＴＩＭとカバー部材ＬＩＤとの間に空間が存在する場合、空間の存在に起因して放熱特性は低下する。
また、仮に、放熱シートＴＩＭを半導体チップＣＨＰ１に固定しようとする場合、半導体チップＣＨＰ１と放熱シートＴＩＭとの間に樹脂などの接着剤を配置する必要がある。接着剤として、例えばエポキシ樹脂などの樹脂接着剤を用いる場合、樹脂接着剤の部分の熱伝導率が低いので、樹脂接着剤の塗布量が増加すれば、放熱経路の熱伝導率が低下する。接着剤として、樹脂ペースト中に銀フィラなどの金属粒子を混合した導電性ペーストを用いる方法が考えられる。ただし、導電性ペーストの場合、樹脂材料中に分散配置される金属粒子を経由して熱が伝達されるので、本実施の形態の放熱シートＴＩＭなどの高い熱伝導特性を得る目的で選択された材料から成る放熱部材と比較すると、熱伝導率は低い。
本実施の形態の場合、放熱シートＴＩＭがカバー部材ＬＩＤに接着部材ＢＮＤ２で固定されているので、半導体チップＣＨＰ１と放熱シートＴＩＭとの間に接着剤を介在させる必要がない。このため、予め放熱シートＴＩＭが接着固定されたカバー部材ＬＩＤを配線基板ＳＵＢ１（図４参照）上に接着部材ＢＮＤ１（図４参照）を介して押し付ければ、半導体チップＣＨＰ１の裏面３ｂと放熱シートＴＩＭとを容易に接触させることができる。放熱シートＴＩＭと半導体チップＣＨＰ１とが接触した状態で接着部材ＢＮＤ１を硬化させれば、放熱シートＴＩＭと半導体チップＣＨＰ１との間にはボイドが残留し難い。この結果、半導体チップＣＨＰ１と放熱シートＴＩＭとの接続界面では、高い放熱特性が得られる。
また、図６に示すように、放熱シートＴＩＭは、半導体チップＣＨＰ１の裏面３ｂ全体を覆う。また、放熱シートＴＩＭは、半導体チップＣＨＰ１の裏面３ｂと重なる部分ＴＩＭ１と、裏面３ｂと重ならない部分ＴＩＭ２と、を有する。別の表現をすれば、放熱シートＴＩＭは、半導体チップＣＨＰ１と対向する面４ａと、４ａの反対側に位置する面４ｂと、を有し、面４aおよび面４ｂのそれぞれの面積は、半導体チップＣＨＰ１の裏面３ｂの面積より大きい。放熱シートＴＩＭの面積が半導体チップＣＨＰ１の裏面３ｂの面積よりも大きい場合、放熱シートＴＩＭを固定する時、あるいはカバー部材ＬＩＤを貼付ける時に位置ズレが発生しても、放熱面積として、半導体チップＣＨＰ１の面積と同じ面積を確保することができる。また、接着部材ＢＮＤ２は、放熱シートＴＩＭとカバー部材ＬＩＤとの間に部分的に配置されているので、接着部材ＢＮＤ２が配置されていない部分では、放熱シートＴＩＭとカバー部材ＬＩＤとを接触させることができる。この結果、カバー部材ＬＩＤと放熱シートＴＩＭとの接続界面では、高い放熱特性が得られる。
このように、本実施の形態によれば、半導体チップＣＨＰ１と放熱シートＴＩＭとの接続界面、およびカバー部材ＬＩＤと放熱シートＴＩＭとの接続界面のそれぞれにおいて、高い放熱特性を確保できるので、半導体チップＣＨＰ１で発生した熱を効率的に排出することができる。この結果、半導体チップＣＨＰ１の温度上昇を抑制できるので、半導体チップＣＨＰ１内の回路の熱による誤動作を抑制できる。言い換えれば、本実施の形態によれば、半導体チップＣＨＰ１の高機能化を図り、性能を向上させることができる。
また、図６に示すように、放熱シートＴＩＭは、カバー部材ＬＩＤの部分ＬＩＤ２と重なる位置に配置された接着部材ＢＮＤ２を介してカバー部材ＬＩＤに接着固定されている。言い換えれば、放熱シートＴＩＭの厚さ方向において、放熱シートＴＩＭは、半導体チップＣＨＰ１と重なる部分ＴＩＭ１と、半導体チップＣＨＰ１とは重ならず、かつ、カバー部材ＬＩＤの部分ＬＩＤ２と重なる部分ＴＩＭ２と、を有する。放熱シートＴＩＭとカバー部材ＬＩＤとを接着する接着部材ＢＮＤ２は、放熱シートＴＩＭの部分ＴＩＭ２に接着されている。図示は省略するが、本実施の形態に対する変形例として、接着部材ＢＮＤ２が部分ＴＩＭ２に接着されず、部分ＴＩＭ１に接着されている場合もある。この場合でも、接着部材ＢＮＤ２が部分的に接着さええていれば、接着部材ＢＮＤ２が接着されていない部分を介して放熱経路を確保することができる。
一方、図６に示すように、接着部材ＢＮＤ２が部分ＬＩＤ２と重なる位置（部分ＴＩＭ２と重なる位置）に配置されている場合、部分ＬＩＤ１と重なる位置に配置される接着部材ＢＮＤ２を少なくしても、必要な接着強度を確保することができる。理想的には、接着部材ＢＮＤ２がカバー部材ＬＩＤの部分ＬＩＤ１と重なる位置に配置されていない（言い換えれば、放熱シートＴＩＭの部分ＴＩＭ１に接着されていない）ことが特に好ましい。放熱効率を向上させるためには、放熱経路距離は短い方がよい。図６に示す半導体チップＣＨＰ１からカバー部材ＬＩＤに至る放熱経路の場合、半導体チップＣＨＰ１の裏面３ｂから、カバー部材ＬＩＤの部分ＬＩＤ１までの経路が最短距離である。したがって、この最短距離で接続可能な放熱経路に、放熱シートよりも熱伝導率が低い接着部材ＢＮＤ２が配置されないようにすることで、半導体装置ＰＫＧ１（図４参照）全体としての放熱効率を向上させることができる。
なお、図７に変形例として示すように、接着部材ＢＮＤ２の一部が部分ＬＩＤ１と重なる領域に配置されていても、直ちに放熱効率が大幅に低下するものではない。ただし、放熱効率を向上させる観点からは、カバー部材ＬＩＤの部分ＬＩＤ１と重なる位置に配置される接着部材ＢＮＤ２の面積は小さい方が好ましい。例えば、図７に示す例では、接着部材ＢＮＤ２が配置される領域の面積を比較した時に、部分ＬＩＤ２と重なる領域に配置される接着部材ＢＮＤ２の接着面積の方が、部分ＬＩＤ１と重なる領域に配置される接着部材ＢＮＤ２の接着面積よりも大きい。この場合、ＬＩＤ１と重なる領域に接着部材ＢＮＤ２が配置されることによる放熱効率の低下の程度を低減させることができる。なお、図示は省略するが、図７に対する変形例として、接着部材ＢＮＤ２が配置される領域の面積を比較した時に、部分ＬＩＤ２と重なる領域に配置される接着部材ＢＮＤ２の接着面積の方が、部分ＬＩＤ１と重なる領域に配置される接着部材ＢＮＤ２の接着面積よりも小さい場合もある。
図８は、図５に対する他の変形例である接着部材のレイアウトの一例を示す平面図である。図８に示すように、図５に対する変形例として、カバー部材ＬＩＤの部分ＬＩＤ１の周囲を囲むように枠形状の接着部材ＢＮＤ２が配置される場合がある。図８に示す例の場合、接着部材ＢＮＤ２は、カバー部材ＬＩＤの部分ＬＩＤ２と重なる位置に配置され、かつ、部分ＬＩＤ１と重なる位置に配置されない。
一方、図５に示す例の場合、放熱シートＴＩＭは、互いに離間する複数の接着部材ＢＮＤ２を介してカバー部材ＬＩＤに接着固定されている。詳細は後述するが、カバー部材ＬＩＤに放熱シートＴＩＭを接着固定する工程では、カバー部材ＬＩＤおよび放熱シートＴＩＭのうち、少なくとも一方に接着部材ＢＮＤ２を塗布した状態でカバー部材ＬＩＤに放熱シートＴＩＭを貼り付けた後、接着部材ＢＮＤ２を硬化させることにより放熱シートＴＩＭを接着固定する。この時、接着部材ＢＮＤ２、放熱シートＴＩＭ、およびカバー部材ＬＩＤに囲まれた空間内に気体が残った場合、この気体を排出する経路が無ければ、カバー部材ＬＩＤと放熱シートＴＩＭとの間に気体が残留する可能性がある。したがって、図８に示すような例の場合、放熱シートＴＩＭをカバー部材ＬＩＤに張り付ける作業は、真空状態（大気圧よりも低い気圧に減圧された状態）で実施することが好ましい。一方、図５に示す例の場合、複数の接着部材ＢＮＤ２の間に隙間が存在するので、放熱シートＴＩＭをカバー部材ＬＩＤに押し付ければ、気体が外部に排出される。また、仮に、カバー部材ＬＩＤと放熱シートＴＩＭとの間に気体が残留していたとしても、カバー部材ＬＩＤを配線基板ＳＵＢ１（図４参照）に接着固定する工程において、カバー部材ＬＩＤを半導体チップＣＨＰ１の裏面３ｂの方向に押し付けることにより、残留した気体をカバー部材ＬＩＤと放熱シートＴＩＭとの間から排出できる。
＜変形例１＞
次に、図１～図４に示す半導体装置に対する変形例として、カバー部材ＬＩＤと配線基板ＳＵＢ１との間に、半導体チップ以外の電子部品が配置されている場合の実施態様について説明する。図９は、図４に対する変形例である半導体装置の断面図である。図１０は、図５に対する他の変形例であって、図９に示すカバー部材を放熱シート側から視た平面図である。
図９に示す半導体装置ＰＫＧ２は、カバー部材ＬＩＤと配線基板ＳＵＢ１とに囲まれた空間内に電子部品ＥＣ１が配置されている点で、図４に示す半導体装置ＰＫＧ１と相違する。電子部品ＥＣ１は、例えばコンデンサであり、半導体チップＣＨＰ１が備える電源回路と電気的に接続されている。半導体チップＣＨＰ１の近傍にコンデンサである電子部品ＥＣ１を配置することにより、半導体チップＣＨＰ１の一部の回路で瞬間的に電力需要が増大した時の電圧降下を抑制することができる。また、コンデンサである電子部品ＥＣ１は、バイパスコンデンサ、あるいはデカップリングコンデンサとして用いることができる。なお、電子部品ＥＣ１の種類は、一例であり、コンデンサの他に、例えば抵抗素子、インダクタ、あるいは半導体部品など、種々の変形例がある。
図９に示すように、半導体装置ＰＫＧ２は、配線基板ＳＵＢ１上に搭載され、カバー部材ＬＩＤに覆われる電子部品ＥＣ１を有する。電子部品ＥＣ１は、カバー部材ＬＩＤと配線基板ＳＵＢ１とに囲まれた空間内に露出する電極ＥＣｅ１を有する。このように、配線基板ＳＵＢ１上において露出する電極ＥＣｅ１が半導体チップＣＨＰ１の隣に配置されている場合、放熱シートＴＩＭの欠損による脱落破片の電気的なトラブルに注意する必要がある。すなわち、放熱シートＴＩＭが導電性を有する部材である場合、放熱シートＴＩＭの一部が欠損した破片は導電性異物となる。この導電性異物が電極ＥＣｅ１に接触すると、例えば短絡などの電気的なトラブル原因になる場合がある。ただし、上記したように、放熱シートＴＩＭは熱伝導の特性を向上させるために設けられる部材であり、多くの材料が導電性を備える場合が多い。例えば、カーボングラファイトの場合、銅や銀よりも高い熱伝導率を備えるが、同時に導電性を備えている。したがって、電極ＥＣｅ１が露出する電子部品ＥＣ１が半導体チップＣＨＰ１の隣に搭載される場合、放熱シートＴＩＭの欠損を抑制することが重要である。
本願発明者の検討によれば、放熱シートＴＩＭの平面形状が四角形である場合、特に欠損し易いのは、４個の角部であり、この４個の角部に接着部材ＢＮＤ２が接着されていれば、放熱シートＴＩＭの欠損を防止することができる。図１０を用いて説明すれば、平面視において、放熱シートＴＩＭは、４個の辺と、４個の辺のそれぞれの交点である４個の角部と、を有する。詳しくは、放熱シートＴＩＭは、Ｘ方向に延びる辺Ｔｓ１、辺Ｔｓ１の反対側の辺Ｔｓ２、Ｘ方向に交差するＹ方向に延びる辺Ｔｓ３、および辺Ｔｓ３の反対側の辺Ｔｓ４を有する。また、放熱シートＴＩＭは、辺Ｔｓ１と辺Ｔｓ３との交点に位置する角部Ｔｃ１、辺Ｔｓ１と辺Ｔｓ４との交点に位置する角部Ｔｃ２、辺Ｔｓ２と辺Ｔｓ３との交点に位置する角部Ｔｃ３、および辺Ｔｓ２と辺Ｔｓ４との交点に位置する角部Ｔｃ４を有する。ここで、図１０に示すように、放熱シートの４個の角部（詳しくは、角部Ｔｃ１、Ｔｃ２、Ｔｃ３、およびＴｃ４）のそれぞれには、接着部材ＢＮＤ２が接着されている。
角部Ｔｃ１、Ｔｃ２、Ｔｃ３、およびＴｃ４には、応力が集中し易いので、放熱シートＴＩＭが欠損する場合、角部Ｔｃ１、Ｔｃ２、Ｔｃ３、およびＴｃ４のいずれかが欠損し易い。図１０に示すように、角部Ｔｃ１、Ｔｃ２、Ｔｃ３、およびＴｃ４のそれぞれに接着部材ＢＮＤ２が接着されている場合、接着部材ＢＮＤ２が放熱シートＴＩＭの欠損の脱落を防止できる。
なお、放熱シートＴＩＭの欠損を抑制する方法として、角部Ｔｃ１、Ｔｃ２、Ｔｃ３、およびＴｃ４のそれぞれにＲ加工を施し、辺Ｔｓ１、Ｔｓ２、Ｔｓ３、およびＴｓ４のそれぞれの交点が予めカットされている場合がある。この場合には、Ｒ加工された部分を角部Ｔｃ１、Ｔｃ２、Ｔｃ３、およびＴｃ４と見做すことができる。
また、図１０では、角部Ｔｃ１、Ｔｃ２、Ｔｃ３、およびＴｃ４のそれぞれに互いに離間した接着部材ＢＮＤ２が接着されている例を示したが、接着部材ＢＮＤ２のレイアウトには種々の変形例がある。例えば図１０に対する変形例の一つである図１１に示すように、帯状に延びる接着部材ＢＮＤ２を用いる場合がある。図１１に示す例の場合、辺Ｔｓ１に沿って帯状に延びる接着部材ＢＮＤ２は、角部Ｔｃ１および角部Ｔｃ２に接着されている。また、辺Ｔｓ２に沿って帯状に延びる接着部材ＢＮＤ２は、角部Ｔｃ３および角部Ｔｃ４に接着されている。
図１２は、図９に対する変形例を示す断面図である。図１２に示す半導体装置ＰＫＧ２は、カバー部材ＬＩＤと配線基板ＳＵＢ１とに囲まれた空間内に半導体部品ＣＨＰ２が搭載されている点で、図９に示す半導体装置ＰＫＧ１と相違する。半導体部品ＣＨＰ２は、複数の電極５ＰＤが形成された面が配線基板ＳＵＢ１の上面２ｔと対向するように配線基板ＳＵＢ１上に搭載されている。配線基板ＳＵＢ１の複数の電極５ＰＤと配線基板の複数の端子２ＰＤとは、突起電極５ＢＰを介して電気的に接続されている。また、複数の電極５ＰＤおよび突起電極５ＢＰのそれぞれは、アンダフィル樹脂ＵＦにより封止されている。
半導体部品ＣＨＰ２は、例えばメモリ回路を備えたメモリパッケージである。一方、図１２に示す例では半導体チップＣＨＰ１は、例えば半導体部品ＣＨＰ２のメモリ回路との間でデータ信号を伝送する制御回路を有する。
半導体装置ＰＫＧ３のように、複数の半導体部品（半導体チップＣＨＰ１および半導体部品ＣＨＰ２）を備える半導体装置の場合、放熱シートＴＩＭを複数の半導体部品のそれぞれに接触させることにより、複数の半導体部品の近接配置が可能となり、放熱シートＴＩＭを貼付けるための工数の削減に寄与できる。図１２に示すように、放熱シートＴＩＭは、半導体チップＣＨＰ１および半導体部品ＣＨＰ２のそれぞれを覆うように配置されている。放熱シートＴＩＭは、図４に示す半導体装置ＰＫＧ１や図９に示す半導体装置ＰＫＧ２と同様に、カバー部材ＬＩＤに接着固定されている。接着部材ＢＮＤ２（図５参照）のレイアウトは、図５～図８、図１０および図１１を用いて説明した接着部材ＢＮＤ２のレイアウトと同様である。いずれの場合にも、半導体部品ＣＨＰ２と放熱シートＴＩＭとを接触させることができるので、半導体部品ＣＨＰ２からの放熱経路の熱伝導の効率を向上させることができる。
＜変形例２＞
次に、図１１に対する変形例として、接着部材の接着固定方法の変形例について説明する。図１３は、図１１に対する変形例を示す平面図である。図１４は、図１３のＣ－Ｃ線に沿った拡大断面図である。図１３では、放熱シートＴＩＭの一部分が接着部材ＢＮＤ３に覆われるので、放熱シートＴＩＭの輪郭を点線で示している。
図１３および図１４に示す接着部材ＢＮＤ３の配置方法は、放熱シートＴＩＭのうち、半導体チップＣＨＰ１と対向する面４ａ（図１４参照）側に接着部材ＢＮＤ３が貼り付けられている点で、図１１に示す放熱シートＴＩＭの接着固定方法と相違する。図１４に示すように、放熱シートＴＩＭは、半導体チップＣＨＰ１と対向する面４ａと、４ａの反対側に位置する面４ｂと、を有する。接着部材ＢＮＤ３は、フィルム層ＢＮＦと、フィルム層ＢＮＦの一方の面に形成された粘着層ＢＮＡとを有するテープ材である。接着部材ＢＮＤ３の粘着層ＢＮＡは、放熱シートＴＩＭの面４ａおよびカバー部材ＬＩＤに張り付けられている。
本変形例の場合、半導体チップＣＨＰ１と放熱シートＴＩＭとの間、および放熱シートＴＩＭとカバー部材ＬＩＤとの間のそれぞれに、接着部材ＢＮＤ３が介在していない。このため、図６に示す実施形態と比較して、放熱シートＴＩＭとカバー部材ＬＩＤとの接触面積を大きくすることができる。
また、本変形例の場合、放熱シートＴＩＭの端部がテープ材である接着部材ＢＮＤ３に覆われているので、放熱シートＴＩＭの部分的な欠損の脱落を防止し易い。
なお、本変形例では、放熱シートＴＩＭの面４ａに接着部材ＢＮＤ３を貼り付ける実施態様の一例として、図１３に示すレイアウトを示したが、接着部材ＢＮＤ３の形状およびレイアウトには種々の変形例がある。例えば、図５に示す接着部材ＢＮＤ２と同様に、互いに離間する４個の接着部材ＢＮＤ３が放熱シートＴＩＭの角部Ｔｃ１、Ｔｃ２、Ｔｃ３、およびＴｃ４（図１３参照）のそれぞれに張り付けられている場合がある。また、図８に示す接着部材ＢＮＤ２と同様に、カバー部材ＬＩＤの部分ＬＩＤ１の周囲を囲むように、枠形状の接着部材ＢＮＤ３が貼り付けられている場合がある。
ただし、本変形例の場合には、図１４に示すように半導体チップＣＨＰ１との干渉を回避する観点から、接着部材ＢＮＤ３は、カバー部材ＬＩＤの部分ＬＩＤ１と重なる位置には配置されていないことが好ましい。また、放熱シートＴＩＭをカバー部材ＬＩＤに接着固定するためには、接着部材ＢＮＤ３の粘着層ＢＮＡが、放熱シートＴＩＭおよびカバー部材ＬＩＤに接着されている必要がある。
＜半導体装置の製造方法＞
次に、上記した半導体装置の製造方法について順に説明する。本セクションでは、半導体装置の代表例として、図４に示す半導体装置の製造方法を取り上げて説明し、上記した各変形例については、代表例との相違点のみ説明する。図１５は、図１～図４を用いて説明した半導体装置の組立工程のフローを示す説明図である。
＜基板準備工程＞
図１５に示す基板準備工程として、図４に示す配線基板ＳＵＢ１を準備する。本工程で準備する配線基板ＳＵＢ１は、図４を用いて説明した配線基板ＳＵＢ１の各部材が形成されている。ただし、本工程の段階では、配線基板ＳＵＢ１には、半導体チップＣＨＰ１、放熱シートＴＩＭおよびカバー部材ＬＩＤのそれぞれが搭載される前の配線基板ＳＵＢ１を準備する。
＜チップ準備工程＞
また、図１５に示すチップ準備工程として、図３、および図４に示す半導体チップＣＨＰ１を準備する。半導体チップＣＨＰ１の構造は、既に説明した通りなので、重複する説明は省略する。
＜カバー準備工程＞
図１５に示すカバー準備工程として、図４に示すように放熱シートが予め接着されたカバー部材ＬＩＤを準備する。本工程の詳細は後述する。
＜ダイボンド工程＞
次に、図１５に示すダイボンド工程として、図４に示すように配線基板ＳＵＢ１の上面２ｔ上に半導体チップＣＨＰ１を搭載する。ダイボンド工程において、半導体チップＣＨＰ１は、表面３ｔが配線基板ＳＵＢ１の上面２ｔと対向するように配線基板ＳＵＢ１上に搭載される。半導体チップＣＨＰ１の複数の電極３ＰＤのそれぞれは、配線基板ＳＵＢ１の複数の端子２ＰＤのそれぞれと対向する位置に配置される。半導体チップＣＨＰ１を配線基板ＳＵＢ１上に配置した後、リフロー処理を施すことにより、複数の電極３ＰＤと複数の端子２ＰＤのそれぞれは、突起電極３ＢＰを介して電気的に接続される。このような接続方式は、フリップチップ接続方式とよばれ、本実施の形態のダイボンド工程は、半導体チップＣＨＰ１の表面３ｔと配線基板ＳＵＢ１の上面２ｔとが対向する、フェイスダウン実装方式と呼ばれる。
＜封止工程＞
次に、図１５に示す封止工程として、図４に示すように、半導体チップＣＨＰ１と配線基板ＳＵＢ１との間にアンダフィル樹脂ＵＦが供給され、複数の突起電極３ＢＰが互いに絶縁された状態で封止される。
＜カバー搭載工程＞
次に、図１５に示すカバー搭載工程として、図４に示すように、カバー部材ＬＩＤを配線基板ＳＵＢ１の上面２ｔ上に搭載する。カバー搭載工程は、カバー部材ＬＩＤを配線基板ＳＵＢ１に接着部材ＢＮＤ１を介して接着するカバー接着工程と、接着部材ＢＮＤ１を硬化させる接着部材硬化工程と、を有する。本工程では、半導体チップＣＨＰ１の全体、放熱シートＴＩＭの全体、および配線基板ＳＵＢ１の一部分を覆い、かつ、放熱シートＴＩＭと半導体チップＣＨＰ１の裏面３ｂとが対向するように、カバー部材ＬＩＤを配線基板ＳＵＢ１の上面２ｔ上に接着固定する。
図９に示す半導体装置ＰＫＧ２の製造方法の場合、基板準備工程からカバー搭載工程までの任意のタイミングで、電子部品ＥＣ１が予め搭載されている。本工程において、カバー部材ＬＩＤは、半導体チップＣＨＰ１および電子部品ＥＣ１の全体を覆うように配置される。
また、図１２に示す半導体装置ＰＫＧ３の製造方法の場合、基板準備工程からカバー搭載工程までの任意のタイミングで、半導体部品ＣＨＰ２が予め搭載されている。本工程において、カバー部材ＬＩＤは、半導体チップＣＨＰ１および半導体部品ＣＨＰ２の全体を覆うように配置される。
本工程では、カバー部材ＬＩＤは、放熱シートＴＩＭを半導体チップＣＨＰ１に押し付けるように押圧する。この押圧力を調整することにより、半導体チップＣＨＰ１と放熱シートＴＩＭの間、あるいは放熱シートＴＩＭとカバー部材ＬＩＤとの間に残留する気体を外部に排出し、放熱シートＴＩＭを半導体チップＣＨＰ１およびカバー部材ＬＩＤのそれぞれに接触させることができる。
＜ボールマウント工程＞
次に、図１５に示すボールマウント工程として、配線基板ＳＵＢ１の下面に形成された複数のランド２ＬＤ（図４参照）に複数の半田ボールＳＢ（図２および図４参照）を接合する。本工程では、配線基板ＳＵＢ１の下面において露出する複数のランド２ＬＤのそれぞれの上に半田ボールＳＢを配置した後、加熱することで複数の半田ボールＳＢとランド２ＬＤとを接合する。本工程により、複数の半田ボールＳＢは、配線基板ＳＵＢ１を介して半導体チップＣＨＰ１と電気的に接続される。
以上の各工程により、図１～図４を用いて説明した半導体装置ＰＫＧ１が得られる。その後、外観検査や電気的試験など、必要な検査、試験を行い、半導体装置ＰＫＧ１は出荷され、あるいは、図示しない実装基板に実装される。
＜カバー準備工程の詳細＞
次に、図１５に示すカバー準備工程の詳細について説明する。図１５に示すように、カバー準備工程は、カバー成形工程、接着剤塗布工程、放熱シート接着工程、および接着部材硬化工程を有する。
カバー成形工程では、カバー部材ＬＩＤを例えば図４および図５に示すような形状に成形する。カバー部材ＬＩＤは金属から成り、例えば金型を用いたプレス成型により容易に成形することができる。成形されたカバー部材は、図５に示すように、カバー搭載工程において半導体チップＣＨＰ１の裏面３ｂと対向する部分ＬＩＤ１と、部分ＬＩＤ１の周囲に配置され、接着部材ＢＮＤ１を介して配線基板ＳＵＢ１（図４参照）の上面２ｔ（図４参照）に接着固定されるフランジ部分ＬＩＤｆと、部分ＬＩＤ１とフランジ部分ＬＩＤｆとの間にある部分ＬＩＤ２と、を有する。
図５～図８、図１０、および図１１を用いて説明したように、カバー部材ＬＩＤと放熱シートＴＩＭとの間に接着部材ＢＮＤ２が配置される接着方式の場合、図１５に括弧書きで記載されるように、放熱シート接着工程の前に接着部材塗布工程が実施される。接着部材塗布工程では、ペースト状の接着部材ＢＮＤ２を準備して、カバー部材ＬＩＤおよび放熱シートＴＩＭのうち、少なくとも一方に部分的に接着部材ＢＮＤ２を塗布する。本実施の形態では、接着部材ＢＮＤ２には、高い熱伝導特性は要求されず、接着部材ＢＮＤ２を構成する材料の選択の自由度が高い。例えば、塗布のし易さ、および接着強度の観点から、適切な接着部材ＢＮＤ２を選択することができる。例えば、図４に示す接着部材ＢＮＤ１および図６に示す接着部材ＢＮＤ２には、それぞれフィラを含まないエポキシ樹脂を用いることができる。あるいは、フィラを含む樹脂接着剤を選択する場合もある。また、接着部材ＢＮＤ１と接着部材ＢＮＤ２が互いにことなる材料から成る場合がある。
図１３および図１４を用いて説明したように、放熱シートＴＩＭの面４ａにテープ材である接着部材ＢＮＤ３を貼り付ける接着方式の場合、接着部材塗布工程は省略することができる。
放熱シート接着工程で準備される放熱シートＴＩＭは、例えば図６に示すように、カバー搭載工程において半導体チップＣＨＰ１と対向する面４aと、面４ａの反対側の面４ｂと、を有する。面４aおよび面４ｂの面積は、半導体チップＣＨＰ１の裏面３ｂの面積より大きい。図５～図８、図１０、および図１１を用いて説明したように、カバー部材ＬＩＤと放熱シートＴＩＭとの間に接着部材ＢＮＤ２が配置される接着方式の場合、接着部材塗布工程において、カバー部材ＬＩＤおよび放熱シートＴＩＭの少なくとも一方に予めペースト状の接着部材ＢＮＤ２が塗布されているので、放熱シートＴＩＭとカバー部材ＬＩＤとの位置合わせを行った後、放熱シートＴＩＭをカバー部材ＬＩＤに向かって押し付ければ、放熱シートＴＩＭをカバー部材ＬＩＤに接着させることができる。放熱シートＴＩＭとカバー部材ＬＩＤとの位置合わせを行う際には、放熱シートＴＩＭがカバー部材の部分ＬＩＤ１の全体を覆うように位置合わせを行う。また、部分ＬＩＤ２のうち、部分ＬＩＤ１に隣接する部分は、全周に亘って放熱シートＴＩＭに覆わることが好ましい。本工程では、カバー部材ＬＩＤと放熱シートＴＩＭとの間に気泡が残らないように貼り付けることが好ましいが、仮に残った場合でも、カバー搭載工程におけるカバー接着工程で、気泡を排出することができる。
図１３および図１４を用いて説明したように、放熱シートＴＩＭの面４ａにテープ材である接着部材ＢＮＤ３を貼り付ける接着方式の場合、放熱シート接着工程では、放熱シートＴＩＭとカバー部材ＬＩＤとの位置合わせを行う。位置合わせの詳細は、上記した方法と同様である。放熱シートＴＩＭとカバー部材ＬＩＤとの位置合わせが完了したら、放熱シートＴＩＭの面４ａ（図１４参照）側からテープ材である接着部材ＢＮＤ２を貼り付ける。粘着層ＢＮＡ（図１４参照）を放熱シートＴＩＭおよびカバー部材ＬＩＤの両方に張り付ければ放熱シートＴＩＭの仮固定が完了する。
図９を用いて説明した半導体装置ＰＫＧ２のように、カバー部材ＬＩＤと配線基板ＳＵＢ１との間に、電極ＥＣｅ１が露出する場合には、放熱シート接着工程において、例えば図１０に示すように、角部Ｔｃ１、Ｔｃ２、Ｔｃ３、およびＴｃ４のそれぞれに接着部材ＢＮＤ２が接着されることが好ましい。
接着部材硬化工程では、例えば図６に示す接着部材ＢＮＤ２、あるいは図１４に示す接着部材ＢＮＤ３の粘着層ＢＮＡを加熱することにより、これらに含まれる熱硬化性樹脂成分を硬化させる。これにより、放熱シートＴＩＭは、カバー部材ＬＩＤに接着固定される。なお、カバー準備工程内の放熱シート接着工程において、放熱シートＴＩＭはカバー部材ＬＩＤに仮固定されているので、仮固定の強度によっては、カバー準備工程内の接着部材硬化工程は省略する場合がある。この場合、図１５に示すカバー搭載工程内の接着部材硬化工程において、図４に示す接着部材ＢＮＤ１および図６に示す接着部材ＢＮＤ２（または図１４に示す接着部材ＢＮＤ３の粘着層ＢＮＡ）は一括して硬化させる。このように接着部材硬化工程を省略することにより、カバー準備工程の作業効率を向上させることができる。
＜カバー部材の接着部分の変形例＞
図１６は、図４、図９および図１２のうちいずれかに記載されたカバー部材と配線基板との接着部分周辺の変形例を示す拡大平面図である。
図１６に示す半導体装置ＰＫＧ４は、カバー部材ＬＩＤと配線基板ＳＵＢ１とを接続する部分の構造が図４に示す半導体装置ＰＫＧ１、図９に示す半導体装置ＰＫＧ２、および図１２に示す半導体装置ＰＫＧ３のそれぞれと相違する。半導体装置ＰＫＧ４の場合、絶縁膜ＳＲ１の一部に開口部が設けられ、配線基板ＳＵＢ１の最上層の配線層ＷＬ１に形成された導体パターン（グランドプレーン）２ＣＰの一部分が開口部において露出している。導体パターン２ＣＰは、基準電位ＧＮＤが供給される大面積の導体パターンである。また、半導体装置ＰＫＧ４の場合、接着部材ＢＮＤ４が導電性を備えている、導電性接着部材である点で、図４に示す半導体装置ＰＫＧ１、図９に示す半導体装置ＰＫＧ２、および図１２に示す半導体装置ＰＫＧ３のそれぞれと相違する。例えば図１６に示す接着部材ＢＮＤ４は、エポキシ樹脂などの樹脂成分と、樹脂成分中に含有される多数の導電性粒子（例えば銀粒子）から成る。
半導体装置ＰＫＧ４の場合、導電性接着部材である接着部材ＢＮＤ４を介してカバー部材ＬＩＤに基準電位ＧＮＤが供給される。これにより半導体チップＣＨＰ１は、基準電位ＧＮＤが供給されたカバー部材ＬＩＤに覆われる。この構造の場合、カバー部材ＬＩＤは、半導体チップＣＨＰ１とその周辺空間との間の電磁的ノイズをシールドするシールド部材として機能するので、半導体チップＣＨＰ１の電気的な動作の信頼性を向上させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
２ｂ 下面（面、主面、実装面、第２主面）
２Ｃｂ 下面
２ＣＰ 導体パターン（グランドプレーン）
２ＣＲ 絶縁層（コア材、コア絶縁層）
２Ｃｔ 上面
２ｄ 配線
２ｅ 絶縁膜
２ＬＤ ランド
２ＰＤ 端子
２ｓ 側面
２ｔ 上面（面、主面、チップ搭載面、第１主面）
２ＴＨＷ スルーホール配線
２ｖ ビア
３ｂ 裏面（面、主面、下面）
３ＢＰ，５ＢＰ 突起電極（バンプ電極）
３ＰＤ，５ＰＤ 電極（パッド、電極パッド、ボンディングパッド）
３ＰＦ 絶縁膜
３ｓ 側面
３ｔ 表面（主面、上面）
４ａ，４ｂ 面
ＢＮＡ 粘着層
ＢＮＤ，ＢＮＤ１，ＢＮＤ２，ＢＮＤ３，ＢＮＤ４ 接着部材
ＢＮＦ フィルム層
ＣＨＰ１ 半導体チップ（半導体部品、電子部品）
ＣＨＰ２ 半導体部品（電子部品）
ＥＣ１ 電子部品
ＥＣｅ１ 電極
ＬＩＤ カバー部材（リッド、ヒートスプレッダ、放熱部材）
ＬＩＤ１，ＬＩＤ２ 部分
ＬＩＤｆ フランジ部分
ＰＫＧ１，ＰＫＧ２，ＰＫＧ３，ＰＫＧ４ 半導体装置
ＳＢ 半田ボール（半田材、外部端子、電極、外部電極）
ＳＲ１，ＳＲ２ 絶縁膜
ＳＵＢ１ 配線基板
Ｔｃ１，Ｔｃ２，Ｔｃ３，Ｔｃ４ 角部
ＴＩＭ 放熱シート
ＴＩＭ１，ＴＩＭ２ 部分
Ｔｓ１，Ｔｓ２，Ｔｓ３，Ｔｓ４ 辺
ＵＦ アンダフィル樹脂（絶縁性樹脂）
ＷＬ１-ＷＬ８ 配線層

Claims (12)

  1. 第１面を有する配線基板と、
    複数の端子が配列された第２面、および前記第２面の反対側の第３面を有し、前記第２面が前記配線基板の前記第１面と対向するように前記配線基板上に搭載される半導体チップと、
    前記半導体チップの前記第３面上に前記半導体チップの全体を覆うように配置され、前記半導体チップの前記第３面よりも面積が大きい放熱シートと、
    前記半導体チップの全体、前記放熱シートの全体、および前記配線基板の一部分を覆い、かつ、前記放熱シートが固定されたカバー部材と、
    を有し、
    前記カバー部材は、前記半導体チップの前記第３面と対向する第１部分と、前記第１部分の周囲に配置され、第１接着部材を介して前記配線基板の前記第１面上に接着固定されるフランジ部分と、前記第１部分と前記フランジ部分との間にある第２部分と、を有し、
    前記放熱シート側から前記カバー部材を視た平面視において、前記放熱シートは、前記放熱シートと前記カバー部材との間に部分的に配置された第２接着部材を介して前記カバー部材に接着固定されている、半導体装置。
  2. 請求項１において、
    前記放熱シートは、前記カバー部材の前記第２部分と重なる位置に配置された前記第２接着部材を介して前記カバー部材に接着固定されている、半導体装置。
  3. 請求項２において、
    前記第２接着部材は、前記カバー部材の前記第１部分と重なる位置には配置されない、半導体装置。
  4. 請求項１において、
    前記放熱シートは、互いに離間する複数の前記第２接着部材を介して前記カバー部材に接着固定されている、半導体装置。
  5. 請求項１において、
    前記配線基板上に搭載され、前記カバー部材に覆われる電子部品をさらに有し、
    前記電子部品は、前記カバー部材と前記配線基板とに囲まれた空間内に露出する電極を有し、
    平面視において、前記放熱シートは、４個の辺と、前記４個の辺のうちの２辺が交差する４個の角部と、を有し、
    前記放熱シートの４個の角部のそれぞれには、前記第２接着部材が接着されている、半導体装置。
  6. 請求項１において、
    前記配線基板上に搭載され、前記カバー部材に覆われる半導体部品をさらに有し、
    前記放熱シートは、前記半導体チップおよび前記半導体部品のそれぞれを覆うように配置されている、半導体装置。
  7. 第１面を有する配線基板と、
    複数の端子が配列された第２面、および前記第２面の反対側の第３面を有し、前記第２面が前記配線基板の前記第１面と対向するように前記配線基板上に搭載される半導体チップと、
    前記半導体チップの前記第３面上に前記半導体チップの全体を覆うように配置され、前記半導体チップの前記第３面よりも面積が大きい放熱シートと、
    前記半導体チップの全体、前記放熱シートの全体、および前記配線基板の一部分を覆い、かつ、前記放熱シートが固定されたカバー部材と、
    を有し、
    前記放熱シートは、前記半導体チップの前記第３面と対向する第１部分と、前記第１部分の周囲に配置され、第１接着部材を介して前記配線基板の前記第１面上に接着固定されるフランジ部分と、前記第１部分と前記フランジ部分との間にある第２部分と、を有し、
    前記放熱シート側から前記カバー部材を視た平面視において、前記放熱シートは、前記カバー部材の前記第２部分と重なる位置に配置された第２接着部材を介して前記カバー部材に接着固定されている、半導体装置。
  8. 請求項７において、
    前記放熱シートは、前記半導体チップと対向する第４面および前記第４面の反対側の第５面を有し、
    前記第２接着部材は、フィルム層と、前記フィルム層の一方の面に形成された粘着層とを有するテープ材であり、
    前記第２接着部材の前記粘着層は、前記放熱シートの前記第４面および前記カバー部材に張り付けられている、半導体装置。
  9. 請求項８において、
    前記放熱シートは、互いに離間する複数の前記第２接着部材により前記カバー部材に接着固定されている、半導体装置。
  10. 請求項８において、
    前記配線基板上に搭載され、前記カバー部材に覆われる電子部品をさらに有し、
    前記電子部品は、前記カバー部材と前記配線基板とに囲まれた空間内に露出する電極を有し、
    平面視において、前記放熱シートは、４個の辺と、前記４個の辺のうちの２辺が交差する４個の角部と、を有し、
    前記放熱シートの４個の角部のそれぞれには、前記第２接着部材が接着されている、半導体装置。
  11. （ａ）第１面を有する配線基板と、複数の端子が配列された第２面、および前記第２面の反対側の第３面を有する半導体チップと、放熱シートが接着されたカバー部材と、を準備する工程と、
    （ｂ）前記配線基板の前記第１面上に、前記第２面と前記第１面とが対向するように前記半導体チップを前記配線基板上に搭載する工程と、
    （ｃ）前記（ｂ）工程の後、前記半導体チップの全体、前記放熱シートの全体、および前記配線基板の一部分を覆い、かつ、前記放熱シートと前記半導体チップの前記第３面とが対向するように、前記カバー部材を前記配線基板の前記第１面上に接着固定する工程と、
    を含み、
    前記カバー部材は、前記（ｃ）工程において前記半導体チップの前記第３面と対向する第１部分と、前記第１部分の周囲に配置され、第１接着部材を介して前記配線基板の前記第１面上に接着固定されるフランジ部分と、前記第１部分と前記フランジ部分との間にある第２部分と、を有し、
    前記放熱シートの面積は、前記半導体チップの前記第３面よりも大きく、
    前記（ａ）工程において、前記放熱シート側から前記カバー部材を視た平面視において、前記放熱シートは、前記放熱シートと前記カバー部材との間に部分的に配置された第２接着部材を介して前記カバー部材に接着固定される、半導体装置の製造方法。
  12. （ａ）第１面を有する配線基板と、複数の端子が配列された第２面、および前記第２面の反対側の第３面を有する半導体チップと、放熱シートが接着されたカバー部材と、を準備する工程と、
    （ｂ）前記配線基板の前記第１面上に、前記第２面と前記第１面とが対向するように前記半導体チップを前記配線基板上に搭載する工程と、
    （ｃ）前記（ｂ）工程の後、前記半導体チップの全体、前記放熱シートの全体、および前記配線基板の一部分を覆い、かつ、前記放熱シートと前記半導体チップの前記第３面とが対向するように、前記カバー部材を前記配線基板の前記第１面上に接着固定する工程と、
    を含み、
    前記カバー部材は、前記（ｃ）工程において前記半導体チップの前記第３面と対向する第１部分と、前記第１部分の周囲に配置され、第１接着部材を介して前記配線基板の前記第１面上に接着固定されるフランジ部分と、前記第１部分と前記フランジ部分との間にある第２部分と、を有し、
    前記放熱シートは、前記半導体チップと対向する第４面および前記第４面の反対側の第５面を有し、
    前記放熱シートの前記第４面の面積は、前記半導体チップの前記第３面よりも大きく、
    前記（ａ）工程において、前記放熱シート側から前記カバー部材を視た平面視において、前記放熱シートは、前記第２部分と重なる位置に配置された第２接着部材を介して前記カバー部材に接着固定される、半導体装置の製造方法。
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JP2000192337A (ja) * 1998-12-21 2000-07-11 Mitsubishi Chemicals Corp 黒鉛質炭素繊維及びそれを用いた放熱シート
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JP2012054597A (ja) 2011-11-07 2012-03-15 Renesas Electronics Corp 半導体装置
JP6199601B2 (ja) * 2013-05-01 2017-09-20 ルネサスエレクトロニクス株式会社 半導体装置
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