JP2022043893A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2022043893A
JP2022043893A JP2020149394A JP2020149394A JP2022043893A JP 2022043893 A JP2022043893 A JP 2022043893A JP 2020149394 A JP2020149394 A JP 2020149394A JP 2020149394 A JP2020149394 A JP 2020149394A JP 2022043893 A JP2022043893 A JP 2022043893A
Authority
JP
Japan
Prior art keywords
layer
insulating layer
contact
insulating
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020149394A
Other languages
English (en)
Inventor
波希 吉川
Namiki Yoshikawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2020149394A priority Critical patent/JP2022043893A/ja
Priority to US17/189,347 priority patent/US20220077173A1/en
Priority to CN202110265459.4A priority patent/CN114141783A/zh
Priority to TW110108892A priority patent/TWI800803B/zh
Publication of JP2022043893A publication Critical patent/JP2022043893A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

Figure 2022043893000001
【課題】信頼性の高い半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１方向に配設された複数の第１導電層１１０と、第１方向に延び複数の第１導電層と対向する第１半導体層１２０、第１半導体層と複数の第１導電層との間に設けられたゲート絶縁層１３０、及び第１半導体層の一端部に配置されて第１半導体層に接続された第２半導体層１２１を備えたメモリ構造ＭＨと、メモリ構造の第２半導体層と接続されたコンタクトＣｈと、複数の第１導電層のうちメモリ構造の一端部側に配置された一部の第１導電層を第２方向に分断すると共に、メモリ構造及びコンタクトに第２方向の一方の側から接する絶縁部ＳＨＥと、コンタクトＣｈの第２方向の他方の側から接する第１絶縁層２０１と、を有する。絶縁部は、第１絶縁層とは異種の絶縁材料を含む。
【選択図】図６

Description

本実施形態は、半導体記憶装置に関する。
基板と、複数の導電層と、これら複数の導電層に対向する半導体層と、この半導体層と複数の導電層との間に設けられたゲート絶縁層とを備えた半導体記憶装置が知られている。
米国特許出願公開第２０１７／０２４３８１７号明細書
信頼性の高い半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第１方向に互いに離間して配設された複数の第１導電層と、前記第１方向に延び前記複数の第１導電層と対向する第１半導体層、前記第１半導体層と前記複数の第１導電層との間に設けられたゲート絶縁層、及び前記第１半導体層の前記第１方向の一端部に配置されて前記第１半導体層に接続された第２半導体層を備えたメモリ構造と、前記メモリ構造の前記第２半導体層と接続されたコンタクトと、前記複数の第１導電層のうち前記メモリ構造の前記第１方向の一端部側に配置された一部の前記第１導電層を前記第１方向と交差する第２方向に分断すると共に、前記メモリ構造及び前記コンタクトに前記第２方向の一方の側から接する絶縁部と、前記コンタクトの前記第２方向の他方の側から接する第１絶縁層と、を有する。前記絶縁部は、前記第１絶縁層とは異種の絶縁材料を含む。
第１実施形態に係る半導体記憶装置の模式的な平面図である。 同半導体記憶装置の模式的な構成を示す等価回路図である。 図１のＡの部分を示す模式的な斜視図である。 図３のＢの部分の拡大図である。 図１のＡの部分の拡大図である。 図５の構造をＣ－Ｃ′線で切断し矢印方向に見た模式的な断面図である。 同半導体記憶装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な図で、（ａ）は平面図、（ｂ）は断面図である。 比較例に係る半導体記憶装置の製造方法を示す模式的な断面図である。 第２実施形態に係る半導体記憶装置の模式的な断面図である。 同半導体記憶装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 第３実施形態に係る半導体記憶装置の模式的な断面図である。 同半導体記憶装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。なお、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の図面について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。
また、本明細書において「半導体記憶装置」とは、メモリダイ、メモリチップ、メモリカード、ＳＳＤ等のコントロールダイを含むメモリシステム、スマートホン、タブレット端末、パーソナルコンピュータ等のホストコンピュータを含む構成等、種々の意味を有する。
また、本明細書において、第１の構成が第２の構成に「電気的に接続された」とは、第１の構成が第２の構成に直接、又は配線、半導体部材若しくはトランジスタ等の回路を介して接続されていることを言う。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
［第１実施形態］
［構成］
以下、図面を参照して、第１実施形態に係る半導体記憶装置の構成について説明する。
［半導体記憶装置の構成］
図１は、第１実施形態に係る半導体記憶装置の構成例を示す模式的な平面図であり、メモリダイの平面構造を示している。
基板１００上には、複数のメモリセルアレイＭＣＡと、領域ＰＥＲＩと、が設けられる。図示の例では、基板１００上に２つのメモリセルアレイＭＣＡがＸ方向に並んで設けられ、Ｙ方向の一端に領域ＰＥＲＩが設けられている。
メモリセルアレイＭＣＡは、Ｙ方向に配設された複数のメモリブロックＢＬＫを備える。また、メモリセルアレイＭＣＡは、メモリセルが設けられる領域Ｒ１と、コンタクト等が階段状に設けられる領域Ｒ２と、を備える。領域ＰＥＲＩは、例えば、周辺回路の一部、パッド電極等を備える。
図２は、この半導体記憶装置の模式的な等価回路図である。
メモリセルアレイＭＣＡを構成する複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、下部配線ＳＣ及び共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリトランジスタ）及びソース側選択トランジスタＳＴＳを備える。以下、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。なお、図２では、選択トランジスタＳＴＤ，ＳＴＳが、それぞれ１つずつ図示されているが、それぞれ複数の選択トランジスタＳＴＤ，ＳＴＳが直列に接続されていても良い。
メモリセルＭＣは、チャネル領域として機能する半導体層、電荷蓄積層を含むゲート絶縁層及びゲート電極を備える電界効果型のトランジスタである。メモリセルＭＣのしきい値電圧は、電荷蓄積層中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。なお、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁層及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、１のメモリブロックＢＬＫ内の複数のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。
［メモリセルアレイＭＣＡ］
図３は、図１のＡで示した部分の模式的な斜視図である。
メモリセルアレイＭＣＡは、メモリ層ＭＬと、メモリ層ＭＬの下方に設けられた回路層ＣＬと、を備える。
［メモリ層ＭＬ］
Ｙ方向に隣り合う２つのメモリブロックＢＬＫの間には、Ｘ方向及びＺ方向に延伸するブロック間絶縁層ＳＴが設けられる。また、Ｙ方向に隣り合う２つのストリングユニットＳＵの間には、ドレイン側選択ゲート線ＳＧＤのみをＸ方向及に分離する、Ｘ方向及びＺ方向に延伸する絶縁部ＳＨＥが設けられる
メモリブロックＢＬＫは、Ｚ方向に延伸する複数のメモリ構造ＭＨと、Ｚ方向に並びＸＹ断面においてこれら複数のメモリ構造ＭＨの外周面を覆う複数の導電層１１０と、複数の導電層１１０の間に配置された複数の絶縁層１０１と、メモリ構造ＭＨの上端に接続された複数のビット線ＢＬと、メモリ構造ＭＨの下端に接続された下部配線層１５０と、を備える。
メモリ構造ＭＨは、Ｘ方向及びＹ方向に所定のパターンで配設されている。メモリ構造ＭＨは、Ｚ方向に延伸する半導体層１２０と、半導体層１２０と導電層１１０との間に設けられたゲート絶縁層１３０と、半導体層１２０の上端に接続された半導体層１２１と、メモリ構造ＭＨの中心部分に設けられたコア絶縁層１２５と、を備える。
半導体層１２０は、例えば、１つのメモリストリングＭＳ（図２）に含まれる複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳのチャネル領域として機能する。半導体層１２０は下端から上端まで一体形成された略円筒状の形状を有する。半導体層１２０は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等からなる。半導体層１２０の中心部分に埋め込まれたコア絶縁層１２５は、例えば、酸化シリコン（ＳｉＯ２）等からなる。
ゲート絶縁層１３０は、半導体層１２０の外周面に沿ってＺ方向に延伸し、後述する半導体層１２０と下部配線層１５０との接続部を除き、下端から上端まで一体形成された略円筒状の形状を有する。
半導体層１２１は、例えば、リン（Ｐ）等のＮ型の不純物がドープされた多結晶シリコン（Ｓｉ）等からなる。
導電層１１０は、絶縁層１０１を介してＺ方向に複数配設され、Ｘ方向及びＹ方向に延伸する略板状の導電膜である。Ｚ方向における中央部の導電層１１０は、ワード線ＷＬ（図３）及びこのワード線ＷＬに接続された複数のメモリセルＭＣ（図２）のゲート電極として機能する。
複数の導電層１１０のうちの上方に設けられた導電層１１０の一部は、ドレイン側選択ゲート線ＳＧＤ（図２）及びこのドレイン側選択ゲート線ＳＧＤに接続された複数のドレイン側選択トランジスタＳＴＤ（図２）のゲート電極として機能する。
複数の導電層１１０のうちの下方に設けられた導電層１１０の一部は、ソース側選択ゲート線ＳＧＳ（図２）及びこれに接続された複数のソース側選択トランジスタＳＴＳ（図２）のゲート電極として機能する。
絶縁層１０１は、Ｚ方向に並ぶ複数の導電層１１０の間にそれぞれ設けられる。絶縁層１０１は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
ビット線ＢＬは、Ｘ方向に複数配設され、Ｙ方向に延伸する。ビット線ＢＬは、コンタクトＣｂ，Ｃｈ、及び半導体層１２１を介して半導体層１２０に接続される。
下部配線層１５０は、半導体層１２０に接続された半導体層１５１と、半導体層１５１の下面に設けられた導電層１５２と、を備える。下部配線層１５０は、下部配線ＳＣ（図２）として機能する。
導電層１５２は、基板１００の上に絶縁層１６０を介して形成され、例えば、タングステン（Ｗ）等の金属、リン等（Ｐ）のＮ型の不純物がドープされた多結晶シリコン（Ｓｉ）又はシリサイド等の導電膜を含む。半導体層１５１は、例えば、リン等（Ｐ）のＮ型の不純物がドープされた多結晶シリコン（Ｓｉ）を含む。絶縁層１６０は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
［回路層ＣＬ］
回路層ＣＬは、基板１００と、周辺回路ＰＣを構成する複数のトランジスタＴｒと、これら複数のトランジスタＴｒに接続された複数の配線及びコンタクトと、を備える。
基板１００は、例えば、単結晶シリコン（Ｓｉ）等からなる半導体基板である。基板１００は、例えば、半導体基板の表面にリン（Ｐ）等のＮ型の不純物層を有し、更にこのＮ型の不純物層中にホウ素（Ｂ）等のＰ型の不純物層を有する２重ウェル構造を備える。
［メモリセルＭＣの構造］
図４は、図３のＢで示した部分の模式的な断面図であり、導電層１１０及びゲート絶縁層１３０が対向する位置における構造の詳細を示している。
図４に示す通り、ゲート絶縁層１３０は、半導体層１２０と導電層１１０との間に積層されたトンネル絶縁層１３１、電荷蓄積層１３２及びブロック絶縁層１３３を備える。トンネル絶縁層１３１、電荷蓄積層１３２及びブロック絶縁層１３３はＺ方向に一体的に連続して設けられる。但し、電荷蓄積層１３２は、Ｚ方向に分断されていても良い。
トンネル絶縁層１３１及びブロック絶縁層１３３は、例えば、酸化シリコン（ＳｉＯ２）等を含む。電荷蓄積層１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な層である。なお、電荷蓄積層１３２は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物層がドープされた多結晶シリコン（Ｓｉ）等を含むフローティングゲートであっても良い。
導電層１１０は、例えば、タングステン（Ｗ）又はモリブデン（Ｍｏ）等の金属膜を含む。なお、導電層１１０は、例えば、窒化チタン（ＴｉＮ）等のバリア金属膜で外周面が覆われていても良い。
図５は、図１のＡで示した部分の模式的な平面図である。また、図６は、図５に示す構造をＣ－Ｃ′線で切断し、矢印方向に見た模式的な断面図である。
図５及び図６において、Ｙ方向に隣り合う２つのメモリブロックＢＬＫの間には、Ｘ方向及びＺ方向に延伸するブロック間絶縁層ＳＴが設けられる。ブロック間絶縁層ＳＴは、Ｚ方向に下部配線層１５０まで延び、メモリブロックＢＬＫの間をＹ方向に分断する。なお、ブロック間絶縁層ＳＴ内には、側面側の絶縁膜を残して内部に図示しない導電膜が形成され、導電膜が下部配線層１５０と接続されることで、下部配線層１５０に対するコンタクトとして機能するようにしてもよい。
メモリブロックＢＬＫは、領域Ｒ１において、Ｚ方向に延伸し、ＸＹ方向に千鳥状に配置された複数のメモリ構造ＭＨと、Ｚ方向に配列されＸＹ断面においてこれら複数のメモリ構造ＭＨの外周面を覆う複数の導電層１１０と、複数の導電層１１０の間に配置された複数の絶縁層１０１と、メモリ構造ＭＨの上端に、コンタクトＣｈ，Ｃｂを介して電気的に接続された複数のビット線ＢＬと、を備える。
メモリブロックＢＬＫは、領域Ｒ２にコンタクト領域Ｒｃｃを有する。コンタクト領域Ｒｃｃは、導電層１１０の階段状に形成された端部に設けられる。コンタクト領域Ｒｃｃには、コンタクトＣＣと、支持構造ＨＲが配置されている。
メモリブロックＢＬＫは、図５に示すように、Ｙ方向に複数のストリングユニットＳＵを有する。Ｙ方向に隣り合う２つのストリングユニットＳＵの間には、Ｘ方向及びＺ方向に延伸する絶縁部ＳＨＥが設けられている。絶縁部ＳＨＥは、図６に示すように、複数の導電層１１０のうち、ドレイン側選択ゲート線ＳＧＤに相当する導電層１１０のみをＹ方向に分断する。
この実施形態では、図５に示すように、Ｘ方向に配列されたメモリ構造ＭＨの列がＹ方向に４列並んで１つのストリングユニットＳＵを形成している。そして、このストリングユニットＳＵがＹ方向に３つ以上配置されて１つのメモリブロックＢＬＫを構成している。即ち、絶縁部ＳＨＥは１つのメモリブロックＢＬＫに２つ以上配置されることになる。また、絶縁部ＳＨＥは、それぞれがＸ方向に連続して形成されている。従って、後述するように、ブロック間絶縁層ＳＴを形成する開口を介してドレイン側選択ゲート線ＳＧＤとなる導電層１１０を、犠牲層との置換により形成する際、絶縁部ＳＨＥが先に形成されていると、絶縁部ＳＨＥの間の犠牲層を置換させることが出来ない。このため、絶縁部ＳＨＥは、メモリ構造ＭＨや導電層１１０よりも後に形成されることになる。
即ち、絶縁部ＳＨＥは、メモリ構造ＭＨ及び導電層１１０上が第１絶縁層２０１によって覆われた後、第１絶縁層２０１からドレイン側選択ゲート線ＳＧＤに相当する導電層１１０までを貫通するように形成される。このような絶縁部ＳＨＥは、図５に示すように、Ｙ方向に隣接する、Ｘ方向に配列された２つのメモリ構造ＭＨの列の間に、メモリ構造ＭＨの一部を切欠くように形成されている。換言すると、図６に示すように、絶縁部ＳＨＥは、メモリ構造ＭＨの一部（ドレイン側選択トランジスタＳＴＤに対応する部分）に接するように形成されている。絶縁部ＳＨＥに接するメモリ構造ＭＨの部分は、完全な円筒形を形成しないが、メモリストリングＭＳとして機能する。
また、絶縁部ＳＨＥは、図６に示すように、メモリ構造ＭＨの上方において、コンタクトＣｈの側面に接している。絶縁部ＳＨＥに接していないメモリ構造ＭＨの上端側面及びコンタクトＣｈの側面は、第１絶縁層２０１に覆われている。第１絶縁層２０１は、例えば、ｄＴＥＯＳ（プラズマＣＶＤ（Chemical Vapor Deposition）によるＴＥＯＳ（Tetraethyl ortho-silicate））等の酸化シリコンを含む。絶縁部ＳＨＥは、第１絶縁層２０１とは異種の絶縁材料を含む第２絶縁層２０２と、この第２絶縁層２０２の外側を覆う第３絶縁層２０３を有する。第２絶縁層２０２は、例えば、窒化シリコン（ＳｉＮ）等を含む。第３絶縁層２０３は、例えば酸化シリコン（ＳｉＯ２）等を含む。第２絶縁層２０２は、コンタクトＣｈに接し、第３絶縁層２０３は、メモリ構造ＭＨに接する。半導体層１２１の絶縁部ＳＨＥと接する部分は凹部Ｅを有する。この凹部Ｅは、絶縁部ＳＨＥの、半導体層１２１と対向する部分におけるシーム３００の発生要因となる。
コンタクトＣｈは、半導体層１２１に接する第１端Ｓ１と、この第１端Ｓ１に対してＺ方向の反対側に位置する第２端Ｓ２を有する。また、コンタクトＣｈは、絶縁部ＳＨＥに接する側面に、第１端Ｓ１側の側面Ｓ３が第２端Ｓ２側の側面Ｓ４よりもＹ方向の内側にシフトした段差Ｄを有している。
また、絶縁部ＳＨＥを形成する絶縁層（第２絶縁層２０２及び第３絶縁層２０３）は、絶縁部ＳＨＥが貫通する第１絶縁層２０１上でＸ方向及びＹ方向に延伸して形成されており、このように第１絶縁層２０１上を覆う第２、第３絶縁層２０２、２０３の上には、絶縁層２０４が形成されている。絶縁層２０４の上にはビット線ＢＬが形成されている。絶縁部ＳＨＥに接していない部分のコンタクトＣｈは、第２端Ｓ２側で第１絶縁層２０１上を覆う第２、第３絶縁層２０２、２０３を貫通するように形成され、絶縁層２０４には、コンタクトＣｈとビット線ＢＬを接続するコンタクトＣｂが設けられている。
［製造方法］
次に、図７～図２１を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。なお、図７～図２１は、図５におけるＣ－Ｃ′線に対応する断面を示す。
図７に示す通り、基板１００上に、絶縁層１６０、導電層１５２、半導体層１５１Ａ、絶縁層１５１Ｂ、犠牲層１５１Ｃ、絶縁層１５１Ｄ及び半導体層１５１Ｅを形成する。また、これらの上方に、複数の絶縁層１０１及び犠牲層１１０Ａを交互に形成する。更に、これらの上方に、絶縁層２０１Ａを形成する。
基板１００は、例えば、図３に示す様な回路層ＣＬのトランジスタＴｒ等が形成された基板、又は、Ｓｉ等の半導体基板である。絶縁層１６０は、例えば、酸化シリコン等を含む。導電層１５２は、例えば、タングステンシリサイド（ＷＳｉ）等を含む。半導体層１５１Ａ及び半導体層１５１Ｅは、例えば、リン（Ｐ）をドープしたポリシリコン（Ｓｉ）等を含む。絶縁層１５１Ｂ、絶縁層１５１Ｄ、絶縁層１０１は、例えば、酸化シリコン等を含む。犠牲層１５１Ｃ及び犠牲層１１０Ａは、例えば、窒化シリコン（ＳｉＮ）等を含む。絶縁層２０１Ａは、例えば、ｄＴＥＯＳ等の酸化シリコンを含む。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、図８に示すように、積層構造体に開口ＭＨＡを形成する。開口ＭＨＡは、Ｚ方向に延伸し、絶縁層２０１Ａ、犠牲層１１０Ａ、絶縁層１０１、半導体層１５１Ｅ、絶縁層１５１Ｄ、犠牲層１５１Ｃ及び絶縁層１５１Ｂを貫通して、半導体層１５１Ａを露出させる。この工程は、例えば、開口ＭＨＡに対応する部分に開口を有する絶縁層を図７に示す積層構造体の上面に形成し、これをマスクとしたＲＩＥ（Reactive Ion Etching）等によって行う。
次に、図９に示すように、開口ＭＨＡの内周面に、ゲート絶縁層１３０、半導体層１２０及びコア絶縁層１２５を順次形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。これにより、メモリ積層構造ＭＨＢが形成される。また、この工程では、例えば、半導体層１２０の結晶構造を改質するための熱処理等を行う。
次に、図１０に示すように、メモリ積層構造ＭＨＢの絶縁層１２５、半導体層１２０及びゲート絶縁層１３０の一部を除去して最上層に位置する絶縁層２０１Ａを露出させる。また、メモリ積層構造ＭＨＢのコア絶縁層１２５の上端をエッチバックする。この工程は、例えば、ＣＭＰ（Chemical Mechanical Polishing）、ＲＩＥ等の方法によって行う。
次に、図１１に示すように、メモリ積層構造ＭＨＢの上端に、半導体層１２１を形成する。半導体層１２１は、例えば、リン（Ｐ）等のＮ型の不純物がドープされたアモルファスシリコン等からなる。この工程は、例えば、ＣＶＤ等の方法によって行う。これにより、略円柱状のメモリ構造ＭＨが形成される。
次に、例えば図１２に示すように、図１１に示す構造の上面にｄＴＥＯＳ等の絶縁層２０１Ｂを形成し、更に図示しないマスクを形成して開口ＳＴＡを形成する。開口ＳＴＡは、Ｘ方向及びＺ方向に延伸して絶縁層２０１Ｂ，２０１Ａ、複数の犠牲層１１０Ａ及び複数の絶縁層１０１をＹ方向に分断する。また、開口ＳＴＡは、半導体層１５１Ｅ及び絶縁層１５１Ｄを貫通して底部に犠牲層１５１Ｃを露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。更に、開口ＳＴＡの内壁面及び底面に、酸化シリコン（ＳｉＯ２）等の絶縁層１６１を形成して積層構造体の側面を覆い、その後、開口ＳＴＡの底面を犠牲層１５１Ｃまで掘り下げる。この工程は、ＲＩＥ等の方法によって行う。
次に、図１３に示すように、開口ＳＴＡを介して、犠牲層１５１Ｃを除去し、メモリ構造ＭＨのゲート絶縁層１３０の側壁の一部を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行う。この工程において、犠牲層１５１Ｃと同種の材料からなる犠牲層１１０Ａは、絶縁層１６１によって保護されているため、同時にエッチングされない。
次に、図１４に示すように、開口ＳＴＡ及び犠牲層１５１Ｃが設けられていた空隙を介して、ゲート絶縁層１３０の一部を除去し、半導体層１２０の側面を露出させる。この工程においては、ゲート絶縁層１３０と同種の材料を含む絶縁層１５１Ｂ及び絶縁層１５１Ｄも同時に除去する。この工程は、例えば、ケミカルドライエッチング等の方法によって行う。
次に、図１５に示すように、半導体層１２０の側面、半導体層１５１Ａの上面、並びに、半導体層１５１Ｅの下面及び開口ＳＴＡの内壁において、ポリシリコン（Ｓｉ）等の半導体層１５１Ｆを形成する。この工程は、例えば、半導体のエピタキシャル成長等の方法によって行う。
次に、図１６に示す通り、開口ＳＴＡ内壁部の半導体層１５１Ｆを除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。次に、開口ＳＴＡの側壁を覆う絶縁層１６１を除去した後、開口ＳＴＡを介して複数の犠牲層１１０Ａを除去して、犠牲層１１０Ａが存在していた部分に複数の導電層１１０を形成する。絶縁層１６１及び犠牲層１１０Ａを除去する工程は、例えば、ウェットエッチング等の方法によって行う。導電層１１０の形成は、例えば、ＣＶＤ等の方法によって行う。
次に、図１７に示すように、開口ＳＴＡにブロック間絶縁層ＳＴを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、図１８に示すように、メモリ構造ＭＨをストリングユニットＳＵ毎に分離する絶縁部ＳＨＥを形成するための開口ＳＨＥＡを形成する。開口ＳＨＥＡは、メモリ構造ＭＨの一部（上端側）を削り取るように形成される。開口ＳＨＥＡは、ドレイン側選択ゲート線ＳＧＤとなる導電層１１０のみをＹ方向に分断するように形成される。この工程は、ＲＩＥ等の方法によって行う。
図１８に示すように、開口ＳＨＥＡを形成する際、半導体層１２０及び半導体層１２１は、コア絶縁層１２５よりも削れやすいため、ＲＩＥの過程で、半導体層１２１の部分ではＹ方向のエッチングが進み、凹部Ｅが形成されることがある。
次に、図１９に示すように、開口ＳＨＥＡの側面及び底面に、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層２０３Ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、図２０に示すように、開口ＳＨＥＡの絶縁層２０３Ａの内側に、例えば、窒化シリコン（ＳｉＮ）等の絶縁層２０２Ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。これにより、絶縁部ＳＨＥが形成される。なお、図２０に示すように、半導体層１２１の側面に凹部Ｅが形成されていると、絶縁層２０２Ａを開口ＳＨＥＡに埋めたときに、凹部Ｅが形成されたＺ方向の位置と対応する位置に、シーム３００が発生する可能性がある。
次に、図２１（ｂ）に示すように、絶縁層２０２Ａの上部をＣＭＰ等の方法によって平坦化し、その上に図示しないマスクを形成して、コンタクトＣｈを形成するための円柱状の開口ＣｈＡを、メモリ構造ＭＨの上方に形成する。この工程は、ＲＩＥ等の方法によって行う。
絶縁部ＳＨＥと接するメモリ構造ＭＨに接続されるコンタクトＣｈの開口ＣｈＡを形成する際、開口ＣｈＡは、絶縁部ＳＨＥと第１絶縁層２０１の境界部分上にも形成される。絶縁部ＳＨＥを構成する窒化シリコンを含む第２絶縁層２０２は、酸化シリコンを含む第１絶縁層２０１及び絶縁部ＳＨＥを構成する第３絶縁層２０３よりもエッチングレートが低い。このため、図２１（ｂ）に示すように、絶縁部ＳＨＥに接する開口ＣｈＡは、第２絶縁層２０２のエッチングよりも第１絶縁層２０１及び第３絶縁層２０３のエッチングの方が先行し、結果として、絶縁部ＳＨＥに接する側面に、下側が上側よりも内側にシフトした段差Ｄが形成される。
そして、このように形成された開口ＣｈＡにコンタクトＣｈを形成し、その上に絶縁層２０４を形成すると共に、絶縁層２０４にコンタクトＣｈと電気的に接続されるコンタクトＣｂを形成する。更に、コンタクトＣｂの上部にビット線ＢＬをそれぞれ設けることにより、図６を参照して説明した構成が形成される。
［本実施形態の効果］
次に、図２２に示す比較例も参照しながら、本実施形態の効果を説明する。
図２２に示すように、絶縁部ＳＨＥを第１絶縁層２０１と同様の酸化シリコン等の絶縁層２０５で形成した場合、絶縁部ＳＨＥに接するコンタクトＣｈを形成するための開口ＣｈＡを形成するときに、エッチングは開口ＣｈＡ全体で均一に進行する。このため、半導体層１２１に達した開口ＣｈＡの先端が、絶縁層２０５側ではエッチングが更に進行してシーム３００まで到達してしまう可能性がある。この場合、導電体のコンタクトＣｈを形成すると、コンタクトＣｈのシーム３００への突き抜けが発生する可能性がある。シーム３００は、図２１（ａ）に示すように、Ｘ方向に延びているので、このシーム３００に導電体が侵入すると、Ｘ方向に並ぶ複数のコンタクトＣｈが短絡してしまう可能性がある。
この点、本実施形態に係る半導体記憶装置では、図２１に示すように、開口ＣｈＡを形成する際に、絶縁部ＳＨＥに接する側のエッチングが遅れるので、開口ＣｈＡの絶縁部ＳＨＥ側の側面に、段差Ｄが形成され、シーム３００に到達する孔の形成を阻止する。このため、Ｘ方向に隣接するコンタクトＣｈ同士が短絡するという問題を確実に回避することが出来る。
また、本実施形態では、メモリ構造ＭＨと接する部分には、酸化膜である第３絶縁層２０３が形成されているので、従来の酸化膜で満たされた絶縁部ＳＨＥと同様の電気的特性を維持することができる。また、第３絶縁層２０３と第２絶縁層２０２とを順次形成すればよいので、制御も容易で、製造工程の複雑化を招くこともない。
［第２実施形態］
図２３は、第２実施形態に係る半導体記憶装置の断面図であり、図５のＣ－Ｃ′線に沿って切断し、矢印方向から見た断面図に相当する。
第２の実施形態では、絶縁部ＳＨＥが、半導体層１２１の上面よりもＺ方向の上方に位置する第２絶縁層２０６と、半導体層１２１の上面からＺ方向の下方に位置する第３絶縁層２０７とを含む。第２絶縁層２０６は、例えば、窒化シリコン（ＳｉＮ）等を含む。第３絶縁層２０７は、例えばＬＴＯ（Low Temperature Oxide）等の酸化シリコン（ＳｉＯ２）を含む。第２絶縁層２０６は、コンタクトＣｈに接し、第３絶縁層２０７は、メモリ構造ＭＨに接する。第２絶縁層２０６は、第１絶縁層２０１よりもエッチングレートが低い。
次に、図２４～図２８を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。なお、図２４～図２８は、図５におけるＣ－Ｃ′線に対応する断面を示す。
本実施形態の製造工程は、図１７に示すブロック間絶縁層ＳＴの形成までは第１の実施形態と同様である。この状態で、図２４に示すように、例えば、窒化シリコン（ＳｉＮ）等の絶縁層２０６Ａによるマスクを形成し、絶縁部ＳＨＥを形成するための開口ＳＨＥＡを形成する。この工程は、ＲＩＥ等の方法によって行う。この場合にも、半導体層１２１の側壁に凹部Ｅが形成されることがある。
次に、図２５に示すように、開口ＳＨＥＡの内部に、例えば、ＬＴＯ等の絶縁層２０７Ａを埋める。この工程は、ＣＶＤ等の方法により行う。このとき、絶縁層２０７Ａの、半導体層１２１に対向する部分にシーム３００が発生することがある。
次に、図２６に示すように、絶縁層２０７Ａを半導体層１２１の上端まで掘り下げて第３絶縁層２０７を形成する。この工程は、ＲＩＥ等の方法によって行う。
次に、図２７に示すように、開口ＳＨＥＡの第３絶縁層２０７の上に、例えば、窒化シリコン（ＳｉＮ）等を含む絶縁層２０６Ｂを形成する。この工程は、ＣＶＤ等の方法により行う。
次に、図２８に示すように、絶縁層２０６Ｂの上面を、ＣＭＰ等の方法により平坦化したのち、各メモリ構造ＭＨの上にコンタクトＣｈを形成するための開口ＣｈＡを形成する。この工程は、ＲＩＥ等の方法によって行う。この場合にも、第２絶縁層２０６は、第１絶縁層２０１よりもエッチングレートが低いので、開口ＣｈＡの第２絶縁層２０６に接する側面には、エッチングレートの差に起因した段差Ｄが形成される。
よって、本実施形態の半導体記憶装置も、シーム３００へのコンタクトＣｈの突き抜けが発生しない。
また、この実施形態によれば、絶縁部ＳＨＥのメモリ構造ＭＨに接する部分が全て酸化膜である第３絶縁層２０７で形成されているので、従来の酸化膜で満たされた絶縁部ＳＨＥと殆ど同様の電気的特性を維持することができる。
［第３実施形態］
図２９は、第３実施形態に係る半導体記憶装置の断面図であり、図５のＣ－Ｃ′線に沿って切断し、矢印方向から見た断面図に相当する。
第３の実施形態では、絶縁部ＳＨＥが、例えば、窒化シリコン（ＳｉＮ）等を含む第２絶縁層２０８のみから形成されている。第２絶縁層２０８は、コンタクトＣｈ及びメモリ構造ＭＨに接する。第２絶縁層２０８は、第１絶縁層２０１よりもエッチングレートが低い。
次に、図３０及び図３１を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。なお、図３０及び図３１は、図５におけるＣ－Ｃ′線に対応する断面を示す。
本実施形態の製造工程は、図１８に示す開口ＳＨＥＡの形成までは第１実施形態と同様である。この状態で、図３０に示すように、開口ＳＨＥＡの内部に、例えば、窒化シリコン（ＳｉＮ）等を含む絶縁層２０８Ａを埋める。この工程は、ＣＶＤ等の方法により行う。このとき、絶縁層２０８Ａの、半導体層１２１に対向する部分にシーム３００が発生することがある。
次に、図３１に示すように、絶縁層２０８Ａの上面を、ＣＭＰ等の方法により平坦化したのち、各メモリ構造ＭＨの上にコンタクトＣｈを形成するための開口ＣｈＡを形成する。この工程は、ＲＩＥ等の方法によって行う。この場合にも、第２絶縁層２０８は、第１絶縁層２０１よりもエッチングレートが低いので、開口ＣｈＡの第２絶縁層２０８に接する側面には、エッチングレートの差に起因した段差Ｄが形成される。
よって、本実施形態の半導体記憶装置も、シーム３００へのコンタクトＣｈの突き抜けが発生しない。
また、この実施形態では、絶縁部ＳＨＥが窒化膜のみで形成されているので、第１及び第２実施形態よりも製造工程が簡単である。
［その他］
以上、実施形態を説明したが、この実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。例えば、上記各実施形態では、第１絶縁層としてシリコン酸化膜、第２絶縁層としてシリコン窒化膜を用いたが、第１絶縁層及び第２絶縁層は、互いに異種の材料であって前者よりも後者のエッチングレートが低く、且つ絶縁体であれば、他の材料を用いることもできる。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＨ…メモリ構造、ＳＴ…ブロック間絶縁層、ＳＨＥ…絶縁部、Ｃｈ，Ｃｂ…コンタクト、１０１…絶縁層、１１０…導電層、１２０，１２１…半導体層、１３０…ゲート絶縁膜、１３１…トンネル絶縁膜、１３２…電荷蓄積膜、１３３…ブロック絶縁膜、ＢＬＫ…メモリブロック、ＳＵ…ストリングユニット、２０１…第１絶縁層、２０２，２０６，２０８…第２絶縁層、２０３，２０７…第３絶縁層。

Claims (5)

  1. 第１方向に互いに離間して配設された複数の第１導電層と、
    前記第１方向に延び前記複数の第１導電層と対向する第１半導体層、前記第１半導体層と前記複数の第１導電層との間に設けられたゲート絶縁層、及び前記第１半導体層の前記第１方向の一端部に配置されて前記第１半導体層に接続された第２半導体層を備えたメモリ構造と、
    前記メモリ構造の前記第２半導体層と接続されたコンタクトと、
    前記複数の第１導電層のうち前記メモリ構造の前記第１方向の一端部側に配置された一部の前記第１導電層を前記第１方向と交差する第２方向に分断すると共に、前記メモリ構造及び前記コンタクトに前記第２方向の一方の側から接する絶縁部と、
    前記コンタクトの前記第２方向の他方の側から接する第１絶縁層と、
    を有し、
    前記絶縁部は、前記第１絶縁層とは異種の絶縁材料を含む
    半導体記憶装置。
  2. 前記絶縁部は、少なくとも前記コンタクトと接して前記異種の絶縁材料を含む第２絶縁層を有する
    請求項１記載の半導体記憶装置。
  3. 前記絶縁部は、前記メモリ構造に接する第３絶縁層を更に有する
    請求項２記載の半導体記憶装置。
  4. 前記コンタクトは、前記第２半導体層に接する第１端及び前記第１端に対して前記第１方向の反対側に位置する第２端を有し、前記絶縁部に接する側面に、前記第１端側の側面が前記第２端側の側面よりも前記第２方向の内側にシフトした段差を有する
    請求項１～３のいずれか１項記載の半導体記憶装置。
  5. 前記絶縁部は、前記第２半導体層に対応する前記第１方向の位置にシームを有する
    請求項１～４のいずれか１項記載の半導体記憶装置。
JP2020149394A 2020-09-04 2020-09-04 半導体記憶装置 Pending JP2022043893A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2020149394A JP2022043893A (ja) 2020-09-04 2020-09-04 半導体記憶装置
US17/189,347 US20220077173A1 (en) 2020-09-04 2021-03-02 Semiconductor memory device
CN202110265459.4A CN114141783A (zh) 2020-09-04 2021-03-11 半导体存储装置
TW110108892A TWI800803B (zh) 2020-09-04 2021-03-12 半導體記憶裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020149394A JP2022043893A (ja) 2020-09-04 2020-09-04 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2022043893A true JP2022043893A (ja) 2022-03-16

Family

ID=80438596

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020149394A Pending JP2022043893A (ja) 2020-09-04 2020-09-04 半導体記憶装置

Country Status (4)

Country Link
US (1) US20220077173A1 (ja)
JP (1) JP2022043893A (ja)
CN (1) CN114141783A (ja)
TW (1) TWI800803B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022050148A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置
JP2023141977A (ja) * 2022-03-24 2023-10-05 キオクシア株式会社 半導体装置、半導体記憶装置、及び半導体装置の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9899399B2 (en) * 2015-10-30 2018-02-20 Sandisk Technologies Llc 3D NAND device with five-folded memory stack structure configuration
CN106876391B (zh) * 2017-03-07 2018-11-13 长江存储科技有限责任公司 一种沟槽版图结构、半导体器件及其制作方法
SG11202103738WA (en) * 2018-08-14 2021-05-28 Yangtze Memory Technologies Co Ltd Stacked connections in 3d memory and methods of making the same
CN109314117B (zh) * 2018-08-14 2019-08-30 长江存储科技有限责任公司 操作3d存储器件的方法
CN109314118B (zh) * 2018-08-21 2019-11-08 长江存储科技有限责任公司 具有贯穿阵列触点的三维存储器件及其形成方法
CN111211133B (zh) * 2018-09-10 2021-03-30 长江存储科技有限责任公司 使用梳状路由结构以减少金属线装载的存储器件
CN109716521A (zh) * 2018-12-12 2019-05-03 长江存储科技有限责任公司 用于三维存储器件的接触结构
WO2020155032A1 (en) * 2019-01-31 2020-08-06 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory device without conductor residual caused by dishing
CN109983577B (zh) * 2019-02-21 2021-12-07 长江存储科技有限责任公司 用于三维存储器的具有多重划分的阶梯结构
CN109997226A (zh) * 2019-02-26 2019-07-09 长江存储科技有限责任公司 三维存储器件及其形成方法
US10777575B1 (en) * 2019-03-22 2020-09-15 Sandisk Technologies Llc Three-dimensional memory device with self-aligned vertical conductive strips having a gate-all-around configuration and method of making the same
US11222954B2 (en) * 2020-03-24 2022-01-11 Sandisk Technologies Llc Three-dimensional memory device containing inter-select-gate electrodes and methods of making the same
US11342286B2 (en) * 2020-04-02 2022-05-24 Sandisk Technologies Llc Semiconductor die including edge ring structures and methods for making the same

Also Published As

Publication number Publication date
CN114141783A (zh) 2022-03-04
TW202226552A (zh) 2022-07-01
US20220077173A1 (en) 2022-03-10
TWI800803B (zh) 2023-05-01

Similar Documents

Publication Publication Date Title
JP4758625B2 (ja) 半導体装置
US8575675B2 (en) Nonvolatile memory device
US20150076579A1 (en) Semiconductor memory device
US20210391340A1 (en) Semiconductor memory device
JP5389074B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP6670719B2 (ja) 半導体装置の製造方法
KR20210059072A (ko) 반도체 장치
CN103579252A (zh) 非易失性存储器件及其制造方法
US20220044995A1 (en) Memory Arrays And Methods Used In Forming A Memory Array
JP2022043893A (ja) 半導体記憶装置
US20240114686A1 (en) Memory arrays and methods used in forming a memory array comprising strings of memory cells
US10269825B2 (en) Semiconductor device and method for manufacturing same
US20210118899A1 (en) Memory Arrays And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
CN110767656A (zh) 3d存储器件及其制造方法
US11139386B2 (en) Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
JP2011054658A (ja) 不揮発性半導体記憶装置
JP7417387B2 (ja) 半導体装置の製造方法
TWI693699B (zh) 具有在專用之溝中的浮閘之非揮發性記憶體單元
JP2011066038A (ja) 半導体記憶装置
US20220302023A1 (en) Semiconductor device and manufacturing method thereof
JP4758951B2 (ja) 半導体装置
CN112447756B (zh) 半导体存储装置及其制造方法
US20210327510A1 (en) Three-dimensional flash memory including middle metallization layer and manufacturing method thereof
US11476274B2 (en) Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11948639B2 (en) Methods including a method of forming a stack and isotropically etching material of the stack