JP2022011453A - 半導体装置 - Google Patents
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Abstract
【課題】薬液分解で再配線が溶けてしまっても、不良品解析を容易に行うことができると共に、半導体装置を提供する。【解決手段】シリコン基板の回路形成面10に形成された能動素子11と、回路形成面10上の再配線層20に形成され、能動素子11に接続された再配線22と、回路形成面10に再配線22と並列に形成されたサブ配線12と、を具備し、サブ配線12には、シリーズ抵抗R1が形成されている。シリーズ抵抗R1の抵抗値は、再配線22がオープン状態で、出荷検査としてサブ配線12経由で能動素子11のインピーダンス検査を行った際に、規格外となる値に設定されている。この構成により、メインの再配線22がオープンになっている場合には、能動素子11のインピーダンス検査によって、リジェクトすることができる。【選択図】図2
Description
本発明は、大電流を流す大電流配線を有する半導体装置に関する。
MIC(monolithic integrated circuit:モノリシック集積回路)の大規模化・高集積化に伴って、MIC上に積み重ねた再配線が多く利用されている(例えば、特許文献1参照)。図6(a)に示すように、MIC上の再配線を配線領域として活用することで、本来、図6(b)に示すように、MIC上のTOPメタルで構成するはずの大電流配線領域を確保する必要がなくなるため、チップサイズシュリンク効果をもたらすことができる(例えば、特許文献1参照)。
しかしながら、図7(a)に示すように、配線をMIC上の再配線のみで構成した場合、その後の不良品解析等で薬液分解を行うと、図7(b)に示すように、再配線部が溶けてしまい、配線がなくなってしまう。従って、MIC単体の特性解析に際し、別途プロービングで電極を取り出すことが必要となり、不良品解析が困難なものとなってしまうという問題点があった。
本発明は、薬液分解で再配線が溶けてしまっても、不良品解析を容易に行うことができる半導体装置を提供することにある。
本発明の半導体装置は、シリコン基板の回路形成面に形成された能動素子と、前記回路形成面上の再配線層に形成され、前記能動素子に接続された再配線と、前記回路形成面に前記再配線と並列に形成されたサブ配線と、を具備し、前記サブ配線には、シリーズ抵抗が形成されていることを特徴とする。
本発明によれば、薬液分解で再配線が溶けてしまっても、サブ配線によって不良品解析を容易に行うことができると共に、メインの再配線がオープンになっている場合にも、リジェクトできるという効果を奏する。
以下、図を参照して本発明の実施の形態を詳細に説明する。なお、以下の実施の形態において、同様の機能を示す構成には、同一の符号を付して適宜説明を省略する。
本実施の形態の半導体装置1は、MIC(monolithic integrated circuit:モノリシック集積回路)であり、図1及び図2を参照すると、シリコン基板(半導体基板)の回路形成面10に形成された能動素子11と、回路形成面10上の再配線層20に形成されたパッド(PAD)21とを備えている。そして、能動素子11とパッド(PAD)21とを接続する配線として、再配線層20に形成された再配線22と、回路形成面10に形成されたサブ配線12とを備えている。
能動素子11は、供給された電力で増幅等の能動動作を行う素子である。本実施の形態において、能動素子11は、スイッチング素子でドライブ対象に供給する電流をON/OFFするドライブ回路である。以下、能動素子11がドライブ対象に供給する電流をON/OFFする動作を基本ON/OFF動作と称す。
再配線層20は、回路形成面10上にポリイミド等の絶縁基材で構成された図示しない絶縁層を介して積み重ねられた銅(Cu)等のメタル層である。本実施の形態では、再配線層20に、パッド21と、再配線22とが形成されている。
再配線22の一端は、層間配線であるコンタクト31を介して能動素子11の大電流を流すノードと接続されている。そして、再配線22の他端は、同じ再配線層20に形成されたパッド21に接続されている。これにより、回路形成面10に形成された配線を介すことなく、再配線22によって能動素子11とパッド21とが接続される。
サブ配線12の一端は、能動素子11の大電流を流すノードに接続されている。サブ配線12の他端は、層間配線であるコンタクト32を介してパッド21に接続されている。
サブ配線12は、薬液分解後に再配線22が溶けてしまっても、半導体装置1の単体特性調査を可能にするための配線であり、あくまでもメイン配線は、電流容量十分な再配線22である。これにより、サブ配線12の配線電流容量は、長期信頼性まで考慮しない短時間分流せる電流容量で良い。従って、サブ配線12は、細めの配線幅で構成され、大電流配線領域を削減し、チップサイズシュリンク効果をもたらすことができる。
しかし、サブ配線12があることで、万が一製造不良でコンタクト31が開口されずにメインの再配線22がオープンになった場合や、再配線22が断線してしまった場合でも、出荷検査でリジェクトされなくなってしまう。この場合、サブ的に形成されたサブ配線12だけでは電流容量が不十分であるため、経年劣化でいずれ焼き切れてオープンとなり動作停止故障を引き起こす恐れがある。
そこで、本実施の形態では、サブ配線12には、シリーズ抵抗R1が形成されている。抵抗R1の抵抗値は、再配線22がオープン状態で、出荷検査としてパッド21を使用して能動素子11のインピーダンス検査を行った際に、規格外となる値に設定されている。これにより、メインの再配線22がオープンになっている場合には、出荷検査によってリジェクトすることができる。
図3に示すように、能動素子11がPowerMOSのドライブ回路であり、能動素子11の大電流を流す負極側ノードに層間配線であるコンタクト31を介して再配線22に接続され、再配線層20に形成されたパッド21に接続されている場合、出荷検査として、例えば、PowerMOSへの出力端子T1とパッド21との間の抵抗値を測定して最終段のシンク側ゲート抵抗R2の抵抗値が規格内か否かを検査する。
図4に示すように、シンク側ゲート抵抗R2の規格範囲が200Ωを中心とする±XΩであり、想定される誤差範囲が±YΩである場合、(X+Y)Ωを超える抵抗値のシリーズ抵抗R1を形成する。これにより、再配線22がオープン時には、シンク側ゲート抵抗R2にシリーズ抵抗R1が加算されることで、規格外の抵抗値が検出され、再配線22がオープンになっている製品をリジェクトできる。例えば、シンク側ゲート抵抗R2が誤差範囲の下限の200-YΩであっても、再配線22がオープン時の検出値は、200+XΩを超えてリジェクトされることになる。
PowerMOSの電源端子T2とパッド21との間の抵抗値を測定して最終段のソース側ゲート抵抗R3とシンク側ゲート抵抗R2との合成抵抗値が規格内か否かを検査するようにしても良い。この場合、シンク側ゲート抵抗R2とソース側ゲート抵抗R3との合成抵抗(R2+R3)の規格範囲が±X’Ωであり、想定される誤差範囲が±Y’Ωである場合、シリーズ抵抗R1の抵抗値は、(X’+Y’)Ωを超える値に設定すると良い。
なお、図5に示すように、能動素子11がPowerMOSのドライブ回路であり、能動素子11の大電流を流す正極側ノードも層間配線であるコンタクト31aを介して再配線22aに接続され、再配線層20に形成されたパッド21aに接続されている場合、出荷検査として、例えば、PowerMOSへの出力端子T1とパッド21aとの間の抵抗値を測定して最終段のソース側ゲート抵抗R3の抵抗値が規格内か否かを検査する。
この場合も、再配線22aがオープン時には、ソース側ゲート抵抗R3に、再配線22aに並列に接続されたサブ配線12aのシリーズ抵抗R1aが加算されることで、規格外の抵抗値が検出され、再配線22aがオープンになっている製品をリジェクトできる。
以上説明したように、本実施形態は、シリコン基板の回路形成面10に形成された能動素子11と、回路形成面10上の再配線層20に形成され、能動素子11に接続された再配線22と、回路形成面10に再配線22と並列に形成されたサブ配線12と、を具備し、サブ配線12には、シリーズ抵抗R1が形成されている。
この構成により、薬液分解で再配線22が溶けてしまっても、サブ配線12によって不良品解析を容易に行うことができると共に、メインの再配線22がオープンになっている場合にも、リジェクトすることができる。
この構成により、薬液分解で再配線22が溶けてしまっても、サブ配線12によって不良品解析を容易に行うことができると共に、メインの再配線22がオープンになっている場合にも、リジェクトすることができる。
さらに、本実施形態において、シリーズ抵抗R1の抵抗値は、再配線22がオープン状態で、出荷検査としてサブ配線12経由で能動素子11のインピーダンス検査を行った際に、規格外となる値に設定されている。
この構成により、メインの再配線22がオープンになっている場合には、能動素子11のインピーダンス検査によって、リジェクトすることができる。
この構成により、メインの再配線22がオープンになっている場合には、能動素子11のインピーダンス検査によって、リジェクトすることができる。
さらに、本実施形態において、能動素子11が最終段のゲート抵抗(シンク側ゲート抵抗R2、ソース側抵抗R3)を備えたドライブ回路で、ゲート抵抗の規格範囲が±XΩであり、想定される誤差範囲が±YΩである場合、シリーズ抵抗R1の抵抗値は、(X+Y)Ωを超える値に設定されている。
この構成により、ゲート抵抗が誤差範囲の下限であっても、再配線22、22aがオープン時の検出値が規格外となり、リジェクトすることができる。
この構成により、ゲート抵抗が誤差範囲の下限であっても、再配線22、22aがオープン時の検出値が規格外となり、リジェクトすることができる。
以上、実施形態をもとに本発明を説明した。この実施形態は例示であり、それらの各構成要素の組み合わせ等にいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
1 半導体装置
10 回路形成面
11 能動素子
12、12a サブ配線
20 再配線層
21、21a パッド
22、22a 再配線
31、31a、32、32a コンタクト
R1、R1a シリーズ抵抗
R2 シンク側ゲート抵抗
R3 ソース側抵抗
10 回路形成面
11 能動素子
12、12a サブ配線
20 再配線層
21、21a パッド
22、22a 再配線
31、31a、32、32a コンタクト
R1、R1a シリーズ抵抗
R2 シンク側ゲート抵抗
R3 ソース側抵抗
Claims (3)
- シリコン基板の回路形成面に形成された能動素子と、
前記回路形成面上の再配線層に形成され、前記能動素子に接続された再配線と、
前記回路形成面に前記再配線と並列に形成されたサブ配線と、を具備し、
前記サブ配線には、シリーズ抵抗が形成されていることを特徴とする半導体装置。 - 前記シリーズ抵抗の抵抗値は、前記再配線がオープン状態で、出荷検査として前記サブ配線経由で前記能動素子のインピーダンス検査を行った際に、規格外となる値に設定されていることを特徴とする請求項1記載の半導体装置。
- 前記能動素子が最終段のゲート抵抗を備えたドライブ回路で、前記ゲート抵抗の規格範囲が±XΩであり、想定される誤差範囲が±YΩである場合、前記シリーズ抵抗の抵抗値は、(X+Y)Ωを超える値に設定されている
ことを特徴とする請求項2記載の半導体装置。
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JP2020112606A JP2022011453A (ja) | 2020-06-30 | 2020-06-30 | 半導体装置 |
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- 2020-06-30 JP JP2020112606A patent/JP2022011453A/ja active Pending
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