JP2021175127A - 産業用ネットワークに接続されるスレーブ装置を制御するマスタ装置及び当該マスタ装置に備えられる通信モジュール - Google Patents

Abstract

【課題】産業用ネットワークを介して複数のスレーブ装置を高速に制御する。【解決手段】制御用パケットの生成と送信とを含む通信制御を行うハードウェアでありマスタ装置に備えられる通信モジュールが、定周期通信を行うマスタ回路を複数備える。複数のマスタ回路に一つ以上の産業用ネットワークを介して複数のスレーブ装置が接続される。通信モジュールが、更に、複数のマスタ回路のうちの使用対象の一つ以上のマスタ回路（典型的には二つ以上のマスタ回路）の定周期を同期化する同期回路を備える。同期回路により一つ以上のマスタ回路が一つのマスタ回路システムとして振る舞うことができる。具体的には、一つ以上のマスタ回路の各々の開始タイミングが定周期毎に同じとなる。【選択図】図１

Description

本発明は、概して、産業用ネットワークに接続されるスレーブ装置の制御に関する。

産業用ネットワークの一例として、Ethernetネットワークがある（Ethernetは登録商標）。Ethernetネットワークは、Ethernet又はEthernetベースのネットワークである。Ethernetネットワークの一例として、産業用リアルタイムネットワークがある。産業用リアルタイムネットワークの一例として、PROFINET及びCC-Link IE TSN（登録商標）がある。

Ethernetネットワークには、一つのマスタ装置に対して、一つ以上のスレーブ装置、典型的には複数のスレーブ装置が存在し、マスタ装置が、複数のスレーブ装置を制御する。具体的には、例えば、マスタ装置は、制御用パケットの一例であるEthernetフレームを生成することと、当該Ethernetフレームを送信することとを周期的に行うことを含む通信制御を行う。

このような通信制御を、マスタ装置のプロセッサが行うと、言い換えれば、通信制御をソフトウェアが行うと、例えば下記のうちの少なくとも一つの問題がある。
・一般に、産業用ネットワークのマスタ装置が有するプロセッサの性能は徐々に高くなっているが、制御対象であるスレーブ装置の増加やより複雑で高速な制御の必要性が高くなってきており、リアルタイム制御に従う制御周期を満たしつつ、通信制御を行うことが困難になる場合がある。
・マスタ装置が有するプロセッサの性能が十分に高いとしても、リアルタイム制御に従う制御周期を維持することは困難であると考えられる。ジッターが生じ得るからである。

そこで、通信制御を、ソフトウェアではなくハードウェアで行うことが考えられる。制御用パケットの生成と送信を含む通信制御を行うハードウェアとして、特許文献１に開示の通信用ＬＳＩがある。

US2011/0184533

産業用ネットワーク（特に産業用リアルタイムネットワーク）の高速化により、制御用パケットのパケット通信時間は、通信速度に応じて短縮できる。このため、システム全体の制御周期の短縮（言い換えれば高速化）が期待できる。

パケット通信時間の要素として、パケット送信時間とスレーブ通過遅延時間とがある。パケット送信時間は、制御用パケットの送信開始から送信完了までの時間であり、制御用パケットに含まれるデータの量に応じた時間となる。スレーブ通過遅延時間は、スレーブ装置を制御用パケットが通過する時に生じる遅延の時間であり、制御用パケットが通過するスレーブ装置の数に応じた時間となる。このため、制御用パケットが通過するスレーブ装置の数によっては、スレーブ通過遅延時間が長くなり、故に、制御周期の短縮が困難となる。例えば、スレーブ装置が、ＯＮ（又は点灯）とＯＦＦ（又は消灯）を切り替えるスイッチであり、多数のそのようなスイッチ（例えば１０００個程のスイッチ）を高速に（例えば１００μ秒周期で）制御するニーズがあるとする。しかし、制御用パケットが一つのスイッチを通過する際に生じる遅延時間を鑑みると、多数のスイッチを高速に一つの通信ＬＳＩにより制御することは困難である。

以上のような問題は、Ethernetネットワーク以外の産業用ネットワークについても起こり得る。

制御用パケットの生成と送信とを含む通信制御を行うハードウェアでありマスタ装置に備えられる通信モジュールが、定周期通信を行うマスタ回路を複数備える。複数のマスタ回路に一つ以上の産業用ネットワークを介して複数のスレーブ装置が接続される。例えば、各マスタ回路に、一つ以上（典型的には二つ以上）のスレーブ装置が接続されている産業用ネットワークが接続される。

そして、通信モジュールが、複数のマスタ回路のうちの使用対象の一つ以上のマスタ回路（典型的には二つ以上のマスタ回路）の定周期を同期化する同期回路を備える。同期回路により一つ以上のマスタ回路が一つのマスタ回路システムとして振る舞うことができる。具体的には、一つ以上のマスタ回路の各々の開始タイミング（例えば、制御用パケットの生成開始又は送信開始のタイミング）が定周期毎に同じとなる。

本発明によれば、複数のスレーブ装置が複数のマスタ回路に分散され、故に、スレーブ通過遅延時間が分散される。そして、複数のマスタ回路のうちの使用対象の一つ以上のマスタ回路が同時に定周期を開始し、以後、定周期毎に、各マスタ回路の開始タイミングが同じである。これにより、産業用ネットワークを介して複数のスレーブ装置を高速に制御することができる。

第１の実施形態に係る通信モジュールを有するマスタ装置の構成の一例を示す。 マスタＩＰの処理の概要の一例を示す。 マスタＩＰの処理の概要の一例を示す。 マスタＩＰの定周期の同期化に関わる構成の一例を示す。 第１の実施形態に係る同期回路の構成の一例を示す。 複数のマスタＩＰの同期化を示すタイミングチャートの一例である。 一比較例に係るパケット通信時間の一例を示す。 第１の実施形態に係るパケット通信時間の一例を示す。 第２の実施形態に係る通信モジュールを有するマスタ装置の構成の一例を示す。 第２の実施形態に係る同期回路の構成の一部の一例を示す。 第３の実施形態に係る通信モジュール製造方法の概要の一例を示す。

また、以下の説明では、同種の要素を区別しないで説明する場合には、参照符号のうちの共通符号を使用し、同種の要素を区別する場合は、参照符号を使用することがある。

以下、幾つかの実施形態を説明する。
［第１の実施形態］

図１は、第１の実施形態に係る通信モジュールを有するマスタ装置の構成の一例を示す。

マスタ装置１８は、共有メモリ１２と、通信モジュールの一例としてのＳｏＣ ＦＰＧＡ１７と、複数のＰＨＹ６と、複数のＥＣ（Ethernetコネクタ）７とを備える。

ＳｏＣ ＦＰＧＡ１７は、ＣＰＵ１３（プロセッサの一例）と、ＰＬＬ（Phase
Locked Loop）１１と、複数のマスタＩＰ１０（複数のマスタ回路の一例）と、同期回路１５と、複数のＭＡＣ５と、バス１６（例えば、ＰＣＩ（Peripheral Component Interconnect）バス）とを備える。バス１６は、図１において白抜き矢印で表現されている。バス１６を通じて、ＣＰＵ１３が、共有メモリ１２、各マスタＩＰ１０及び同期回路１５に対して入出力が可能である。また、バス１６を通じて、各マスタＩＰ１０が、共有メモリ１２に対する入出力が可能である。また、ＳｏＣ ＦＰＧＡ１７において、ＦＰＧＡ（Field-Programmable Gate Array）上に、少なくとも各マスタＩＰ１０及び同期回路１５が構築される。

ＭＡＣ５は、Ethernet用の通信コントローラであり、例えばＭＡＣ（Media Access Control）層の処理を行う。ＰＨＹ６は、産業用ネットワーク８との通信機能を実装した送受信機ＩＣ（Integrated Circuit）である。ＥＣ７（例えばＲＪ４５）に、一つ以上（典型的には二つ以上）のスレーブ装置１４が接続された産業用ネットワーク８が接続される。本実施形態では、ＭＡＣ５とＰＨＹ６とは別れているが、ＭＡＣ５とＰＨＹ６とを含んだＩＣが、ＳｏＣ ＦＰＧＡ１７上に存在してもよいし、ＳｏＣ ＦＰＧＡ１７の外に存在してもよい。

マスタ装置１８において、ＳｏＣ ＦＰＧＡ１７の外部の装置又は回路から、ＳｏＣ ＦＰＧＡ１７に、リセット信号Reset*が入力される。Reset*は、ＣＰＵ１３、各マスタＩＰ１０及び同期回路１５に入力される。ＣＰＵ１３、各マスタＩＰ１０及び同期回路１５の各々は、Reset*（例えばＨレベル）が入力された場合、接続された状態となる。すなわち、ＣＰＵ１３、各マスタＩＰ１０及び同期回路１５間の通信が可能となる。

ＰＬＬ１１が、ＳｏＣ ＦＰＧＡ１７の入力クロック信号CLKINを基にクロック信号CLKを出力する。CLKは、ＣＰＵ１３、各マスタＩＰ１０及び同期回路１５の各々に入力される。

マスタＩＰ１０は、制御用パケットの生成と送信とを含む通信制御を定周期で行うハードウェアである。複数のこのようなマスタＩＰ１０がＳｏＣ ＦＰＧＡ１７に備えられる。一つ以上の産業用ネットワーク８に接続された複数のスレーブ装置１４が複数のマスタＩＰ１０に分散する。本実施形態では、産業用ネットワーク８は、Ethernetネットワークであるため、一つのＥＣ７に一つの産業用ネットワーク８が接続され、産業用ネットワーク８は、リング状のネットワークである。マスタＩＰ１０−ｘ（ｘは、０以上の整数（本実施形態では、“０”、“１”、“２”又は“３”）と産業用ネットワーク８−ｘ間の経路は、ＭＡＣ５−ｘ、ＰＨＹ６−ｘ及びＥＣ７−ｘを含む。マスタＩＰ１０−ｘから送信された制御用パケットは、産業用ネットワーク８−ｘに従って各スレーブ装置１４−ｘへと順に転送された後、送信元のマスタＩＰ１０−ｘへと戻る。

各マスタＩＰ１０及び同期回路１５に、CLKが入力される。マスタＩＰ１０−ｘが信号cs_o(x)及びcs_c(x)を同期回路１５に出力する。同期回路１５が、信号cs_e(x)をマスタＩＰ１０−ｘに入力する。それぞれの信号については後述する。なお、「cs」は、cyclic_statusの略である。「cs_o」は、cyclic_status_outの略である。「cs_c」は、cyclic_status_checkの略である。「cs_e」は、cyclic_status_enableの略である。

マスタＩＰ１０は、例えば、特許文献１に開示の通信用ＬＳＩ１０２の機能を含む。マスタＩＰ１０の処理の概要の例は、図２及び図３が示す通りである。マスタＩＰ１０−０を例に取る。

すなわち、図２が示す例によれば、定周期で送信されるEthernetフレーム（本実施形態で言う制御用パケット）のEthernetヘッダ情報は固定であるため、予めこのヘッダ情報がマスタＩＰ１０−０に設定される。マスタＩＰ１０−０は、パケット生成部２８と、パケット送信部２９とを有する。パケット生成部２８が、予め設定されたヘッダ情報と共有メモリ１２から読み出された値V0-0〜V0-N（マスタＩＰ１０−０宛のデータの一例でありＣＰＵ１３により更新されたデータ）とを統合したEthernetフレームを生成する。パケット送信部２９が、当該Ethernetフレームを、産業用ネットワーク８−０（複数のスレーブ装置１４−０）に送信する。

また、図２が示す例によれば、ＣＰＵ１３が更新するデータ（マスタＩＰ１０−０宛のデータ）は、Ethernetフレーム内のヘッダ情報を除くV0-0〜V0-Nでよいため、ＣＰＵ１３とマスタＩＰ１０−０間のデータアクセスを効率化することができる。

これらの点から、通信処理時間を短縮し高速化を実現することができる。

なお、ＣＰＵ１３とマスタＩＰ１０−０間の共有メモリ１２を介したやり取りは、例えば次の通りでよい。すなわち、ＣＰＵ１３とマスタＩＰ１０−０間で共有領域（共有メモリ１２における領域）のアドレスが共有されている。ＣＰＵ１３が、そのアドレスが表す領域にバス１６を介してデータを書き込む。マスタＩＰ１０−０が、そのアドレスが表す領域からバス１６を介してデータを読み出し、当該データを含んだEthernetフレームを生成する。

図３が示す例によれば、マスタＩＰ１０−０が高精度に定周期でEthernetフレームを送信するため、ＣＰＵ１３からマスタＩＰ１０−０へのデータの更新タイミングとEthernetフレームの送信タイミングとが非同期化している。

図３が示す例によれば、マスタＩＰ１０−０における送信経路及び受信経路の各々について、バッファが２面化されている。具体的には、マスタＩＰ１０−０は、２面化された送信用の排他制御バッファ３０Ａ及び３０Ｂと、２面化された受信用の排他制御バッファ３１Ａ及び３１Ｂとを備える。また、マスタＩＰ１０−０は、パケットバッファ３２を備える。送信経路については、共有メモリ１２からバッファ３０Ａへデータが書き込まれ、バッファ３０Ａからバッファ３０Ｂへ当該データが転送され、バッファ３０Ｂから読み出されたデータを含んだ送信パケット（Ethernetフレーム）が生成されてパケットバッファ３２へ格納されることが、順次に行われる。定周期で、パケットバッファ３２に格納された送信パケットが、産業用ネットワーク８−０に送信される。同様に、当該送信パケットに対する返信パケットがパケットバッファ３２に格納され、当該返信パケット内のデータがバッファ３１Ａに書き込まれ、バッファ３１Ａからバッファ３１Ｂへ当該データが転送され、バッファ３１Ｂから読み出されたデータが共有メモリ１２に格納されることが、順次に行われる。このようにして、ＣＰＵ１３による書き込み又は読み出しと、マスタＩＰ１０−０による読み出し又は書き込みの衝突を避けることができ、以って、データ一貫性を確保することができる。

また、図３が示す例によれば、スレーブ装置１４−０の種類によって（例えば、スレーブ装置１４−０が所定のドライバの場合においてはフィードバックデータを使用して次の指令データを作成する必要があるため）、ＣＰＵ１３側で返信パケットの受信タイミングを検出できるように割り込み機能が採用されている。これにより、送信タイミングをＣＰＵ１３側に依存することなくマスタＩＰ１０−０で生成できるようになり、定周期通信の高精度化を実現することができる。

以上のような複数のマスタＩＰ１０のうちの使用対象の一つ以上のマスタＩＰ１０（例えば、複数のマスタＩＰ１０の全て）の定周期が同期回路１５により同期化される。

図４は、マスタＩＰ１０の定周期の同期化に関わる構成の一例を示す。以下、任意のマスタＩＰ１０を「マスタＩＰ１０−ｘ」と表記する。ｘは、上述したように、０以上の整数であり、本実施形態では、“０”、“１”、“２”又は“３”である。また、本実施形態では、複数のマスタＩＰ１０は、マスタＩＰ１０−０〜１０−３である。

マスタＩＰ１０−ｘは、周期レジスタ４５−ｘと、定周期タイマ４３−ｘと、第１のフリップフロップ４１−ｘと、ＡＮＤ回路４２−ｘと、第２のフリップフロップ４４−ｘとを有する。

周期レジスタ４５−ｘは、定周期を表す値が、例えばＣＰＵ１３により設定される。当該値が、定周期タイマ４３−ｘの動作の定周期を表す。全ての周期レジスタ４５−０〜４５−３に同じ定周期を表す値が設定される。これにより、全ての定周期タイマ４３−０〜４３−３の定周期は同じである。

定周期タイマ４３−ｘは、開始後、周期レジスタ４５−ｘに設定されている値が表す定周期で開始信号st(x)を出力する。信号m_cs(x)“１”が定周期タイマ４３−ｘに入力され、且つ、定周期タイマ４３−ｘに入力されるCLKが所定の変化をした場合（例えばＬレベルからＨレベルに変わった場合）に、定周期タイマ４３−ｘは開始する。m_cs(x)“１”は、複数マスタＩＰ１０の同期開始の命令、別の言い方をすれば、定周期タイマ４３−ｘの開始命令に相当する。

第１のフリップフロップ４１−ｘは、信号i_cs(x)を入力とし信号cs_o(x)を出力する。i_cs(x)“１”の入力（ラッチ）は、所定のイベントの検出の一例に相当する。具体的には、例えば、i_cs(x)“１”の入力は、全てのスレーブ装置１４−ｘの初期化が完了したことを意味する値が例えばＣＰＵ１３によりマスタＩＰ１０−ｘ内の所定の記憶領域（例えばレジスタ）に記録されたことに相当する。全てのスレーブ装置１４−ｘの初期化が完了したならば、マスタＩＰ１０−ｘとスレーブ装置１４−ｘとの通信が可能である。このため、i_cs(x)“１”がラッチ（入力）されると、ラッチ後の信号がcs_o(x)“１”となる。cs_o(x)“１”は、定周期タイマ４３−ｘの開始許可に相当する。なお、出力されたcs_o(x)は、同期回路１５に入力される。第１のフリップフロップ４１−ｘは、Reset*が解除された場合、信号の入出力が可能な状態となる。

ＡＮＤ回路４２−ｘは、cs_o(x)とcs_e(x)とを入力とする。ＡＮＤ回路４２−ｘは、cs_o(x)“１”且つcs_e(x)“１”が入力された場合に、信号“１”を出力する。cs_e(x)“１”は、後述するように、使用対象の各マスタＩＰ１０−ｘの定周期タイマ４３−ｘの開始許可に相当する。従って、cs_o(x)“１”（マスタＩＰ１０−ｘの定周期タイマ４３−ｘの開始許可）に加えて、cs_e(x)“０”（使用対象の各マスタＩＰ１０−ｘの定周期タイマ４３−ｘの開始許可）がＡＮＤ回路４２−ｘに入力された場合に、ＡＮＤ回路４２−ｘの出力信号が“１”となる。

第２のフリップフロップ４４−ｘは、ＡＮＤ回路４２−ｘの出力信号を入力としCLKに応じて信号m_cs(x)を出力する。ＡＮＤ回路４２−ｘの出力信号“１”が入力されると、CLKに応じて、m_cs(x)“１”が出力される（例えば、m_cs(x)がアサートされる）。m_cs(x)“１”は、定周期タイマ４３−ｘに入力される。なお、第２のフリップフロップ４４−ｘは、Reset*が解除された場合、信号の入出力が可能な状態となる。

上述したように、m_cs(x)“１”が定周期タイマ４３−ｘに入力され、且つ、CLKが所定の変化をした場合に、定周期タイマ４３−ｘが開始する。使用対象の各マスタＩＰ１０−ｘがマスタＩＰ１０−０〜１０−３の各々であるとすると、本実施形態では、定周期タイマ４３−０〜４３−３は同時に開始し、且つ、定周期タイマ４３−０〜４３−３の定周期は同じである。このため、同じ定周期で、定周期タイマ４３−０〜４３−３から同時にst(0)〜st(3)が出力される。マスタＩＰ１０−ｘにおいて、st(x)は、例えば、図２が例示するパケット生成部２８及びパケット送信部２９のうちの両方又は一方、本実施形態ではパケット送信部２９に入力される。st(x)に応答して、生成された制御用パケット（送信パケット）が送信される。このようにして、マスタＩＰ１０−０〜１０−３から定周期で同時に制御用パケットの送信が開始される。なお、本実施形態では、「定周期」は、制御周期でよい。例えば、制御周期が１００μｓの場合、１００μｓ毎に制御用パケットの送信が開始される。定周期毎の送信タイミング前に、制御用パケットが準備されている（例えば、図３に示したパケットバッファ３２に制御用パケットが格納されている）。

なお、m_cs(x)が信号cs_c(x)としてマスタＩＰ１０−ｘから出力され同期回路１５に入力される。cs_c(x)は、後述するように、ＣＰＵ１３へフィードバックされる信号である。cs_c(x)はm_cs(x)にも相当するため、cs_c(x)は、使用対象の各マスタＩＰ１０の同期が開始されたか否か（使用対象の各マスタＩＰ１０の定周期タイマ４３が開始されたか否か）を表す。例えば、m_cs(x)が“１”の場合、cs_c(x)も“１”であり、これは、使用対象の各マスタＩＰ１０の同期が開始されたことを表す。

図５は、同期回路１５の構成の一例を示す。

同期回路１５は、バッファ５１（第１の記憶領域の一例）と、レジスタ５２（第２の記憶領域の一例）と、第１のＡＮＤ回路５３と、第２のＡＮＤ回路５４と、複数のＯＲ回路５５と、第３のＡＮＤ回路５８と、複数のＮＯＴ回路５６と、複数の第４のＡＮＤ回路５７とを備える。なお、バッファ５１とレジスタ５２に代えて一つのメモリのような記憶領域が採用されてもよい。例えば、バッファ５１を一例とする第１の記憶領域とレジスタ５２を一例とする第２の記憶領域とがそれぞれ一つの記憶領域の一部領域であってもよい。

バッファ５１には、cs_o(0)〜cs_o(3)の各々の値と、マスタＩＰ１０−０〜１０−３の各々について当該マスタＩＰ１０が使用対象であるか否かを表す値とが格納される。以下、マスタＩＰ１０−ｘが使用対象であるか否かの値を、「ut(x)」と表す。ut(x)“０”が、マスタＩＰ１０−ｘが使用対象であることを表す。

レジスタ５２には、ＣＰＵ１３からのライトデータCPU_WDATが格納される。ここでは、CPU_WDATは、マスタＩＰ１０−０〜１０−３の各々について当該マスタＩＰ１０が使用対象であるか否かを表す値、すなわち、ut(0)〜ut(3)である。これらの値は、レジスタ５２からバッファ５１に格納される。また、レジスタ５２には、CLK及びReset*も入力される。Reset*（例えばＬレベル）が入力された場合、レジスタ５２には初期値が設定される。

第１のＡＮＤ回路５３は、ＣＰＵ１３からの信号CPU_CS及び信号CPU_RDを入力とし、出力イネーブル信号OEを出力とする。OEは、バッファ５１に入力される。

第２のＡＮＤ回路５４は、ＣＰＵ１３からの信号CPU_CS及び信号CPU_WRを入力とし、ラッチ信号LTを出力とする。LTは、レジスタ５２に入力される。

マスタＩＰ１０と同数のＯＲ回路５５−０〜５５−３が備えられる。ＯＲ回路５５−ｘは、ut(x)及びcs_o(x)を入力とする。

第３のＡＮＤ回路５８は、ＯＲ回路５５−０〜５５−３の各々の出力信号を入力とする。

マスタＩＰ１０と同数のＮＯＴ回路５６−０〜５６−３が備えられる。ＮＯＴ回路５６−ｘは、ut(x)を入力とする。

マスタＩＰ１０と同数の第４のＡＮＤ回路５７−０〜５７−３が備えられる。第４のＡＮＤ回路５７−ｘは、第３のＡＮＤ回路５８の出力信号と、ＮＯＴ回路５６−ｘの出力信号とを入力としcs_e(x)を出力信号とする。

このような同期回路１５の動作は、例えば以下の通りである。

使用対象のマスタＩＰ１０は、例えば予めて全マスタＩＰ１０とされていてもよいが、本実施形態では、同期回路１５が、ＣＰＵ１３から、マスタＩＰ１０−０〜１０−３のいずれを使用対象とするか（言い換えれば、いずれをマスクするか（未使用対象とするか））の選択を受け付ける。具体的には、第２のＡＮＤ回路５４が、ＣＰＵ１３から、CPU_CS“１”及びCPU_WR“１”を受けて、LT“１”をレジスタ５２へ出力する。これにより、ＣＰＵ１３から指定されたアドレスCPU_ADRが指す場所、すなわち、レジスタ５２の指定された領域に、ＣＰＵ１３からのライトデータCPU_WDAT、すなわち、ut(0)〜ut(3)がレジスタ５２に書き込まれる。そして、ut(0)〜ut(3)が、レジスタ５２からバッファ５１に書き込まれ、且つ、ＯＲ回路５５−０〜５５−３にそれぞれ入力される。なお、同期回路１５は、ＣＰＵ１３から入力されたut(0)〜ut(3)をＣＰＵ１３に提供することができる。具体的には、第１のＡＮＤ回路５３が、ＣＰＵ１３から、CPU_CS“１”及びCPU_RD“１”を受けて、OE“１”をバッファ５１へ出力する。これにより、ＣＰＵ１３からのCPU_ADRが指す場所、すなわち、バッファ５１の指定された領域から、ＣＰＵ１３へのリードデータCPU_RDATとして、ut(0)〜ut(3)が読み出される。ＣＰＵ１３は、読み出されたut(0)〜ut(3)と、CPU_WDATとして送信したut(0)〜ut(3)とを比較することで、当該送信したut(0)〜ut(3)が正しく同期回路１５に書き込まれたことを確認することができる。

ＯＲ回路５５−ｘに入力されるut(x)が“０”であれば（マスタＩＰ１０−ｘが使用対象であれば）、ＯＲ回路５５−ｘに入力されるcs_o(x)が“１”になったときに、ＯＲ回路５５−ｘから出力され第３のＡＮＤ回路５８に入力される信号も“１”となる。一方、ＯＲ回路５５−ｘに入力されるut(x)が“１”であれば（マスタＩＰ１０−ｘがマスクされていれば）、ＯＲ回路５５−ｘに入力されるcs_o(x)が“０”であっても（マスタＩＰ１０−ｘが未だ定周期タイマ４３−ｘを開始してよい状態になっていなくても）、ＯＲ回路５５−ｘから出力され第３のＡＮＤ回路５８に入力される信号は“１”となる。結果として、使用対象の各マスタＩＰ１０−ｘのcs_o(x)が“１”になったときに、第３のＡＮＤ回路に入力される全ての信号が“１”となり、第３のＡＮＤ回路５８の出力信号が“１”となる。

第４のＡＮＤ回路５７−ｘに、第３のＡＮＤ回路５８の出力信号“１”が入力され、且つ、ＮＯＴ回路５６−ｘの出力信号が“１”となると、第４のＡＮＤ回路５７−ｘの出力信号cs_e(x)は“１”となる。ＮＯＴ回路５６−ｘの出力信号は、ＮＯＴ回路５６−ｘに入力されるut(x)が“０”のときに（マスタＩＰ１０−ｘが使用対象のときに）、“１”となる。言い換えれば、ＮＯＴ回路５６−ｘの出力信号は、ＮＯＴ回路５６−ｘに入力されるut(x)が“１”のときは（マスタＩＰ１０−ｘが未使用対象のときは）、“１”とならない。このように、cs_e(x)は、マスタＩＰ１０−ｘが使用対象のときに“１”となり得て、マスタＩＰ１０−ｘがマスクされているときは“１”になり得ないようになっている。

本実施形態では、ut(0)〜ut(3)がＯＲ回路５５−０〜５５−３に入力された後、ＯＲ回路５５−０〜５５−３が、cs_o(1)〜cs_o(3)の各々について“１”を受け付ける。使用対象の各マスタＩＰ１０−ｘについて、cs_o(x)“１”がＯＲ回路５５−ｘに入力されたときに、第３のＡＮＤ回路５８の出力信号“１”が同時に第４のＡＮＤ回路５７−０〜５７−３に入力される。このように、使用対象の各マスタＩＰ１０−ｘのcs_o(x)“１”になったときに、使用対象の各マスタＩＰ１０−ｘについて、cs_e(x)“１”が、同時に出力され、マスタＩＰ１０−ｘに入力される。そして、マスタＩＰ１０−０〜１０−３及び同期回路１５に共通のCLKに従い、同時にm_cs(x)“１”が定周期タイマ４３−ｘに入力され、故に、同時にst(x)が出力されることとなる。

また、使用対象の各マスタＩＰ１０−ｘについて、m_cs(x)“１”が出力されると、バッファ５１に書き込まれるcs_c(x)も“１”となる。同期回路１５は、各マスタＩＰ１０−ｘについて、定周期タイマ４３−ｘが開始したか否かをＣＰＵ１３に提供することができる。具体的には、第１のＡＮＤ回路５３が、ＣＰＵ１３から、CPU_CS“１”及びCPU_RD“１”を受けて、OE“１”をバッファ５１へ出力する。これにより、ＣＰＵ１３からのCPU_ADRが指す場所、すなわち、バッファ５１の指定された領域から、ＣＰＵ１３へのCPU_RDATとして、cs_c(0)〜cs_c(3)が読み出される。ＣＰＵ１３は、読み出されたcs_c(0)〜cs_c(3)と、送信したut(0)〜ut(3)とを比較することで、使用対象の各マスタＩＰ１０−ｘの定周期タイマ４３−ｘが開始したか否かを確認することができる。

図４及び図５を参照した説明によれば、例えば以下のことが言える（なお、本実施形態では、エラー等が発生した場合には全マスタＩＰ１０が再起動され再同期化されてよい）。

図６にも示すように、各マスタＩＰ１０に入力されるCLKは同一であり、各マスタＩＰ１０の定周期等は同一の設定である。cs_o(x)が“１”になるタイミングは、マスタＩＰ１０−ｘによって異なる。使用対象のマスタＩＰ１０−０〜１０−３のうち最後の一つのマスタＩＰ１０−３のcs_o(3)が“１”になったときに、cs_e(0)〜cs_e(3)が同時に“１”となり、CLKに応じて、定周期タイマ４３−０〜４３−３が同時に開始し、結果として、同時にts(0)〜ts(3)が出力されることとなる。

一比較例によれば、一つのマスタＩＰに全てのスレーブ装置が接続されることになる。このため、送信パケット（制御用パケット）が通過することになるスレーブ装置の数が多く、また、送信パケットに含まれるデータの量も多い。故に、図７が例示するように、パケット送信時間Ｔ１もスレーブ通過遅延時間Ｔ２もそれぞれ長く、結果として、パケット通信時間Ｔ３も長い（なお、図７において、「ＳＰ」は、送信パケットを意味し、「ＲＰ」は、当該送信パケットに対する返信パケットを意味する）。

一方、本実施形態によれば、複数のスレーブ装置１４が複数のマスタＩＰ１０に分散され、故に、一つのマスタＩＰ１０に接続されるスレーブ装置１４の数が減ってスレーブ通過遅延時間が分散されると共に、一つのマスタＩＰが送信する送信パケットに含まれるデータの量は減る。そして、マスタＩＰ１０−０〜１０−３は定周期で同時に送信パケットを送信することができる。故に、図８が例示するように、パケット送信時間Ｔａもスレーブ通過遅延時間Ｔｂもそれぞれ短く、結果として、パケット通信時間Ｔｃも短い。例えば、全てのスレーブ装置１４の性能が同じで全ての産業用ネットワーク８の性能も同じで、スレーブ装置１４が均等にマスタＩＰ１０−０〜１０−３に分散されたと仮定した場合、ＴａもＴｂもＴ１及びＴ２（図７参照）のそれぞれ４分の１程度となり、結果として、Ｔｃは、Ｔ３の４分の１程度となることが期待される。なお、各マスタＩＰ１０について、当該マスタＩＰ１０にいずれのスレーブ装置１４を接続するかや当該マスタＩＰ１０に接続するスレーブ装置１４の数を幾つにするかは、当該マスタＩＰ１０が定周期時間内に処理可能なデータの量（生成且つ送信可能な制御用パケットのデータの量）、スレーブ装置１４の性能等に応じて、決定されてよい。その際、全てのマスタＩＰ１０のパケット通信時間が均一であるように、各ＩＰマスタ１０について当該マスタＩＰ１０に接続されるスレーブ装置１４が決定されることが望ましい。
［第２の実施形態］

第２の実施形態を説明する。その際、第１の実施形態との相違点を主に説明し、第１の実施形態との共通点については説明を省略又は簡略する。

第１の実施形態では、複数のマスタＩＰ１０が、一つのＦＰＧＡ（具体的には、ＳｏＣ ＦＰＧＡ１７）に存在するが、第２の実施形態では、複数のマスタＩＰ１０が、複数のＦＰＧＡに分散している。

図９は、第２の実施形態に係る通信モジュールを有するマスタ装置の構成の一例を示す。

マスタ装置９８は、通信モジュールとして、複数のＦＰＧＡ９０（ＦＰＧＡ９０−０〜９０−ｎ）を備える。マスタ装置９８のＣＰＵ９３が、バス９６を通じて、ＦＰＧＡ９０−０〜９０−ｎに接続されている（バス９６は、ＦＰＧＡ９０−０〜９０−ｎの各々におけるバス９７に接続されている）。すなわち、ＣＰＵ９３は、ＦＰＧＡ９０−０〜９０−ｎに共通の外部ＣＰＵである。ＣＰＵ９３は、ＦＰＧＡ９０−０〜９０−ｎの各々について、上述のＣＰＵ１３と同様の処理を行う。以下、任意のＦＰＧＡ９０を、「ＦＰＧＡ９０−ｘ」と表記する。ｘは、第１の実施形態と同様、０以上の整数である（本実施形態では、０〜ｎのうちのいずれか）。また、図９において、マスタＩＰの参照符号の構成“１０−ｘ−ｙ”の“ｙ”は、ＦＰＧＡ９０−ｘにおけるマスタＩＰの番号である。同様に、種々の信号を表す記号における番号“ｘ−ｙ”の“ｙ”も、ＦＰＧＡ９０−ｘにおけるマスタＩＰの番号である。

ＦＰＧＡ９０−ｘが、複数（又は一つ）のマスタＩＰ１０−ｘを有する。図９が示す例によれば、ＦＰＧＡ９０−ｎは、マスタＩＰ１０−０−０〜１０−０−３を有する。マスタＩＰ１０の数は、ＦＰＧＡ９０−０〜９０−ｎ間で同じでもよいし異なっていてもよい。

各ＦＰＧＡ９０が、共有メモリ９２を備える。言い換えれば、ＦＰＧＡ９０−ｘ内のメモリ（図示せず）の少なくとも一部が、ローカルの共有メモリ９２−ｘとして使用される。ＣＰＵ９３とマスタＩＰ１０−ｘ間のデータのやり取りは、ＦＰＧＡ９０−ｘ内の共有メモリ９２−ｘを通じて行われる。ＦＰＧＡ９０−ｘに共有メモリ９２−ｘが備えられる理由は、マスタＩＰ１０−ｘから共有メモリ９２−ｘへのアクセスを速くするためである。具体的には、ＦＰＧＡ９０−０〜９０−ｎに共通の共有メモリがＦＰＧＡ９０−０〜９０−ｎの外部に備えられた場合、ＦＰＧＡ９０間で共有メモリへのアクセスの取り合いの時間が生じ得るが、本実施形態のように、ＣＰＵ９３とマスタＩＰ１０−ｘ間のデータのやり取りにＦＰＧＡ９０−ｘ内のローカルの共有メモリ９２−ｘが使用されることで、そのような時間を無くすことができる。

同一のCLKが、ＦＰＧＡ９０−０〜９０−ｎの各々に入力される。また、Reset*が、ＦＰＧＡ９０−０〜９０−ｎの各々に入力される。各マスタＩＰ１０の構成は、第１の実施形態と同じである。

ＦＰＧＡ９０−０〜９０−ｎのうちの一つがマスタＦＰＧＡであり残りがサブＦＰＧＡである。図９が示す例によれば、ＦＰＧＡ９０−０が、マスタＦＰＧＡであり、ＦＰＧＡ９０−ｎが、サブＦＰＧＡの一例である。以下、サブＦＰＧＡとして、サブＦＰＧＡ９０−ｎを例に取る。

マスタＦＰＧＡ９０−０とサブＦＰＧＡ９０−ｎの相違点は、同期回路１５が備えられるか否かである。具体的には、同期回路１５を備えたＦＰＧＡ９０−０が、マスタＦＰＧＡ９０−０であり、同期回路１５を備えないＦＰＧＡ９０−ｎが、サブＦＰＧＡ９０−ｎである。

メインＦＰＧＡ９０−０において、マスタＩＰ１０−０−０〜１０−０−３と同期回路１５間の接続は、図４及び図５に示した接続（マスタＩＰ１０−０〜１０−３と同期回路１５間の接続）と同様である。すなわち、マスタＩＰ１０−０−０〜１０−０−３から同期回路９５にcs_o(0-0)〜cs_o(0-3)及びcs_c(0-0)〜cs_c(0-3)が入力され、同期回路９５からマスタＩＰ１０−０−０〜１０−０−３にcs_e(0-0)〜cs_e(0-3)が出力される。

サブＦＰＧＡ９０−ｎのマスタＩＰ１０−ｎ−０〜１０−ｎ−３と同期回路９５間の接続も、図４及び図５に示した接続と同様である。すなわち、cs_o(n-0)〜cs_o(n-3)、cs_c(n-0)〜cs_c(n-3)及びcs_e(n-0)〜cs_e(n-3)の信号線が、マスタＩＰ１０−ｎ−０〜１０−ｎ−３と同期回路９５に接続される。マスタＩＰ１０−ｎ−０〜１０−ｎ−３から同期回路９５にcs_o(n-0)〜cs_o(n-3)及びcs_c(n-0)〜cs_c(n-3)が入力され、同期回路９５からマスタＩＰ１０−ｎ−０〜１０−ｎ−３にcs_e(n-0)〜cs_e(n-3)が出力される。

同一のCLKが、ＦＰＧＡ９０−０〜９０−ｎの各々に入力され、また、同期回路９５が例えば以下のように構成されているので、ＦＰＧＡ９０−０〜９０−ｎ間で、使用対象の各マスタＩＰ１０−ｘの定周期タイマ４３−ｘを同時に開始することができる。

同期回路９５は、ＦＰＧＡ９０−０〜９０−ｎにおける使用対象の各マスタＩＰ１０−ｘのcs_o(x)が“１”になったときにＦＰＧＡ９０−０〜９０−ｎにおける使用対象の各マスタＩＰ１０−ｘのcs_e(x)が同時に“１”になるよう構成されている。例えば、図１０が示す構成が採用される。図１０において、種々の回路の参照符号の構成“Ａ−ｘ−ｙ”の“Ａ”は、当該回路の共通の符号であり、“ｘ”は、ＦＰＧＡ９０−ｘの“ｘ”であり、“ｙ”は、ＦＰＧＡ９０−ｘにおけるマスタＩＰの番号である。

図１０が例示する構成によれば、ＯＲ回路５５、第３のＡＮＤ回路５８、ＮＯＴ回路５６及び第４のＡＮＤ回路５７を含んだ回路セットが、ＦＰＧＡ９０毎に同期回路９５に備えられる。そして、ＦＰＧＡ９０−０〜９０−ｎの各々について、当該ＦＰＧＡ９０に対応した各第４のＡＮＤ回路５７に、ＦＰＧＡ９０−０〜９０−ｎに対応した第３のＡＮＤ回路５８−０〜５８−ｎの各々の出力信号が入力される。例えば、サブＦＰＧＡ９０−ｎに対応した第４のＡＮＤ回路５７−ｎ−０〜５７−ｎ−３の各々には、第３のＡＮＤ回路５８−０〜５８−ｎの各々の出力信号が入力される。

図１０が例示する構成によれば、同期回路９５は次のように動作する。すなわち、例えばサブＦＰＧＡ９０−ｎにおける使用対象（ut(n)“０”）の各マスタＩＰ１０−ｎのcs_o(n)が“１”になれば、第３のＡＮＤ回路５８−ｎの出力信号は“１”となる。しかし、第３のＡＮＤ回路５８−ｎ以外の第３のＡＮＤ回路５８のうちの少なくとも一つの出力信号が“０”のままだと、第４のＡＮＤ回路５７−ｎ−０〜５７−ｎ−３のいずれの出力信号も（cs_e(n-0)〜cs_e(n-3)のいずれも）“１”にならない。第３のＡＮＤ回路５８−０〜５８−ｎの全ての出力信号が“１”になったときに、ＦＰＧＡ９０−０〜９０−ｎにおける使用対象の各マスタＩＰ１０−ｘのcs_e(x)が同時に“１”になる。そして、上述したように、同一のCLKがＦＰＧＡ９０−０〜９０−ｎの各々に入力されるので、ＦＰＧＡ９０−０〜９０−ｎにおける全ての使用対象のマスタＩＰ１０の定周期タイマ４３が同時に開始する。

本実施形態によれば、ＦＰＧＡ９０の増減によりマスタＩＰ１０の数を可変することができる。

なお、ＦＰＧＡ９０−０〜９０−ｎ間でＦＰＧＡ９０に入力されるクロック信号が異なる場合、メインＦＰＧＡ９０−０が、クロック信号の調整を行ってよい。例えば、メインＦＰＧＡ９０−０が、サブＦＰＧＡ９０−ｎに入力されメインＦＰＧＡ９０−０に入力されるクロック信号と異なるクロック信号の周期を、メインＦＰＧＡ９０−０に入力されるクロック信号の周期と同じになるよう調整してよい。
［第３の実施形態］

第３の実施形態は、第１の実施形態に係る通信モジュールの製造方法に関する（詳細説明は省略するが、この方法は第２の実施形態に係る通信モジュールの製造方法にも適用できる）。

具体的には、例えば、図１１が示すように、計算機１１６９が、ＳｏＣ ＦＰＧＡ１７におけるＦＰＧＡ１１０９のコンフィグレーションデータ１１０１を、例えばユーザからの入力を基に生成し、コンフィグレーションデータ１１０１をＳｏＣ ＦＰＧＡ１７に入力する。コンフィグレーションデータ１１０１は、ＦＰＧＡ１１０９に構築される回路の構成を表す記述、例えば、複数のマスタＩＰ１０と同期回路１５とを構築するための記述を含む。

ＣＰＵ１３が、ＯＳ１１６４、デバイスドライバ１１６５、ライブラリ１１６６、ＡＰＩ１６７、アプリケーション１１６８及び設定プログラム１１６１を実行する。

ＯＳ１１６４は、プログラム管理やハードウェアへのアクセスなどの基本機能を提供する。デバイスドライバ１１６５は、ＯＳ１１６４の機能を用いてバス１６を介しＳｏＣ ＦＰＧＡ１７の公開するデータ領域や動作管理情報等にアクセスする（例えば、デバイスドライバ１１６５は、ＯＳ１１６４の一部でもよい）。ライブラリ１１６６は、利用頻度の多い関数をまとめたものであり、例えば、ＯＳ１１６４の機能を利用してメモリ管理や入出力といった基本機能を提供する。ＡＰＩ１１６７は、ライブラリ１１６６を介して、デバイスドライバ１１６５やＯＳ１１６４の提供する機能を利用するためのソフトウェアインターフェースである。アプリケーション１１６８は、マスタＩＰ１０が生成する制御用パケットに含まれるデータのＩ／Ｏを共有メモリ１２に対して実行するソフトウェアの一例である。

設定プログラム１１６１が、例えばＯＳ１１６４の機能を利用して、ＦＰＧＡ１１０９にコンフィグレーションデータ１１０１を設定する。

ＦＰＧＡ１１０９は、ＰＬＤ（Programmable Logic Device）の一例である。ＣＰＵ１３（例えば、設定プログラム１１６１）が、設定されたコンフィグレーションデータ１１０１をＦＰＧＡ１１０９に読み込ませることで、上述したマスタＩＰ１０及び同期回路１５をＦＰＧＡ１１０９上に構築する。

以上の第１〜第３の実施形態の説明を、例えば下記のように総括できる。

産業用ネットワーク８に接続されるスレーブ装置１４を制御しＣＰＵ１３又は９３を有するマスタ装置１８又は９８に備えられる通信モジュールが、複数のマスタＩＰ１０と同期回路１５又は９５とを備える。マスタＩＰ１０−ｘは、定周期タイマ４３−ｘを有しi_cs(x)“１”（所定のイベントの一例）が検出された場合にcs_o(x)“１”（第１の信号の一例）を送信する。同期回路１５又は９５は、複数のマスタＩＰのうちの使用対象（ut(x)“０”）の各マスタＩＰ１０−ｘからcs_o(x)“１”を受信した場合に使用対象の各マスタＩＰ１０−ｘにcs_e(x)“１”（第２の信号の一例）を送信する。

複数のマスタＩＰ１０には、複数のスレーブ装置群がそれぞれ接続される。複数のスレーブ装置群の各々は、一つ以上のスレーブ装置１４である。

使用対象の各マスタＩＰ１０−ｘは、cs_e(x)“１”を受信した場合に、当該マスタＩＰ１０−ｘの定周期タイマ４３−ｘを開始する。使用対象の各マスタＩＰ１０−ｘの定周期タイマ４３−ｘは、当該定周期タイマ４３−ｘが開始された後、定周期で、st(x)（開始信号の一例）を送信する。複数のマスタＩＰ１０が有する複数の定周期タイマ４３の定周期は同じである。

使用対象の各マスタＩＰ１０−ｘは、定周期で、当該マスタＩＰ１０に接続されているスレーブ装置群に対する制御用パケットを、ＣＰＵ１３又は９５からの制御指令（例えば、コマンド）に基づき生成し、当該マスタＩＰ１０の定周期タイマから送信された開始信号に応答して、当該制御用パケットを、当該マスタＩＰ１０に接続されているスレーブ装置群に送信する。

この構成によれば、複数のスレーブ装置１４が複数のマスタＩＰ１０に分散され、故に、スレーブ通過遅延時間が分散される。そして、使用対象の一つ以上のマスタＩＰ１０が同時に定周期を開始し、以後、定周期毎に、各マスタＩＰ１０の開始タイミングが同じである。これにより、複数（又は一つ）の産業用ネットワーク８を介して複数のスレーブ装置１４を高速に制御することができる。

同一のCLKが複数のマスタＩＰ１０の各々に入力されてよい。使用対象の各マスタＩＰ１０−ｘについて、当該マスタＩＰ１０−ｘは、cs_e(x)“１”を受信したことを検出し、且つ、CLKの所定の変化（例えば立ち上がり）を検出した場合に、m_cs(x)“１”（第３の信号の一例）を、当該マスタＩＰ１０−ｘの定周期タイマ４３−ｘに入力してよい。当該m_cs(x)“１”が入力された定周期タイマ４３−ｘが、当該定周期タイマ４３−ｘに入力されるCLKの所定の変化を検出した場合に、当該定周期タイマ４３−ｘが開始してよい。これにより、同一のCLKに従い使用対象の各マスタＩＰ１０−ｘの定周期タイマ４３−ｘを同時に開始することができる。

各マスタＩＰ１０−ｘでは、i_cs(x)“１”がラッチされラッチ後の信号がcs_o(x)“１”となるが、cs_o(x)は、CLKに同期して変化する。

各マスタＩＰ１０−ｘは、cs_o(x)“１”の送信とcs_e(x)“１”の受信とを検出し、且つ、CLKの所定の変化を検出した場合に、m_cs(x)“１”を定周期タイマ４３−ｘに入力してよい。このように、cs_o(x)“１”の送信も検出された場合にm_cs(x)“１”が入力されるので、マスタＩＰ１０−ｘが正常であるときに定周期タイマ４３−ｘを開始することの確実性を高めることができる。

各マスタＩＰ１０−ｘについて、i_cs(x)“１”は、当該マスタＩＰ１０−ｘに接続されている全てのスレーブ装置１４−ｘの初期化が終了したことを意味する値がＣＰＵ１３又は９３から当該マスタＩＰ１０−ｘに入力されたことでよい。これにより、マスタＩＰ１０−ｘとスレーブ装置１４−ｘとの通信が可能になる前に当該通信が開始されることを避けることができる。

各マスタＩＰ１０−ｘが、定周期タイマ４３−ｘの定周期を規定する値（定周期時間を表す値）がＣＰＵ１３又は９３により設定される周期レジスタ４５−ｘ（記憶領域の一例）を有してよい。各マスタＩＰ１０−ｘの周期レジスタ４５−ｘに、同じ定周期の値が設定されてよい。これにより、各定周期タイマ４３−ｘの開始後に定周期で制御用パケットが同じタイミングで送信されることを維持することができる。

使用対象の各マスタＩＰ１０−ｘが、定周期タイマ４３−ｘを開始したことを、ＣＰＵ１３又は９３に、直接的に（例えば、割込みにより）、又は、同期回路１５又は９５を通じて、通知してよい。これにより、ＣＰＵ１３又は９３が、使用対象の各マスタＩＰ１０−ｘが定周期通信を開始したか否かに応じた制御を行うことができる。なお、同期回路１５又は９５が、cs_c(x)（定周期タイマ４３−ｘが開始されたか否かを表す値の一例）が使用対象の各マスタＩＰ１０−ｘについて設定されるバッファ５１（第１の記憶領域の一例）を有してよい。使用対象の各マスタＩＰ１０−ｘについてcs_c(x)がＣＰＵ１３又は９３により読み出されてよい。これにより、ＣＰＵ１３又は９３が任意のタイミングで各マスタＩＰ１０−ｘのcs_c(x)（すなわち、有効（マスクされていない）マスタＩＰ１０−ｘが定周期通信が開始したこと確認するための信号）を取得し制御を行うことができる。

同期回路１５又は９５が、各マスタＩＰ１０−ｘについてut(x)（マスタＩＰ１０−ｘが使用対象か否かを表す値）が設定されるレジスタ５２（第２の記憶領域の一例）を有してよい。同期回路１５又は９５が、各マスタＩＰ１０−ｘについて、cs_o(x)“１”を受信したか或いはut(x)“１”がレジスタ５２に設定された場合に、使用対象（ut(x)“０”）のマスタＩＰ１０−ｘに対してcs_e(x)“１”を送信してよい。このようにして、マスクされたマスタＩＰ１０−ｘの定周期タイマ４３−ｘまで開始してしまうことを避けることができる。なお、レジスタ５２に設定されたut(x)の設定はＣＰＵ１３又は９３から送信された値であり、設定されたut(x)がＣＰＵ１３又は９３により読み出されてよい。これにより、ＣＰＵ１３又は９３は、送信されたut(x)が正しく設定されたか否かを確認できる。ut(x)のＣＰＵ１３又は９３への読み出し元は、レジスタ５２に代えてバッファ５１でよい。すなわち、レジスタ５２が、ＣＰＵ１３又は９３からデータが書き込まれる記憶領域の一例であり、バッファ５１が、ＣＰＵ１３又は９３からデータが読み出される記憶領域の一例でよい。

各マスタＩＰ１０−ｘについて、当該マスタＩＰ１０−ｘに接続されるスレーブ装置群は、当該マスタＩＰ１０−ｘが送信する制御用パケットに含まれるデータの量と、定周期の時間の長さとに基づき、各マスタＩＰ１０のパケット通信時間が均等になるように決定されたスレーブ装置群でよい。これにより、複数のマスタＩＰ１０を含んだ通信モジュール全体として、パケット通信時間が長くなることを避けることができる。言い換えれば、一つのマスタＩＰ１０のパケット通信時間が残りのマスタＩＰ１０の各々についてのパケット通信時間より長いが故に通信モジュール全体としてパケット通信時間が長くなるといったことを避けることができる。なお、各マスタＩＰ１０−ｘについて、パケット通信時間の要素として、制御用パケットの開始から送信完了までの時間であるパケット送信時間と、当該制御用パケットがスレーブ装置を通過する時に生じる遅延の時間であるスレーブ通過遅延時間とがある。

通信モジュールが、ＳｏＣ ＦＰＧＡ１７（一つの回路基板の一例）を備えてよい。ＳｏＣ ＦＰＧＡ１７が、ＣＰＵ１３と、複数のマスタＩＰ１０と、同期回路１５とを有してよい。これにより、高速な定周期通信が可能である。

通信モジュールが、ＦＰＧＡ９０−０（一つの第１の回路基板の一例）と、ＦＰＧＡ９０−ｎ（一つ以上の第２の回路基板の一例）とを備えてよい。ＦＰＧＡ９０−０が、同期回路９５と、一つ又は二つ以上のマスタＩＰ１０−０とを有してよい。ＦＰＧＡ９０−ｎを含む残りのＦＰＧＡ９０が、一つ又は複数のマスタＩＰ１０を有してよい。これにより、通信モジュールの拡張又は縮小がし易いことが期待される。すなわち、サブＦＰＧＡ９０の増設又は減設によりマスタＩＰ１０の増減が可能である。

以上、幾つかの実施形態を説明したが、これらは本発明の説明のための例示であって、本発明の範囲をこれらの実施形態にのみ限定する趣旨ではない。本発明は、他の種々の形態でも実行することが可能である。例えば、複数のマスタＩＰ１０及び同期回路１５又は９５は、ＦＰＧＡ上に構築されるが、それに代えて、ＡＳＩＣ（Application Specific Integrated Circuit）のような他種の回路基板（ハードウェア）上に構築されてよい。

１８：マスタ装置

Claims (18)

1. 産業用ネットワークに接続されるスレーブ装置を制御しプロセッサを有するマスタ装置に備えられる通信モジュールであって、
   それぞれ定周期タイマを有し所定のイベントが検出された場合に第１の信号を送信する複数のマスタ回路と、
   前記複数のマスタ回路のうちの使用対象の一つ以上のマスタ回路の全てから前記第１の信号を受信した場合に当該一つ以上のマスタ回路の全てに第２の信号を送信する同期回路と
   を備え、
   前記複数のマスタ回路には、複数のスレーブ装置群がそれぞれ接続され、
   前記複数のスレーブ装置群の各々は、一つ以上のスレーブ装置であり、
   前記一つ以上のマスタ回路の各々は、第２の信号を受信した場合に、当該マスタ回路の定周期タイマを開始し、
   前記一つ以上のマスタ回路が有する一つ以上の定周期タイマの各々は、当該定周期タイマが開始された後、定周期で、開始の命令である開始信号を送信し、
   前記複数のマスタ回路が有する複数の定周期タイマの定周期は同じであり、
   前記一つ以上のマスタ回路の各々は、定周期で、
   当該マスタ回路に接続されているスレーブ装置群に対する制御用パケットを、前記プロセッサからの制御指令に基づき生成し、
   当該マスタ回路の定周期タイマから送信された開始信号に応答して、当該制御用パケットを、当該マスタ回路に接続されているスレーブ装置群に送信する、
   通信モジュール。
2. 同一のクロック信号が前記複数のマスタ回路の各々に入力され、
   前記一つ以上のマスタ回路の各々について、
   当該マスタ回路は、前記第２の信号を受信したことを検出し、且つ、前記クロック信号の所定の変化を検出した場合に、第３の信号を、当該マスタ回路の定周期タイマに入力し、
   当該第３の信号が入力された定周期タイマが、当該定周期タイマに入力される前記クロック信号の所定の変化を検出した場合に、当該定周期タイマが開始する、
   請求項１に記載の通信モジュール。
3. 前記複数のマスタ回路の各々では、前記所定のイベントの検出に相当する信号がラッチされた後の信号が前記第１の信号であり、当該第１の信号は、前記クロック信号に同期して変化する、
   請求項２に記載の通信モジュール。
4. 前記一つ以上のマスタ回路の各々は、前記第１の信号の送信と前記第２の信号の受信とを検出し、且つ、前記クロック信号の所定の変化を検出した場合に、前記第３の信号を前記定周期タイマに入力する、
   請求項３に記載の通信モジュール。
5. 前記複数のマスタ回路の各々について、前記所定のイベントは、当該マスタ回路に接続されている全てのスレーブ装置の初期化が終了したことを意味する値が前記プロセッサから当該マスタ回路に入力されたことである、
   請求項１に記載の通信モジュール。
6. 前記複数のマスタ回路の各々が、前記定周期タイマの定周期を規定する値が前記プロセッサにより設定される記憶領域を有し、
   前記複数のマスタ回路の各々の前記記憶領域に、同じ定周期の値が設定される、
   請求項１に記載の通信モジュール。
7. 前記一つ以上のマスタ回路の各々が、当該マスタ回路の定周期タイマを開始したことを、前記プロセッサに、直接的に、又は、前記同期回路を通じて、通知する、
   請求項１に記載の通信モジュール。
8. 前記同期回路が、前記定周期タイマが開始されたか否かを表す値が前記一つ以上のマスタ回路の各々について設定される第１の記憶領域を有し、
   前記一つ以上のマスタ回路の各々の定周期タイマが開始されたか否かを表す値が前記プロセッサにより読み出される、
   請求項７に記載の通信モジュール。
9. 前記同期回路が、前記複数のマスタ回路の各々について当該マスタ回路が使用対象か否かを表す値が設定される第２の記憶領域を有し、
   前記同期回路が、前記複数のマスタ回路の各々について、前記第１の信号を受信したか或いは使用対象ではないことを表す値が前記第２の記憶領域に設定された場合に、前記第２の記憶領域に設定されている値が使用対象であることを表す値である使用対象のマスタ回路に対して、前記第２の信号を送信する、
   請求項１に記載の通信モジュール。
10. 前記複数のマスタ回路の各々について当該マスタ回路が使用対象か否かを表す値が前記プロセッサにより送信されて前記第２の記憶領域に設定され、
    前記複数のマスタ回路の各々について当該マスタ回路が使用対象か否かを表す値が前記プロセッサにより読み出される、
    請求項９に記載の通信モジュール。
11. 前記複数のマスタ回路の各々について、当該マスタ回路に接続されるスレーブ装置群は、当該マスタ回路が送信する制御用パケットに含まれるデータの量と、前記定周期の時間の長さとに基づき、各マスタ回路のパケット通信時間が均等になるように決定されたスレーブ装置群であり、
    各マスタ回路について、パケット通信時間の要素として、制御用パケットの開始から送信完了までの時間であるパケット送信時間と、当該制御用パケットがスレーブ装置を通過する時に生じる遅延の時間であるスレーブ通過遅延時間とがある、
    請求項１に記載の通信モジュール。
12. 一つの回路基板を備え、
    前記一つの回路基板が、前記プロセッサと、前記複数のマスタ回路と、前記同期回路とを有する、
    請求項１に記載の通信モジュール。
13. 一つの第１の回路基板と、
    一つ以上の第２の回路基板と
    を備え、
    前記第１の回路基板が、前記同期回路と、前記複数のマスタ回路のうちの一つ又は二つ以上のマスタ回路とを有し、
    前記一つ以上の第２の回路基板が、前記複数のマスタ回路のうちの残りのマスタ回路を有する、
    請求項１に記載の通信モジュール。
14. 産業用ネットワークに接続されるスレーブ装置を制御しプロセッサを有するマスタ装置に備えられる通信モジュールに、それぞれ定周期タイマを有する複数のマスタ回路と、同期回路とを構築し、
    前記複数のマスタ回路には、複数のスレーブ装置群がそれぞれ接続され、
    前記複数のスレーブ装置群の各々は、一つ以上のスレーブ装置であり、
    前記複数のマスタ回路の各々は、当該マスタ回路について所定のイベントが検出された場合に、第１の信号を送信し、
    前記同期回路は、前記複数のマスタ回路のうちの使用対象の一つ以上のマスタ回路の全てから前記第１の信号を受信した場合に当該一つ以上のマスタ回路の全てに第２の信号を送信し、
    前記一つ以上のマスタ回路の各々は、第２の信号を受信した場合に、当該マスタ回路の定周期タイマを開始し、
    前記一つ以上のマスタ回路が有する一つ以上の定周期タイマの各々は、当該定周期タイマが開始された後、定周期で、開始の命令である開始信号を送信し、
    前記複数のマスタ回路が有する複数の定周期タイマの定周期は同じであり、
    前記一つ以上のマスタ回路の各々は、定周期で、
    当該マスタ回路に接続されているスレーブ装置群に対する制御用パケットを、前記プロセッサからの制御指令に基づき生成し、
    当該マスタ回路の定周期タイマから送信された開始信号に応答して、当該制御用パケットを、当該マスタ回路に接続されているスレーブ装置群に送信する、
    制御方法。
15. 請求項１に記載の通信モジュールを備え一つ以上の産業用ネットワークに接続された複数のスレーブ装置を前記一つ以上の産業用ネットワークを介して制御するマスタ装置。
16. 一つ以上の産業用ネットワークに接続された複数のスレーブ装置と、
    請求項１に記載の通信モジュールを備え前記一つ以上の産業用ネットワークを介して制御するマスタ装置と
    を備えた通信システム。
17. 複数のマスタ回路と同期回路とを構築するための記述を含んだコンフィグレーションデータをＰＬＤ（Programmable Logic Device）に読み込ませることで請求項１に記載の通信モジュールを製造する方法。
18. 複数のマスタ回路と同期回路とを構築するための記述を含んだコンフィグレーションデータであって、一つ以上のＰＬＤ（Programmable Logic Device）に読み込まれた場合に請求項１に記載の通信モジュールが前記ＰＬＤ上に構築されるコンフィグレーションデータ。

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