JP2021175007A - 発振回路 - Google Patents

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Abstract

【課題】 定電流回路の異常によるクロック信号の周波数の上限を抑制することができる発振回路を提供する。【解決手段】 本発明の発振回路１００は、定電流回路１０と、定電流回路１０で生成された出力電流ＩＭＩＲＲＯＲに基づきクロック信号を生成する発振器２０と、出力電流ＩＭＩＲＲＯＲの上限を規定する電流制限回路１１０とを有する。電流制限回路１１０は、出力電流ＩＭＩＲＲＯＲの電流経路に接続されたカレントミラー回路を含み、カレントミラー回路の電流を制限することで出力電流ＩＭＩＲＲＯＲを制限し、発振器２０の最大周波数を制限する。【選択図】 図４

Description

本発明は、発振回路に関し、特に定電流回路を用いた発振回路に関する。
定電流回路にカレントミラー回路を用いたものが従来から知られており、こうした定電流回路が、例えば特許文献１に開示されている。また、電源電圧に依存せずに一定の電流を出力する定電流回路が、例えば特許文献２に開示されている。さらに特許文献３には、定電流回路（Ｖ／Ｉ変換回路）を用いた発振回路が開示されている。
特開２００５−２３４８９０号公報 特開２０１３−９７７５１号公報 特開２０１７−６９８２５号公報
図１に、従来の定電流回路の構成を示す。同図に示すように、定電流回路１０は、オペアンプＯＰ、ＰＭＯＳトランジスタＰＭＯＳ１、ＰＭＯＳ２、可変抵抗ＲＴを含み、オペアンプＯＰの反転入力端子（−）には基準電圧ＶＲＥＦが入力され、非反転入力端子（＋）にはノードＮの電圧ＶＮが入力される。電源電圧ＶＤＤとＧＮＤとの間にトランジスタＰＭＯＳ１と可変抵抗ＲＴが直列に接続され、トランジスタＰＭＯＳ１のゲートがオペアンプＯＰの出力に接続される。可変抵抗ＲＴは、回路素子のバラツキ等に応じて抵抗値がトリミングされる。また、トランジスタＰＭＯＳ１とカレントミラー回路を構成するようにトランジスタＰＭＯＳ２のゲートがオペアンプＯＰの出力に接続される。オペアンプＯＰは、ノードＮの電圧ＶＮが基準電圧ＶＲＥＦに等しくなるように（ＶＮ＝ＶＲＥＦ）トランジスタＰＭＯＳ１のゲート電圧を制御する。つまり、オペアンプＯＰは、ユニティゲインバッファとして機能する。その結果、トランジスタＰＭＯＳ１を流れる基準電流は、ＩＲＥＦ＝ＶＲＥＦ／ＲＴで表され、基準電流ＩＲＥＦは、電源電圧の変動に依存しない定電流となる。また、トランジスタＰＭＯＳ２は、トランジスタＰＭＯＳ１を流れる電流ＩＲＥＦに応じた出力電流ＩＭＩＲＲＯＲを生成し、この電流が負荷に供給される。
図２は、図１に示す定電流回路を利用した発振回路の一例を示している。定電流回路１０のオペアンプＯＰの出力Ｖｇが電流源バイアスとして発振器２０に提供される。発振器２０は、一対の遅延回路２２、２４と、フリップフロップ回路２６とを含む。遅延回路２２、２４の出力ＯＵＴ１、ＯＵＴ２がフリップフロップ回路２６の入力Ｓ、Ｒに接続され、出力Ｑ、Ｑｂが遅延回路２２、２４の入力端子に接続されるように構成され、出力Ｑにクロック信号ＣＬＫが生成される。出力Ｑｂは出力Ｑの反転である。
図３（Ａ）は、発振器の一方の遅延回路の構成を示し、図３（Ｂ）、（Ｃ）、（Ｄ）は、遅延回路の各部の動作波形である。遅延回路２２は、電源電圧ＶＤＤとＧＮＤとの間の電流経路に直列に接続されたＰ型トランジスタＰＭＯＳ３とＮ型トランジスタＮＭＯＳ１とを含む。トランジスタＰＭＯＳ３のゲートには、オペアンプＯＰの出力ＶＧが印加される。遅延回路２２はさらに、トランジスタＰＭＯＳ３とトランジスタＮＭＯＳ１の間のノードＮ３に接続されたキャパシタＣと、コンパレータＣＭＰとを含む。コンパレータＣＭＰの反転入力端子（−）には基準電圧ＶＲＥＦが入力され、非反転入力端子（＋）にはノードＮ３の電圧が入力され、コンパレータＣＭＰは、ノードＮ３の電圧と基準電圧ＶＲＥＦとを比較し、ノードＮ３の電圧が基準電圧ＶＲＥＦよりも低いとき、Ｌレベルを出力し、ノードＮ３の電圧が基準電圧ＶＲＥＦより高いとき、Ｈレベルを出力する。コンパレータＣＭＰの出力ＯＵＴ１は、フリップフロップ回路２６の入力Ｓに接続され、トランジスタＮＭＯＳ１のゲートには、フリップフロップ回路２６の出力Ｑが入力ＩＮとして印加される。もう１つの遅延回路２４も同様に構成される。
時刻ｔ１〜ｔ４の期間、フリップフロップ回路２６の出力ＱがＬレベルであり、この間、トランジスタＮＭＯＳ１がオフし、キャパシタＣがトランジスタＰＭＯＳ２を介してＶＤＤに接続される期間であり、言い換えればキャパシタＣに電荷が充電される期間である。
時刻ｔ１の開始前、トランジスタＮＭＯＳ１がオン状態であり、トランジスタＮＭＯＳ１を介してキャパシタＣに充電された電荷がノードＮ３からＧＮＤに向けて放電される。このとき、バイアス電圧ＶｇによってトランジスタＰＭＯＳ２が流す電流は、トランジスタＮＭＯＳ１が流すことのできる電流よりも十分に小さく、それ故、ノードＮ３はほぼＧＮＤと等しい電位となり、キャパシタＣに電荷は充電されない。時刻ｔ１でトランジスタＮＭＯＳ１がオフすると、トランジスタＰＭＯＳ２を介してＶＤＤからキャパシタＣに電荷が充電される。充電速度は、トランジスタＰＭＯＳ２が流す出力電流ＩＭＩＲＲＯＲに依存する。
キャパシタＣの電荷の充電が開始され、ノードＮ３の電圧が基準電圧ＶＲＥＦよりも高くなると、コンパレータＣＭＰの出力ＯＵＴ１がＨレベルになる。その後、出力ＯＵＴ１を受けたフリップフロップ回路２６によって時刻ｔ４で入力ＩＮがＨレベルになるとトランジスタＮＭＯＳ１がオンし、キャパシタＣの放電が開始され、ノードＮ３の電圧が基準電圧ＶＲＥＦよりも低くなると、コンパレータＣＭＰの出力ＯＵＴ１がＬレベルになる。このとき、同時に他方の遅延回路２４の入力ＩＮは、フリップフロップ回路２６によりＬレベルに変化しており、充電動作が開始している。こうして遅延回路２２、２４のフリップフロップ回路２６を介した相互接続による発振によりフリップフロップ回路２６の出力Ｑからクロック信号ＣＬＫが生成される。
定電流回路１０において、もし、電源電圧ＶＤＤが基準電圧ＶＲＥＦ近傍まで降下すると、オペアンプＯＰの出力に接続された出力ドライバーであるトランジスタＰＭＯＳ１はもはや飽和領域で動作することができなくなり、オペアンプＯＰの出力電圧Ｖｇが非常に低くなる。そうすると出力ドライバーＰＭＯＳ３もまた飽和領域で動作することができなくなり、カレントミラー比とは無関係にＰＭＯＳ１の基準電流ＩＲＥＦよりも非常に大きい出力電流ＩＭＩＲＲＯＲを生成することがある。
この様子を図３（Ｃ）の出力電流ＩＭＩＲＲＯＲ＿Ｌ（破線）で示す。出力電流ＩＭＩＲＲＯＲ＿Ｓから出力電流ＩＭＩＲＲＯＲ＿Ｌに増加すると、それに応じてキャパシタＣの充電時間が短くなる。その結果、図３（Ｄ）に示すように、出力電流ＩＭＩＲＲＯＲ＿Ｓでは時刻ｔ３でコンパレータＣＭＰの出力ＯＵＴ１がＨレベルになるのに対し、出力電流ＩＭＩＲＲＯＲ＿Ｌでは時刻ｔ２で出力ＯＵＴ１がＨレベルに立ち上がる。このように出力電流ＩＭＩＲＲＯＲが大きくなると、キャパシタＣの充電による遅延時間が短くなり、発振するクロック信号ＣＬＫの周波数が高くなる。仮に発振器２０が生成するクロック信号ＣＬＫの周波数が高くなり過ぎると、クロック信号ＣＬＫと同期する回路の動作を保証することができなくなってしまうという課題がある。
本発明は、このような従来の課題を解決するものであり、定電流回路の異常によるクロック信号の周波数の上限を抑制することができる発振回路を提供することを目的とする。
本発明に係る発振回路は、定電流を生成する定電流回路と、前記定電流回路により生成された定電流に応じた周波数のクロック信号を生成する発振器と、前記定電流回路の電源電圧が動作保証範囲の下限よりも低下したときに生成された定電流の上限を規定する電流制限回路とを含む。
ある実施態様では、前記定電流回路は、基準電流に応答して第１の電流経路に電流を生成する第１のカレントミラー回路を含み、前記電流制限回路は、前記第１の電流経路を流れる電流に応答して第２の電流経路に電流を生成する第２のカレントミラー回路と、第２のカレントミラー回路に接続された抵抗とを含む。ある実施態様では、前記定電流回路はさらに、前記第１の電流経路を流れる電流に応答して第３の電流経路に電流を生成する第３のカレントミラー回路と、前記第３の電流経路を流れる電流に応答して第４の電流経路に電流を生成する第４のカレントミラー回路を含み、前記発振器は、第４の電流経路により生成された電流に基づきクロック信号を生成する。ある実施態様では、前記第２のカレントミラー回路は、前記第１の電流経路に接続された第１のトランジスタと、第２の電流経路に直列に接続された第２のトランジスタを含み、第２のトランジスタと前記抵抗とを接続する第１のノードが第１および第２のトランジスタのゲートに共通に接続され、前記定電流の上限は、前記第２の電流経路を流れる電流により規定される。ある実施態様では、前記抵抗は、電源電圧が前記定電流回路の動作保証範囲の下限を満たす場合には第１のトランジスタが前記第１の電流経路を流れる電流を抑制せず、かつ電源電圧が前記定電流回路の動作保証範囲の下限より低い場合には第１のトランジスタが前記第１の電流経路を流れる電流を抑制する。ある実施態様では、前記定電流回路の電源電圧が動作保証範囲の下限を満たすとき、前記第２の電流経路を流れる電流が前記基準電流よりも大きくなるように前記抵抗の抵抗値が調整される。ある実施態様では、前記発振器は、前記第１のカレントミラー回路および前記電流制限回路を包含する。ある実施態様では、前記発振器は、キャパシタへの充電により遅延時間を規定する遅延回路を含み、前記キャパシタは、前記第１の電流経路または前記第４の電流経路の電流により充電される。ある実施態様では、前記発振器は、前記遅延回路を複数含み、複数の遅延回路の各々が前記第１のカレントミラー回路および前記電流制限回路を含む。ある実施態様では、前記第１の電流経路は、直列に接続された第１のトランジスタと第３のトランジスタとを含み、第１のトランジスタと第３のトランジスタとを接続する第２のノードが前記発振器に接続され、前記キャパシタが第１のトランジスタと直列に接続される。ある実施態様では、前記遅延回路はさらに、基準電圧と前記キャパシタの充電電圧とを比較するコンパレータを含み、前記充電電圧は、前記第１の電流経路または前記第４の電流経路に接続される。ある実施態様では、前記発振器は、フリップフロップ回路を介して相互に接続された一対の遅延回路を含み、一方の遅延回路の出力が前記フリップフロップ回路のセット入力に接続され、前記フリップフロップ回路の正転データ出力が前記一方の遅延回路に入力され、他方の遅延回路の出力が前記フリップフロップ回路のリセット入力に接続され、前記フリップフロップ回路の反転データ出力が前記他方の遅延回路に入力され、前記一対の遅延回路のいずれか一方の出力から前記クロック信号が生成される。ある実施態様では、第１および第２のトランジスタはＰ型ＭＯＳトランジスタであり、第３のトランジスタはＮ型ＭＯＳトランジスタである。ある実施態様では、上記記載の発振回路と、前記発振回路で生成されたクロック信号に同期して動作する回路とを含む。
本発明によれば、電源電圧が定電流回路の動作保証範囲の下限を下回ったときの定電流の異常な電流を制限するようにしたので、クロック信号の周波数が必要以上に高くなるのを防止することができる。
従来の定電流回路の構成を示す図である。 従来の定電流回路を用いた発振回路の構成を示すブロック図である。 図３（Ａ）は、発振器の遅延回路の構成を示す図、図３（Ｂ）ないし（Ｄ）は、遅延回路の各部の動作波形を示す図である。 本発明の実施例に係る定電流回路を用いた発振回路の構成を示す図である。 本発明の第２の実施例に係る定電流回路を用いた発振回路の構成を示す図である。
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る定電流回路を用いた発振回路は、フラッシュメモリ、ダイナミックメモリ（ＤＲＡＭ）、スタティックメモリ（ＳＲＡＭ）、抵抗変化型メモリ、磁気メモリ（ＭＲＡＭ）等の記憶装置や、ロジック、信号処理等の種々の半導体装置において利用することができる。
次に、本発明の実施例に係る定電流回路を用いた発振回路について図面を参照して説明する。図４は、本実施例の定電流回路を用いた発振回路の構成を示す図であり、図２および図３（Ａ）と同一構成については同一参照番号を付し、重複する説明を省略する。
本実施例の発振回路１００は、図２に示すような定電流回路１０と発振器２０とを含み、発振回路２０を構成する遅延回路２２、２４の出力電流ＩＭＩＲＲＯＲを生成する電流経路に新たに電流制限回路１１０が設けられる。図４には、一方の遅延回路２２のみを例示するが、他方の遅延回路２２も電流制限回路１１０を含んで構成される。
電流制限回路１１０は、定電流回路１０が異常に大きい定電流を流すときに発振器２０が生成するクロック信号ＣＬＫの周波数の上限を制限するように動作する。例えば、定電流回路１０の電源電圧ＶＤＤ（例えば、１．８Ｖ）が、何らかの原因により基準電圧ＶＲＥＦ（例えば、バンドギャップリファレンス回路により生成される１．２Ｖ）近傍まで降下すると、オペアンプＯＰの出力電圧Ｖｇが非常に小さくなり過ぎ、出力ドライバーであるトランジスタＰＭＯＳ１、ＰＭＯＳ２が飽和領域で動作しなくなる。そうすると、カレントミラー回路が正常に動作せず、トランジスタＰＭＯＳ２の出力電流ＩＭＩＲＲＯＲがカレントミラー比に従わず、非常に大きくなることがある。
発振器２０の遅延回路２２、２４は、図３（Ａ）に示すようにキャパシタＣを含み、キャパシタＣに電荷が充電される時間は、出力電流ＩＭＩＲＲＯＲに依存する。出力電流ＩＭＩＲＲＯＲが大きくなると充電時間が速くなり、遅延回路２２、２４による遅延時間が短くなり、クロック信号ＣＬＫの周波数が高くなる。
本実施例の電流制限回路１１０は、電源電圧ＶＤＤが低下したときの定電流回路１０の出力電流ＩＭＩＲＲＯＲの上限を規定し、遅延回路２２、２４のキャパシタＣの電荷の充電時間が速くなることで遅延時間が一定以上に短くなるのを防ぎ、クロック信号ＣＬＫの周波数が必要以上に上昇しないようにする。これにより、発振回路１００からのクロック信号ＣＬＫに同期して動作する同期回路の動作を保証する。
電流制限回路１１０は、図４に示すように、Ｐ型のトランジスタＰＭＯＳ４、ＰＭＯＳ５および抵抗ＲＬＩＭとを含む。出力電流ＩＭＩＲＲＯＲを流す電流経路には、トランジスタＰＭＯＳ３とトランジスタＮＭＯＳ１との間に直列にトランジスタＰＭＯＳ５が接続される。電流制限回路１１０はさらに、電源電圧ＶＤＤとＧＮＤとの間にもう１つの電流経路を含み、この電流経路にはトランジスタＰＭＯＳ４と抵抗ＲＬＩＭとが直列に接続される。トランジスタＰＭＯＳ４と抵抗ＲＬＩＭとを接続するノードＮ４がトランジスタＰＭＯＳ４とトランジスタＰＭＯＳ５とのゲートに共通に接続され、トランジスタＰＭＯＳ４とトランジスタＰＭＯＳ５とがカレントミラー回路を構成する。トランジスタＰＭＯＳ５のゲートのバイアスは、トランジスタＰＭＯＳ４と抵抗ＲＬＩＭとを流れる電流ＩＬＩＭによって決定され、トランジスタＰＭＯＳ５を流れる電流は、電流ＩＬＩＭによって決定される。もし、電源電圧ＶＤＤが高くなれば、電流ＩＬＩＭが大きくなり、電源電圧ＶＤＤが低くなれば、電流ＩＬＩＭが小さくなる。また、抵抗ＲＬＩＭを小さくすれば、電流ＩＬＩＭが大きくなり、抵抗ＲＬＩＭを大きくすれば、電流ＩＬＩＭが小さくなる。
電源電圧ＶＤＤが基準電圧ＶＲＥＦよりも十分に高いとき、すなわち定電流回路１０の動作保証範囲の下限を満たしているとき、トランジスタＰＭＯＳ１は飽和領域で動作し、トランジスタＰＭＯＳ３は、カレントミラー比に従いトランジスタＰＭＯＳ１が流す基準電流ＩＲＥＦに応じた出力電流ＩＭＩＲＲＯＲを生成する。もし、電源電圧ＶＤＤが何らかの原因により基準電圧ＶＲＥＦ近傍またはそれよりも低く降下すると、トランジスタＰＭＯＳ１が線形領域で動作し、トランジスタＰＭＯＳ２はもはや基準電流ＩＲＥＦのカレントミラーとして機能しない。こうした異常な状態では、定電流回路１０が正常に動作できなくなり、トランジスタＰＭＯＳ３にはカレントミラー比に従わない大きな出力電流ＩＭＩＲＲＯＲが流れる。このとき、電流制限回路１１０は、トランジスタＰＭＯＳ５を流れる過剰な出力電流ＩＭＩＲＲＯＲを制限する電流リミッターとして機能する。
電流ＩＬＩＭは、電源電圧ＶＤＤが定電流回路１０の動作保証範囲の下限を満たす場合には、出力電流ＩＭＩＲＲＯＲを上回る程度に大きく、かつ電源電圧ＶＤＤが定電流回路１０の動作保証範囲の下限より低い場合には、トランジスタＰＭＯＳ５が流すドレイン電流によるキャパシタＣの充電時間が一定よりも早くならない程度に小さく調整される。例えば、抵抗ＲＬＩＭは、電源電圧ＶＤＤが定電流回路１０の動作保証範囲の下限であるとき、電流ＩＬＩＭが出力電流ＩＭＩＲＲＯＲと等しくなるよう調整されることが望ましい。もし、基準電流ＩＲＥＦと出力電流ＩＭＩＲＲＯＲとが等しい場合（カレントミラー比が１の場合）には、ＩＬＩＭ＝ＩＲＥＦとなるように抵抗ＲＬＩＭが調整される。そのように調整された場合、電源電圧ＶＤＤが正常なとき出力電流ＩＭＩＲＲＯＲは電流ＩＲＥＦで制御される一方、電源電圧ＶＤＤが定電流回路１０の動作保証範囲の下限を下回ると直ちに電流ＩＬＩＭが基準電流ＩＲＥＦより低下して出力電流ＩＭＩＲＲＯＲが抑制される。
出力電流ＩＭＩＲＲＯＲの上限を規定することで、図３（Ｃ）に示すように、破線で示す電圧波形が実線で示す電圧波形のように制限され、クロック信号の周波数の上限が規制される。
通常動作時、電流制限回路１１０の電流ＩＬＩＭは、基準電流ＩＲＥＦよりも大きく、トランジスタＰＭＯＳ５による出力電流ＩＭＩＲＲＯＲを制限しない。
このように電流制限回路１１０の抵抗ＲＬＩＭを適切に調整することにより、電流制限回路１１０は、定電流回路１０の出力電流ＩＭＩＲＲＯＲが通常よりも大きくなってしまう場合には、出力電流ＩＭＩＲＲＯＲの上限を制限する電流リミッターとして働き、定電流回路１０が正常な定電流を出力している状態では、電流リミッターとして働くことなく基準電流ＩＲＥＦに応じた出力電流ＩＭＩＲＲＯＲを供給する。これにより、本実施例の定電流回路を用いた発振回路では、発振器が予期しない高い周波数のクロック信号を生成することを抑制し、クロック信号と同期する回路の動作を保証することができる。
次に、本発明の第２の実施例に係る定電流回路を用いた発振回路の構成を図５に示す。本実施例の発振回路１００Ａでは、定電流回路１０のトランジスタＰＭＯＳ１とカレントミラー回路を構成するＰ型のトランジスタＰＭＯＳ６を含む第１の電流経路Ｋ１に電流制限回路１１０が設けられる。第１の電流経路Ｋ１の電源電圧ＶＤＤとＧＮＤとの間には、トランジスタＰＭＯＳ１と共通のゲートに出力Ｖｇが印加されたトランジスタＰＭＯＳ６、電流制限回路１１０のトランジスタＰＭＯＳ５およびＮ型のトランジスタＮＭＯＳ２とが直列に接続される。第１の電流経路Ｋ１を流れる出力電流ＩＭＩＲＲＯＲは、トランジスタＮＭＯＳ２を駆動するバイアス電圧ＢＩＡＳをノードＮ２に生成する。電流制限回路１１０は、先の実施例のときと同様に、電源電圧ＶＤＤが定電流回路１０の動作保証範囲の下限より低くなったとき、トランジスタＰＭＯＳ６によって発生し得る過剰な出力電流ＩＭＩＲＲＯＲが制限される。
さらに、第１の電流経路Ｋ１のトランジスタＮＭＯＳ２とカレントミラー回路を構成するＮ型のトランジスタＮＭＯＳ３を含む第２の電流経路Ｋ２に発振回路２０が接続される。第２の電流経路Ｋ２の電源電圧ＶＤＤとＧＮＤとの間には、Ｐ型のトランジスタＰＭＯＳ７と、トランジスタＮＭＯＳ３とが直列に接続される。トランジスタＮＭＯＳ２とトランジスタＮＭＯＳ３とがカレントミラー回路を構成し、これらのゲートのノードＮ２にバイアス電圧ＢＩＡＳが印加される。このカレントミラー回路によって、第２の電流経路Ｋ２を流れる出力電流ＩＭＩＲＲＯＲは、第１の電流経路Ｋ１を流れる出力電流ＩＭＩＲＲＯＲによって規定される。また、トランジスタＰＭＯＳ７とトランジスタＮＭＯＳ３との間のノードＮ５にバイアス電圧ＢＩＡＳＰが生成され、このバイアス電圧ＢＩＡＳＰは、トランジスタＰＭＯＳ７と図３に示すトランジスタＰＭＯＳ３の共通ゲートに印加される。トランジスタＰＭＯＳ７とトランジスタＰＭＯＳ３はカレントミラー回路を構成し、第２の電流経路Ｋ２を流れる出力電流ＩＭＩＲＲＯＲは、遅延回路２２、２４の電流源であるトランジスタＰＭＯＳ３を流れる出力電流ＩＭＩＲＲＯＲを規定する。
電源電圧ＶＤＤが定電流回路１０の動作保証範囲の下限より低くなったとき、電流制限回路１１０によって第１の電流経路Ｋ１の出力電流ＩＭＩＲＲＯＲの上限が制限され、これに応答してより第２の電流経路Ｋ２の出力電流ＩＭＩＲＲＯＲがトランジスタＮＭＯＳ３のドレイン電流によって制限され、これに応答して、遅延回路２２、２４のトランジスタＰＭＯＳ３を流れる出力電流ＩＭＩＲＲＯＲが制限される。
本実施例によれば、第１の実施例のように一対の遅延回路２２、２４の各々に個別に電流制限回路を設けることなく、１つの電流制限回路により一対の遅延回路２２、２４のキャパシタへの充電時間を制御することができる。
上記実施例では、一対の遅延回路とこれに相互接続されたフリップフロップ回路とから発振器を構成するようにしたが、これは一例であり、他の構成であってもよい。要は、本発明は、定電流回路により生成された電流の電流量に基づきクロック信号の周波数を決定する発振器に適用される。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０：定電流回路
２０：発振器
２２、２４：遅延回路
１００：発振回路
１１０：電流制限回路

Claims (14)

  1. 定電流を生成する定電流回路と、
    前記定電流回路により生成された定電流に応じた周波数のクロック信号を生成する発振器と、
    前記定電流回路の電源電圧が動作保証範囲の下限よりも低下したときに生成された定電流の上限を規定する電流制限回路とを含む、発振回路。
  2. 前記定電流回路は、基準電流に応答して第１の電流経路に電流を生成する第１のカレントミラー回路を含み、
    前記電流制限回路は、前記第１の電流経路を流れる電流に応答して第２の電流経路に電流を生成する第２のカレントミラー回路と、第２のカレントミラー回路に接続された抵抗とを含む、請求項１に記載の発振回路。
  3. 前記定電流回路はさらに、前記第１の電流経路を流れる電流に応答して第３の電流経路に電流を生成する第３のカレントミラー回路と、
    前記第３の電流経路を流れる電流に応答して第４の電流経路に電流を生成する第４のカレントミラー回路を含み、
    前記発振器は、第４の電流経路により生成された電流に基づきクロック信号を生成する、請求項２に記載の発振回路。
  4. 前記第２のカレントミラー回路は、前記第１の電流経路に接続された第１のトランジスタと、第２の電流経路に直列に接続された第２のトランジスタを含み、
    第２のトランジスタと前記抵抗とを接続する第１のノードが第１および第２のトランジスタのゲートに共通に接続され、前記定電流の上限は、前記第２の電流経路を流れる電流により規定される、請求項２または３に記載の発振回路。
  5. 前記抵抗は、電源電圧が前記定電流回路の動作保証範囲の下限を満たす場合には第１のトランジスタが前記第１の電流経路を流れる電流を抑制せず、かつ電源電圧が前記定電流回路の動作保証範囲の下限より低い場合には第１のトランジスタが前記第１の電流経路を流れる電流を抑制する、請求項４に記載の発振回路。
  6. 前記定電流回路の電源電圧が動作保証範囲の下限を満たすとき、前記第２の電流経路を流れる電流が前記基準電流よりも大きくなるように前記抵抗の抵抗値が調整される、請求項４に記載の発振回路。
  7. 前記発振器は、前記第１のカレントミラー回路および前記電流制限回路を包含する、請求項２に記載の発振回路。
  8. 前記発振器は、キャパシタへの充電により遅延時間を規定する遅延回路を含み、
    前記キャパシタは、前記第１の電流経路または前記第４の電流経路の電流により充電される、請求項２ないし７いずれか１つに記載の発振回路。
  9. 前記発振器は、前記遅延回路を複数含み、複数の遅延回路の各々が前記第１のカレントミラー回路および前記電流制限回路を含む、請求項８に記載の発振回路。
  10. 前記第１の電流経路は、直列に接続された第１のトランジスタと第３のトランジスタとを含み、
    第１のトランジスタと第３のトランジスタとを接続する第２のノードが前記発振器に接続され、前記キャパシタが第１のトランジスタと直列に接続される、請求項８または９に記載の発振回路。
  11. 前記遅延回路はさらに、基準電圧と前記キャパシタの充電電圧とを比較するコンパレータを含み、前記充電電圧は、前記第１の電流経路または前記第４の電流経路に接続される、請求項８に記載の発振回路。
  12. 前記発振器は、フリップフロップ回路を介して相互に接続された一対の遅延回路を含み、一方の遅延回路の出力が前記フリップフロップ回路のセット入力に接続され、前記フリップフロップ回路の正転データ出力が前記一方の遅延回路に入力され、他方の遅延回路の出力が前記フリップフロップ回路のリセット入力に接続され、前記フリップフロップ回路の反転データ出力が前記他方の遅延回路に入力され、前記一対の遅延回路のいずれか一方の出力から前記クロック信号が生成される、請求項１ないし１１いずれか１つに記載の発振回路。
  13. 第１および第２のトランジスタはＰ型ＭＯＳトランジスタであり、第３のトランジスタはＮ型ＭＯＳトランジスタである、請求項１ないし１２いずれか１つに記載の発振回路。
  14. 請求項１ないし１３いずれか１つに記載の発振回路と、
    前記発振回路で生成されたクロック信号に同期して動作する回路と、
    を含む半導体集積回路。
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