JP2021158636A - 負荷制御装置 - Google Patents

Abstract

【課題】逆接保護用の半導体スイッチにおけるオープン故障の発生を検知する。【解決手段】電源供給ライン２において、電源１から負荷３へ向かう方向の電流を規制する寄生ダイオードを有する第１半導体スイッチと、電源１から負荷３へ向かう方向の電流を許容する寄生ダイオードを有する逆接保護用の第２半導体スイッチと、が直列に配置される。電源供給ライン２のうち第１半導体スイッチから第２半導体スイッチまでの区間を迂回する迂回ライン６には第３半導体スイッチが配置される。制御回路１０は、第１半導体スイッチがオフ状態、第２半導体スイッチがオン状態、かつ、第３半導体スイッチがオン状態となるように半導体スイッチを制御したときに、中間ノード２ｃの電位を検出する。【選択図】図１

Description

本発明は、負荷の駆動を制御する負荷制御装置に関し、詳しくは、負荷制御装置の異常を検知する技術に関する。

電源から負荷に電源を供給する電源ラインにおいて、例えば特許文献１に記載されるように、２つの半導体スイッチを、それらの寄生ダイオードの順方向が互いに逆向きとなるように直列接続して電源リレーを構成したものが知られている。これにより、負荷に対して電源が極性を逆にして誤接続されるという逆接による短絡電流の発生を回避するようにしている。

特開２０１３−２１５０４０号公報

ところで、２つの半導体スイッチのうち逆接保護用の半導体スイッチがオフ状態で固着する異常（オープン故障）が発生しても、この半導体スイッチの寄生ダイオードを介して電源から負荷に通電可能である。

しかし、寄生ダイオードの導通損失は、オープン故障が発生していない正常時の半導体スイッチの導通損失と比較して大きくなる。このため、寄生ダイオードを介して継続的に負荷へ通電すると正常時よりも発熱量が増加して半導体スイッチやその周囲の素子に及ぼす熱的影響が大きくなる可能性がある。

そこで、本発明は以上のような問題点に鑑み、逆接保護用の半導体スイッチにおけるオープン故障の発生を検知可能な負荷制御装置を提供することを目的とする。

このため、本願発明に係る負荷制御装置は、電源から負荷に電力を供給する電源供給ラインに設けられ、電源から負荷へ向かう方向の電流を規制する寄生ダイオードを有する第１半導体スイッチと、第１半導体スイッチよりも負荷側の電源供給ラインに第１半導体スイッチと直列に設けられ、電源から負荷へ向かう方向の電流を許容する寄生ダイオードを有する第２半導体スイッチと、第１半導体スイッチと第２半導体スイッチとの間の電源供給ラインの電圧を検出する電圧検出部と、電源供給ラインのうち第１半導体スイッチから第２半導体スイッチまでの区間を迂回する迂回ラインと、迂回ラインに設けられた第３半導体スイッチと、負荷の駆動を制御するとともに、第１半導体スイッチ、第２半導体スイッチ及び第３半導体スイッチを制御する制御部と、を備え、制御部は、負荷の駆動を停止した状態で、第１半導体スイッチがオフ状態となり、第２半導体スイッチがオン状態となり、かつ、第３半導体スイッチがオン状態となるように、第１半導体スイッチ、第２半導体スイッチ及び第３半導体スイッチを制御したときに、電圧検出部により検出された検出電圧に基づいて第２半導体スイッチに異常があるか否かを検知する。

本発明に係る負荷制御装置及びその異常検知方法によれば、逆接保護用の半導体スイッチにおけるオープン故障の発生を検知することができる。

第１実施形態に係る負荷制御装置の一例を示す回路図である。 同負荷制御装置の負荷駆動制御時の電流経路を示す回路図である。 同負荷制御装置の異常検知制御時の電流経路を示す回路図である。 第２実施形態に係る負荷制御装置の一例を示す回路図である。 第３実施形態に係る負荷制御装置の一例を示す回路図である。 第４実施形態に係る負荷制御装置の一例を示す回路図である。 第５実施形態に係る負荷制御装置の一例を示す回路図である。 第６実施形態に係る負荷制御装置の一例を示す回路図である。 第７実施形態に係る負荷制御装置の一例を示す回路図である。 第８実施形態に係る負荷制御装置の一例を示す回路図である。

〔第１実施形態〕
図１〜図３を参照し、本発明を実施するための第１実施形態について詳述する。

図１は、第１実施形態に係る負荷制御装置の一例を示す。負荷制御装置１００は、電源１から電源供給ライン２を介して電源供給を受ける負荷３の駆動を制御する電子制御ユニットである。負荷制御装置１００は、例えば、内燃機関の圧縮比を変更する駆動アクチュエータ等、車載バッテリを電源とする車載アクチュエータを制御対象負荷とする。なお、本明細書において「負荷」という用語は、負荷を駆動するための駆動回路を含む概念であるものとする。

負荷制御装置１００は、第１のＰチャネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）４、第２のＰチャネル型ＭＯＳＦＥＴ５、迂回ライン６、ｐｎｐ型バイポーラトランジスタ７、電圧モニタ回路８、スイッチ駆動回路９及び制御回路１０を備える。

第１のＰチャネル型ＭＯＳＦＥＴ（以下、「第１のＰＭＯＳ」という）４及び第２のＰチャネル型ＭＯＳＦＥＴ（以下、「第２のＰＭＯＳ」という）５は、電源１から負荷３への電源供給あるいはその遮断を行う電源リレーを構成する。

電源リレーのうち第１の半導体スイッチとしての第１のＰＭＯＳ４は、その構造上、必然的に形成される寄生ダイオード４ａを有する。第１のＰＭＯＳ４は、その寄生ダイオード４ａが電源１から負荷３へ向かう方向の電流を規制するように電源供給ライン２に配置される。電源リレーのうち第２の半導体スイッチとしての第２のＰＭＯＳ５は、その構造上、必然的に形成される寄生ダイオード５ａを有する。第２のＰＭＯＳ５は、その寄生ダイオード５ａが電源１から負荷３へ向かう方向の電流を許容するように、第１のＰＭＯＳ４よりも負荷３側の電源供給ライン２に第１のＰＭＯＳ４と直列に配置される。要するに、第１のＰＭＯＳ４のソース端子４ｂと電源１との間、第１のＰＭＯＳ４のドレイン端子４ｃと第２のＰＭＯＳ５のドレイン端子５ｃとの間、及び、第２のＰＭＯＳ５のソース端子５ｂと負荷３との間が、いずれも電源供給ライン２を介して接続される。

第１のＰＭＯＳ４は、オン状態になるとソース端子４ｂとドレイン端子４ｃとの間が導通し、第２のＰＭＯＳ５は、オン状態となると、ソース端子５ｂとドレイン端子５ｃとの間が導通する。したがって、ＰＭＯＳ４，５は、いずれもオン状態にされると電源１から負荷３への電源供給を可能にし、いずれもオフ状態にされると電源１から負荷３への電源供給を遮断する。

第１のＰＭＯＳ４の制御端子であるゲート端子４ｄは、第１制御ライン１１を介してスイッチ駆動回路９に接続され、第１制御ライン１１には第１ゲート抵抗（第１電圧降下素子）１２が配置される。第１ゲート抵抗１２と第１のＰＭＯＳ４のゲート端子４ｄとの間の第１制御ライン１１は、第１のＰＭＯＳ４のソース端子４ｂと電源１との間の電源供給ライン２に、第１ゲート−ソース間ライン１３を介して接続される。この第１ゲート−ソース間ライン１３には、第１ゲート−ソース間抵抗１４が配置される。

第２のＰＭＯＳ５の制御端子であるゲート端子５ｄは、第２制御ライン１５を介してスイッチ駆動回路９に接続され、第２制御ライン１５には第２ゲート抵抗１６が配置される。第２ゲート抵抗１６と第２のＰＭＯＳ５のゲート端子５ｄとの間の第２制御ライン１５は、第２のＰＭＯＳ５のソース端子５ｂと負荷３との間の電源供給ライン２に、第２ゲート−ソース間ライン１７を介して接続される。この第２ゲート−ソース間ライン１７には、第２ゲート−ソース間抵抗１８が配置される。

第１ゲート抵抗１２、第２ゲート抵抗１６、第１ゲート−ソース間抵抗１４及び第２ゲート−ソース間抵抗１８はいずれも、これらを流れる電流が、電源供給ライン２を介して負荷３に流れる負荷電流に影響与えない微弱電流となるように、十分大きい抵抗値を有する。

負荷制御装置１００において、電源１から負荷３への電源供給あるいはその遮断を行う電源リレーを、第１のＰＭＯＳ４に加えて第２のＰＭＯＳ５を用いて構成しているのは、以下の理由による。すなわち、第１のＰＭＯＳ４がオフ状態で電源１の逆接が発生した場合には、電源１−グランド−負荷３−第１のＰＭＯＳ４の寄生ダイオード４ａ−電源１の順で過大な短絡電流が流れる閉回路が形成されるおそれがあるためである。このため、負荷制御装置１００は、第１のＰＭＯＳ４の寄生ダイオード４ａと順方向が逆向きの寄生ダイオード５ａを有する第２のＰＭＯＳ５を逆接保護用の電源リレーとして加えている。

迂回ライン６は、電源供給ライン２のうち第１のＰＭＯＳ４から第２のＰＭＯＳ５までの区間を迂回する通電路である。すなわち、迂回ライン６は、第１のＰＭＯＳ４のソース端子４ｂより電源１側の電源供給ライン２と、第２のＰＭＯＳ５のソース端子５ｂより負荷３側の電源供給ライン２と、を接続する。迂回ライン６が第１のＰＭＯＳ４のソース端子４ｂより電源１側の電源供給ライン２に接続される接続点を電源側ノード２ａといい、迂回ライン６が第２のＰＭＯＳ５のソース端子５ｂより負荷３側の電源供給ライン２に接続される接続点を負荷側ノード２ｂというものとする。

ｐｎｐ型バイポーラトランジスタ（以下、「ｐｎｐトランジスタ」という）７は、迂回ライン６に配置される第３の半導体スイッチである。ｐｎｐトランジスタ７において、エミッタ端子７ａは迂回ライン６を介して電源側ノード２ａに接続され、コレクタ端子７ｂは迂回ライン６を介して負荷側ノード２ｂに接続される。ｐｎｐトランジスタ７の制御端子であるベース端子７ｃは、第３制御ライン１９を介してスイッチ駆動回路９に接続される。なお、ｐｎｐトランジスタ７の過電流保護及び誤動作防止の観点から、ベース抵抗及びベース−エミッタ間抵抗を配置することができる。以下の実施形態において同様である。

電源供給ライン２のうち第１のＰＭＯＳ４と第２のＰＭＯＳ５との間の中間ノード２ｃは、プルダウン抵抗（第２電圧降下素子）２０を介してグランドに接続される。プルダウン抵抗２０は、ＰＭＯＳ４，５がオン状態のときにプルダウン抵抗２０を介してグランドへ流れる電流が、電源供給ライン２を介して負荷３に流れる負荷電流に影響を与えない微弱電流となるように、十分大きい抵抗値を有する。

電圧モニタ回路８は、これと中間ノード２ｃとを接続する電圧検出ライン２１によって中間ノード２ｃの電圧をモニタする電圧検出部としての回路である。電圧モニタ回路８は、中間ノード２ｃの電圧に関する情報を含むモニタ信号を制御回路１０へ出力する。

スイッチ駆動回路９は、ＰＭＯＳ４，５及びｐｎｐトランジスタ７のそれぞれを個別にオン状態又はオフ状態にする所定の制御信号を出力するように構成される。このためスイッチ駆動回路９は、ＰＭＯＳ４，５及びｐｎｐトランジスタ７へ所定の制御信号を出力する信号ポートＰ_１〜Ｐ_３を備え、以下のように外部に接続される。すなわち、第１信号ポートＰ_１には第１制御ライン１１が接続され、第２信号ポートＰ_２には第２制御ライン１５が接続され、第３信号ポートＰ_３には第３制御ライン１９が接続される。

スイッチ駆動回路９の信号ポートＰ_１，Ｐ_２からは、低電位（Ｌｏｗ）の制御信号ＳＰ_（Ｌ）、または、これよりも高電位（Ｈｉｇｈ）の制御信号ＳＰ_（Ｈ）のいずれか一方が出力される。制御信号ＳＰ_（Ｌ）は、これが第１のＰＭＯＳ４のゲート端子４ｄ及び第２のＰＭＯＳ５のゲート端子５ｄに入力されたときに、ＰＭＯＳ４，５をオン状態にする。また、制御信号ＳＰ_（Ｈ）は、これが第１のＰＭＯＳ４のゲート端子４ｄ及び第２のＰＭＯＳ５のゲート端子５ｄに入力されたときに、ＰＭＯＳ４，５をオフ状態にする。具体的には、制御信号ＳＰ_（Ｌ）がＰＭＯＳ４，５のゲート端子４ｄ，５ｄに入力されたときに、それぞれのゲート電圧（制御電圧）がソース電圧からゲートしきい値電圧を減算した減算値以下の電圧値ＶＰ_（Ｌ）となる。また、制御信号ＳＰ_（Ｈ）がＰＭＯＳ４，５のゲート端子４ｄ，５ｄに入力されたときに、それぞれのゲート電圧がソース電圧からゲートしきい値電圧を減算した減算値より大きい電圧値ＶＰ_（Ｈ）となる。このようなゲート電圧となるように、制御信号ＳＰ_（Ｌ），ＳＰ_（Ｈ）の２つの電位、並びに、ゲート抵抗１２，１６並びにゲート−ソース間抵抗１４，１８の各抵抗値が設定される。制御信号ＳＰ_（Ｌ），ＳＰ_（Ｈ）の２つの電位は、スイッチ駆動回路９の内部又は外部において、電源供給ライン２から供給される電圧を調整することで生成される。

スイッチ駆動回路９の第３信号ポートＰ_３からは、低電位（Ｌｏｗ）の制御信号Ｓｐｎｐ_（Ｌ）、または、これよりも高電位（Ｈｉｇｈ）の制御信号Ｓｐｎｐ_（Ｈ）のいずれか一方が出力される。制御信号Ｓｐｎｐ_（Ｌ）は、これがｐｎｐトランジスタ７のベース端子７ｃに入力されたときに、ｐｎｐトランジスタ７をオン状態にする。また、制御信号Ｓｐｎｐ_（Ｈ）は、これがｐｎｐトランジスタ７のベース端子７ｃに入力されたときに、ｐｎｐトランジスタ７をオフ状態にする。具体的には、制御信号Ｓｐｎｐ_（Ｌ）がｐｎｐトランジスタ７のベース端子７ｃに入力されたときに、ベース電圧がエミッタ電圧から接合部飽和電圧を減算した減算値以下の電圧値Ｖｐｎｐ_（Ｌ）となる。また、制御信号Ｓｐｎｐ_（Ｈ）がｐｎｐトランジスタ７のベース端子７ｃに入力されたときに、ベース電圧がエミッタ電圧から接合部飽和電圧を減算した減算値より大きい電圧値Ｖｐｎｐ_（Ｈ）となる。このようなベース電圧となるように、制御信号Ｓｐｎｐ_（Ｌ），Ｓｐｎｐ_（Ｈ）の２つの電位が（ベース抵抗及びベース−エミッタ間抵抗が配置される場合にはこれらの抵抗値も併せて）設定される。制御信号Ｓｐｎｐ_（Ｌ），Ｓｐｎｐ_（Ｈ）の２つの電位は、スイッチ駆動回路９の内部又は外部において、電源供給ライン２から供給される電圧を調整することで生成される。

制御回路１０は、例えばマイクロコンピュータであり、ＣＰＵ（Central Processing Unit）等のプロセッサ、ＲＯＭ（Read Only Memory）等の不揮発性メモリ、及び、ＲＡＭ（Random Access Memory）等の揮発性メモリを有する。また、制御回路１０は、外部との間で信号の入出力を行う入出力ポートを有する。入力ポートとしては、電圧モニタ回路８からのモニタ信号等を入力するものがある。出力ポートとしては、負荷３を駆動するための駆動信号を負荷３へ出力したり、ＰＭＯＳ４，５及びｐｎｐトランジスタ７を駆動するためのスイッチ駆動指令信号をスイッチ駆動回路９へ出力したりするものがある。

制御回路１０は、電源供給ライン２に接続された図外の電源回路から電源が供給されることで動作を開始し、プロセッサが不揮発性メモリから各種制御プログラムを揮発性メモリに読み出して実行するソフトウェア処理によって各種制御を行う。ただし、制御回路１０における各種制御は、その一部又は全部がハードウェアによって行われることを排除するものではない。

制御回路１０は、例えば上位の制御装置からの負荷駆動指令信号に従って、負荷駆動制御を行うように構成される。また、制御回路１０は、所定のタイミングで、第２のＰＭＯＳ５がオフ状態で固着する異常（オープン故障）の発生を検知する異常検知制御を行うように構成される。このような異常検知制御を行うのは以下の理由による。すなわち、逆接保護用の第２のＰＭＯＳ５にオープン故障が発生して寄生ダイオード５ａを介して継続的に電源１から負荷３へ通電を行うと、正常時の通電よりも発熱量が増加して第２のＰＭＯＳ５やその周囲の素子に及ぼす熱的影響が大きくなり得るからである。

なお、負荷制御装置１００の制御部は、制御回路１０とスイッチ駆動回路９とによって構成されるものとする。以下の実施形態において同様である。

次に、図２及び図３を参照して、負荷駆動制御時及び異常検知制御時のそれぞれにおける負荷制御装置１００の動作について説明する。図２は負荷制御装置１００の負荷駆動制御時における電流経路を示し、図３は負荷制御装置１００の異常検知制御時における電流経路を示す。なお、図中において、電流経路は網掛け矢印によって示すものとする。

図２に示すように、負荷駆動制御時、制御回路１０は、負荷３を駆動するための制御信号を生成し、この制御信号を負荷３へ出力する。例えば、制御回路１０は、実際の制御量と制御量の目標値との偏差に基づいて操作量としてのデューティを演算し、このデューティが反映されたパルス幅変調（ＰＷＭ）信号を制御信号として負荷３へ出力する。

制御回路１０は、負荷駆動制御を行うために、ＰＭＯＳ４，５及びｐｎｐトランジスタ７を負荷駆動モードにするためのスイッチ駆動指令信号をスイッチ駆動回路９へ出力する。スイッチ駆動回路９は、スイッチ駆動指令信号に応じて、信号ポートＰ_１，Ｐ_２からそれぞれＰＭＯＳ４，５をオン状態にする制御信号ＳＰ_（Ｌ）を出力し、第３信号ポートＰ_３からｐｎｐトランジスタ７をオフ状態にする制御信号Ｓｐｎｐ_（Ｈ）を出力する。これにより、ＰＭＯＳ４，５のゲート電圧がＰＭＯＳ４，５をオン状態にする電圧値ＶＰ_（Ｎ）となり、ｐｎｐトランジスタ７のベース電圧がｐｎｐトランジスタ７をオフ状態にする電圧値Ｖｐｎｐ_（Ｈ）となる。

このように、ＰＭＯＳ４，５及びｐｎｐトランジスタ７を負荷駆動モードに設定することで、電源１からＰＭＯＳ４，５を通って負荷３に電流が流れる。また、ｐｎｐトランジスタ７によって迂回ライン６を介した負荷３への通電が遮断される。そして、制御回路１０は、上記のように、負荷３を駆動するための制御信号を生成し、この制御信号を負荷３へ出力することで、負荷３の駆動を制御する。

図３に示すように、異常検知制御時、制御回路１０は、入力された電圧モニタ回路８のモニタ信号に基づいて第２のＰＭＯＳ５にオープン故障が発生しているか否かを検知する。

制御回路１０は、異常検知制御を行うために、ＰＭＯＳ４，５及びｐｎｐトランジスタ７を異常検知モードにするためのスイッチ駆動指令信号をスイッチ駆動回路９へ出力する。スイッチ駆動回路９は、スイッチ駆動指令信号に応じて、第１信号ポートＰ_１から第１のＰＭＯＳ４をオフ状態にする制御信号ＳＰ_（Ｈ）を出力し、第２信号ポートＰ_２から第２のＰＭＯＳ５をオン状態にする制御信号ＳＰ_（Ｌ）を出力し、第３信号ポートＰ_３からｐｎｐトランジスタ７をオン状態にする制御信号Ｓｐｎｐ_（Ｌ）を出力する。これにより、第１のＰＭＯＳ４のゲート電圧が第１のＰＭＯＳ４をオフ状態にする電圧値ＶＰ_（Ｈ）となり、第２のＰＭＯＳ５のゲート電圧が第２のＰＭＯＳ５をオン状態にする電圧値ＶＰ_（Ｌ）となり、ｐｎｐトランジスタ７のベース電圧がｐｎｐトランジスタ７をオン状態にする電圧値Ｖｐｎｐ_（Ｌ）となる。

また、制御回路１０は、異常検知制御を行うために、負荷３を駆動するための制御信号の生成を停止する、あるいは、負荷３に対する制御信号の出力を停止することで、負荷駆動制御を停止する。これにより、電源１から負荷３を介してグランドへ流れる電流が遮断される。

このように、ＰＭＯＳ４，５及びｐｎｐトランジスタ７を異常検知モードに設定することで、電源電圧は迂回ライン６を介して第２のＰＭＯＳ５のソース端子５ｂに印可される。

第２のＰＭＯＳ５にオープン故障が発生していない正常時には第２のＰＭＯＳ５はオン状態となるので、第２のＰＭＯＳ５においてソース端子５ｂからドレイン端子５ｃへ電流が流れ、この電流は中間ノード２ｃからプルダウン抵抗２０を介してグランドへ流れる。このため、中間ノード２ｃにおける電圧は電源電圧に相当する電位Ｖ_ｂａｔとなる。

しかし、第２のＰＭＯＳ５にオープン故障が発生している異常時には、第２のＰＭＯＳ５をオン状態にする制御信号ＳＰ_（Ｌ）がゲート端子５ｄに入力されているにもかかわらず、第２のＰＭＯＳ５はオフ状態のままである。このため、正常時の第２のＰＭＯＳ５においてソース端子５ｂからドレイン端子５ｃへ流れる電流は、異常時には遮断される。したがって、プルダウン抵抗２０において電圧降下が発生しないので、中間ノード２ｃにおける電圧はグランド電位Ｖ_ＧＮＤとなる。

電圧モニタ回路８は、これと中間ノード２ｃとを接続する電圧検出ライン２１によって、中間ノード２ｃの電圧をモニタし、モニタ信号を制御回路１０に出力する。そして、制御回路１０は、入力されたモニタ信号からＡ／Ｄ（Analog to Digital）変換等によって中間ノード２ｃの電圧を検出し、この検出電圧値に基づいて第２のＰＭＯＳ５にオープン故障が発生しているか否かを検知する。例えば、制御回路１０は、検出電圧値が所定閾値以上である場合には第２のＰＭＯＳ５は正常であると検知し、検出電圧値が所定閾値未満である場合には第２のＰＭＯＳ５は異常であると検知する。あるいは、制御回路１０は、中間ノード２ｃの電圧を複数回検出し、検出電圧値の平均値若しくは最小値と所定閾値とを比較することもできる。ここで、所定閾値は、グランド電位Ｖ_ＧＮＤと電源電圧に相当する電位Ｖ_ｂａｔの間の電圧値である。

なお、電圧モニタ回路８は、中間ノード２ｃの電圧と上記の所定閾値に相当する基準電圧との大小比較を行って、この比較結果に基づいて低電位と高電位の２つの電位のいずれか一方となるモニタ信号を出力してもよい。この場合、制御回路１０は、２つの電位のいずれか一方となるモニタ信号に基づいて、第２のＰＭＯＳ５が異常であるか否かを直ちに検知できる。

制御回路１０は、第２のＰＭＯＳ５が正常であると検知した場合には、限定するものではないが、以下の正常時処理を行うことができる。制御回路１０は、異常検知制御を終了して、負荷駆動制御開始前であれば負荷駆動制御を開始し、負荷駆動制御を中断している場合には負荷駆動制御を再開する。あるいは、制御回路１０は、負荷駆動制御停止後に異常検知制御を行った場合には、ＰＭＯＳ４，５及びｐｎｐトランジスタ７を全てオフ状態にするためのスイッチ駆動指令信号をスイッチ駆動回路９へ出力してもよい。以下の実施形態において同様である。

制御回路１０は、第２のＰＭＯＳ５にオープン故障が発生していると検知した場合には、限定するものではないが、以下のような異常時処理を行うことができる。以下の実施形態において同様である。

第１の異常時処理として、制御回路１０は負荷駆動制御を行わないようにする。具体的には、制御回路１０は、第１のＰＭＯＳ４及びｐｎｐトランジスタ７をいずれもオフ状態にするためのスイッチ駆動指令信号を出力するとともに、負荷３を駆動するための制御信号の生成を停止する、あるいは、負荷３に対する制御信号の出力を停止する。

第２の異常時処理として、制御回路１０は、負荷駆動制御を行う際に、第２のＰＭＯＳ５の寄生ダイオード５ａを通過する電流を抑制すべく、負荷３の駆動制御における操作量を正常時よりも強制的に減少させる。

第３の異常時処理として、制御回路１０は、第１のＰＭＯＳ４をオフ状態にし、ｐｎｐトランジスタ７をオン状態にするためのスイッチ駆動指令信号を出力し、電源１から負荷３へ迂回ライン６を経由して電流を流して負荷３を駆動する。ただし、負荷３の駆動制御における操作量は、ｐｎｐトランジスタ７や迂回ライン６の許容電流値を超えない値に制限される。

第１実施形態に係る負荷制御装置１００によれば、電源リレーのうち逆接保護用の第２のＰＭＯＳ５に異常が発生したか否かを検知することができる。したがって、第２のＰＭＯＳ５のオープン故障時に寄生ダイオード５ａに継続的に流れる電流による発熱に対処すべく、第２のＰＭＯＳ５として耐熱性の高い半導体スイッチや過熱保護回路を採用する必要性を低減できる。

また、第１実施形態に係る負荷制御装置１００によれば、正常時（電源電圧に相当する電位Ｖ_ｂａｔ）と異常時（グランド電位Ｖ_ＧＮＤ）との間で電位が顕著に変化する中間ノード２ｃの電圧を検出することで、第２のＰＭＯＳ５のオープン故障を検知している。これに対し、第２のＰＭＯＳ５のソース端子５ｂとドレイン端子５ｃとの間の端子間電位差からオープン故障を検知することも考えられる。しかし、この場合には、正常時のオン抵抗による電位差から異常時の寄生ダイオード５ａの順方向電圧による電位差への微妙な変化（例えば１ボルト未満）を検出する必要がある。したがって、負荷制御装置１００によれば、第２のＰＭＯＳ５の端子間電位差を検出する場合と比較すると、電圧検出のばらつきや電源電圧のばらつき及び低下が生じていても、第２のＰＭＯＳ５のオープン故障の発生を良好な精度で検知することができる。

〔第２実施形態〕
図４を参照して、本発明を実施するための第２実施形態について詳述する。図４は第２実施形態に係る負荷制御装置の一例を示す。なお、本実施形態の負荷制御装置１０１では、図１〜図３の負荷制御装置１００との相違点について説明し、負荷制御装置１００と類似の構成については同一の符号を付すことで、その説明を簡略化ないし省略する。

負荷制御装置１０１は、電源リレーを構成する第１の半導体スイッチ及び第２の半導体スイッチとして、Ｐチャネル型ＭＯＳＦＥＴに替えてＮチャネル型ＭＯＳＦＥＴ（以下、「ＮＭＯＳ」という）を用いる点で負荷制御装置１００と異なる。すなわち、負荷制御装置１０１は、第１の半導体スイッチとして第１のＰＭＯＳ４に替えて第１のＮＭＯＳ２２を用い、第２の半導体スイッチとして第２のＰＭＯＳ５に替えて第２のＮＭＯＳ２３を用いる。

第１のＮＭＯＳ２２は、その寄生ダイオード２２ａが電源１から負荷３へ向かう方向の電流を規制するように電源供給ライン２に配置される。第２のＮＭＯＳ２３は、その寄生ダイオード２３ａが電源１から負荷３へ向かう方向の電流を許容するように配置される。第２のＮＭＯＳ２３は、第１のＮＭＯＳ２２よりも負荷３側の電源供給ライン２に第１のＮＭＯＳ２２と直列に配置される。要するに、第１のＮＭＯＳ２２のドレイン端子２２ｃと電源１との間、第１のＮＭＯＳ２２のソース端子２２ｂと第２のＮＭＯＳ２３のソース端子２３ｂとの間、及び、第２のＮＭＯＳ２３のドレイン端子２３ｃと負荷３との間が、いずれも電源供給ライン２を介して接続される。なお、負荷制御装置１０１において、電源１から負荷３への電源供給あるいはその遮断を行う電源リレーを、第１のＮＭＯＳ２２に加えて第２のＮＭＯＳ２３を用いて構成しているのは、負荷制御装置１００と同様の理由による。

第１のＮＭＯＳ２２は、オン状態になるとソース端子２２ｂとドレイン端子２２ｃとの間が導通し、第２のＮＭＯＳ２３は、オン状態になるとソース端子２３ｂとドレイン端子２３ｃとの間が導通する。したがって、ＮＭＯＳ２２，２３は、いずれもオン状態にされると電源１から負荷３への電源供給を可能にし、いずれもオフ状態にされると電源１から負荷３への電源供給を遮断する。

第１のＮＭＯＳ２２の制御端子であるゲート端子２２ｄは、第１ゲート抵抗１２が配置された第１制御ライン１１を介してスイッチ駆動回路９に接続される。第１ゲート抵抗１２と第１のＮＭＯＳ２２のゲート端子２２ｄとの間の第１制御ライン１１は、第１のＮＭＯＳ２２のソース端子２２ｂと第２のＮＭＯＳ２３のソース端子２３ｂとの間の電源供給ライン２に、第１ゲート−ソース間ライン１３を介して接続される。この第１ゲート−ソース間ライン１３に第１ゲート−ソース間抵抗１４が配置される。

第２のＮＭＯＳ２３の制御端子であるゲート端子２３ｄは、第２ゲート抵抗１６が配置された第２制御ライン１５を介してスイッチ駆動回路９に接続される。第２ゲート抵抗１６と第２のＮＭＯＳ２３のゲート端子２３ｄとの間の第２制御ライン１５は、第１のＮＭＯＳ２２のソース端子２２ｂと第２のＮＭＯＳ２３のソース端子２３ｂとの間の電源供給ライン２に、第２ゲート−ソース間ライン１７を介して接続される。この第２ゲート−ソース間ライン１７に第２ゲート−ソース間抵抗１８が配置される。

迂回ライン６は、電源供給ライン２のうち第１のＮＭＯＳ２２から第２のＮＭＯＳ２３までの区間を迂回する通電路である。すなわち、迂回ライン６は、第１のＮＭＯＳ２２のドレイン端子２２ｃより電源１側の電源供給ライン２と、第２のＮＭＯＳ２３のドレイン端子２３ｃより負荷３側の電源供給ライン２と、を接続する。

電源供給ライン２のうち第１のＮＭＯＳ２２と第２のＮＭＯＳ２３との間の中間ノード２ｃは、プルダウン抵抗２０を介してグランドに接続される。

スイッチ駆動回路９は、ＮＭＯＳ２２，２３及びｐｎｐトランジスタ７のそれぞれを個別にオン状態又はオフ状態にする所定の制御信号を出力するように構成される。このためスイッチ駆動回路９において、第１信号ポートＰ_１が第１制御ライン１１に接続され、第２信号ポートＰ_２が第２制御ライン１５に接続され、第３信号ポートＰ_３が第３制御ライン１９に接続される。

スイッチ駆動回路９の信号ポートＰ_１，Ｐ_２からは、低電位（Ｌｏｗ）の制御信号ＳＮ_（Ｌ）、または、これよりも高電位（Ｈｉｇｈ）の制御信号ＳＮ_（Ｈ）のいずれか一方が出力される。制御信号ＳＮ_（Ｌ）は、これが第１のＮＭＯＳ２２のゲート端子２２ｄ及び第２のＮＭＯＳ２３のゲート端子２３ｄにそれぞれ入力されたときに、ＮＭＯＳ２２，２３をオフ状態にする。また、制御信号ＳＮ_（Ｈ）は、これが第１のＮＭＯＳ２２のゲート端子２２ｄ及び第２のＮＭＯＳ２３のゲート端子２３ｄにそれぞれ入力されたときに、ＮＭＯＳ２２，２３をオン状態にする。具体的には、制御信号ＳＮ_（Ｌ）がＮＭＯＳ２２，２３のゲート端子２２ｄ，２３ｄに入力されたときに、それぞれのゲート電圧がソース電圧にゲートしきい値電圧を加算した加算値未満の電圧値ＶＮ_（Ｌ）となる。また、制御信号ＳＮ_（Ｈ）がＮＭＯＳ２２，２３のゲート端子２２ｄ，２３ｄに入力されたときに、それぞれのゲート電圧がソース電圧にゲートしきい値電圧を加算した加算値以上の電圧値ＶＮ_（Ｈ）となる。このようなゲート電圧となるように、制御信号ＳＮ_（Ｌ），ＳＮ_（Ｈ）の２つの電位、並びに、ゲート抵抗１２，１６並びにゲート−ソース間抵抗１４，１８の各抵抗値が設定される。制御信号ＳＮ_（Ｌ），ＳＮ_（Ｈ）の２つの電位は、スイッチ駆動回路９の内部又は外部において、電源供給ライン２から供給された電圧が調整されることで生成される。

制御回路１０は、負荷制御装置１００と同様に入出力ポートを有しているが、出力ポートでは、ＮＭＯＳ２２，２３及びｐｎｐトランジスタ７を駆動するためのスイッチ駆動指令信号をスイッチ駆動回路９へ出力する点で負荷制御装置１００と異なる。

制御回路１０は、例えば上位の制御装置からの負荷駆動指令信号に従って、負荷駆動制御を行うように構成される。また、制御回路１０は、所定のタイミングとなると、負荷駆動制御を停止した状態で、第２のＮＭＯＳ２３がオフ状態で固着する異常（オープン故障）の発生を検知する異常検知制御を行うように構成される。

負荷駆動制御時、制御回路１０は、ＮＭＯＳ２２，２３及びｐｎｐトランジスタ７を負荷駆動モードにするためのスイッチ駆動指令信号をスイッチ駆動回路９へ出力する。スイッチ駆動回路９は、スイッチ駆動指令信号に応じて、信号ポートＰ_１，Ｐ_２からそれぞれＮＭＯＳ２２，２３をオン状態にする制御信号ＳＮ_（Ｈ）を出力し、第３信号ポートＰ_３からｐｎｐトランジスタ７をオフ状態にする制御信号Ｓｐｎｐ_（Ｈ）を出力する。これにより、ＮＭＯＳ２２，２３のゲート電圧がＮＭＯＳ２２，２３をオン状態にする電圧値ＶＮ_（Ｈ）となり、ｐｎｐトランジスタ７のベース電圧がｐｎｐトランジスタ７をオフ状態にする電圧値Ｖｐｎｐ_（Ｈ）となる。

このように、ＮＭＯＳ２２，２３及びｐｎｐトランジスタ７を負荷駆動モードに設定することで、電源１からＮＭＯＳ２２，２３を通って負荷３に電流が流れる。また、ｐｎｐトランジスタ７によって迂回ライン６を介した負荷３への通電が遮断される。そして、制御回路１０は、上記のように、負荷３を駆動するための制御信号を生成し、この制御信号を負荷３へ出力することで、負荷３の駆動を制御する。

異常検知制御時、制御回路１０は、負荷駆動制御を停止した状態で、ＮＭＯＳ２２，２３及びｐｎｐトランジスタ７を異常検知モードにするためのスイッチ駆動指令信号をスイッチ駆動回路９へ出力する。スイッチ駆動回路９は、スイッチ駆動指令信号に応じて、第１信号ポートＰ_１から第１のＮＭＯＳ２２をオフ状態にする制御信号ＳＮ_（Ｌ）を出力し、第２信号ポートＰ_２から第２のＮＭＯＳ２３をオン状態にする制御信号ＳＮ_（Ｈ）を出力し、第３信号ポートＰ_３からｐｎｐトランジスタ７をオン状態にする制御信号Ｓｐｎｐ_（Ｌ）を出力する。これにより、第１のＮＭＯＳ２２のゲート電圧が第１のＮＭＯＳ２２をオフ状態にする電圧値ＶＮ_（Ｌ）となり、第２のＮＭＯＳ２３のゲート電圧が第２のＮＭＯＳ２３をオン状態にする電圧値ＶＮ_（Ｈ）となり、ｐｎｐトランジスタ７のベース電圧がｐｎｐトランジスタ７をオン状態にする電圧値Ｖｐｎｐ_（Ｌ）となる。

このようにＮＭＯＳ２２，２３及びｐｎｐトランジスタ７を異常検知モードに設定することで、電源電圧は迂回ライン６を介して第２のＮＭＯＳ２３のドレイン端子２３ｃに印可される。第２のＮＭＯＳ２３が正常であれば第２のＮＭＯＳ２３はオン状態となるので、中間ノード２ｃの電圧は電源電圧に相当する電位Ｖ_ｂａｔとなる。一方、第２のＮＭＯＳ２３が異常であれば第２のＮＭＯＳ２３はオフ状態となるので、中間ノード２ｃの電圧はグランド電位Ｖ_ＧＮＤとなる。このように中間ノード２ｃの電圧は、正常時と異常時との間で電位が顕著に変化する。そして、制御回路１０は、負荷制御装置１００と同様に、電圧検出ライン２１を介して中間ノード２ｃに接続された電圧モニタ回路８のモニタ信号を入力して、このモニタ信号に基づいて第２のＮＭＯＳ２３にオープン故障が発生しているか否かを検知する。

第２実施形態に係る負荷制御装置１０１によれば、負荷制御装置１００と同様の効果を奏することができる。

〔第３実施形態〕
図５を参照して、本発明を実施するための第３実施形態について詳述する。図５は第３実施形態に係る負荷制御装置の一例を示す。なお、本実施形態の負荷制御装置１０２では、図１〜図３の負荷制御装置１００との相違点について説明し、負荷制御装置１００〜１０１と類似の構成については同一の符号を付すことで、その説明を簡略化ないし省略する。

負荷制御装置１０２では、制御ライン１１，１５が共に第１信号ポートＰ_１に接続され、第２信号ポートＰ_２が省略される。図中では、制御ライン１１，１５が共通制御ライン２４を介して第１信号ポートＰ_１に接続されている。共通制御ライン２４から第１制御ライン１１と第２制御ライン１５とに分岐する部分を第１分岐ノード２４ａというものとする。

また、負荷制御装置１０２では、第１のＰＭＯＳ４のゲート端子４ｄと第１ゲート抵抗１２との間の第１制御ライン１１をｐｎｐトランジスタ７と負荷側ノード２ｂとの間の迂回ライン６に接続する接続ライン２５をさらに備える。なお、図示の例とは異なるが、接続ライン２５は、第１のＰＭＯＳ４のゲート端子４ｄと第１ゲート抵抗１２との間の第１制御ライン１１を第２のＰＭＯＳ５のソース端子５ｂと負荷３との間の電源供給ライン２に接続するものであってもよい。

接続ライン２５が迂回ライン６に接続される部分を第１接続ノード２５ａといい、接続ライン２５が第１制御ライン１１に接続される部分を第２接続ノード２５ｂというものとする。以下の実施形態において同様である。

さらに、負荷制御装置１０２では、第１接続ノード２５ａと負荷側ノード２ｂとの間の迂回ライン６に設けられ、負荷側ノード２ｂから迂回ライン６を介して電源側ノード２ａへ向かう方向の電流を規制するダイオード（整流素子）２６を備える。すなわち、ダイオード２６は、アノードが第１接続ノード２５ａに接続され、カソードが負荷側ノード２ｂに接続されるように迂回ライン６に配置される。

負荷駆動制御時、制御回路１０は、ＰＭＯＳ４，５及びｐｎｐトランジスタ７を負荷駆動モードにするためのスイッチ駆動指令信号をスイッチ駆動回路９へ出力する。これに応じて、スイッチ駆動回路９は、第１信号ポートＰ_１からＰＭＯＳ４，５に向けて共通の制御信号ＳＰ_（Ｌ）を出力し、第３信号ポートＰ_３からｐｎｐトランジスタ７をオフ状態にする制御信号Ｓｐｎｐ_（Ｈ）を出力する。

このように負荷駆動モードにするための制御信号が出力されると、第２接続ノード２５ｂでは、オフ状態のｐｎｐトランジスタ７及びダイオード２６によって、迂回ライン６から接続ライン２５を介した通電が遮断される。このため、第２のＰＭＯＳ５のゲート電圧だけでなく、第１のＰＭＯＳ４のゲート電圧も共通の制御信号ＳＰ_（Ｌ）によって電圧値ＶＰ_（Ｌ）に定まり、ＰＭＯＳ４，５はオン状態となる。したがって、電源１からＰＭＯＳ４，５を通って負荷３に電流が流れる。

一方、異常検知制御時、制御回路１０は、ＰＭＯＳ４，５及びｐｎｐトランジスタ７を異常検知モードに設定するためのスイッチ駆動指令信号をスイッチ駆動回路９へ出力する。これに応じて、スイッチ駆動回路９は、第１信号ポートＰ_１からＰＭＯＳ４，５に向けて共通の制御信号ＳＰ_（Ｌ）を出力し、第３信号ポートＰ_３からｐｎｐトランジスタ７をオン状態にする制御信号Ｓｐｎｐ_（Ｌ）を出力する。

このように異常検知モードにするための制御信号が出力されると、第２接続ノード２５ｂは、共通の制御信号ＳＰ_（Ｌ）にかかわらず、オン状態のｐｎｐトランジスタ７によって迂回ライン６から接続ライン２５を介して通電される。これにより、第１のＰＭＯＳ４のゲート電圧が電位Ｖ_ｂａｔとなる。したがって、ソース電圧が電源電圧に相当する電位Ｖ_ｂａｔとなっている第１のＰＭＯＳ４のゲート−ソース間電圧はゲートしきい値電圧未満となって、第１のＰＭＯＳ４はオフ状態となる。これに対し第２のＰＭＯＳ５のゲート電圧は、第３信号ポートＰ_３から出力される制御信号Ｓｐｎｐ_（Ｈ）が制御信号Ｓｐｎｐ_（Ｌ）へ変化したか否かにかかわらず、共通の制御信号ＳＰ_（Ｌ）によって電圧値ＶＰ_（Ｌ）に定まる。

上記のように第１のＰＭＯＳ４は、共通の制御信号ＳＰ_（Ｌ）にかかわらず、ｐｎｐトランジスタ７がオン状態となることで自律的にオフ状態となるので、電源電圧は迂回ライン６を介して第２のＰＭＯＳ５のソース端子５ｂに印可される。中間ノード２ｃの電圧は、第２のＰＭＯＳ５が正常であれば電源電圧に相当する電位Ｖ_ｂａｔとなり、第２のＰＭＯＳ５が異常であればグランド電位Ｖ_ＧＮＤとなって、正常時と異常時との間で電位が顕著に変化する。そして、制御回路１０は、負荷制御装置１００と同様に、電圧検出ライン２１を介して中間ノード２ｃに接続された電圧モニタ回路８のモニタ信号を入力し、このモニタ信号に基づいて第２のＰＭＯＳ５にオープン故障が発生しているか否かを検知する。

第３実施形態に係る負荷制御装置１０２によれば、負荷制御装置１００と同様の効果を奏することができることに加え、ＰＭＯＳ４，５に対する制御信号を共通にして異常検知制御を行うことが可能となるので、スイッチ駆動回路９の信号ポート数を低減できる。

〔第４実施形態〕
図６を参照して、本発明を実施するための第４実施形態について詳述する。図６は第４実施形態に係る負荷制御装置の一例を示す。なお、本実施形態の負荷制御装置１０３では、図４の負荷制御装置１０１との相違点について説明し、負荷制御装置１００〜１０２と類似の構成については同一の符号を付すことで、その説明を簡略化ないし省略する。

負荷制御装置１０３では、制御ライン１１，１５が共に第１信号ポートＰ_１に接続され、第２信号ポートＰ_２が省略される。また、負荷制御装置１０３では、第１のＮＭＯＳ２２のゲート端子２２ｄと第１ゲート抵抗１２との間の第１制御ライン１１をｐｎｐトランジスタ７と負荷側ノード２ｂとの間の迂回ライン６に接続する接続ライン２５をさらに備える。

接続ライン２５には、第４の半導体スイッチとしてｎｐｎ型バイポーラトランジスタ（以下、「ｎｐｎトランジスタ」という）２７が配置される。ｎｐｎトランジスタ２７は、第１接続ノード２５ａにおける電源電圧に相当する電位Ｖ_ｂａｔを、第２接続ノード２５ｂにおいてＮＭＯＳ２２がオフ状態となる電位に反転させるためのものである。ｎｐｎトランジスタ２７は、接続ライン２５により第１接続ノード２５ａで迂回ライン６に接続されたベース端子２７ａを有する。また、ｎｐｎトランジスタ２７は、接続ライン２５により第２接続ノード２５ｂで第１制御ライン１１に接続されたコレクタ端子２７ｂと、グランドに接続されたエミッタ端子２７ｃと、を有する。ｎｐｎトランジスタ２７のベース端子２７ａとエミッタ端子２７ｃとの間には、ベース−エミッタ間抵抗２８が配置される。ベース−エミッタ間抵抗２８は、プルダウン抵抗２０と同様に、十分大きい抵抗値を有する。なお、図示省略するが、ｎｐｎトランジスタ２７の過電流保護の観点から、接続ライン２５上にベース抵抗を設けることができる。

負荷駆動制御時、制御回路１０は、ＮＭＯＳ２２，２３及びｐｎｐトランジスタ７を負荷駆動モードにするためのスイッチ駆動指令信号をスイッチ駆動回路９へ出力する。これに応じて、スイッチ駆動回路９は、第１信号ポートＰ_１からＮＭＯＳ２２，２３に向けて共通の制御信号ＳＮ_（Ｈ）を出力し、第３信号ポートＰ_３からｐｎｐトランジスタ７をオフ状態にする制御信号Ｓｐｎｐ_（Ｈ）を出力する。

このように負荷駆動モードにするための制御信号が出力されると、ｎｐｎトランジスタ２７のベース端子２７ａでは、オフ状態のｐｎｐトランジスタ７及びダイオード２６によって、迂回ライン６から接続ライン２５を介した通電が遮断される。これにより、ｎｐｎトランジスタ２７は、そのベース電圧がグランド電位Ｖ_ＧＮＤとなってオフ状態となる。このため、第２のＮＭＯＳ２３のゲート電圧だけでなく、第１のＮＭＯＳ２２のゲート電圧も共通の制御信号ＳＮ_（Ｈ）によって電圧値ＶＮ_（Ｈ）に定まり、ＮＭＯＳ２２，２３はオン状態となる。したがって、電源１からＮＭＯＳ２２，２３を通って負荷３に電流が流れる。

一方、異常検知制御時、制御回路１０は、ＮＭＯＳ２２，２３及びｐｎｐトランジスタ７を異常検知モードにするためのスイッチ駆動指令信号をスイッチ駆動回路９へ出力する。これに応じて、スイッチ駆動回路９は、第１信号ポートＰ_１からＮＭＯＳ２２，２３に向けて共通の制御信号ＳＮ_（Ｈ）を出力し、第３信号ポートＰ_３からｐｎｐトランジスタ７をオン状態にする制御信号Ｓｐｎｐ_（Ｌ）を出力する。

このように異常検知モードにするための制御信号が出力されると、ｎｐｎトランジスタ２７のベース端子２７ａは、オン状態のｐｎｐトランジスタ７によって、迂回ライン６から接続ライン２５を介して通電される。これにより、ｎｐｎトランジスタ２７は、そのベース電圧が電源電圧に相当する電位Ｖ_ｂａｔとなってオン状態となるので、第２接続ノード２５ｂでは、共通の制御信号ＳＮ_（Ｈ）の出力にかかわらず、グランド電位Ｖ_ＧＮＤとなる。このため、第１のＮＭＯＳ２２のゲート電圧もグランド電位Ｖ_ＧＮＤとなり、ソース電圧がグランド電位Ｖ_ＧＮＤとなっている第１のＮＭＯＳ２２のゲート−ソース間電圧はゲートしきい値電圧未満となって、第１のＮＭＯＳ２２はオフ状態となる。これに対し第２のＮＭＯＳ２３のゲート電圧は、第３信号ポートＰ_３から出力される制御信号Ｓｐｎｐ_（Ｈ）が制御信号Ｓｐｎｐ_（Ｌ）へ変化したか否かにかかわらず、共通の制御信号ＳＮ_（Ｈ）によって電圧値ＶＮ_（Ｈ）に定まる。

上記のように第１のＮＭＯＳ２２は、共通の制御信号ＳＮ_（Ｈ）にかかわらず、ｐｎｐトランジスタ７がオン状態となることで自律的にオフ状態となるので、電源電圧は迂回ライン６を介して第２のＮＭＯＳ２３のドレイン端子２３ｃに印可される。中間ノード２ｃの電圧は、第２のＮＭＯＳ２３が正常であれば電源電圧に相当する電位Ｖ_ｂａｔとなり、第２のＮＭＯＳ２３が異常であればグランド電位Ｖ_ＧＮＤとなって、正常時と異常時との間で電位が顕著に変化する。そして、制御回路１０は、負荷制御装置１００と同様に、電圧検出ライン２１を介して中間ノード２ｃに接続された電圧モニタ回路８のモニタ信号を入力し、このモニタ信号に基づいて第２のＮＭＯＳ２３にオープン故障が発生しているか否かを検知する。

第４実施形態に係る負荷制御装置１０３によれば、負荷制御装置１００と同様の効果を奏することができることに加え、ＮＭＯＳ２２，２３に対する制御信号を共通にして異常検知制御を行うことが可能となるので、スイッチ駆動回路９の信号ポート数を低減できる。

〔第５実施形態〕
図７を参照して、本発明を実施するための第５実施形態について詳述する。図７は第５実施形態に係る負荷制御装置の一例を示す。なお、本実施形態の負荷制御装置１０４では、図５の負荷制御装置１０２との相違点について説明し、負荷制御装置１００〜１０３と類似の構成については同一の符号を付すことで、その説明を簡略化ないし省略する。

負荷制御装置１０４では、第３制御ライン１９が制御ライン１１，１５と共に第１信号ポートＰ_１に接続され、第２信号ポートＰ_２に加えて第３信号ポートＰ_３が省略される。図中では、第３制御ライン１９は共通制御ライン２４を介して第１信号ポートＰ_１に接続されている。共通制御ライン２４から第３制御ライン１９へ分岐する部分を第２分岐ノード２４ｂというものとする。

また、負荷制御装置１０４では、第３制御ライン１９に一定時間動作回路２９がさらに配置される。一定時間動作回路２９は、第１信号ポートＰ_１から出力された制御信号を入力してから一定時間が経過するまでは、入力した制御信号をその電位を保持しつつ出力する。そして、一定時間動作回路２９は、一定時間が経過したときに、入力した制御信号をその電位を反転させつつ出力する。

第１信号ポートＰ_１からは、ＰＭＯＳ４，５及び一定時間動作回路２９へ、共通の制御信号ＳＰ_（Ｌ），ＳＰ_（Ｈ）のいずれか一方が出力される。一定時間動作回路２９を介してｐｎｐトランジスタ７のベース端子７ｃに共通の制御信号ＳＰ_（Ｌ）が入力された場合には、ｐｎｐトランジスタ７は、そのベース電圧が電圧値Ｖｐｎｐ_（Ｌ）となってオン状態となる。また、一定時間動作回路２９を介してｐｎｐトランジスタ７のベース端子７ｃに制御信号ＳＰ_（Ｈ）が入力された場合には、ｐｎｐトランジスタ７は、そのベース電圧が電圧値Ｖｐｎｐ_（Ｈ）となってオフ状態となる。

制御回路１０は、負荷駆動制御を行う場合、ＰＭＯＳ４，５及びｐｎｐトランジスタ７を負荷駆動モードにするためのスイッチ駆動指令信号をスイッチ駆動回路９へ出力する。これに応じて、スイッチ駆動回路９は、第１信号ポートＰ_１から、ＰＭＯＳ４，５及び一定時間動作回路２９に向けて共通の制御信号ＳＰ_（Ｌ）を出力する。一定時間動作回路２９は、共通の制御信号ＳＰ_（Ｌ）を入力してから一定時間が経過するまでは、ｐｎｐトランジスタ７に向けて制御信号ＳＰ_（Ｌ）を出力する。これにより、ｐｎｐトランジスタ７はオン状態となるため、第１のＰＭＯＳ４のゲート電圧は、迂回ライン６から接続ライン２５を介した通電により、制御信号ＳＮ_（Ｈ）の電位にかかわらず、電源電圧に相当する電位Ｖ_ｂａｔとなる。したがって、ソース電圧が電源電圧に相当する電位Ｖ_ｂａｔとなっている第１のＰＭＯＳ４のゲート−ソース間電圧はゲートしきい値電圧未満となって、第１のＰＭＯＳ４はオフ状態となる。これに対し、第２のＰＭＯＳ５のゲート電圧は、共通の制御信号ＳＰ_（Ｌ）によって電圧値ＶＰ_（Ｌ）に定まる。

このように負荷駆動制御を開始すべく第１信号ポートＰ_１から共通の制御信号ＳＰ_（Ｌ）が出力されると、ＰＭＯＳ４，５及びｐｎｐトランジスタ７は、一定時間、自律的に異常検知モードとなる。そして、制御回路１０は、一定時間が経過するまでに、電圧検出ライン２１を介して中間ノード２ｃに接続された電圧モニタ回路８のモニタ信号を入力し、このモニタ信号に基づいて第２のＰＭＯＳ５にオープン故障が発生しているか否かを検知する。

一定時間動作回路２９は、第１信号ポートＰ_１より共通の制御信号ＳＰ_（Ｌ）を入力してから一定時間が経過したときに、制御信号ＳＰ_（Ｌ）の電位を反転させて制御信号ＳＰ_（Ｈ）を出力する。これにより、ｐｎｐトランジスタ７はオフ状態となるため、第１のＰＭＯＳ４のゲート電圧は、接続ライン２５を介した迂回ライン６からの通電が遮断されて、共通の制御信号ＳＰ_（Ｌ）によって電圧値ＶＰ_（Ｌ）に定まり、オン状態となる。これに対し、第２のＰＭＯＳ５のゲート電圧は、共通の制御信号ＳＰ_（Ｌ）によって電圧値ＶＰ_（Ｌ）のままである。したがって、電源１からＰＭＯＳ４，５を通って負荷３に電流が流れるとともに、ｐｎｐトランジスタ７によって迂回ライン６を介した負荷３への通電が遮断される。そして、制御回路１０は、上記のように、負荷３を駆動するための制御信号を生成し、この制御信号を負荷３へ出力することで、負荷３の駆動を制御する。

第５実施形態に係る負荷制御装置１０４によれば、負荷制御装置１００と同様の効果に加え、以下の効果を奏することができる。すなわち、負荷制御装置１０４では、負荷駆動制御を開始する際に一定時間が経過するまでは、ＰＭＯＳ４，５及びｐｎｐトランジスタ７が自律的に異常検知モードに設定される。このため、制御回路１０は、異常検知モード設定に伴う処理負荷を軽減させて異常検知制御を行うことができる。また、ＰＭＯＳ４，５だけでなくｐｎｐトランジスタ７に対する制御信号も共通にしているので、スイッチ駆動回路９の信号ポート数をさらに低減できる。

〔第６実施形態〕
図８を参照して、本発明を実施するための第６実施形態について詳述する。図８は第６実施形態に係る負荷制御装置の一例を示す。なお、本実施形態の負荷制御装置１０５では、図６の負荷制御装置１０３との相違点について説明し、負荷制御装置１００〜１０４と類似の構成については同一の符号を付すことで、その説明を簡略化ないし省略する。

負荷制御装置１０５では、第３制御ライン１９が制御ライン１１，１５と共に第１信号ポートＰ_１に接続され、第２信号ポートＰ_２に加えて第３信号ポートＰ_３が省略される。図中では、第３制御ライン１９は共通制御ライン２４を介して第１信号ポートＰ_１に接続されている。

また、負荷制御装置１０５では、第３制御ライン１９に一定時間動作回路２９がさらに配置される。第３制御ライン１９は、ｎｐｎトランジスタ３０を介してｐｎｐトランジスタ７のベース端子７ｃに接続される。

ｎｐｎトランジスタ３０は、第１信号ポートＰ_１に接続されるベース端子３０ａ、ｐｎｐトランジスタ７のベース端子７ｃに接続されるコレクタ端子３０ｂ、及び、グランドに接続されるエミッタ端子３０ｃを有する。なお、ｎｐｎトランジスタ３０の過電流保護及び誤動作防止の観点からベース抵抗及びベース−エミッタ間抵抗を配置することができる。

ｐｎｐトランジスタ７のベース端子７ｃは、ベース−エミッタ間抵抗３１を介して、ｐｎｐトランジスタ７のエミッタ端子７ａと負荷側ノード２ｂとの間の迂回ライン６、あるいは、第１のＮＭＯＳ２２のドレイン端子２２ｃと電源１との間の電源供給ライン２に接続される。ベース−エミッタ間抵抗３１は、プルダウン抵抗２０と同様に、十分大きい抵抗値を有する。

第１信号ポートＰ_１から、ＮＭＯＳ２２，２３及び一定時間動作回路２９へ、共通の制御信号ＳＮ_（Ｌ），ＳＮ_（Ｈ）のいずれか一方が出力される。一定時間動作回路２９を介してｎｐｎトランジスタ３０のベース端子３０ａに制御信号ＳＮ_（Ｈ）が入力された場合には、ｎｐｎトランジスタ３０がオン状態となってエミッタ−コレクタ間が導通する。また、一定時間動作回路２９を介してｎｐｎトランジスタ３０のベース端子３０ａに制御信号ＳＮ_（Ｌ）が入力された場合には、ｎｐｎトランジスタ３０がオフ状態となってエミッタ−コレクタ間の導通が遮断される。具体的には、制御信号ＳＮ_（Ｈ）がｎｐｎトランジスタ３０のベース端子３０ａに入力されたときに、ベース電圧がエミッタ電圧に接合部飽和電圧を加算した加算値以上の電圧値Ｖｎｐｎ_（Ｈ）となる。また、制御信号ＳＮ_（Ｌ）がｎｐｎトランジスタ３０のベース端子３０ａに入力されたときに、ベース電圧がエミッタ電圧に接合部飽和電圧を加算した加算値未満の電圧値Ｖｎｐｎ_（Ｌ）となる。このようなベース電圧となるように、制御信号ＳＮ_（Ｌ），ＳＮ_（Ｈ）の２つの電位が（ベース抵抗及びベース−エミッタ間抵抗が配置される場合にはこれらの抵抗値も併せて）設定される。

制御回路１０は、負荷駆動制御を行う場合、ＮＭＯＳ２２，２３及びｐｎｐトランジスタ７を負荷駆動モードに設定するためのスイッチ駆動指令信号をスイッチ駆動回路９へ出力する。これに応じて、スイッチ駆動回路９は、第１信号ポートＰ_１から、ＮＭＯＳ２２，２３及び一定時間動作回路２９に向けて共通の制御信号ＳＮ_（Ｈ）を出力する。一定時間動作回路２９は、共通の制御信号ＳＮ_（Ｈ）を入力してから一定時間が経過するまでは、ｎｐｎトランジスタ３０に向けて制御信号ＳＮ_（Ｈ）を出力する。これにより、ｎｐｎトランジスタ３０はオン状態となるため、ｐｎｐトランジスタ７は、そのベース電圧がグランド電位Ｖ_ＧＮＤとなってオン状態となる。このため、ｎｐｎトランジスタ２７は、そのベース電圧が電源電圧に相当する電位Ｖ_ｂａｔとなってオン状態となるので、第１のＮＭＯＳ２２のゲート電圧は制御信号ＳＮ_（Ｈ）の電位にかかわらず、グランド電位Ｖ_ＧＮＤとなる。したがって、ソース電圧がグランド電位Ｖ_ＧＮＤとなっている第１のＮＭＯＳ２２のゲート−ソース間電圧はゲートしきい値電圧未満となって、第１のＮＭＯＳ２２はオフ状態となる。これに対し、第２のＮＭＯＳ２３のゲート電圧は共通の制御信号ＳＮ_（Ｈ）によって電圧値ＶＮ_（Ｈ）に定まる。

このように負荷駆動制御を開始すべく第１信号ポートＰ_１から共通の制御信号ＳＮ_（Ｈ）が出力されると、ＮＭＯＳ２２，２３及びｐｎｐトランジスタ７は、一定時間、自律的に異常検知モードとなる。そして、制御回路１０は、一定時間が経過するまでに、電圧検出ライン２１を介して中間ノード２ｃに接続された電圧モニタ回路８のモニタ信号を入力し、このモニタ信号に基づいて第２のＮＭＯＳ２３にオープン故障が発生しているか否かを検知する。

一定時間動作回路２９は、第１信号ポートＰ_１から共通の制御信号ＳＮ_（Ｈ）を入力してから一定時間が経過したときに、制御信号ＳＮ_（Ｈ）の電位を反転させて制御信号ＳＮ_（Ｌ）を出力する。そうすると、ｎｐｎトランジスタ３０はオフ状態となって、ｐｎｐトランジスタ７は、そのベース電圧がベース−エミッタ間抵抗３１を介して電源電圧に相当する電位Ｖ_ｂａｔとなってオフ状態となる。これにより、ｎｐｎトランジスタ２７は、そのベース電圧がグランド電位Ｖ_ＧＮＤとなってオフ状態となるので、第１のＮＭＯＳ２２のゲート電圧は制御信号ＳＮ_（Ｈ）の電位によって電圧値ＶＮ_（Ｈ）に定まり、オン状態となる。これに対し、第２のＮＭＯＳ２３のゲート電圧は、共通の制御信号ＳＮ_（Ｈ）によって電圧値ＶＮ_（Ｈ）のままである。したがって、電源１からＮＭＯＳ２２，２３を通って負荷３に電流が流れるとともに、ｐｎｐトランジスタ７によって迂回ライン６を介した負荷３への通電が遮断される。そして、制御回路１０は、上記のように、負荷３を駆動するための制御信号を生成し、この制御信号を負荷３へ出力することで、負荷３の駆動を制御する。

第６実施形態に係る負荷制御装置１０５によれば、負荷制御装置１００と同様の効果に加え、以下の効果を奏することができる。すなわち、負荷制御装置１０５では、負荷駆動制御を開始する際には一定時間が経過するまでは、ＮＭＯＳ２２，２３及びｐｎｐトランジスタ７が異常検知モードに設定される。このため、制御回路１０は、異常検知モード設定に伴う処理負荷を軽減させて異常検知制御を行うことができる。また、ＮＭＯＳ２２，２３だけでなくｎｐｎトランジスタ３０（ひいてはｐｎｐトランジスタ７）に対する制御信号も共通にしているので、スイッチ駆動回路９の信号ポート数をさらに低減できる。

〔第７実施形態〕
図９を参照して、本発明を実施するための第７実施形態について詳述する。図９は第７実施形態に係る負荷制御装置の一例を示す。なお、本実施形態の負荷制御装置１０６では、図４の負荷制御装置１０１との相違点について説明し、負荷制御装置１００〜１０５と類似の構成については同一の符号を付すことで、その説明を簡略化ないし省略する。

負荷制御装置１０６では、制御ライン１１，１５が共に第１信号ポートＰ_１に接続され、第２信号ポートＰ_２が省略される。図中では、制御ライン１１，１５が共通制御ライン２４を介して第１信号ポートＰ_１に接続されている。また、負荷制御装置１０６では、第３制御ライン１９が、第３信号ポートＰ_３に接続されず、第１のＮＭＯＳ２２のゲート端子２２ｄと第１ゲート抵抗１２との間の第１制御ライン１１に接続される。したがって、第１信号ポートＰ_１から共通の制御信号ＳＮ_（Ｈ）が出力されると、ＮＭＯＳ２２，２３のゲート電圧はＮＭＯＳ２２，２３をオン状態にする電圧値ＶＮ_（Ｈ）となり、ｐｎｐトランジスタ７のベース電圧はｐｎｐトランジスタ７をオフ状態にする電圧値Ｖｐｎｐ_（Ｈ）となる。

第３制御ライン１９には、第５の半導体スイッチとしてｎｐｎトランジスタ３２が配置される。ｎｐｎトランジスタ３２は、第１信号ポートＰ_１から出力された制御信号ＳＮ_（Ｈ）を、第１のＮＭＯＳ２２がオフ状態となり、かつ、ｐｎｐトランジスタ７がオン状態となる電位に反転させるためのものである。具体的には、ｎｐｎトランジスタ３２は、そのベース端子３２ａが第３信号ポートＰ_３に接続され、コレクタ端子３２ｂが第３制御ライン１９に接続され、エミッタ端子３２ｃがグランドに接続されて、第３制御ライン１９に配置される。なお、図示省略するが、ｎｐｎトランジスタ３２の過電流保護及び誤動作防止の観点からベース抵抗及びベース−エミッタ間抵抗を設けてもよい。

負荷駆動制御時、制御回路１０は、ＮＭＯＳ２２，２３及びｐｎｐトランジスタ７を負荷駆動モードにするためのスイッチ駆動指令信号をスイッチ駆動回路９へ出力する。これに応じて、スイッチ駆動回路９は、第１信号ポートＰ_１からＮＭＯＳ２２，２３に向けて共通の制御信号ＳＮ_（Ｈ）を出力し、第３信号ポートＰ_３からｎｐｎトランジスタ３２をオフ状態にする制御信号Ｓｎｐｎ_（L）を出力する。

このように負荷駆動モードにするための制御信号が出力されると、第１のＮＭＯＳ２２のゲート電圧及び第２のＮＭＯＳ２３のゲート電圧は電圧値ＶＮ_（Ｈ）となり、ｐｎｐトランジスタ７のベース電圧は電圧値Ｖｎｐｎ_（L）となる。したがって、ＮＭＯＳ２２，２３はオン状態となり、ｐｎｐトランジスタ７はオフ状態となる。これにより、電源１からＮＭＯＳ２２，２３を通って負荷３に電流が流れる。

一方、異常検知制御時、制御回路１０は、ＮＭＯＳ２２，２３及びｐｎｐトランジスタ７を異常検知モードにするためのスイッチ駆動指令信号をスイッチ駆動回路９へ出力する。これに応じて、スイッチ駆動回路９は、第１信号ポートＰ_１からＮＭＯＳ２２，２３に向けて共通の制御信号ＳＮ_（Ｈ）を出力し、第３信号ポートＰ_３からｎｐｎトランジスタ３２をオン状態にする制御信号Ｓｎｐｎ_（Ｈ）を出力する。

このように異常検知モードにするための制御信号が出力されると、ｎｐｎトランジスタ３２がオン状態となる。このため、第１のＮＭＯＳ２２のゲート電圧及びｐｎｐトランジスタ７のベース電圧は、共通の制御信号ＳＮ_（Ｈ）の出力にかかわらず、グランド電位Ｖ_ＧＮＤとなる。したがって、ソース電圧がグランド電位Ｖ_ＧＮＤとなっている第１のＮＭＯＳ２２のゲート−ソース間電圧はゲートしきい値電圧未満となって、第１のＮＭＯＳ２２はオフ状態となる。また、エミッタ電圧が電源電圧に相当する電位Ｖ_ｂａｔとなっているｐｎｐトランジスタ７のベース電圧がエミッタ電圧から接合部飽和電圧を減算した減算値以下の電圧値となって、ｐｎｐトランジスタ７はオン状態となる。これに対し第２のＮＭＯＳ２３のゲート電圧は、第３信号ポートＰ_３から出力される制御信号Ｓｎｐｎ_（Ｌ）が制御信号Ｓｐｎｐ_（Ｈ）へ変化したか否かにかかわらず、共通の制御信号ＳＮ_（Ｈ）によって電圧値ＶＮ_（Ｈ）に定まる。

上記のように、第１のＮＭＯＳ２２は、共通の制御信号ＳＮ_（Ｈ）が出力されているにもかかわらず、ｎｐｎトランジスタ３２がオン状態となる、すなわち、ｐｎｐトランジスタ７がオン状態となることで、自律的にオフ状態となる。これにより、電源電圧は迂回ライン６を介して第２のＮＭＯＳ２３のドレイン端子２３ｃに印可される。第２のＮＭＯＳ２３が正常であれば第２のＮＭＯＳ２３はオン状態となっているので、中間ノード２ｃの電圧は、電源電圧に相当する電位Ｖ_ｂａｔとなる。一方、第２のＮＭＯＳ２３が異常であれば、第２のＮＭＯＳ２３がオフ状態となっているので、中間ノード２ｃの電圧はグランド電位Ｖ_ＧＮＤとなる。したがって、中間ノード２ｃの電圧は、正常時と異常時との間で顕著に変化する。そして、制御回路１０は、負荷制御装置１００と同様に、電圧検出ライン２１を介して中間ノード２ｃに接続された電圧モニタ回路８のモニタ信号を入力し、このモニタ信号に基づいて第２のＮＭＯＳ２３にオープン故障が発生しているか否かを検知する。

第７実施形態に係る負荷制御装置１０６によれば、負荷制御装置１００と同様の効果を奏することができることに加え、ＮＭＯＳ２２，２３に対する制御信号を共通にして異常検知制御を行うことが可能となるので、スイッチ駆動回路９の信号ポート数を低減できる。

〔第８実施形態〕
図１０を参照して、本発明を実施するための第８実施形態について詳述する。図１０は第８実施形態に係る負荷制御装置の一例を示す。なお、本実施形態の負荷制御装置１０７では、図１〜図３の負荷制御装置１００との相違点について説明し、負荷制御装置１００〜１０６と類似の構成については同一の符号を付すことで、その説明を簡略化ないし省略する。

負荷制御装置１０７では、プルダウン抵抗２０が電圧モニタ回路８に組み込まれている。具体的には、電圧モニタ回路８の内部において、電圧検出ライン２１がプルダウン抵抗２０を介してグランドに接続される。これに代えて、図示省略するが、負荷制御装置１０７において、電圧モニタ回路８の外部において、電圧検出ライン２１がプルダウン抵抗２０を介してグランドに接続されてもよい。これにより、電圧モニタ回路８に近い位置で電圧を検出することができる。

なお、負荷制御装置１０７におけるプルダウン抵抗２０の接続態様は、負荷制御装置１００のみならず、負荷制御装置１０１〜１０６についても同様に適用可能である。

以上、好ましい実施形態を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種々の変形態様を採り得ることは自明である。

負荷制御装置１００において、ＰＭＯＳ４，５が相互に異なるゲートしきい値電圧を有していてもよい。したがって、制御回路１０から出力される制御信号ＳＰ_（Ｌ）及び制御信号ＳＰ_（Ｈ）の２つの電位は、第１のＰＭＯＳ４と第２のＰＭＯＳ５との間で異なっていてもよい。同様に、負荷制御装置１０１において、ＮＭＯＳ２２，２３が相互に異なるゲートしきい値電圧を有していてもよい。したがって、制御回路１０から出力される制御信号ＳＮ_（Ｌ）及び制御信号ＳＮ_（Ｈ）の２つの電位は、第１のＮＭＯＳ２２と第２のＮＭＯＳ２３との間で異なっていてもよい。

負荷制御装置１０２〜１０６では、負荷制御装置１００，１０１のように、第１制御ライン１１が第１信号ポートＰ_１に接続され、第２制御ライン１５が第２信号ポートに接続されて、制御ライン１１，１５が個別に異なる信号ポートに接続されてもよい。このように接続したとしても、ｐｎｐトランジスタ７がオン状態となれば、第１のＰＭＯＳ４または第１のＮＭＯＳ２２は自律的にオフ状態となって、異常検知制御を開始できるという効果を奏することができる。

負荷制御装置１００，１０２，１０４，１０７において、負荷駆動制御を開始する場合にオフ状態からオン状態への第２のＰＭＯＳ５の切り替え確実性を向上すべく、第２のＰＭＯＳ５のソース電圧が一定電圧に維持されていることが好ましい。このため、負荷制御装置１００，１０２，１０４，１０７において、第２のＰＭＯＳ５のソース端子５ｂ側の電源供給ライン２とグランドとを接続する図外のコンデンサを配置して、このコンデンサが前回の負荷駆動制御時等に電源電圧で充電されるようにしてもよい。あるいは、負荷制御装置１００において、制御回路１０は、負荷駆動制御を開始してから所定時間が経過するまでの間、ｐｎｐトランジスタ７をオン状態にしてもよい。これにより、第２のＰＭＯＳ５のソース電圧が電源電圧に相当する電位Ｖ_ｂａｔとなるので、第２のＰＭＯＳ５をオン状態にし易くすることができる。

負荷制御装置１０２，１０４において、ＰＭＯＳ４をオフ状態にすべくスイッチ駆動回路９から制御信号ＳＰ_（Ｈ）を出力すると、第１制御ライン１１から接続ライン２５を介して迂回ライン６へ電流が流れる可能性がある。この場合、第１のＰＭＯＳ４はそのゲート電位の低下により誤ってオン状態となるおそれがある。そこで、負荷制御装置１０２，１０４では、接続ライン２５において、第１制御ライン１１から迂回ライン６へ流れる電流を遮断するダイオードを配置してもよい。

負荷制御装置１００，１０２，１０４，１０７において、制御回路１０の電源電圧で、ＰＭＯＳ４，５及びｐｎｐトランジスタ７に対する制御信号を生成できる場合には、制御回路１０に信号ポートＰ_１〜Ｐ_３を設けて、スイッチ駆動回路９を省略することができる。また、負荷制御装置１０１，１０３，１０５，１０６において、制御回路１０の電源電圧で、ＮＭＯＳ２２，２３並びにｐｎｐトランジスタ７及びｎｐｎトランジスタ２７，３０，３２に対する制御信号を生成できる場合には、同様にスイッチ駆動回路９を省略することができる。なお、制御回路１０の電源電圧あるいは電源１の電源電圧では制御信号の電位に対して不足である場合には、既存の昇圧回路を利用してもよい。

負荷制御装置１００〜１０７において、第３の半導体スイッチとして、ｐｎｐトランジスタ７に代えて、ｎｐｎバイポーラトランジスタあるいはＭＯＳＦＥＴ等の各種半導体スイッチを用い得る。

なお、上記の第１〜第８実施形態で説明した各技術的思想は、矛盾が生じない限りにおいて、適宜組み合せて使用することができる。

１…電源、２…電源供給ライン、２ｃ…中間ノード、３…負荷、４…第１のＰＭＯＳ（第１半導体スイッチ）、４ａ…寄生ダイオード、４ｄ…ゲート端子、５…第２のＰＭＯＳ（第２半導体スイッチ）、５ａ…寄生ダイオード、５ｄ…ゲート端子、６…迂回ライン、７…ｐｎｐトランジスタ（第３半導体スイッチ）、７ｃ…ベース端子、８…電圧モニタ回路（電圧検出部）、９…スイッチ駆動回路、１０…制御回路、１１…第１制御ライン、１５…第２制御ライン、１９…第３制御ライン、２０…プルダウン抵抗、２１…電圧検出ライン、２２…第１のＮＭＯＳ（第１半導体スイッチ）、２２ａ…寄生ダイオード、２２ｄ…ゲート端子、２３…第２のＮＭＯＳ（第２半導体スイッチ）、２３ａ…寄生ダイオード、２３ｄ…ゲート端子、２５…接続ライン、２５ａ…第１接続ノード、２６…ダイオード（整流素子）、２７…ｎｐｎトランジスタ（第４半導体スイッチ）、２９…一定時間動作回路、３０…ｎｐｎトランジスタ、３２…ｎｐｎトランジスタ（第５半導体スイッチ）、１００〜１０７…負荷制御装置、Ｐ_１…第１信号ポート（共通の信号ポート）

Claims (7)

1. 電源から負荷に電力を供給する電源供給ラインに設けられ、前記電源から前記負荷へ向かう方向の電流を規制する寄生ダイオードを有する第１半導体スイッチと、
   前記第１半導体スイッチよりも前記負荷側の前記電源供給ラインに前記第１半導体スイッチと直列に設けられ、前記電源から前記負荷へ向かう方向の電流を許容する寄生ダイオードを有する第２半導体スイッチと、
   前記第１半導体スイッチと前記第２半導体スイッチとの間の前記電源供給ラインの電圧を検出する電圧検出部と、
   前記電源供給ラインのうち前記第１半導体スイッチから前記第２半導体スイッチまでの区間を迂回する迂回ラインと、
   前記迂回ラインに設けられた第３半導体スイッチと、
   前記負荷の駆動を制御するとともに、前記第１半導体スイッチ、前記第２半導体スイッチ及び前記第３半導体スイッチを制御する制御部と、
   を備え、
   前記制御部は、前記負荷の駆動を停止した状態で、前記第１半導体スイッチがオフ状態となり、前記第２半導体スイッチがオン状態となり、かつ、前記第３半導体スイッチがオン状態となるように、前記第１半導体スイッチ、前記第２半導体スイッチ及び前記第３半導体スイッチを制御したときに、前記電圧検出部により検出された検出電圧に基づいて前記第２半導体スイッチに異常があるか否かを検知する、負荷制御装置。
2. 前記制御部は、前記第１半導体スイッチ、前記第２半導体スイッチ及び前記第３半導体スイッチがオン状態となる制御信号を出力して、前記第２半導体スイッチに異常があるか否かを検知するように構成され、
   前記第１半導体スイッチの制御端子と、前記第３半導体スイッチよりも前記負荷側の前記迂回ライン、あるいは、前記第２半導体スイッチよりも前記負荷側の前記電源供給ラインと、を接続する接続ラインと、
   前記迂回ラインのうち前記接続ラインが接続された接続点よりも前記負荷側に設けられ、前記負荷から前記迂回ラインを介して前記電源へ向かう方向の電流を規制する整流素子と、
   をさらに備えた、請求項１に記載の負荷制御装置。
3. 前記第１半導体スイッチは、前記第３半導体スイッチがオン状態であるときに前記第３半導体スイッチよりも前記負荷側の前記迂回ラインの電圧が前記接続ラインを介して前記第１半導体スイッチの制御端子に印可されるとオン状態となる半導体スイッチであり、
   前記接続ラインには、前記制御部によって制御され、前記迂回ラインの電圧を前記第１半導体スイッチがオフ状態となる電位に反転させる第４半導体スイッチが設けられた、請求項２に記載の負荷制御装置。
4. 前記第１半導体スイッチ及び前記第３半導体スイッチは、両方の制御端子が互いに前記制御部の共通の接続ポートに接続され、
   前記第３半導体スイッチは、前記共通の接続ポートから出力された、前記第１半導体スイッチがオン状態となる制御信号を入力したときに、オン状態となる半導体スイッチであり、
   前記制御部と前記第３半導体スイッチとの間に、前記制御部から前記第１半導体スイッチがオン状態となる制御信号を入力してから一定時間、前記第１半導体スイッチがオン状態となる制御信号をその電位を保持して前記第３半導体スイッチへ出力し、前記一定時間が経過したときに、前記第１半導体スイッチがオン状態となる制御信号をその電位を反転させつつ前記第３半導体スイッチへ出力する一定時間動作回路をさらに備えた、請求項２または請求項３に記載の負荷制御装置。
5. 前記制御部は、前記第１半導体スイッチ及び前記第２半導体スイッチがオン状態となる制御信号を出力して、前記第２半導体スイッチに異常があるか否かを検知するように構成され、
   前記第１半導体スイッチ及び前記第３半導体スイッチは、両方の制御端子が互いに前記制御部の共通の接続ポートに接続され、
   前記第３半導体スイッチは、前記共通の接続ポートから出力された、前記第１半導体スイッチがオン状態となる制御信号を入力したときに、オフ状態となる半導体スイッチであり、
   前記第２半導体スイッチに異常があるか否かを検知するときに、前記第１半導体スイッチがオン状態となる制御信号を、前記第１半導体スイッチがオフ状態となり、かつ、前記第３半導体スイッチがオン状態となる電位に反転させる第５半導体スイッチをさらに備えた、請求項１に記載の負荷制御装置。
6. 前記第１半導体スイッチの制御端子と前記第２半導体スイッチの制御端子とが互いに接続された、請求項２〜請求項５のいずれか１つに記載の負荷制御装置。
7. 前記第１半導体スイッチと前記第２半導体スイッチとの間の前記電源供給ラインとグランドとが電圧降下素子を介して接続され、
   前記電圧降下素子は、前記電圧検出部の一部として、あるいは、前記電源供給ラインと前記電圧検出部とを接続する電圧検出ラインの途中に設けられた、請求項１〜請求項６のいずれか１つに記載の負荷制御装置。

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