JP2021153168A - 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents

半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 Download PDF

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Abstract

【課題】絶縁層中の炭素欠陥及び窒素欠陥の量を低減する半導体装置を提供する。【解決手段】実施形態の半導体装置は、炭化珪素層と、酸化シリコン層と、炭化珪素層と酸化シリコン層との間に位置し、窒素の濃度が１×１０２１ｃｍ−３以上の領域と、を備え、炭化珪素層、酸化シリコン層、及び、領域の中の窒素の濃度分布が、領域にピークを有し、ピークから酸化シリコン層の側に１ｎｍ離れた第１の位置における窒素の濃度が１×１０１８ｃｍ−３以下であり、第１の位置における炭素の濃度が１×１０１８ｃｍ−３以下であり、ピークから炭化珪素層の側に１ｎｍ離れた第２の位置における窒素の濃度が１×１０１８ｃｍ−３以下である。【選択図】図１

Description

本発明の実施形態は、半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコン（Ｓｉ）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
例えば、炭化珪素を用いてＭｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）を形成する場合、キャリアの移動度の低下や、閾値電圧の変動が生じるという問題がある。キャリアの移動度の低下や閾値電圧の変動が生じる一つの要因は、ゲート絶縁層中に存在する炭素欠陥や窒素欠陥であると考えられている。
特開２０１５−６０９０５号公報
本発明が解決しようとする課題は、絶縁層中の炭素欠陥及び窒素欠陥の量を低減する半導体装置を提供することにある。
実施形態の半導体装置は、炭化珪素層と、酸化シリコン層と、前記炭化珪素層と前記酸化シリコン層との間に位置し、窒素の濃度が１×１０２１ｃｍ−３以上の領域と、を備え、前記炭化珪素層、前記酸化シリコン層、及び、前記領域の中の窒素の濃度分布が、前記領域にピークを有し、前記ピークから前記酸化シリコン層の側に１ｎｍ離れた第１の位置における窒素の濃度が１×１０１８ｃｍ−３以下であり、前記第１の位置における炭素の濃度が１×１０１８ｃｍ−３以下であり、前記ピークから前記炭化珪素層の側に１ｎｍ離れた第２の位置における窒素の濃度が１×１０１８ｃｍ−３以下である。
第１の実施形態の半導体装置の模式断面図。 ＳｉＣ半導体の結晶構造を示す図。 第１の実施形態の半導体装置の元素濃度分布を示す図。 第１の実施形態の半導体装置の窒素原子の結合状態を示す模式図。 第１の実施形態の半導体装置の製造方法の工程フロー図。 窒素欠陥の説明図。 第１の比較例の半導体装置の製造方法の工程フロー図。 第１の比較例の半導体装置の元素濃度分布を示す図。 第２の比較例の半導体装置の製造方法の工程フロー図。 第２の比較例の半導体装置の元素濃度分布を示す図。 第２の実施形態の半導体装置の製造方法の工程フロー図。 第３の実施形態の半導体装置の製造方法の工程フロー図。 第４の実施形態の半導体装置の製造方法の工程フロー図。 第５の実施形態の半導体装置の製造方法の工程フロー図。 第６の実施形態の半導体装置の模式断面図。 第７の実施形態の半導体装置の模式断面図。 第８の実施形態の駆動装置の模式図。 第９の実施形態の車両の模式図。 第１０の実施形態の車両の模式図。 第１１の実施形態の昇降機の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記がある場合は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型不純物濃度が相対的に高く、ｎ−はｎよりもｎ型不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型不純物濃度が相対的に高く、ｐ−はｐよりもｐ型不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。各領域の不純物濃度は、別段の記載がある場合を除き、例えば、各領域の中央部の不純物濃度の値で代表させる。
不純物濃度は、例えば、Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ（ＳＩＭＳ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ（ＳＣＭ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の幅や深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の幅や深さ等の距離は、例えば、ＳＣＭ像から求めることが可能である。
トレンチの深さ、絶縁層の厚さ等は、例えば、ＳＩＭＳやＴｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（ＴＥＭ）の画像上で計測することが可能である。
炭化珪素層中のシリコン原子、炭素原子、窒素原子、及び、酸素原子の結合状態は、例えば、Ｘ線光電子分光法（ＸＰＳ法）を用いることで同定できる。また、各種結合状態の濃度、及び、濃度の大小関係は、例えば、Ｘ線光電子分光法（ＸＰＳ法）を用いることで決定できる。
（第１の実施形態）
第１の実施形態の半導体装置は、炭化珪素層と、酸化シリコン層と、炭化珪素層と酸化シリコン層との間に位置し、窒素の濃度が１×１０２１ｃｍ−３以上の領域と、を備え、炭化珪素層、酸化シリコン層、及び、領域の中の窒素の濃度分布が、領域にピークを有し、ピークから酸化シリコン層の側に１ｎｍ離れた第１の位置における窒素の濃度が１×１０１８ｃｍ−３以下であり、第１の位置における炭素の濃度が１×１０１８ｃｍ−３以下であり、ピークから炭化珪素層の側に１ｎｍ離れた第２の位置における窒素の濃度が１×１０１８ｃｍ−３以下である。
図１は、第１の実施形態の半導体装置の模式断面図である。半導体装置は、ＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、ｐウェルとソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。また、ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ゲート絶縁層２８（酸化シリコン層）、ゲート電極３０、層間絶縁膜３２、ソース電極３４、ドレイン電極３６、及び、界面終端領域４０（領域）を備える。
炭化珪素層１０は、ドレイン領域１２、ドリフト領域１４、ｐウェル領域１６、ソース領域１８、ｐウェルコンタクト領域２０を備える。
炭化珪素層１０は、例えば、４Ｈ−ＳｉＣの単結晶である。炭化珪素層１０は、ソース電極３４とドレイン電極３６との間に位置する。
図２は、ＳｉＣ半導体の結晶構造を示す図である。ＳｉＣ半導体の代表的な結晶構造は、４Ｈ−ＳｉＣのような六方晶系である。六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の一方が（０００１）面である。（０００１）面と等価な面を、シリコン面（Ｓｉ面）と称し｛０００１｝面と表記する。シリコン面の最表面にはシリコン原子（Ｓｉ）が配列している。
六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の他方が（０００−１）面である。（０００−１）面と等価な面を、カーボン面（Ｃ面）と称し｛０００−１｝面と表記する。カーボン面の最表面には炭素原子（Ｃ）が配列している。
一方、六角柱の側面（柱面）が、（１−１００）面と等価な面であるｍ面、すなわち｛１−１００｝面である。また、隣り合わない一対の稜線を通る面が（１１−２０）面と等価な面であるａ面、すなわち｛１１−２０｝面である。ｍ面及びa面の最表面には、シリコン原子（Ｓｉ）及び炭素原子（Ｃ）の双方が配列している。
以下、炭化珪素層１０の表面がシリコン面に対し０度以上８度以下傾斜した面、裏面がカーボン面に対し０度以上８度以下傾斜した面である場合を例に説明する。炭化珪素層１０の表面がシリコン面に対し０度以上８度以下のオフ角を備える。
ドレイン領域１２は、ｎ＋型のＳｉＣである。ドレイン領域１２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域１２のｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ドリフト領域１４は、ドレイン領域１２の上に設けられる。ドリフト領域１４は、ｎ−型のＳｉＣである。ドリフト領域１４は、例えば、窒素をｎ型不純物として含む。
ドリフト領域１４のｎ型不純物濃度は、ドレイン領域１２のｎ型不純物濃度より低い。ドリフト領域１４のｎ型不純物濃度は、例えば、１×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。ドリフト領域１４は、例えば、ドレイン領域１２の上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。
ドリフト領域１４の厚さは、例えば、５μｍ以上１００μｍ以下である。
ｐウェル領域１６は、ドリフト領域１４の一部表面に設けられる。ｐウェル領域１６は、ｐ型のＳｉＣである。ｐウェル領域１６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ｐウェル領域１６のｐ型不純物濃度は、例えば、１×１０１６ｃｍ−３以上１×１０２０ｃｍ−３以下である。
ｐウェル領域１６の深さは、例えば、０．４μｍ以上０．８μｍ以下である。ｐウェル領域１６は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
ソース領域１８は、ｐウェル領域１６の一部表面に設けられる。ソース領域１８は、ｎ＋型のＳｉＣである。ソース領域１８は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域１８のｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３ｃｍ以下である。
ソース領域１８の深さは、ｐウェル領域１６の深さよりも浅い。ソース領域１８の深さは、例えば、０．２μｍ以上０．４μｍ以下である。
ｐウェルコンタクト領域２０は、ｐウェル領域１６の一部表面に設けられる。ｐウェルコンタクト領域２０は、ソース領域１８の側方に設けられる。ｐウェルコンタクト領域２０は、ｐ＋型のＳｉＣである。
ｐウェルコンタクト領域２０は、例えば、アルミニウムをｐ型不純物として含む。ｐウェルコンタクト領域２０のｐ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。
ｐウェルコンタクト領域２０の深さは、ｐウェル領域１６の深さよりも浅い。ｐウェルコンタクト領域２０の深さは、例えば、０．２μｍ以上０．４μｍ以下である。
ゲート絶縁層２８は、炭化珪素層１０とゲート電極３０との間に設けられる。ゲート絶縁層２８は、ドリフト領域１４及びｐウェル領域１６と、ゲート電極３０との間に設けられる。ゲート絶縁層２８は、ドリフト領域１４及びｐウェル領域１６の上に設けられる。ゲート絶縁層２８は、ドリフト領域１４及びｐウェル領域１６の表面に、連続的に形成される。
ゲート絶縁層２８は、酸化シリコンである。ゲート絶縁層２８は、酸化シリコン層の一例である。
ゲート絶縁層２８の厚さは、例えば、３０ｎｍ以上１００ｎｍ以下である。ゲート絶縁層２８は、ＭＯＳＦＥＴ１００のゲート絶縁層として機能する。ゲート絶縁層２８の厚さは、例えば、４０ｎｍ以上５０ｎｍ以下である。
界面終端領域４０は、炭化珪素層１０とゲート絶縁層２８との間に位置する。界面終端領域４０は、ドリフト領域１４及びｐウェル領域１６と、ゲート絶縁層２８との間に位置する。界面終端領域４０は、炭化珪素層１０のダングリングボンドを終端する終端元素として窒素（Ｎ）を含む。界面終端領域４０は、領域の一例である。
界面終端領域４０の窒素の濃度は１×１０２１ｃｍ−３以上である。
図３は、第１の実施形態の半導体装置の元素濃度分布を示す図である。図３は、ゲート絶縁層２８、界面終端領域４０、及び、炭化珪素層１０の中の、元素濃度分布を示す図である。図３は、窒素と炭素の濃度分布を示す。
窒素の濃度分布は、界面終端領域４０にピークを有する。ピークの窒素の濃度は、例えば、１×１０２２ｃｍ−３以上である。窒素の濃度分布のピークに対する半値全幅は、例えば、１ｎｍ以下である。窒素は、炭化珪素層１０とゲート絶縁層２８との間の界面に偏析している。
窒素の濃度分布のピークの窒素の濃度は、例えば、４×１０１９ｃｍ−３以上４×１０２3ｃｍ−３以下である。終端を確実にするには、１×１０21ｃｍ−３以上が好ましい。１×１０22ｃｍ−３以上が更に好ましい。一方で、余分な窒素があると、電荷トラップとなるので、１×１０23ｃｍ−３以下が好ましい。典型的には、５．０×１０２２ｃｍ−３程度、すなわち、５．０×１０２２ｃｍ−３±５％である。ピークの窒素の濃度が上記範囲にある場合、電荷トラップのない良好な特性を示す。界面での窒素の面密度は、１×１０１４ｃｍ−２以上２．５×１０１５ｃｍ−２以下が好ましい。典型的には、１．４×１０１５ｃｍ−２程度、すなわち、１．４×１０１５ｃｍ−２±５％である。窒素の面密度が上記範囲にある場合、電荷トラップのない良好な特性を示す。
窒素の濃度分布のピークからゲート絶縁層２８の側に１ｎｍ離れた第１の位置Ｘにおける窒素の濃度は１×１０１８ｃｍ−３以下である。また、窒素の濃度分布のピークから炭化珪素層１０の側に１ｎｍ離れた第２の位置Ｙにおける窒素の濃度は１×１０１８ｃｍ−３以下である。
図４は、第１の実施形態の半導体装置の窒素原子の結合状態を示す模式図である。図４（ａ）は窒素原子が３配位の場合、図４（ｂ）は窒素原子が４配位の場合である。
図４（ａ）に示す３配位の場合、窒素原子は３個のシリコン原子と結合する。図４（ｂ）に示す４配位の場合、窒素原子は４個のシリコン原子と結合する。
界面終端領域４０において、３個のシリコン原子と結合する窒素原子の量が、４個のシリコン原子と結合する窒素原子の量よりも多い。言い換えれば、界面終端領域４０において、３配位の窒素原子の量が、４配位の窒素原子の量よりも多い。
例えば、界面終端領域４０に存在する窒素原子の９０％以上が、３配位の窒素原子である。３配位の窒素原子の濃度は、例えば、１×１０２２ｃｍ−３以上である。
界面終端領域４０に存在する３配位の窒素原子は、炭化珪素層１０の表面のダングリングボンドを終端している。
窒素は炭化珪素層１０の最上層を構成するバイレイヤの炭素原子を置換する。余分なシリコン原子や炭素原子をゲート絶縁層２８側に放出して、終端元素は、最終的には、炭化珪素層１０と３配位で結合していることになる。窒素は、炭化珪素の結晶構造の炭素原子の位置にある。最表面のシリコンの一部がゲート絶縁層２８側に吸収され、窒素は、炭化珪素層１０のシリコン原子と３配位していることになる。
炭化珪素層１０のバルク中に存在し、炭化珪素の結晶構造の炭素サイトを置換している窒素原子は、４配位となる。この４配位になった窒素は、ｎ型のドーパントになるので、閾値を低下させる。
第２の位置Ｙにおける４個のシリコン原子と結合する窒素原子の濃度は１×１０１８ｃｍ−３以下である。言い換えれば、第２の位置Ｙにおける４配位の窒素原子の濃度は１×１０１８ｃｍ−３以下である。
炭素の濃度分布は、界面終端領域４０からゲート絶縁層２８に向かって減少する。第１の位置Ｘにおける炭素の濃度は１×１０１８ｃｍ−３以下である。
酸素原子に結合する炭素原子と、酸素原子に結合する窒素原子を含む複合体の、位置Ｘにおける濃度は、例えば、１×１０１８ｃｍ−３以下である。
ゲート電極３０は、ゲート絶縁層２８の上に設けられる。ゲート電極３０は、炭化珪素層１０との間にゲート絶縁層２８を挟む。ゲート電極３０は、ドリフト領域１４との間にゲート絶縁層２８を挟む。ゲート電極３０は、ｐウェル領域１６との間にゲート絶縁層２８を挟む。
ゲート電極３０には、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。
層間絶縁膜３２は、ゲート電極３０上に形成される。層間絶縁膜３２は、例えば、酸化シリコン膜である。
ソース電極３４は、ソース領域１８とｐウェルコンタクト領域２０とに電気的に接続される。ソース電極３４は、ｐウェル領域１６に電位を与えるｐウェル電極としても機能する。
ソース電極３４は、例えば、Ｎｉ（ニッケル）のバリアメタル層と、バリアメタル層上のアルミニウムのメタル層との積層で構成される。ニッケルのバリアメタル層と炭化珪素層は、反応してニッケルシリサイド（ＮｉＳｉ、Ｎｉ２Ｓｉなど）を形成しても構わない。ニッケルのバリアメタル層とアルミニウムのメタル層とは、反応により合金を形成しても構わない。
ドレイン電極３６は、炭化珪素層１０のソース電極３４と反対側、すなわち、裏面側に設けられる。ドレイン電極３６は、例えば、ニッケルである。ニッケルは、ドレイン領域１２と反応して、ニッケルシリサイド（ＮｉＳｉ、Ｎｉ２Ｓｉなど）を形成しても構わない。
なお、第１の実施形態において、ｎ型不純物は、例えば、窒素やリンである。ｎ型不純物としてヒ素（Ａｓ）又はアンチモン（Ｓｂ）を適用することも可能である。
また、第１の実施形態において、ｐ型不純物は、例えば、アルミニウムである。ｐ型不純物として、ボロン（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）を適用することも可能である。
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。
第１の実施形態の半導体装置の製造方法は、炭化珪素層の表面に酸化シリコン膜を形成し、酸化シリコン膜を形成した後に、アンモニアガスを含む第１の雰囲気、窒素ガスと水素ガスとを含む第２の雰囲気、及び、窒素ガスと二酸化炭素ガスとを含む第３の雰囲気からなる群から選ばれる少なくとも一つの雰囲気で、１２００℃以上１６００℃以下の温度で第１の熱処理を行い、第１の熱処理の後に、窒素酸化物ガス含む雰囲気で、７５０℃以上１０５０℃以下の温度で第２の熱処理を行う。
以下、第１の熱処理をアンモニアガス（ＮＨ３）を含む第１の雰囲気で行う場合を例に説明する。
図５は、第１の実施形態の半導体装置の製造方法の工程フロー図である。
図５に示すように、第１の実施形態の半導体装置の製造方法は、炭化珪素層準備（ステップＳ１００）、ｐ型不純物イオン注入（ステップＳ１０１）、ｎ型不純物イオン注入（ステップＳ１０２）、ｐ型不純物イオン注入（ステップＳ１０３）、酸化シリコン膜形成（ステップＳ１０４）、第１の熱処理（ステップＳ１０５）、第２の熱処理（ステップＳ１０６）、ゲート電極形成（ステップＳ１０７）、層間絶縁膜形成（ステップＳ１０８）、ソース電極形成（ステップＳ１０９）、及び、ドレイン電極形成（ステップＳ１１０）を備える。
ステップＳ１００では、炭化珪素層１０を準備する。炭化珪素層１０は、ｎ＋型のドレイン領域１２とｎ−型のドリフト領域１４を備える。ドリフト領域１４は、例えば、ドレイン領域１２上にエピタキシャル成長法により形成される。
ドレイン領域１２は、ｎ型不純物として窒素を含む。ドレイン領域１２のｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ドリフト領域１４は、ｎ型不純物として、窒素を含む。ドリフト領域１４のｎ型不純物濃度は、例えば、１×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。ドリフト領域１４の厚さは、例えば、５μｍ以上１００μｍ以下である。
ステップＳ１０１では、まず、フォトリソグラフィーとエッチングによるパターニングにより、第１のマスク材を形成する。そして、第１のマスク材をイオン注入マスクとして用いて、ｐ型不純物であるアルミニウムをドリフト領域１４にイオン注入する。イオン注入によりｐウェル領域１６が形成される。
ステップＳ１０２では、まず、フォトリソグラフィーとエッチングによるパターニングにより、第２のマスク材を形成する。そして、第２のマスク材をイオン注入マスクとして用いて、ｎ型不純物であるリンをドリフト領域１４にイオン注入し、ソース領域１８を形成する。
ステップＳ１０３では、フォトリソグラフィーとエッチングによるパターニングにより、第３のマスク材を形成する。第３のマスク材をイオン注入マスクとして用いて、ｐ型不純物であるアルミニウムをドリフト領域１４にイオン注入し、ｐウェルコンタクト領域２０を形成する。
ステップＳ１０４では、炭化珪素層１０の上に酸化シリコン膜を形成する。酸化シリコン膜は、最終的に、ゲート絶縁層２８となる。
酸化シリコン膜は、気相成長により形成される。酸化シリコン膜は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）、又は、Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＰＶＤ法）（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成される。酸化シリコン膜は、堆積膜である。酸化シリコン膜の厚さは、例えば、３０ｎｍ以上１００ｎｍ以下である。酸化シリコン膜の厚さは、例えば、４０ｎｍ以上５０ｎｍ以下である。
酸化シリコン膜は、例えば、オルトケイ酸テトラエチル（ＴＥＯＳ）をソースガスとしてＣＶＤ法により形成される酸化シリコン膜である。また、酸化シリコン膜は、例えば、ジクロロシランガス（ＳｉＨ２Ｃｌ２）と一酸化二窒素ガス（Ｎ２Ｏ）をソースガスとしてＣＶＤ法により形成される酸化シリコン膜である。
ステップＳ１０５では、第１の熱処理が行われる。第１の熱処理は、アンモニアガス（ＮＨ３）を含む雰囲気で行われる。
例えば、炭化珪素層１０が入れられた反応炉に、アンモニアガス（ＮＨ３）を供給して熱処理を行う。
第１の熱処理の温度は、１２００℃以上１６００℃以下である。
第１の熱処理の雰囲気のアンモニアガスの分圧は、例えば、９０％以上である。
第１の熱処理により、界面終端領域４０が炭化珪素層１０と酸化シリコン膜との界面に形成される。
第１の熱処理は、酸化シリコン膜のデンシファイアニールとしても機能する。第１の熱処理により、酸化シリコン膜が高密度な膜となる。
ステップＳ１０６では、第２の熱処理が行われる。第２の熱処理は、窒素酸化物ガス（ＮＯｘ）を含む雰囲気で行われる。窒素酸化物ガスは、例えば、一酸化窒素ガス（ＮＯ）である。また、窒素酸化物ガスは、例えば、一酸化二窒素ガス（Ｎ２Ｏ）である。
例えば、炭化珪素層１０が入れられた反応炉に、窒素酸化物ガス（ＮＯｘ）を供給して熱処理を行う。
第２の熱処理の温度は、７５０℃以上１０５０℃以下である。第２の熱処理の温度は、第１の熱処理の温度よりも低い。
第２の熱処理の雰囲気の窒素酸化物ガスの分圧は、例えば、１０％以上である。
第２の熱処理により、酸化シリコン膜の中の窒素が除去される。第２の熱処理により、窒素欠陥の低減された酸化シリコン膜が形成される。
ステップＳ１０７では、ゲート絶縁層２８の上に、ゲート電極３０を形成する。ゲート電極３０は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。
ステップＳ１０８では、ゲート電極３０の上に、層間絶縁膜３２が形成される。層間絶縁膜３２は、例えば、酸化シリコン膜である。
ステップＳ１０９で、ソース電極３４が形成される。ソース電極３４は、ソース領域１８、及び、ｐウェルコンタクト領域２０の上に形成される。ソース電極３４は、例えば、ニッケル（Ｎｉ）とアルミニウム（Ａｌ）のスパッタにより形成される。
ステップＳ１１０では、ドレイン電極３６が形成される。ドレイン電極３６は、炭化珪素層１０の裏面側に形成される。ドレイン電極３６は、例えば、ニッケルのスパッタにより形成される。
以上の製造方法により、図１に示すＭＯＳＦＥＴ１００が形成される。
次に、第１の実施形態の半導体装置及び半導体装置の製造方法の作用及び効果について説明する。
炭化珪素を用いてＭＯＳＦＥＴを形成する場合、キャリアの移動度が低下するという問題がある。キャリアの移動度が低下する一つの要因は、炭化珪素層とゲート絶縁層との間の界面準位（ｉｎｔｅｒｓｕｒｆａｃｅ ｓｔａｔｅ）であると考えられている。界面準位は、炭化珪素層の表面に存在するダングリングボンドによって生じると考えられる。
第１の実施形態のＭＯＳＦＥＴ１００は、炭化珪素層１０とゲート絶縁層２８との間に窒素が偏析した界面終端領域４０を備える。界面終端領域４０により、ダングリングボンドが低減される。したがって、キャリアの移動度の低下が抑制されたＭＯＳＦＥＴが実現される。
また、炭化珪素を用いてＭＯＳＦＥＴを形成する場合、キャリアの移動度の低下や、閾値電圧の変動が生じるという問題がある。また、ゲート絶縁層のリーク電流が増大したり、ゲート絶縁層の信頼性が低下したりするという問題がある。上記の問題が生じる一つの要因は、ゲート絶縁層の中に存在する炭素欠陥や窒素欠陥であると考えられている。
炭素欠陥や窒素欠陥は、ゲート絶縁層の中にトラップ準位を形成することで、上記の問題を生じさせる要因となると考えられる。
第１の実施形態のＭＯＳＦＥＴ１００は、ゲート絶縁層２８の中の炭素欠陥及び窒素欠陥の量が低減されている。したがって、炭素欠陥や窒素欠陥に起因する、キャリアの移動度の低下、閾値電圧の変動、ゲート絶縁層のリーク電流の増大、又は、ゲート絶縁層の信頼性の低下が抑制される。以下、詳述する。
炭素欠陥には、様々な形態がある。例えば、炭素原子同士の二重結合、３個のシリコン原子が配位した三配位炭素、炭素原子に酸素原子が二重結合した構造などである。これらの炭素欠陥は、Ｐｚ軌道に起因するトラップ準位を形成することが、発明者らの第一原理計算により明らかになっている。これらの炭素欠陥は、酸化シリコンの酸素サイトに炭素原子が入ることにより形成される。
窒素欠陥には、様々な形態がある。
図６は、窒素欠陥の説明図である。図６（ａ）は、酸素原子に結合する炭素原子と、酸素原子に結合する窒素原子を含む複合体を示す。図６（ａ）は、Ｃ−Ｏ−Ｎ結合を示す。Ｃ−Ｏ−Ｎ結合の炭素原子及び窒素原子は、酸化シリコンのシリコンサイトに入っている。
図６（ｂ）は、窒素原子が少なくとも２個のシリコン原子に結合する構造を含む窒素欠陥である。図６（ｂ）の窒素欠陥では、酸化シリコンの酸素サイトに窒素原子が入っている。
図７は、第１の比較例の半導体装置の製造方法の工程フロー図である。第１の比較例の半導体装置の製造方法は、第１の実施形態の半導体装置の製造方法のアンモニアガス（ＮＨ３）を含む雰囲気で行われる第１の熱処理（ステップＳ１０５）にかえて、窒素酸化物ガス（ＮＯｘ）を含む雰囲気で行われる熱処理（ステップＳ９０５）を行う。また、窒素酸化物ガス（ＮＯｘ）を含む雰囲気で行われる第２の熱処理（ステップＳ１０６）は行われない。なお、熱処理（ステップＳ９０５）は、第２の熱処理（ステップＳ１０６）よりも高温の熱処理である。
ステップＳ９０５では、熱処理が行われる。熱処理は、窒素酸化物ガス（ＮＯｘ）を含む雰囲気で行われる。窒素酸化物ガスは、例えば、一酸化窒素ガス（ＮＯ）である。また、窒素酸化物ガスは、例えば、一酸化二窒素ガス（Ｎ２Ｏ）である。
熱処理の温度は、例えば、１１００℃以上１４５０℃以下である。
ステップＳ９０５の熱処理により、界面終端領域が炭化珪素層と酸化シリコン膜との界面に形成される。
図８は、第１の比較例の半導体装置の元素濃度分布を示す図である。第１の比較例の半導体装置は、図７に示す製造方法で製造されたＭＯＳＦＥＴである。
図８は、ゲート絶縁層、界面終端領域、及び、炭化珪素層の中の、元素濃度分布を示す図である。図８は、窒素と炭素の濃度分布を示す。
窒素の濃度分布は、界面終端領域にピークを有する。ピークの窒素の濃度は、例えば、１×１０２１ｃｍ−３以上１×１０２２ｃｍ−３未満である。窒素は、炭化珪素層と、ゲート絶縁層との間の界面に偏析している。界面終端の窒素量として、不十分である。第１の比較例の窒素酸化物ガスでの高温処理では、基板表面の酸化と窒化が同時に起こる。酸化により界面が基板側に移動することになるので、窒化量に上限があり、界面窒素量のピーク値が必要量に達せず、１×１０２２ｃｍ−３未満に抑制されてしまう。この上限値は、面方位によらず、１×１０２２ｃｍ−３未満であり、界面終端の窒素量として不十分であり、界面準位が残留し、移動度劣化を招く。
窒素の濃度分布のピークからゲート絶縁層の側に１ｎｍ離れた第１の位置Ｘにおける窒素の濃度は１×１０１８ｃｍ−３より高い。この値は、膜中の残留窒素濃度として高すぎる。
窒素の濃度分布のピークから炭化珪素層の側に１ｎｍ離れた第２の位置Ｙにおける窒素の濃度は１×１０１８ｃｍ−３より高い。この値は、炭化珪素層中の窒素濃度として高すぎる。
炭素の濃度分布は、界面終端領域からゲート絶縁層に向かって減少する。第１の位置Ｘにおける炭素の濃度は１×１０１８ｃｍ−３以下より高い。この値は、膜中の残留炭素濃度として高すぎる。
第１の比較例のＭＯＳＦＥＴは、窒素が偏析した界面終端領域を備える。しかし、界面終端に必要な窒素量に達していない。第１の実施形態のＭＯＳＦＥＴ１００と同様、キャリアの移動度の低下が抑制されるが、十分ではない。
第１の比較例のＭＯＳＦＥＴは、ゲート絶縁層の中の炭素や窒素の濃度が、第１の実施形態のＭＯＳＦＥＴ１００に比べ高い。ゲート絶縁層の中の炭素は、炭素欠陥を形成している。また、ゲート絶縁層の中の窒素は、窒素欠陥を形成している。ゲート絶縁層の中の窒素は、例えば、Ｃ−Ｏ−Ｎ結合を有する窒素欠陥を形成している。
ゲート絶縁層の中の炭素は、高温での窒素酸化物ガス処理によって炭化珪素層の表面が酸化される際に、炭化珪素層から放出される炭素に由来すると考えられる。また、窒素酸化物ガスの窒素が、炭化珪素層から放出される炭素と結合し、Ｃ−Ｏ−Ｎ結合を形成することで、ゲート絶縁層の中に残留すると考えられる。
したがって、第１の比較例のＭＯＳＦＥＴでは、界面終端不足により残留している界面準位、及びゲート絶縁層の中の炭素欠陥や窒素欠陥に起因するトラップにより、キャリアの移動度の低下、閾値電圧の変動、ゲート絶縁層のリーク電流の増大、又は、ゲート絶縁層の信頼性の低下が問題となる。
図９は、第２の比較例の半導体装置の製造方法の工程フロー図である。第２の比較例の半導体装置の製造方法は、第１の比較例の窒素酸化物ガス（ＮＯｘ）を含む雰囲気の熱処理（ステップＳ９０５）にかえて、アンモニアガス（ＮＨ３）を含む雰囲気の熱処理（ステップＳ９１５）行う。
ステップＳ９１５では、熱処理が行われる。熱処理は、アンモニアガス（ＮＨ３）を含む雰囲気で行われる。
熱処理の温度は、例えば、１２００℃以上１６００℃以下である。
ステップＳ９１５の熱処理により、界面終端領域が炭化珪素層と酸化シリコン膜との界面に形成される。
図１０は、第２の比較例の半導体装置の元素濃度分布を示す図である。第２の比較例の半導体装置は、図９に示す製造方法で製造されたＭＯＳＦＥＴである。
図１０は、ゲート絶縁層、界面終端領域、及び、炭化珪素層の中の、元素濃度分布を示す図である。図１０は、窒素と炭素の濃度分布を示す。
窒素の濃度分布は、界面終端領域にピークを有する。ピークの窒素の濃度は、例えば、１×１０２２ｃｍ−３以上である。窒素は、炭化珪素層と、ゲート絶縁層との間の界面に偏析している。この高温処理アンモニア（ＮＨ３）処理では、界面終端に十分な窒素量が導入可能である。したがって、第２の比較例のＭＯＳＦＥＴでは、界面終端は十分であり、界面準位に起因するキャリアの移動度の低下は、第１の比較例のＭＯＳＦＥＴに比べ抑制される。
窒素の濃度分布のピークからゲート絶縁層の側に１ｎｍ離れた第１の位置Ｘにおける窒素の濃度は１×１０１８ｃｍ−３より高い。この値は、膜中の残留窒素濃度として高すぎる。特に、膜中全体に亘って、窒素が大量に残留しており、１×１０２１ｃｍ−３以上になっている。
窒素の濃度分布のピークから炭化珪素層の側に１ｎｍ離れた第２の位置Ｙにおける窒素の濃度は１×１０１８ｃｍ−３より低い。
炭素の濃度分布は、界面終端領域からゲート絶縁層に向かって減少する。第１の位置Ｘにおける炭素の濃度は１×１０１８ｃｍ−３以下より低い。
第２の比較例のＭＯＳＦＥＴは、高濃度に窒素が導入された界面終端領域を備える。したがって、第１の実施形態のＭＯＳＦＥＴ１００と同様、キャリアの移動度の低下が抑制される。
第２の比較例のＭＯＳＦＥＴは、ゲート絶縁層の中の窒素の濃度が、第１の実施形態のＭＯＳＦＥＴ１００に比べ非常に高い。ゲート絶縁層の中の窒素は、窒素欠陥を形成している。
第２の比較例の半導体装置の製造方法では、界面終端領域の形成に酸化性ガスを用いない。したがって、炭化珪素層の表面は酸化されず、炭化珪素層から炭素が放出されない。よって、ゲート絶縁層の中の炭素の濃度は、第１の比較例のＭＯＳＦＥＴより低下する。
第２の比較例のＭＯＳＦＥＴは、第１の比較例のＭＯＳＦＥＴよりも、ゲート絶縁層の中の炭素欠陥が低減する。さらに、ゲート絶縁層の中の炭素の濃度が低いため、Ｃ−Ｏ−Ｎ結合を有する窒素欠陥も、第１の比較例のＭＯＳＦＥＴより低減する。
したがって、第２の比較例のＭＯＳＦＥＴでは、ゲート絶縁層の中の炭素欠陥やＣ−Ｏ−Ｎ結合を有する窒素欠陥に起因するキャリアの移動度の低下、閾値電圧の変動、ゲート絶縁層のリーク電流の増大、又は、ゲート絶縁層の信頼性の低下の問題は、第１の比較例のＭＯＳＦＥＴに比べ抑制される。しかし、ゲート絶縁層の中に大量に残留している窒素欠陥に起因するキャリアの移動度の低下、閾値電圧の変動、ゲート絶縁層のリーク電流の増大、又は、ゲート絶縁層の信頼性の低下の問題は、第１の比較例のＭＯＳＦＥＴに比べ悪化している。膜中に大量の窒素が残留しているためである。
なお、第２の比較例の半導体装置の製造方法では、界面終端領域の形成に酸化性ガスを用いない。したがって、炭化珪素層の表面は酸化されない。炭化珪素層１０の表面の酸化を抑制することで、界面終端領域４０の窒素濃度を第１の比較例のＭＯＳＦＥＴに比べ高くすることができる。また、炭化珪素層１０の表面の酸化を抑制することで、第２の位置Ｙの窒素濃度を低減することが可能となる。
第１の実施形態のＭＯＳＦＥＴ１００は、図３に示すように、ゲート絶縁層２８の中の第１の位置Ｘにおける炭素の濃度は１×１０１８ｃｍ−３以下である。第１の位置Ｘにおける炭素の濃度は１×１０１７ｃｍ−３以下であることが好ましく、１×１０１６ｃｍ−３以下であることがより好ましい。また、第１の位置Ｘにおける窒素の濃度は１×１０１８ｃｍ−３以下である。第１の位置Ｘにおける窒素の濃度は１×１０１７ｃｍ−３以下であることが好ましく、１×１０１６ｃｍ−３以下であることがより好ましい。
第１の実施形態のＭＯＳＦＥＴ１００は、図３に示すように、ゲート絶縁層２８の中の炭素や窒素の濃度が、第１の比較例のＭＯＳＦＥＴに比べて低い。また、ゲート絶縁層２８の中の窒素の濃度が、第２の比較例のＭＯＳＦＥＴに比べて低い。したがって、ゲート絶縁層２８の中の炭素欠陥及びＣ−Ｏ−Ｎ結合を有する窒素欠陥の量が少ない。
よって、第１の実施形態のＭＯＳＦＥＴ１００では、ゲート絶縁層の中の炭素欠陥及び窒素欠陥に起因するキャリアの移動度の低下、閾値電圧の変動、ゲート絶縁層のリーク電流の増大、又は、ゲート絶縁層の信頼性の低下が抑制される。
第１の比較例のＭＯＳＦＥＴでは、界面窒素量が不十分であり、第１の実施形態に比較して、移動度が低い。また、絶縁膜中に窒素欠陥や炭素欠陥が多いため、第１の実施形態に比較して、信頼性も低い。つまり、第１の比較例では、界面窒素量が足りず、かつ、絶縁膜中の窒素欠陥、炭素欠陥が多い。
第２の比較例のＭＯＳＦＥＴでは、界面窒素量が十分であり、第１の実施形態に比較して、移動度が同等のレベルになる。しかし、絶縁膜中に窒素欠陥が大量にあるため、第１の実施形態に比較して、信頼性が著しく低い。また、第１の比較例のＭＯＳＦＥＴと比べても、信頼性が低い。つまり、第２の比較例では、界面窒素量は足りているが、窒素を十分に入れたために、膜中の窒素欠陥が大量に残留するという弊害が起こっていることがわかる。
第１の実施形態では、例えば第２の比較例に相当するプロセスを行い、界面に十分な窒素を導入している。その後、界面酸化が起こらない低温での酸窒化処理により、絶縁膜中に大量に残留している窒素を、絶縁膜中から追い出している。その際、界面酸化が起こると、第１の比較例にあるように、界面窒素量が減ってしまうので、界面酸化が起こらない温度にて処理をすることが重要である。
第１の実施形態のＭＯＳＦＥＴ１００は、第１の実施形態の製造方法を用いて製造される。
第１の実施形態の製造方法では、ステップＳ１０４で酸化シリコン膜を形成した後に、ステップＳ１０５で第１の熱処理が行われる。第１の熱処理は、アンモニアガス（ＮＨ３）を含む雰囲気で行われる。
第１の熱処理により界面終端領域４０が形成された直後の元素濃度分布は、図１０に示した第２の比較例の半導体装置の元素濃度分布と同様である。
ステップＳ１０５の第１の熱処理の直後は、酸化シリコン膜の中の窒素の濃度が高い。酸化シリコン膜の中の窒素は、例えば、窒素原子が少なくとも２個のシリコン原子に結合する構造を含む窒素欠陥を形成している。この窒素欠陥では、窒素原子が酸化シリコンの酸素サイトを置換している
第１の実施形態の製造方法では、第１の熱処理の後に、ステップ１０６で第２の熱処理が行われる。第２の熱処理は、窒素酸化物ガス（ＮＯｘ）を含む雰囲気で行われる。
第２の熱処理の温度は、１０５０℃以下である。第２の熱処理の温度は低いため、第２の熱処理による炭化珪素層１０の表面の酸化の進行は抑制される。したがって、第２の熱処理により、酸化シリコン膜の中の炭素の濃度が増加することが抑制される。また、界面終端に寄与していた窒素が膜中に拡散してしまい、界面窒素量が減少してしまうことが抑制される。つまり、界面窒素量は保たれる。
第２の熱処理の雰囲気中に窒素酸化物ガス（ＮＯｘ）を含むことにより、酸化シリコン膜の中の窒素欠陥が低減される。酸化シリコンの酸素サイトを置換している窒素原子が、窒素酸化物ガス（ＮＯｘ）の酸素原子で置換され、窒素原子が窒素ガス（Ｎ２）となって酸化シリコン膜中から放出されると考えられる。
したがって、第２の熱処理により、酸化シリコン膜の中の窒素欠陥が低減され、酸化シリコン膜の窒素の濃度が低減する。酸化シリコン膜の中に窒素が大量に入っているため、高めの温度にて、十分に長い時間のアニールをすることが好ましい。酸化シリコン膜のゲート絶縁層２８の中に１ｎｍ入った第１の位置Ｘにおいて、窒素の濃度を１×１０１８ｃｍ−３以下にするには、例えば、９５０℃にて、少なくも３０分の処理を行うことが好ましい。１×１０１７ｃｍ−３以下にするには、９５０℃にて、少なくとも１時間以上、１×１０１６ｃｍ−３以下にするには、９５０℃にて、少なくとも２時間以上の処理を行うことが好ましい。
第１の実施形態の製造方法によれば、界面窒素量が十分であり、かつ、ゲート絶縁層２８の中の炭素欠陥及び窒素欠陥の量が低減されたＭＯＳＦＥＴ１００が実現できる。
ＭＯＳＦＥＴ１００のキャリアの移動度の低下を抑制する観点から、窒素の濃度分布の界面終端領域４０のピークの窒素の濃度は、１×１０２２ｃｍ−３以上であることが好ましく、５×１０２２ｃｍ−３以上であることがより好ましい。
また、ＭＯＳＦＥＴ１００のキャリアの移動度の低下を抑制する観点から、窒素の濃度分布のピークから炭化珪素層１０の側に１ｎｍ離れた第２の位置Ｙにおける窒素の濃度は１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３以下であることがより好ましく、２×１０１６ｃｍ−３以下であることが更に好ましい。また、ＭＯＳＦＥＴ１００のキャリアの移動度の低下を抑制する観点から、第２の位置Ｙにおける４個のシリコン原子と結合する窒素原子の濃度は１×１０１８ｃｍ−３以下であることが好ましい。
界面終端領域４０の窒素の濃度を高くする観点から、第１の熱処理は、１３００℃以上であることが好ましく１４００℃以上であることがより好ましい。
酸化シリコン膜の中の窒素欠陥を低減する観点から、第２の熱処理の温度は、８００℃以上であることが好ましく、８５０℃以上であることがより好ましく、９２５℃以上であることが更に好ましい。
酸化シリコン膜の中の窒素欠陥を低減する観点から、第２の熱処理の窒素酸化物ガスは、酸化力の高い一酸化二窒素ガス（Ｎ２Ｏ）であることが好ましい。
また、炭化珪素層１０の酸化を抑制する観点から、第２の熱処理の温度は、１０００℃以下であることが好ましく、９５０℃以下であることがより好ましい。
なお、第１の熱処理を、窒素ガス（Ｎ２）と水素ガス（Ｈ２）とを含む第２の雰囲気、又は、窒素ガス（Ｎ２）と二酸化炭素ガス（ＣＯ２）とを含む第３の雰囲気で行う場合も、アンモニアガス（ＮＨ３）を含む第１の雰囲気で行う場合と同様の作用及び効果が実現できる。つまり、界面窒素量は十分だが、絶縁膜中に余分な窒素が残留することになる。
アンモニアガス（ＮＨ３）を含む第１の雰囲気、窒素ガス（Ｎ２）と水素ガス（Ｈ２）とを含む第２の雰囲気、又は、窒素ガス（Ｎ２）と二酸化炭素ガス（ＣＯ２）とを含む第３の雰囲気、それぞれでの処理では、界面酸化が進まず、界面炭素を引き抜き、そこに窒素を導入できる。例えば、第１の比較例にあるように、酸素を使って界面炭素を引き抜く場合、酸化反応と窒化反応が競合し、界面が移動してしまう。このため、界面終端窒素量を十分な量にできなかった。第１の実施形態のように、酸化を伴わない方法で第１の熱処理をすることで、界面窒素量を十分なものとすることができる。一方で、酸化を伴わない方法の第１の熱処理だけでは、たとえ後から絶縁膜を成膜したとしても、余分な窒素が絶縁膜中に残留してしまうので、信頼性に問題があった。
発明者の検討により、低温酸窒化ガスにて処理をすると、界面を固定した状態で、絶縁膜中の窒素を取り除くことができることが明らかになった。酸化を伴わない方法で第１の熱処理を行った後に、低温酸窒化ガスにて処理を行うことで、移動度が高く、かつ、信頼性が高いＭＯＳＦＥＴを得ることができる。
第１の第１の比較例では、界面窒化を目的として、酸窒化ガスの処理を高温で行う。この処理の際に、界面酸化が起こるため、界面窒素量が不十分となる。また、絶縁膜中に炭素欠陥が残留し、Ｃ−Ｏ−Ｎ窒素欠陥などが残留する。その結果、移動度が低く、信頼性の低いＭＯＳＦＥＴしか得られない。
以上、第１の実施形態によれば、界面窒素量は十分であり、かつ、絶縁層中の炭素欠陥及び窒素欠陥の量が低減する半導体装置及び半導体装置の製造方法が実現される。
（第２の実施形態）
第２の実施形態の半導体装置の製造方法は、酸化シリコン膜は、酸素ガスと二酸化炭素ガスとを含む雰囲気で、熱酸化により形成する点で、第１の実施形態の半導体装置の製造方法と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１１は、第２の実施形態の半導体装置の製造方法の工程フロー図である。第２の実施形態の半導体装置の製造方法により、図１に示すＭＯＳＦＥＴ１００が形成される。第２の実施形態の半導体装置の製造方法は、第１の実施形態の半導体装置の製造方法が酸化シリコン膜を気相成長により形成すること（ステップＳ１０４）にかえて、酸化シリコン膜を酸素ガスと二酸化炭素ガスとを含む雰囲気で、熱酸化により形成する（ステップＳ２０４）。
ステップＳ２０４では、酸化シリコン膜を酸素ガス（Ｏ２）と二酸化炭素ガス（ＣＯ２）とを含む雰囲気で、熱酸化により形成する。
例えば、炭化珪素層１０が入れられた反応炉に、酸素ガス（Ｏ２）及び二酸化炭素ガス（ＣＯ２）を供給して熱酸化を行う。
熱酸化の温度は、例えば、１０５０℃以上１４５０℃以下以上である。
例えば、第１の実施形態のように、酸化シリコン膜を気相成長により形成する場合を考える。この場合、気相成長のソースガスに含まれる炭素や、窒素がゲート絶縁層２８に残留するおそれがある。残留した炭素や窒素が、炭素欠陥や窒素欠陥を形成するおそれがある。
第２の実施形態の半導体装置の製造方法では、炭化珪素層１０が熱酸化される際に、雰囲気中に二酸化炭素ガスが存在することにより、炭化珪素層１０の表面で式（１）の反応が進む。
Ｃ＋ＣＯ２→２ＣＯ ・・・（１）
式（１）の反応が進むことにより、炭化珪素層１０の表面の酸化で放出される炭素は、ＣＯとなって雰囲気中に除去される。したがって、雰囲気中に二酸化炭素ガスを含まない場合と比較して、ゲート絶縁層２８の中に残存する炭素の量は少なくなる。よって、ゲート絶縁層２８の中の炭素欠陥が低減する。
また、ゲート絶縁層２８の中に残存する炭素の量が少なくなることで、ゲート絶縁層２８に形成されるＣ−Ｏ−Ｎ結合の量も少なくなる。したがって、ゲート絶縁層２８の中の窒素の濃度も低くなる。よって、ゲート絶縁層２８の中の窒素欠陥が低減する。
以上、第２の実施形態によれば、界面窒素量は十分であり、かつ、絶縁層中の炭素欠陥及び窒素欠陥の量が低減する半導体装置及び半導体装置の製造方法が実現される。
（第３の実施形態）
第３の実施形態の半導体装置の製造方法は、酸化シリコン膜の形成前に、炭化珪素層の上に窒化シリコン膜を形成する点で、第１の実施形態の半導体装置の製造方法と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１２は、第３の実施形態の半導体装置の製造方法の工程フロー図である。第３の実施形態の半導体装置の製造方法により、図１に示すＭＯＳＦＥＴ１００が形成される。第３の実施形態の半導体装置の製造方法は、酸化シリコン膜を形成する（ステップＳ１０４）前に、窒化シリコン膜を形成する（ステップＳ３０４）。
ステップＳ３０４では、窒化シリコン膜を炭化珪素層１０の上に形成する。窒化シリコン膜は、例えば、ＣＶＤ法により形成する。
窒化シリコン膜の膜厚は、例えば、０．５ｎｍ以上３ｎｍ以下である。
窒化シリコン膜を炭化珪素層１０の上に形成することで、界面終端領域４０の窒素の濃度を高くすることが容易になる。
なお、窒化シリコン膜からでる余剰の窒素は、アンモニアガス（ＮＨ３）を含む雰囲気で行われる第１の熱処理（Ｓ１０５）の際に、酸化シリコン膜の中に拡散する。酸化シリコン膜の中に拡散した窒素は、窒素酸化物ガス（ＮＯｘ）を含む雰囲気で行われる第２の熱処理で、酸化シリコン膜の中から除去される。絶縁膜中の窒素が少量にとどまるため、第１の実施形態に比較して、より低温の、より短い時間のアニールによって窒素量を低下させることが可能となる。酸化シリコン膜中に１ｎｍ入った位置Ｘにおいて、１×１０１８ｃｍ−３以下にするには、たとえば、９２５℃、１５分程度の処理を行うことが好ましい。１×１０１７ｃｍ−３以下にするには、９２５℃、０．５時間程度、１×１０１６ｃｍ−３以下にするには、９２５℃、１時間程度の処理を行うことが好ましい。
以上、第３の実施形態によれば、界面窒素量は十分であり、かつ、絶縁層中の炭素欠陥及び窒素欠陥の量が低減する半導体装置及び半導体装置の製造方法が実現される。
（第４の実施形態）
第４の実施形態の半導体装置の製造方法は、炭化珪素層の表面に、アンモニアガスを含む第１の雰囲気、窒素ガスと水素ガスとを含む第２の雰囲気、及び、窒素ガスと二酸化炭素ガスとを含む第３の雰囲気からなる群から選ばれる少なくとも一つの雰囲気で、１２００℃以上１６００℃以下の温度で第１の熱処理を行い、第１の熱処理の後に、炭化珪素層の上に酸化シリコン膜を形成し、酸化シリコン膜を形成した後、不活性ガスを含む雰囲気で第２の熱処理を行い、第２の熱処理の後に、窒素酸化物ガス含む雰囲気で、７５０℃以上１０５０℃以下の温度で第３の熱処理を行う。第１の熱処理を、酸化シリコン膜の形成の前に行う点で、第１の実施形態の半導体装置の製造方法と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
以下、第１の熱処理をアンモニアガスを含む第１の雰囲気で行う場合を例に説明する。
図１３は、第４の実施形態の半導体装置の製造方法の工程フロー図である。第４の実施形態の半導体装置の製造方法により、図１に示すＭＯＳＦＥＴ１００が形成される。
図１３に示すように、第１の実施形態の半導体装置の製造方法は、炭化珪素層準備（ステップＳ４００）、ｐ型不純物イオン注入（ステップＳ４０１）、ｎ型不純物イオン注入（ステップＳ４０２）、ｐ型不純物イオン注入（ステップＳ４０３）、第１の熱処理（ステップＳ４０４）、酸化シリコン膜形成（ステップＳ４０５）、第２の熱処理（ステップＳ４０６）、第３の熱処理（ステップＳ４０７）、ゲート電極形成（ステップＳ４０８）、層間絶縁膜形成（ステップＳ４０９）、ソース電極形成（ステップＳ４１０）、及び、ドレイン電極形成（ステップＳ４１１）を備える。
ステップＳ４００では、炭化珪素層１０を準備する。炭化珪素層１０は、ｎ＋型のドレイン領域１２とｎ−型のドリフト領域１４を備える。ドリフト領域１４は、例えば、ドレイン領域１２上にエピタキシャル成長法により形成される。
ドレイン領域１２は、ｎ型不純物として窒素を含む。ドレイン領域１２のｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ドリフト領域１４は、ｎ型不純物として、窒素を含む。ドリフト領域１４のｎ型不純物濃度は、例えば、１×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。ドリフト領域１４の厚さは、例えば、５μｍ以上１００μｍ以下である。
ステップＳ４０１では、まず、フォトリソグラフィーとエッチングによるパターニングにより、第１のマスク材を形成する。そして、第１のマスク材をイオン注入マスクとして用いて、ｐ型不純物であるアルミニウムをドリフト領域１４にイオン注入する。イオン注入によりｐウェル領域１６が形成される。
ステップＳ４０２では、まず、フォトリソグラフィーとエッチングによるパターニングにより、第２のマスク材を形成する。そして、第２のマスク材をイオン注入マスクとして用いて、ｎ型不純物であるリンをドリフト領域１４にイオン注入し、ソース領域１８を形成する。
ステップＳ４０３では、フォトリソグラフィーとエッチングによるパターニングにより、第３のマスク材を形成する。第３のマスク材をイオン注入マスクとして用いて、ｐ型不純物であるアルミニウムをドリフト領域１４にイオン注入し、ｐウェルコンタクト領域２０を形成する。
ステップＳ４０４では、第１の熱処理が行われる。第１の熱処理は、アンモニアガス（ＮＨ３）を含む雰囲気で行われる。
例えば、炭化珪素層１０が入れられた反応炉に、アンモニアガス（ＮＨ３）を供給して熱処理を行う。
第１の熱処理の温度は、１２００℃以上１６００℃以下である。
第１の熱処理の雰囲気のアンモニアガスの分圧は、例えば、９０％以上である。
第１の熱処理により、炭化珪素層１０の表面が窒化され、界面終端領域４０が炭化珪素層１０の表面に形成される。
ステップＳ４０５では、炭化珪素層１０の上に酸化シリコン膜を形成する。酸化シリコン膜は、最終的に、ゲート絶縁層２８となる。
酸化シリコン膜は、気相成長により形成される。酸化シリコン膜は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）、又は、Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＰＶＤ法）（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成される。酸化シリコン膜は、堆積膜である。酸化シリコン膜の厚さは、例えば、３０ｎｍ以上１００ｎｍ以下である。酸化シリコン膜の厚さは、例えば、４０ｎｍ以上５０ｎｍ以下である。
酸化シリコン膜は、例えば、オルトケイ酸テトラエチル（ＴＥＯＳ）をソースガスとしてＣＶＤ法により形成される酸化シリコン膜である。また、酸化シリコン膜は、例えば、ジクロロシランガス（ＳｉＨ２Ｃｌ２）と一酸化二窒素ガス（Ｎ２Ｏ）をソースガスとしてＣＶＤ法により形成される酸化シリコン膜である。
ステップＳ４０６では、第２の熱処理が行われる。第２の熱処理は、不活性ガスを含む雰囲気で行われる。第２の熱処理は、炭化珪素層１０の表面が酸化されない非酸化性雰囲気で行われる。
例えば、炭化珪素層１０が入れられた反応炉に、アルゴンガス（Ａｒ）又は窒素ガス（Ｎ２）を供給して熱処理を行う。
第２の熱処理の温度は、例えば、１０００℃以上１４００℃以下である。
第２の熱処理は、酸化シリコン膜のデンシファイアニールとしても機能する。第２の熱処理により、酸化シリコン膜が高密度な膜となる。また、第２の熱処理により、炭化珪素層１０の表面の余剰の窒素が酸化シリコン膜の中に拡散する。
ステップＳ４０７では、第３の熱処理が行われる。第３の熱処理は、窒素酸化物ガス（ＮＯｘ）を含む雰囲気で行われる。窒素酸化物ガスは、酸化性ガスの一例である。窒素酸化物ガスは、例えば、一酸化窒素ガス（ＮＯ）である。また、窒素酸化物ガスは、例えば、一酸化二窒素ガス（Ｎ２Ｏ）である。
例えば、炭化珪素層１０が入れられた反応炉に、窒素酸化物ガス（ＮＯｘ）を供給して熱処理を行う。
第３の熱処理の温度は、７５０℃以上１０５０℃以下である。第３の熱処理の温度は、第１の熱処理の温度よりも低い。
第３の熱処理の雰囲気の窒素酸化物ガスの分圧は、例えば、１０％以上である。
第３の熱処理により、酸化シリコン膜の中の窒素が除去される。第３の熱処理により、窒素欠陥の低減された酸化シリコン膜が形成される。
ステップＳ４０８では、ゲート絶縁層２８の上に、ゲート電極３０を形成する。ゲート電極３０は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。
ステップＳ４０９では、ゲート電極３０の上に、層間絶縁膜３２が形成される。層間絶縁膜３２は、例えば、酸化シリコン膜である。
ステップＳ４１０で、ソース電極３４が形成される。ソース電極３４は、ソース領域１８、及び、ｐウェルコンタクト領域２０の上に形成される。ソース電極３４は、例えば、ニッケル（Ｎｉ）とアルミニウム（Ａｌ）のスパッタにより形成される。
ステップＳ４１１では、ドレイン電極３６が形成される。ドレイン電極３６は、炭化珪素層１０の裏面側に形成される。ドレイン電極３６は、例えば、ニッケルのスパッタにより形成される。
以上の製造方法により、図１に示すＭＯＳＦＥＴ１００が形成される。
以上、第４の実施形態によれば、界面窒素量は十分であり、かつ、絶縁層中の炭素欠陥及び窒素欠陥の量が低減する半導体装置及び半導体装置の製造方法が実現される。
（第５の実施形態）
第５の実施形態の半導体装置の製造方法は、第１の熱処理の前に、炭化珪素層の上に窒化シリコン膜を形成する点で、第４の実施形態の半導体装置の製造方法と異なる。以下、第４の実施形態と重複する内容については、一部記述を省略する。
図１４は、第５の実施形態の半導体装置の製造方法の工程フロー図である。第５の実施形態の半導体装置の製造方法により、図１に示すＭＯＳＦＥＴ１００が形成される。第５の実施形態の半導体装置の製造方法は、アンモニアガス（ＮＨ３）を含む雰囲気で行われる第１の熱処理（ステップＳ４０４）の前に、窒化シリコン膜を形成する（ステップＳ５０４）。
ステップＳ５０４では、窒化シリコン膜を炭化珪素層１０の上に形成する。窒化シリコン膜は、例えば、ＣＶＤ法により形成する。
窒化シリコン膜の膜厚は、例えば、０．５ｎｍ以上３ｎｍ以下である。
第１の熱処理の前に、窒化シリコン膜を炭化珪素層１０の上に形成することで、界面終端領域４０の窒素の濃度を高くすることが容易になる。
なお、窒化シリコン膜から出る余剰の窒素は、不活性ガスを含む雰囲気で行われる第２の熱処理（ステップＳ４０６）の際に、酸化シリコン膜の中に拡散する。酸化シリコン膜の中に拡散した窒素は、窒素酸化物ガス（ＮＯｘ）を含む雰囲気で行われる第３の熱処理（ステップＳ４０７）で、酸化シリコン膜の中から除去される。
以上、第５の実施形態によれば、界面窒素量は十分であり、かつ、絶縁層中の炭素欠陥及び窒素欠陥の量が低減する半導体装置及び半導体装置の製造方法が実現される。
（第６の実施形態）
第６の実施形態の半導体装置は、トレンチ内にゲート電極を備えるトレンチゲート型のＭＯＳＦＥＴである点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１５は、第６の実施形態の半導体装置の模式断面図である。第６の実施形態の半導体装置は、ＭＯＳＦＥＴ２００である。ＭＯＳＦＥＴ２００は、トレンチ内にゲート電極を備えるトレンチゲート型のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ２００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ２００は、炭化珪素層１０、ゲート絶縁層２８（酸化シリコン層）、ゲート電極３０、層間絶縁膜３２、ソース電極３４、ドレイン電極３６、及び、界面終端領域４０（領域）、トレンチ５０を備える。
炭化珪素層１０は、ドレイン領域１２、ドリフト領域１４、ｐウェル領域１６、ソース領域１８、ｐウェルコンタクト領域２０を備える。
トレンチ５０は、ソース領域１８、及び、ｐウェル領域１６を貫通し、ドリフト領域１４に達する。トレンチ５０の底面は、ドリフト領域１４に位置する。
トレンチ５０の中に、ゲート絶縁層２８及びゲート電極３０が設けられる。トレンチ５０の側面は、例えば、ｍ面に対し０度以上８度以下のオフ角を備える面である。
以上、第６の実施形態によれば、界面窒素量は十分であり、かつ、ゲート絶縁層２８の中の炭素欠陥及び窒素欠陥の量が低減された半導体装置が実現できる。また、トレンチゲート型であるため、チップの単位面積あたりのチャネル密度が高くなり、ＭＯＳＦＥＴのオン抵抗が低減する。
（第７の実施形態）
第７の実施形態の半導体装置は、ＭＯＳＦＥＴの終端領域にゲート絶縁層が存在する点で第１の実施形態と異なっている。第１の実施形態と重複する内容については一部記述を省略する。
図１６は、第７の実施形態の半導体装置の模式断面図である。第７の実施形態の半導体装置は、ＭＯＳＦＥＴ３００である。ＭＯＳＦＥＴ３００は、素子領域と、素子領域の周囲に設けられる終端領域を備えている。終端領域は、ＭＯＳＦＥＴ３００の耐圧を向上させる機能を備える。
素子領域には、例えば、第１の実施形態のＭＯＳＦＥＴ１００がユニットセルとして配置される。
終端領域は、ｐ型のリサーフ領域６０、ｐ＋型のコンタクト領域６２、ｐ型のガードリング領域６４、ゲート絶縁層２８（酸化シリコン層）、フィールド酸化膜３３を備える。
ゲート絶縁層２８の構成は、第１の実施形態のＭＯＳＦＥＴ１００と同様である。
フィールド酸化膜３３は、例えば、酸化シリコン膜である。
炭化珪素層１０とゲート絶縁層２８との間には、図示しない窒素を含む界面終端領域を備える。
ＭＯＳＦＥＴ３００のオフ時に、リサーフ領域６０、ガードリング領域６４、及び、ガードリング領域６４の間のドリフト領域１４に空乏層が形成されることで、ＭＯＳＦＥＴ３００の耐圧が向上する。
しかし、ゲート絶縁層２８中に炭素欠陥又は窒素欠陥に起因するトラップ準位が存在すると、電荷がエネルギー準位にトラップされる。トラップされた電荷の電界により、所望の空乏層が形成されなくなる恐れがある。この場合、ＭＯＳＦＥＴ３００の耐圧が劣化する。
第７の実施形態によれば、界面窒素量は十分であり、かつ、ゲート絶縁層２８の中の炭素欠陥及び窒素欠陥の量が低減される。したがって、ゲート絶縁層２８中のトラップ準位が低減される。よって、所望の空乏層が形成され耐圧の安定したＭＯＳＦＥＴが実現される。
（第８の実施形態）
第８の実施形態のインバータ回路及び駆動装置は、第１の実施形態の半導体装置を備えるインバータ回路及び駆動装置である。
図１７は、第８の実施形態の駆動装置の模式図である。駆動装置７００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
第８の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、インバータ回路１５０及び駆動装置７００の特性が向上する。
（第９の実施形態）
第９の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図１８は、第９の実施形態の車両の模式図である。第９の実施形態の車両８００は、鉄道車両である。車両８００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両８００の車輪９０が回転する。
第９の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両８００の特性が向上する。
（第１０の実施形態）
第１０の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図１９は、第１０の実施形態の車両の模式図である。第１０の実施形態の車両９００は、自動車である。車両９００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両９００の車輪９０が回転する。
第１０の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両９００の特性が向上する。
（第１１の実施形態）
第１１の実施形態の昇降機は、第１の実施形態の半導体装置を備える昇降機である。
図２０は、第１１の実施形態の昇降機（エレベータ）の模式図である。第１１の実施形態の昇降機１０００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機６１６が回転し、かご６１０が昇降する。
第１１の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、昇降機１０００の特性が向上する。
以上、第１ないし第７の実施形態では、炭化珪素の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣなど、その他の結晶構造の炭化珪素に適用することも可能である。
また、第１ないし第７の実施形態では、炭化珪素層のシリコン面、又は、ｍ面にゲート絶縁層２８を設ける場合を例に説明したが、炭化珪素のその他の面、例えば、カーボン面、ａ面、（０−３３−８）面などにゲート絶縁層２８を設ける場合にも本発明を適用することは可能である。
炭化珪素層の酸化速度には面方位依存性がある。第１ないし第７の実施形態において、第１の熱処理の温度を、面方位に応じて最適化することが好ましい。
また、ｎチャネル型のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）にも本発明を適用することは可能である。
また、ｎチャネル型に限らず、ｐチャネル型のＭＯＳＦＥＴ又はＩＧＢＴにも本発明を適用することは可能である。
また、第８ないし第１１の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナーなどに適用することも可能である。
また、第８ないし第１１の実施形態において、第１の実施形態の半導体装置を適用する場合を例に説明したが、例えば、第２ないし第７の実施形態の半導体装置を適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
２８ ゲート絶縁層（酸化シリコン層）
３０ ゲート電極
４０ 界面終端領域（領域）
１００ ＭＯＳＦＥＴ（半導体装置）
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
７００ 駆動装置
８００ 車両
９００ 車両
１０００ 昇降機

Claims (20)

  1. 炭化珪素層と、
    酸化シリコン層と、
    前記炭化珪素層と前記酸化シリコン層との間に位置し、窒素の濃度が１×１０２１ｃｍ−３以上の領域と、を備え、
    前記炭化珪素層、前記酸化シリコン層、及び、前記領域の中の窒素の濃度分布が、前記領域にピークを有し、
    前記ピークから前記酸化シリコン層の側に１ｎｍ離れた第１の位置における窒素の濃度が１×１０１８ｃｍ−３以下であり、前記第１の位置における炭素の濃度が１×１０１８ｃｍ−３以下であり、
    前記ピークから前記炭化珪素層の側に１ｎｍ離れた第２の位置における窒素の濃度が１×１０１８ｃｍ−３以下である半導体装置。
  2. 前記ピークの窒素の濃度は１×１０２２ｃｍ−３以上である請求項１記載の半導体装置。
  3. 前記領域において、３個のシリコン原子と結合する窒素原子の量が、４個のシリコン原子と結合する窒素原子の量よりも多い請求項１又は請求項２記載の半導体装置。
  4. ４個のシリコン原子と結合する窒素原子の前記第２の位置における濃度が１×１０１８ｃｍ−３以下である請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記炭化珪素層との間に前記酸化シリコン層を挟むゲート電極を、更に備える請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 請求項１ないし請求項５いずれか一項記載の半導体装置を備えるインバータ回路。
  7. 請求項１ないし請求項５いずれか一項記載の半導体装置を備える駆動装置。
  8. 請求項１ないし請求項５いずれか一項記載の半導体装置を備える車両。
  9. 請求項１ないし請求項５いずれか一項記載の半導体装置を備える昇降機。
  10. 炭化珪素層の表面に酸化シリコン膜を形成し、
    前記酸化シリコン膜を形成した後に、アンモニアガスを含む第１の雰囲気、窒素ガスと水素ガスとを含む第２の雰囲気、及び、窒素ガスと二酸化炭素ガスとを含む第３の雰囲気からなる群から選ばれる少なくとも一つの雰囲気で、１２００℃以上１６００℃以下の温度で第１の熱処理を行い、
    前記第１の熱処理の後に、窒素酸化物ガスを含む雰囲気で、７５０℃以上１０５０℃以下の温度で第２の熱処理を行う半導体装置の製造方法。
  11. 前記酸化シリコン膜は、気相成長により形成する請求項１０記載の半導体装置の製造方法。
  12. 前記酸化シリコン膜は、酸素ガスと二酸化炭素ガスとを含む雰囲気で、熱酸化により形成する請求項１０記載の半導体装置の製造方法。
  13. 前記酸化シリコン膜の形成前に、前記炭化珪素層の上に窒化シリコン膜を形成する請求項１０ないし請求項１２いずれか一項記載の半導体装置の製造方法。
  14. 前記酸化シリコン膜の厚さは３０ｎｍ以上１００ｎｍ以下である請求項１０ないし請求項１３いずれか一項記載の半導体装置の製造方法。
  15. 前記酸化シリコン膜の上にゲート電極を更に形成する請求項１０ないし請求項１４いずれか一項記載の半導体装置の製造方法。
  16. 炭化珪素層の表面に、アンモニアガスを含む第１の雰囲気、窒素ガスと水素ガスとを含む第２の雰囲気、及び、窒素ガスと二酸化炭素ガスとを含む第３の雰囲気からなる群から選ばれる少なくとも一つの雰囲気で、１２００℃以上１６００℃以下の温度で第１の熱処理を行い、
    前記第１の熱処理の後に、前記炭化珪素層の上に酸化シリコン膜を形成し、
    前記酸化シリコン膜を形成した後、不活性ガスを含む雰囲気で第２の熱処理を行い、
    前記第２の熱処理の後に、窒素酸化物ガスを含む雰囲気で、７５０℃以上１０５０℃以下の温度で第３の熱処理を行う半導体装置の製造方法。
  17. 前記第２の熱処理は、１０００℃以上１４００℃以下の温度で行う請求項１６記載の半導体装置の製造方法。
  18. 前記第１の熱処理の前に、前記炭化珪素層の上に窒化シリコン膜を形成する請求項１６又は請求項１７記載の半導体装置の製造方法。
  19. 前記酸化シリコン膜の厚さは３０ｎｍ以上１００ｎｍ以下である請求項１６ないし請求項１８いずれか一項記載の半導体装置の製造方法。
  20. 前記酸化シリコン膜の上にゲート電極を更に形成する請求項１６ないし請求項１９いずれか一項記載の半導体装置の製造方法。
JP2020145718A 2020-03-19 2020-08-31 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 Active JP7346369B2 (ja)

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11764270B2 (en) * 2020-03-19 2023-09-19 Kabushiki Kaisha Toshiba Semiconductor device, method for manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator
US11239079B2 (en) * 2020-03-19 2022-02-01 Kabushiki Kaisha Toshiba Semiconductor device, method for manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator
JP7273764B2 (ja) * 2020-08-06 2023-05-15 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012038919A (ja) * 2010-08-06 2012-02-23 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP2015069989A (ja) * 2013-09-26 2015-04-13 三菱電機株式会社 炭化珪素半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2413364A4 (en) 2009-03-27 2013-05-08 Sumitomo Electric Industries MOS TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME
KR20110137279A (ko) 2009-04-10 2011-12-22 스미토모덴키고교가부시키가이샤 절연 게이트형 바이폴러 트랜지스터
JP5524103B2 (ja) 2011-02-07 2014-06-18 株式会社東芝 半導体装置
JP6300262B2 (ja) 2013-09-18 2018-03-28 株式会社東芝 半導体装置及びその製造方法
JP5763154B2 (ja) 2013-11-20 2015-08-12 株式会社東芝 半導体素子及びその製造方法
JP7056232B2 (ja) 2018-02-28 2022-04-19 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7242488B2 (ja) 2019-09-17 2023-03-20 株式会社東芝 半導体装置の製造方法
US11764270B2 (en) * 2020-03-19 2023-09-19 Kabushiki Kaisha Toshiba Semiconductor device, method for manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator
US11239079B2 (en) * 2020-03-19 2022-02-01 Kabushiki Kaisha Toshiba Semiconductor device, method for manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator
JP7326227B2 (ja) * 2020-07-01 2023-08-15 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2022144216A (ja) * 2021-03-18 2022-10-03 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7476130B2 (ja) * 2021-03-18 2024-04-30 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012038919A (ja) * 2010-08-06 2012-02-23 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP2015069989A (ja) * 2013-09-26 2015-04-13 三菱電機株式会社 炭化珪素半導体装置の製造方法

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