CN106024849B - 半导体装置、倒相电路、驱动装置、车辆以及升降机 - Google Patents

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Abstract

本发明的实施方式的半导体装置具备:具备第一面的SiC层;绝缘层;以及SiC层的第一面与绝缘层之间的区域,该区域含有Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素,元素的浓度峰的半值全宽为1nm以下,当将在第一面上具有未与SiC层中的Si(硅)或C(碳)之中的任一个键合的键的Si(硅)和C(碳)的面密度设定为第一面密度时,元素的面密度即第二面密度为第一面密度的1/2以下。

Description

半导体装置、倒相电路、驱动装置、车辆以及升降机
本申请基于2015年3月24日申请的日本专利申请第2015-061799号和2015年12月3日申请的日本专利申请第2015-236876号主张优先权,将其全部内容援引至此。
技术领域
本发明的实施方式涉及半导体装置、倒相电路、驱动装置、车辆以及升降机。
背景技术
SiC(碳化硅)作为下一代半导体器件用材料备受期待。SiC与Si(硅)相比,具有带隙为3倍、击穿电场强度为约10倍、热导率为约3倍的优异物性。若充分地利用该特性,就能够实现低损耗且能进行高温动作的半导体器件。
然而,例如当使用SiC来形成MIS(金属绝缘层半导体;Metal InsulatorSemiconductor)结构时,存在于半导体与绝缘层之间的界面态的密度与Si相比变大。因此,有电荷迁移率降低、MISFET(金属绝缘体半导体场效应晶体管;Metal InsulatorSemiconductor Field Effect Transistor)、IGBT(绝缘栅双极型晶体管;Insulated GateBipolar Transistor)的导通电阻变高之类的问题。另外,例如当在SiC上设置金属电极来制造SBD(肖特基势垒二极管;Schottky Barrier Diode)时,由于存在于SiC与金属电极之间的界面态而产生费米能级钉扎。因此,有不能作为SBD实现所希望的特性之类的问题。
发明内容
本发明所要解决的问题是:提供SiC表面的界面态得以降低的半导体装置、倒相电路、驱动装置、车辆以及升降机。
实施方式的半导体装置具备:具备第一面的SiC层;绝缘层;以及上述SiC层的上述第一面与上述绝缘层之间的区域,该区域含有Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素,上述元素的浓度峰的半值全宽为1nm以下,当将在上述第一面上具有未与上述SiC层中的Si(硅)或C(碳)之中的任一个键合的键的Si(硅)和C(碳)的面密度设定为第一面密度时,上述元素的面密度即第二面密度为上述第一面密度的1/2以下。
根据上述构成,提供SiC表面的界面态得以降低的半导体装置。
附图说明
图1是表示第一实施方式的半导体装置的剖视示意图。
图2是表示第一实施方式的SiC半导体的晶体结构的图。
图3是表示在第四实施方式的半导体装置的制造方法中制造中途的半导体装置的剖视示意图。
图4是表示在第四实施方式的半导体装置的制造方法中制造中途的半导体装置的剖视示意图。
图5是表示在第四实施方式的半导体装置的制造方法中制造中途的半导体装置的剖视示意图。
图6是表示在第四实施方式的半导体装置的制造方法中制造中途的半导体装置的剖视示意图。
图7是表示在第四实施方式的半导体装置的制造方法中制造中途的半导体装置的剖视示意图。
图8是表示在第四实施方式的半导体装置的制造方法中制造中途的半导体装置的剖视示意图。
图9是表示在第五实施方式的半导体装置的制造方法中制造中途的半导体装置的剖视示意图。
图10是表示在第五实施方式的半导体装置的制造方法中制造中途的半导体装置的剖视示意图。
图11是表示在第五实施方式的半导体装置的制造方法中制造中途的半导体装置的剖视示意图。
图12是表示在第六实施方式的半导体装置的制造方法中制造中途的半导体装置的剖视示意图。
图13是表示在第六实施方式的半导体装置的制造方法中制造中途的半导体装置的剖视示意图。
图14是表示第七实施方式的半导体装置的剖视示意图。
图15是表示第八实施方式的半导体装置的剖视示意图。
图16是表示第九实施方式的半导体装置的剖视示意图。
图17是表示第十实施方式的半导体装置的剖视示意图。
图18是表示第十一实施方式的半导体装置的剖视示意图。
图19是表示第十二实施方式的半导体装置的剖视示意图。
图20是表示第十三实施方式的半导体装置的剖视示意图。
图21是表示第十三实施方式的变形例的半导体装置的剖视示意图。
图22是表示第十四实施方式的半导体装置的剖视示意图。
图23是表示第十四实施方式的变形例的半导体装置的剖视示意图。
图24是表示第十五实施方式的半导体装置的剖视示意图。
图25是第十六实施方式的驱动装置的示意图。
图26是第十七实施方式的车辆的示意图。
图27是第十八实施方式的车辆的示意图。
图28是第十九实施方式的升降机的示意图。
具体实施方式
以下,参照附图对本发明的实施方式进行说明。另外,以下的说明中,对相同的构件等标注相同的符号,对已经进行了说明的构件等会适当省略其说明。
另外,以下的说明中,n+、n、n-和p+、p、p-标记表示杂质浓度在各导电类型中的相对高低。即,n+表示:其n型杂质浓度比n高;n-表示:其n型杂质浓度比n低。此外,p+表示:其p型杂质浓度比p高;p-表示:其p型杂质浓度比p低。另外,有时将n+型、n-型简记为n型,将p+型、p-型简记为p型。
(第一实施方式)
本实施方式的半导体装置具备:具备第一面的SiC层;绝缘层;设置在SiC层的第一面与绝缘层之间的区域,该区域含有选自Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素,上述元素的浓度峰的半值全宽为1nm以下,当将在第一面上未与Si(硅)或C(碳)之中的任一个键合的Si(硅)和C(碳)的面密度设定为第一面密度时,上述元素的面密度即第二面密度为第一面密度的1/2以下。
以下,为了方便,将上述区域称为界面区域。另外,为了方便,将界面区域中所含有的上述元素称为终端元素。
图1是表示作为本实施方式的半导体装置的MISFET的构成的剖视示意图。该MISFET100是以离子注入来形成p阱和源极区域的双注入金属氧化物半导体场效应晶体管(Double Implantation MOSFET;DIMOSFET)。
该MISFET100具备n+型SiC基板12。本说明书中,相对于SiC基板12等的面,将图1中的上侧的面称为表面,将下侧的面称为背面。
SiC基板12是杂质浓度例如为1×1018cm-3~1×1020cm-3且包含例如N(氮)作为n型杂质的4H-SiC的SiC基板。
图2是表示SiC半导体的晶体结构的图。SiC半导体的代表性晶体结构是像4H-SiC那样的六方晶系。以六棱柱的沿着轴向的c轴为法线的面(六棱柱的顶面)中的一个为(0001)面。将与(0001)面等价的面称为硅面并标记为{0001}面。硅面上排列有Si(硅)。
以六棱柱的沿着轴向的c轴为法线的面(六棱柱的顶面)中的另一个为(000-1)面。将与(000-1)面等价的面称为碳面并标记为{000-1}面。碳面上排列有C(碳)
另一方面,六棱柱的侧面(柱面)为与(1-100)面等价的面即m面,也就是{1-100}面。另外,从彼此不相邻的一对棱线通过的面为与(11-20)面等价的面即a面,也就是{11-20}面。m面和a面上排列有Si(硅)和C(碳)这两者。
以下,以SiC基板12的表面为相对于硅面倾斜了0度~30度的面、背面为相对于碳面倾斜了0度~30度的面的情况作为例子进行说明。
SiC基板12的表面上例如形成了n型杂质的杂质浓度为5×1015~2×1016cm-3的n-型漂移层(SiC层)14。漂移层14例如是通过外延生长而形成在SiC基板12上的SiC的外延生长层。
漂移层14的表面(第一面)也是相对于硅面倾斜了0度~30度的面。漂移层14的膜厚例如为5μm~100μm。
漂移层14的一部分表面上例如形成了p型杂质的杂质浓度为5×1015cm-3~1×1017cm-3的p型p阱区域(SiC层)16。p阱区域16的深度例如为0.6μm左右。p阱区域16作为MISFET100的沟道区域起作用。
p阱区域16的一部分表面上例如形成了n型杂质的杂质浓度为1×1018cm-3~1×1022cm-3的n+型源极区域18。源极区域18的深度比p阱区域16的深度浅,例如为0.3μm左右。
另外,在p阱区域16的一部分表面且源极区域18的侧方例如形成了p型杂质的杂质浓度为1×1018cm-3~1×1022cm-3的p+型p阱接触区域20。p阱接触区域20的深度比p阱区域16的深度浅,例如为0.3μm左右。
在漂移层14和p阱区域16的表面(第一面)连续地具有以跨越上述这些层和区域的方式形成的栅极绝缘层(绝缘层)28。对于栅极绝缘层28例如可以使用氧化硅膜、氧氮化硅膜或high-k绝缘膜。从抑制栅极绝缘层28的漏电流的观点考虑,与high-k绝缘膜相比,优选使用带隙大的氧化硅膜。
另外,若C(碳)过量地存在于栅极绝缘层28中,则给器件特性带来不良影响的陷阱态的密度可能会增加。因此,栅极绝缘层28中的C(碳)的浓度优选为1×1018cm-3以下。
而且,栅极绝缘层28上形成了栅极电极30。对于栅极电极30例如可以使用掺杂后的多晶硅等。栅极电极30上例如形成了由氧化硅膜形成的层间绝缘膜32。
栅极电极30下的夹在源极区域18与漂移层14之间的p阱区域16作为MISFET100的沟道区域起作用。
栅极绝缘层28设置在栅极电极30与漂移层14之间。而且,在漂移层14与栅极绝缘层28之间设置界面区域40。
界面区域40含有选自Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素(终端元素)。
终端元素向漂移层14与栅极绝缘层28之间的界面偏析。终端元素的浓度峰的半值全宽为1nm以下。浓度峰的半值全宽优选为0.5nm以下,更优选为小于0.2nm。
界面区域40优选为单原子层(monoatomic layer)。
将在漂移层(SiC层)14的表面(第一面)上未与Si(硅)或C(碳)之中的任一个键合的Si(硅)和C(碳)的面密度定义为第一面密度。另外,将终端元素的面密度设定为第二面密度。第二面密度为第一面密度的1/2以下。
第二面密度优选为第一面密度的1/120以下。另外,第二面密度优选为第一面密度的1/12000以上。
界面区域40中的终端元素的浓度峰值优选为5×1018cm-3以上。另外,更优选为1×1019cm-3以上。
栅极绝缘层(绝缘层)28中的终端元素的浓度优选为1×1018cm-3以下。绝缘层中的终端元素的浓度是可以通过SIMS来确认的,但更优选为各终端元素的检测极限以下(大约1×1017cm-3以下)。栅极绝缘层28中的终端元素的浓度例如设定为由界面区域40中的终端元素的浓度峰偏离了1nm以上的位置的浓度。
MISFET100具备与源极区域18和p阱接触区域20电连接的导电性源极电极34。源极电极34作为对p阱区域16施加电位的p阱电极起作用。
源极电极34例如是由Ni(镍)阻挡金属层与阻挡金属层上的Al(铝)金属层层叠而构成的。Ni阻挡金属层与Al金属层也可以通过反应形成合金。
另外,在SiC基板12的与漂移层14相反一侧即背面一侧形成了导电性漏极电极36。漏极电极36例如为Ni(镍)。
此外,本实施方式中,n型杂质例如优选N(氮)、P(磷),但也可以使用As(砷)或Sb(锑)等。另外,p型杂质例如优选Al(铝),但也可以使用B(硼)、Ga(镓)、In(铟)等。
以下,对本实施方式的半导体装置的作用和效果进行说明。
在SiC的MIS结构中,不能实现高迁移率的原因之一据认为是:界面的Si(硅)、C(碳)的悬空键未被终端,形成界面态。发明者们基于第一性原理计算进行研究的结果发现:通过选自作为碱土金属的Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的元素(终端元素),能够稳定地使SiC层表面的悬空键终端。
更具体来说,例如发现了:当在SiC层与氧化硅膜的层叠结构中存在上述元素时,与上述元素存在于SiC层中或氧化硅膜中时相比,上述元素以伴随着与SiC层的表面的Si(硅)或C(碳)的电子交换作用的方式与SiC层表面键合在能量上更稳定。一个上述元素由于是二价,因此在SiC层表面与接近的两个Si或C之间进行电子交换,由此与SiC层表面键合。然而,为了形成终端元素仅向SiC层与氧化硅膜的层叠界面偏析的结构,需要后述那样的别具匠心的工艺。
上述元素与Si或C之间的键合状态可以通过XPS(X射线光电子能谱;X-rayPhotoelectron Spectroscopy)测量等来确认。
本实施方式以选自Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素使SiC层的表面终端。因此,MIS结构的界面的界面态得以降低,在沟道部能够得到高迁移率。由此,能够实现导通电阻低的MISFET。
图3是表示本实施方式的半导体装置的带图的一个例子的图。通过第一性原理计算求出以Sr(锶)使SiC半导体的硅面终端时的带图。
如图3所示,通过Sr与Si键合,使Si的悬空键终端,由价电子带与传导带之间的中间能隙中的悬空键造成的界面态消失。然后,带隙能恢复了块体4H-SiC(bulk 4H-SiC)的带隙能。
另外,根据第一性原理计算发现:本实施方式的终端元素例如与已知能使悬空键终端的H(氢)、N(氮)相比,能够形成在能量上更稳定的终端结构。因此,例如就算在制造中经过高温工序,也难以产生由终端元素的差异造成的悬空键。
在对SiC层表面进行氧化的情况下,氧攻击Si的反向键(back bond),由此产生SiC与氧化膜之间的界面的粗糙度,栅极绝缘层的可靠性可能会降低。另外,氧化中C(碳)扩散到氧化膜中,可能会产生漏电流的增大、可靠性的降低。此外,氧化中SiC层产生C(碳)的空穴并形成陷阱态,MISFET的迁移率可能会降低。
根据本实施方式,通过上述的终端元素,SiC层的最表面被终端,形成稳定的界面区域40。当存在稳定的界面区域40时,就算曝露于氧化性气氛中,也能抑制SiC层进一步氧化。因此,能抑制界面的粗糙度以及C(碳)扩散到氧化膜中。由此,能抑制栅极绝缘层的漏电流的增大、可靠性的降低。另外,还能抑制C(碳)的空穴的形成,还能抑制MISFET的迁移率的降低。
另一方面,当存在未与SiC层的表面键合的剩余的终端元素时,该终端元素扩散到绝缘层中。例如,在绝缘层为氧化硅膜的情况下,在氧化硅膜中形成终端元素的硅酸盐、氧化物。绝缘层中的终端元素的硅酸盐、终端元素的氧化物由于带偏移小,因此形成陷阱态,可能会使绝缘层的可靠性降低。
因此,由于使器件特性劣化,因此不优选在SiC层与绝缘层的界面上存在与SiC层键合的量以上的终端元素。
如上所示,本实施方式的终端元素通过在其与两个Si或C之间进行电子的交换,与SiC层表面键合。因此,在SiC层的表面上,比能具备悬空键的Si或C的数量的一半还多的终端元素不能键合。
因此,从设定为不存在剩余的终端元素的观点考虑,终端元素的第二面密度优选为第一面密度的1/2以下。换言之,终端元素的第二面密度优选不比第一面密度的1/2大。在此,第一面密度是在SiC层的表面(第一面)上未与Si(硅)或C(碳)之中的任一个键合的Si(硅)和C(碳)的面密度。换言之,其是在SiC层的表面(第一面)上能具备悬空键的Si或C的面密度。
例如,考虑漂移层14的表面(第一面)为硅面的情况。出现在硅面的表面的Si(硅)或C(碳)的面密度为2.4×1015cm-2。在硅面上,表面的C(碳)全部与Si(硅)键合。因此,在硅面的情况下,只有Si未与Si或C之中的任一个键合,所以第一面密度为一半的1.2×1015cm-2。因此,第二面密度优选为0.6×1015cm-2以下,也就是6×1014cm-2以下。
假设将界面区域的厚度设定为0.2nm,则6×1014cm-2的面密度以体积密度计与3×1022cm-3相当。因此,上述终端元素的峰的浓度优选为3×1022cm-3以下。
SiC层表面的界面态密度为约1×1014cm-2以下。在该情况下,在一个上述终端元素使一个界面态终端时,终端元素的上限为1×1014cm-2。这是硅面的第一面密度即1.2×1015cm-2的1/12。由此,第二面密度优选为第一面密度的1/12以下。另外,第二面密度优选为1×1014cm-2以下。
假设将界面区域的厚度设定为0.2nm,则1×1014cm-2的面密度以体积密度计与5×1021cm-3相当。因此,上述终端元素的峰的浓度优选为5×1021cm-3以下。
通常来说,SiC层表面的界面态密度设定为1×1013cm-2左右。在该情况下,在一个上述终端元素使一个界面态终端时,终端元素的上限为1×1013cm-2。这是硅面的第一面密度即1.2×1015cm-2的1/120。由此,第二面密度优选为第一面密度的1/120以下。另外,第二面密度优选为1×1013cm-2以下。
假设将界面区域的厚度设定为0.2nm,则1×1013cm-2的面密度以体积密度计与5×1020cm-3相当。因此,上述终端元素的峰的浓度优选为5×1020cm-3以下。
另外,为了实现由上述元素产生的终端效果,只要至少据认为存在的界面态十个中有一个能被上述终端元素终端,就具有充分的效果。因此,第二面密度优选为第一面密度的1/1200以上。另外,第二面密度优选为1×1012cm-2以上。
假设将界面区域的厚度设定为0.2nm,则1×1012cm-2的面密度以体积密度计与5×1019cm-3相当。因此,上述终端元素的峰的浓度优选为5×1019cm-3以上。
另外,为了实现由上述元素产生的终端效果,优选至少据认为存在的界面态一百个中有一个被上述终端元素终端。因此,第二面密度优选为第一面密度的1/12000以上。另外,第二面密度优选为1×1011cm-2以上。
假设将界面区域的厚度设定为0.2nm,则1×1011cm-2的面密度以体积密度计与5×1018cm-3相当。因此,上述终端元素的峰的浓度优选为5×1018cm-3以上。
另外,第一面密度只要SiC层的表面(第一面)的面方位固定,就能够在几何学上计算出来。此外,第二面密度可以通过例如SIMS(次级离子质谱;Secondary Ion MassSpectrometry)来求出。例如,第二面密度是以入射离子的光束面积除以由SIMS(次级离子质谱;Secondary Ion Mass Spectrometry)算出的界面区域的上述终端元素的量而得到的值。
此外,从通过使绝缘层中存在终端元素来抑制使器件特性劣化的观点考虑,绝缘层中的上述终端元素的浓度优选为1×1018cm-3以下。绝缘层中的终端元素的浓度可以通过SIMS来确认,但更优选为各终端元素的检测极限以下(大约1×1017cm-3以下)。
另外,从通过使绝缘层中存在上述终端元素来抑制器件特性劣化的观点考虑,界面区域40优选为单原子层(monoatomic layer)。
单原子层是指终端元素在SiC表面上仅为一层原子的状态。界面区域40为单原子层时,界面区域40的物理膜厚为一个原子以下。具体来说,为小于0.2nm。
在界面区域40为单原子层的情况下,将在SiC层的表面上终端元素的数量与未与Si(硅)或C(碳)之中的任一个键合的Si(硅)和C(碳)的数量一致的情况即将第一面密度与第二面密度相等的情况定义为界面区域40为一单层(1ML)。在界面区域40为单原子层的情况下,第二面密度为第一面密度的一半,因此界面区域40为1/2单层以下。界面区域40优选为1/120单层以下。另外,界面区域40优选为1/12000单层以上。
此外,未被终端元素终端的界面态还可以被H(氢)、N(氮)、F(氟)终端。因此,在界面区域40还可以含有H(氢)、N(氮)或F(氟)。
另外,终端元素内原子半径越大的元素越稳定地与SiC层表面键合。因此,从实现稳定的终端结构的观点考虑,终端元素优选为Ba(钡)或Sr(锶)。另一方面,从使半导体装置的制造成本降低的观点考虑,终端元素优选为廉价的元素即Mg(镁)、Ca(钙)。
此外,漂移层14的表面(第一面)优选为相对于硅面倾斜了0度~8度的面。
以上,根据本实施方式,SiC层与栅极绝缘层之间的界面态得以降低,实现具备了高迁移率的MISFET。而且,SiC层与栅极绝缘层之间的界面之间的粗糙度得以降低。另外,终端元素的栅极绝缘层中的浓度得以抑制。因此,栅极绝缘层的漏电流得以降低,并且栅极绝缘层的可靠性提高。由此,实现具备了高动作性能和高可靠性的MISFET100。
(第二实施方式)
本实施方式的半导体装置与第一实施方式的不同点在于:漂移层(SiC层)的表面(第一面)为相对于碳面((000-1)面)倾斜了0度~30度的面。对于与第一实施方式重复的内容省略记述。
本实施方式的MISFET的构成也与图1所示的构成相同。以下,参照图1对本实施方式的MISFET进行说明。
就本实施方式的MISFET来说,SiC基板12的表面和漂移层(SiC层)14的表面(第一面)为相对于碳面((000-1)面)倾斜了0度~30度的面。
进而,在漂移层(SiC层)14与栅极绝缘层(绝缘层)28之间的界面设置界面区域40。界面区域40含有选自Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素(终端元素)。
在碳面上,表面的Si(硅)全部与C(碳)键合。因此,在碳面的情况下,只有C未与Si或C之中的任一个键合。由此,只有C能形成悬空键。
发明者基于第一性原理计算发现:终端元素与C键合比终端元素与Si键合更稳定。因此,根据本实施方式,能够实现具备了比第一实施方式更稳定的界面区域40的MISFET。
另外,从实现更稳定的界面区域40的观点考虑,漂移层14的表面优选为相对于碳面倾斜了0度~8度的面。
(第三实施方式)
本实施方式的半导体装置与第一实施方式的不同点在于:漂移层(SiC层)的表面(第一面)为相对于<0001>方向倾斜了0度~30度的面。对于与第一实施方式重复的内容省略记述。
就本实施方式的MISFET来说,SiC基板12的表面和漂移层(SiC层)14的表面(第一面)为相对于<0001>方向倾斜了0度~30度的面。例如,漂移层14的表面是a面或m面。另外,与<0001>方向的标记包括[0001]方向和[000-1]方向。
进而,在漂移层14与栅极绝缘层(绝缘层)28之间的界面设置界面区域40。界面区域40含有选自Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素(终端元素)。
在相对于<0001>方向倾斜了0度~30度的面上,Si(硅)和C(碳)之中的任一个均能形成悬空键。
如以第二实施方式进行了说明那样,发现:终端元素与C键合比终端元素与Si键合更稳定。另一方面,例如在栅极绝缘层28为氧化膜的情况下,Si与氧键合比C与氧键合更强。
因此,根据本实施方式,终端元素与C键合,由此实现比第一实施方式更稳定的界面区域40,并且SiC层与栅极氧化层28的键合也通过Si与氧键合而稳定化。所以,实现器件特性稳定的MISFET。
另外,漂移层14的表面优选为相对于<0001>方向倾斜了0度~8度的面。
(第四实施方式)
本实施方式的半导体装置的制造方法是:向SiC层的第一面离子注入选自Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素的离子,在SiC层的第一面形成热氧化膜,剥离热氧化膜,在SiC层的第一面上形成第一绝缘层。本实施方式的半导体装置的制造方法是第一实施方式所示出的半导体装置的制造方法的一个例子。
图4~图8是表示在本实施方式的半导体装置的制造方法中制造中途的半导体装置的剖视示意图。
首先,准备具有作为硅面的表面和作为碳面的背面的n+型SiC基板12。接着,通过外延生长法,在SiC基板12的表面上形成n-型漂移层(SiC层)14。
接下来,通过公知的光刻法和离子注入法,形成p型p阱区域16、n+型源极区域18和p+型p阱接触区域20。
接着,由漂移层14的表面(第一面)向漂移层14离子注入选自Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素(终端元素)的离子(图4)。以下,举Sr(锶)为终端元素的例子来进行说明。
还可以在Sr的离子注入之前,在漂移层14的表面设置例如氧化硅膜等绝缘膜的覆盖膜(第二绝缘层)。使Sr从覆盖膜通过而离子注入,由此容易地使离子注入后的漂移层14内的Sr分布在漂移层14的表面附近。
接着,在漂移层14形成热氧化膜42(图5)。在形成热氧化膜42时,被离子注入导入漂移层14的Sr向在能量上稳定的漂移层14与热氧化膜42的界面偏析而形成界面区域40。更具体来说,Sr与漂移层14和热氧化膜42之间的界面的Si键合,在界面上以高浓度分布。
此时,优选引入到漂移层14内的Sr几乎全部以使其移动到界面区域40或热氧化膜42的方式进行热氧化。也就是说,优选通过热氧化将引入了Sr的区域整体变成界面区域40或热氧化膜42。
热氧化例如以干氧化在900℃~1100℃的温度下进行。
接着,使用例如公知的湿蚀刻法将热氧化膜42全部剥离(图6)。残存的界面区域40小于0.2nm。
接下来,在漂移层14的表面侧的界面区域40上形成栅极绝缘层(第一绝缘层)28。栅极绝缘层28是例如通过LPCVD(低压化学气相沉积;Low Pressure Chemical VaporDeposition)法等沉积法形成的氧化硅膜。
还可以在形成栅极绝缘层28后,进行用于栅极绝缘层28的致密化的退火。退火例如在氮、氩等不活泼性气体气氛下,以1200℃~1300℃的温度进行。
接着,以公知的方法在栅极绝缘层28上形成栅极电极30(图8)。栅极电极30是例如通过LPCVD法形成的掺杂后的多晶硅。
之后,通过公知的工艺,形成层间绝缘膜32、源极电极34、漏极电极36,制造图1所示的本实施方式的MISFET100。
在本实施方式的制造方法中,通过将热氧化膜42全部剥离,将扩散到热氧化膜42中的碳、剩余的终端元素除去,使栅极绝缘层28中的陷阱态降低。
通过本实施方式的制造方法,实现具备了高动作性能和高可靠性的MISFET。
(第五实施方式)
本实施方式的半导体装置的制造方法是:在SiC层的第一面形成包含选自Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素的第一膜,在SiC层的第一面形成第一绝缘层。本实施方式的半导体装置的制造方法是第一实施方式所示出的半导体装置的制造方法的一个例子。
图9~图11是表示在本实施方式的半导体装置的制造方法中制造中途的半导体装置的剖视示意图。
首先,准备具有作为硅面的表面和作为碳面的背面的n+型SiC基板12。接着,通过外延生长法,在SiC基板12的第一面上形成n-型漂移层(SiC层)14。
在SiC基板12上形成漂移层14,然后通过公知的光刻法和离子注入法,形成p型p阱区域16、n+型源极区域18和p+型p阱接触区域20。到该工序为止与第四实施方式相同。
接着,在漂移层14的表面(第一面)形成包含选自Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素(终端元素)的含终端元素膜(第一膜)44(图9)。含终端元素膜44例如是上述终端元素的单质膜。单质膜例如是金属膜。以下,举Sr(锶)为终端元素的例子来进行说明。
在漂移层14表面形成Sr的单质膜(Sr膜)作为含终端元素膜44。Sr膜例如通过公知的溅射法来形成。Sr膜还可以通过蒸镀法、MBE(分子束外延;Molecular Beam Epitaxy)法来形成。
接着,对漂移层14的表面进行热氧化,形成热氧化膜46(图10)。在形成热氧化膜46时,含终端元素膜44的Sr向在能量上稳定的漂移层14与热氧化膜46的界面偏析而形成界面区域40。更具体来说,Sr与漂移层14和热氧化膜46之间的界面的Si键合,从而在界面上以高浓度分布。
接下来,使用例如公知的湿蚀刻法将热氧化膜46全部除去(图11)。残存的界面区域40为小于0.2nm。
接着,与第四实施方式相同地,在漂移层14的表面侧的界面区域40上形成栅极绝缘层(第一绝缘层)28。进而,在栅极绝缘层28上形成栅极电极30。
之后,通过公知的工艺,形成层间绝缘膜32、源极电极34、漏极电极36,制造图1所示的本实施方式的MISFET100。
另外,还可以通过热氧氮化形成热氧氮化膜来代替热氧化膜。
在本实施方式的制造方法中,通过将热氧化膜46全部剥离,将扩散到热氧化膜46中的碳、剩余的终端元素除去,使栅极绝缘层(绝缘层)28中的陷阱态降低。
另外,为了设定为不产生剩余的终端元素,还可以例如通过MBE法对Sr的量进行控制。例如,当将在第一面上未与Si(硅)或C(碳)之中的任一个键合的Si(硅)和C(碳)的面密度设定为第一面密度时,以使Sr的面密度即第二面密度为第一面密度的1/2以下的方式对Sr的量进行控制。根据该方法,能够省略热氧化膜、热氧氮化膜的形成。
通过本实施方式的制造方法,实现具备了高动作性能和高可靠性的MISFET。
(第六实施方式)
本实施方式的半导体装置的制造方法与第五实施方式的不同点在于:含终端元素膜44为硅酸盐膜;以及不进行SiC层的热氧化。本实施方式的半导体装置的制造方法是第一实施方式所示出的半导体装置的制造方法的一个例子。
图12、图13是表示在本实施方式的半导体装置的制造方法中制造中途的半导体装置的剖视示意图。
首先,准备具有作为硅面的表面和作为碳面的背面的n+型SiC基板12。接着,通过外延生长法,在SiC基板12的第一面上形成n-型漂移层(SiC层)14。
在SiC基板12上形成n-型漂移层(SiC层)14,然后通过公知的光刻法和离子注入法,形成p型p阱区域16、n+型源极区域18和p+型p阱接触区域20。到该工序为止与第五实施方式相同。
接着,在漂移层14的表面(第一面)形成包含选自Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素(终端元素)的含终端元素膜(第一膜)44(图12)。包含终端元素的膜是上述终端元素的硅酸盐膜。以下,举Sr(锶)为终端元素的例子来进行说明。
在漂移层14表面形成Sr的硅酸盐膜(SrSiO膜)作为含终端元素膜44。SrSiO膜例如通过公知的溅射法来形成。
接着,通过蚀刻将含终端元素膜44除去(图13)。蚀刻通过公知的干蚀刻法进行。
在对含终端元素膜44进行蚀刻时,含终端元素膜44的Sr向在能量上稳定的漂移层14的表面偏析而形成界面区域40。更具体来说,Sr与漂移层14的表面的Si键合,从而在界面上以高浓度分布。
基于终端元素的界面终端结构在能量上极其稳定。因此,当通过含终端元素膜44的蚀刻而使得Sr能自由地移动时,以形成界面终端结构的方式在漂移层14的表面移动。进而,Sr与悬空键键合,形成向界面偏析的状态。
接着,与第五实施方式相同地,在漂移层14的表面侧的界面区域40上形成栅极绝缘层(第一绝缘层)28。进而,在栅极绝缘层28上形成栅极电极30。
之后,通过公知的工艺,形成层间绝缘膜32、源极电极34、漏极电极36,制造图1所示的本实施方式的MISFET100。
通过本实施方式的制造方法,实现具备了高动作性能和高可靠性的MISFET。
(第七实施方式)
本实施方式的半导体装置除了其为沟槽栅型MISFET以外与第一实施方式相同。因此,对于与第一实施方式重复的内容省略记述。
图14是表示作为本实施方式的半导体装置的MISFET的构成的剖视示意图。该MISFET200是在沟槽内设有栅极绝缘层和栅极电极的沟槽栅型MISFET。
该MISFET200具备具有表面和背面的n+型SiC基板12。图14中,表面是图的上侧的面,背面是图的下侧的面。SiC基板12的表面为相对于硅面倾斜了0度~8度的面。
该SiC基板12例如是4H-SiC的SiC基板。
SiC基板12的表面上形成了n-型漂移层(SiC层)14。漂移层14是例如通过外延生长形成在SiC基板12上的外延生长层。漂移层14的表面也是相对于硅面倾斜了0度~8度的面。
漂移层14的一部分表面上形成了p型p阱区域(SiC层)16。p阱区域16作为MISFET200的沟道区域起作用。
p阱区域16的一部分表面上形成了n+型源极区域18。另外,在p阱区域16的一部分表面且源极区域18的侧方形成了p+型p阱接触区域20。
在由漂移层14的表面朝向SiC基板12的方向上设置沟槽50。沟槽50的内壁面例如为m面或者a面。
在沟槽50内的漂移层14、p阱区域16和源极区域18的表面(第一面)连续地具有以跨越上述这些层和区域的方式形成的栅极绝缘层(绝缘层)28。
进而,栅极绝缘层28上形成了栅极电极30。沟槽50侧面的夹在源极区域18和漂移层14之间的p阱区域16作为MISFET200的沟道区域起作用。
栅极绝缘层28设置在栅极电极30与漂移层14之间。进而,在漂移层14与栅极绝缘层28之间的界面设置界面区域40。界面区域40含有选自Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素(终端元素)。
而且,具有与源极区域18和p阱接触区域20电连接的导电性源极电极34。源极电极34还作为对p阱区域16施加电位的p阱电极起作用。另外,在SiC基板12的与漂移层14相反一侧即第二面侧形成了导电性漏极电极36。
根据本实施方式,由于界面区域40的存在,能够得到与第一实施方式相同的效果。进而,通过采用沟槽栅极结构,能够使MISFET的集成度提高,并且通过使JFET区域消失,能够降低导电损耗。
(第八实施方式)
本实施方式的半导体装置除了其不是MISFET而是IGBT以外与第一实施方式相同。因此,对于与第一实施方式重复的内容省略记述。
图15是表示作为本实施方式的半导体装置的IGBT的构成的剖视示意图。
该IGBT300具备具有表面和背面的p+型SiC基板112。图15中,表面是图的上侧的面,背面是图的下侧的面。SiC基板112的表面为相对于硅面倾斜了0度~8度的面。
SiC基板112的表面上形成了n-型漂移层(SiC层)14。漂移层14是例如通过外延生长形成在SiC基板112上的外延生长层。漂移层14的表面(第一面)也是相对于硅面倾斜了0度~8度的面。
漂移层14的一部分表面上形成了p型p阱区域(SiC层)16。p阱区域16作为IGBT300的沟道区域起作用。
p阱区域16的一部分表面上形成了n+型发射区域118。
另外,在p阱区域16的一部分表面且发射区域118的侧方形成了p+型p阱接触区域20。
在漂移层14和p阱区域16的表面连续地具有以跨越上述这些层和区域的方式形成的栅极绝缘层(绝缘层)28。
进而,栅极绝缘层28上形成了栅极电极30。栅极电极30上形成了例如由氧化硅膜形成的层间绝缘膜32。
栅极电极30下的夹在源极区域18与漂移层14之间的p阱区域16作为MISFET100的沟道区域起作用。
栅极绝缘层28设置在栅极电极30与漂移层14之间。进而,在漂移层14与栅极绝缘层28之间的界面设置界面区域40。界面区域40含有选自Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素(终端元素)。
进而,具备与发射区域118和p阱接触区域20电连接的导电性发射电极134。发射电极134还作为对p阱区域16施加电位的p阱电极起作用。
另外,在SiC基板112的与漂移层14相反一侧即第二面侧形成了导电性集电极136。
根据本实施方式,由于界面区域40的存在,能够得到与第一实施方式相同的作用和效果。因此,实现具备了高动作性能和高可靠性的IGBT300。
(第九实施方式)
本实施方式的半导体装置与第一实施方式的不同点在于:界面区域设置在MISFET的终端区域。对于与第一实施方式重复的内容省略记述。
图16是表示作为本实施方式的半导体装置的MISFET的构成的剖视示意图。MISFET400具备元件区域和设置在元件区域的周围的终端区域。终端区域具备使MISFET400的耐压提高的功能。
在元件区域,例如配置第一实施方式的MISFET100作为单位单元(unit cell)。
终端区域具备p型降低表面电场(resurf)区域(SiC层)60、p+型接触区域62、p型护环(guard ring)区域(SiC层)64、场效氧化膜(绝缘层)33、界面区域40。界面区域40设置在p型降低表面电场区域60和p型护环区域64的表面(第一面)与场效氧化膜33之间。
界面区域40含有选自Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素(终端元素)。
场效氧化膜33例如是氧化硅膜。场效氧化膜33中的终端元素的浓度优选为1×1018cm-3以下。场效氧化膜33中的终端元素的浓度可以通过SIMS来确认,但更优选为各终端元素的检测极限以下(大约1×1017cm-3以下)。场效氧化膜33中的终端元素的浓度例如设定为由界面区域40中的终端元素的浓度峰偏离了1nm以上的位置的浓度。
在MISFET400关闭时,在降低表面电场区域60、护环区域64和护环区域64之间的漂移层14形成耗尽层,由此提高MISFET400的耐压。
然而,当在降低表面电场区域60和护环区域64与场效氧化膜33之间的界面存在界面态时,电荷被界面态捕获。通过捕获到的电荷的电场,可能不会形成所希望的耗尽层。在该情况下,MISFET400的耐压劣化。
根据本实施方式,通过设置界面区域40,界面态被终端。因此,实现形成所希望的耗尽层且耐压稳定的MISFET。
(第十实施方式)
本实施方式的半导体装置与第一实施方式的不同点在于:界面区域设置在SiC的PIN二极管的终端区域。对于与第一实施方式重复的内容省略记述。
图17是表示作为本实施方式的半导体装置的PIN二极管的构成的剖视示意图。
PIN二极管500具备n+型阴极区域70、n-型漂移层(SiC层)72、p+型阳极区域74、p型护环(SiC层)76、界面区域40、保护膜(绝缘层)78、阳极电极80、阴极电极82。
界面区域40设置在护环76和漂移层72与保护膜78之间。
界面区域40含有选自Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素(终端元素)。
保护膜78例如是氧化硅膜。保护膜78中的终端元素的浓度优选为1×1018cm-3以下。保护膜78中的终端元素的浓度可以通过SIMS来确认,但更优选为各终端元素的检测极限以下(大约1×1017cm-3以下)。保护膜78中的终端元素的浓度例如设定为由界面区域40中的终端元素的浓度峰偏离了1nm以上的位置的浓度。
在PIN二极管500关闭时,通过在护环76、漂移层72形成耗尽层,提高PIN二极管500的耐压。
然而,当在护环76和漂移层72与保护膜78之间的界面存在界面态时,电荷被界面态捕获。通过捕获到的电荷的电场,可能不会形成所希望的耗尽层。在该情况下,PIN二极管500的耐压劣化。
根据本实施方式,通过设置界面区域40,界面态被终端。因此,实现形成所希望的耗尽层且耐压稳定的PIN二极管。
(第十一实施方式)
本实施方式的半导体装置与第一实施方式的不同点在于:界面区域设置在SiC的SBD(肖特基势垒二极管;Schottky Barrier Diode)的终端区域。对于与第一实施方式重复的内容省略记述。
图18是表示作为本实施方式的半导体装置的SBD的构成的剖视示意图。
SBD600具备n+型阴极区域70、n-型漂移层(SiC层)72、p型护环(SiC层)76、界面区域40、保护膜(绝缘层)78、阳极电极80、阴极电极82。
界面区域40设置在护环76和漂移层72与保护膜78之间。
界面区域40含有选自Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素(终端元素)。
保护膜78例如是氧化硅膜。保护膜78中的终端元素的浓度优选为1×1018cm-3以下。保护膜78中的终端元素的浓度可以通过SIMS来确认,但更优选为各终端元素的检测极限以下(大约1×1017cm-3以下)。保护膜78中的终端元素的浓度例如设定为由界面区域40中的终端元素的浓度峰偏离了1nm以上的位置的浓度。
在SBD600关闭时,通过在护环76、漂移层72形成耗尽层,提高SBD600的耐压。
然而,当在护环76和漂移层72与保护膜78之间的界面存在界面态时,电荷被界面态捕获。通过捕获到的电荷的电场,可能不会形成所希望的耗尽层。在该情况下,SBD600的耐压劣化。
根据本实施方式,通过设置界面区域40,界面态被终端。因此,实现形成所希望的耗尽层且耐压稳定的SBD。
(第十二实施方式)
本实施方式的半导体装置具备:具备第一面的SiC层;金属电极;以及设置在SiC层的第一面与金属电极之间的区域,该区域含有选自Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素,上述元素的浓度峰的半值全宽为1nm以下,当将在第一面上未与Si(硅)或C(碳)之中的任一个键合的Si(硅)和C(碳)的面密度设定为第一面密度时,上述元素的面密度即第二面密度为第一面密度的1/2以下。
本实施方式的半导体装置与第十一实施方式的不同点在于:界面区域还设置在阳极电极与漂移层之间。对于与第十一实施方式重复的内容省略记述。
图19是表示作为本实施方式的半导体装置的SBD的构成的剖视示意图。
SBD600具备n+型阴极区域70、n-型漂移层(SiC层)72、p型护环(SiC层)76、界面区域40、保护膜(绝缘层)78、阳极电极(金属电极)80、阴极电极82。
界面区域40设置在护环76和漂移层72与保护膜78之间。另外,界面区域40还设置在漂移层72与阳极电极80之间。
界面区域40含有选自Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素(终端元素)。
终端元素向漂移层72与阳极电极80之间的界面偏析。终端元素的浓度峰的半值全宽为1nm以下。浓度峰的半值全宽优选为0.5nm以下,更优选为小于0.2nm。
界面区域40优选为单原子层(monoatomic layer)。
将在漂移层72的表面(第一面)上未与Si(硅)或C(碳)之中的任一个键合的Si(硅)和C(碳)的面密度定义为第一面密度。另外,将终端元素的面密度设定为第二面密度。第二面密度为第一面密度的1/2以下。
第二面密度优选为第一面密度的1/120以下。另外,第二面密度优选为第一面密度的1/12000以上。
界面区域40中的终端元素的浓度峰值优选为5×1018cm-3以上。另外,更优选为1×1019cm-3以上。
保护膜78例如是氧化硅膜。
当在漂移层72与阳极电极80之间的界面存在界面态时,产生费米能级钉扎。因此,在漂移层72与阳极电极80之间可能不能实现所希望的肖特基势垒。
根据本实施方式,通过设置界面区域40,界面态被终端。因此,实现具备由阳极电极80的功函数决定的所希望的肖特基势垒的SBD。
(第十三实施方式)
本实施方式的半导体装置具备:具备第一面的金刚石层;绝缘层;以及设置在金刚石层的第一面与绝缘层之间的区域,该区域含有选自Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素,上述元素的浓度峰的半值全宽为1nm以下,当将在第一面上未与C(碳)键合的C(碳)的面密度设定为第一面密度时,上述元素的面密度即第二面密度为第一面密度的1/2以下。
除了使用金刚石代替SiC作为半导体材料以外,与第十一实施方式相同。因此,对于与第十一实施方式重复的内容省略记述。
图20是表示作为本实施方式的半导体装置的SBD的构成的剖视示意图。
SBD800具备n+型阴极区域90、n-型漂移层(金刚石层)92、p型护环(金刚石层)96、界面区域40、保护膜(绝缘层)78、阳极电极80、阴极电极82。
界面区域40设置在p型护环96和n-型漂移层92与保护膜78之间。
界面区域40含有选自Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素(终端元素)。
上述终端元素向漂移层92与保护膜(绝缘层)78之间的界面偏析。终端元素的浓度峰的半值全宽为1nm以下。浓度峰的半值全宽优选为0.5nm以下,更优选为小于0.2nm。
界面区域40优选为单原子层(monoatomic layer)。
将在漂移层92的表面(第一面)上未与C(碳)键合的C(碳)的面密度定义为第一面密度。另外,将终端元素的面密度设定为第二面密度。第二面密度为第一面密度的1/2以下。
第二面密度优选为第一面密度的1/120以下。另外,第二面密度优选为第一面密度的1/12000以上。
界面区域40中的终端元素的浓度峰值优选为5×1018cm-3以上。另外,更优选为1×1019cm-3以上。
保护膜78例如是氧化硅膜。保护膜78中的终端元素的浓度优选为1×1018cm-3以下。保护膜78中的终端元素的浓度可以通过SIMS来确认,但更优选为各终端元素的检测极限以下(大约1×1017cm-3以下)。保护膜78中的终端元素的浓度例如设定为由界面区域40中的终端元素的浓度峰偏离了1nm以上的位置的浓度。
在SBD800关闭时,通过在护环96、漂移层92形成耗尽层,提高SBD800的耐压。
然而,在护环96和漂移层92与保护膜78之间的界面存在界面态时,电荷被界面态捕获。通过捕获到的电荷的电场,可能不会形成所希望的耗尽层。在该情况下,SBD800的耐压劣化。
金刚石层的表面例如与碳面的SiC层相同地,也存在碳的悬空键。终端元素通过与C(碳)键合,使悬空键终端。
根据本实施方式,通过设置界面区域40,界面态被终端。因此,实现形成所希望的耗尽层且耐压稳定的SBD。
进而,如上所示,发现:终端元素与C键合比终端元素与Si键合更稳定。在将金刚石作为半导体材料的情况下,界面区域40的终端元素全部与C键合。因此,实现具备极其稳定的界面区域40的SBD。
(变形例)
图21是表示作为本实施方式的变形例的半导体装置的SBD的构成的剖视示意图。
变形例的SBD具备p+型阴极区域190、p-型漂移层(金刚石层)192、n型护环(金刚石层)196、界面区域40、保护膜(绝缘层)78、阳极电极80、阴极电极82。
界面区域40设置在n型护环196和p-型漂移层192与保护膜78之间。
界面区域40含有选自Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素(终端元素)。
本变形例的SBD与本实施方式的SBD的不同点在于:n型与p型颠倒。根据本变形例,通过设置界面区域40,界面态被终端。因此,实现形成所希望的耗尽层且耐压稳定的SBD。
(第十四实施方式)
本实施方式的半导体装置具备:具备第一面的金刚石层;金属电极;以及设置在金刚石层的第一面与金属电极之间的区域,该区域含有选自Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素,上述元素的浓度峰的半值全宽为1nm以下,当将在第一面上未与C(碳)键合的C(碳)的面密度设定为第一面密度时,上述元素的面密度即第二面密度为第一面密度的1/2以下。
本实施方式的半导体装置与第十三实施方式的不同点在于:界面区域还设置在阳极电极与漂移层之间。对于与第十三实施方式重复的内容省略记述。
图22是表示作为本实施方式的半导体装置的SBD的构成的剖视示意图。
SBD900具备n+型阴极区域90、n-型漂移层(金刚石层)92、p型护环(金刚石层)96、界面区域40、保护膜(绝缘层)78、阳极电极(金属电极)80、阴极电极82。
界面区域40设置在护环96和漂移层92与保护膜78之间。另外,界面区域40还设置在漂移层92与阳极电极80之间。
界面区域40含有选自Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素(终端元素)。
终端元素向漂移层92与阳极电极80之间的界面偏析。终端元素的浓度峰的半值全宽为1nm以下。浓度峰的半值全宽优选为0.5nm以下,更优选为小于0.2nm。
界面区域40优选为单原子层(monoatomic layer)。
将在漂移层72的表面上未与Si(硅)或C(碳)之中的任一个键合的Si(硅)和C(碳)的面密度定义为第一面密度。另外,将终端元素的面密度设定为第二面密度。第二面密度为第一面密度的1/2以下。
第二面密度优选为第一面密度的1/120以下。另外,第二面密度优选为第一面密度的1/12000以上。
界面区域40中的终端元素的浓度峰值优选为5×1018cm-3以上。另外,更优选为1×1019cm-3以上。
保护膜78例如是氧化硅膜。
当在漂移层92与阳极电极80之间的界面存在界面态时,产生费米能级钉扎。因此,在漂移层92与阳极电极80之间可能不能实现所希望的肖特基势垒。
根据本实施方式,通过设置界面区域40,界面态被终端。因此,实现具备由阳极电极80的功函数决定的所希望的肖特基势垒SBD。
进而,如上所示,发现:终端元素与C键合比终端元素与Si键合更稳定。在将金刚石作为半导体材料的情况下,界面区域40的终端元素全部与C键合。因此,实现具备极其稳定的界面区域40的SBD。
(变形例)
图23是表示作为本实施方式的变形例的半导体装置的SBD的构成的剖视示意图。
变形例的SBD具备p+型阴极区域190、p-型漂移层(金刚石层)192、n型护环(金刚石层)196、界面区域40、保护膜(绝缘层)78、阳极电极80、阴极电极82。
界面区域40设置在n型护环196和p-型漂移层192与保护膜78之间。
界面区域40含有选自Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素(终端元素)。
本变形例的SBD与本实施方式的SBD的不同点在于:n型与p型颠倒。根据本变形例,通过设置界面区域40,界面态被终端。因此,实现具备由阳极电极80的功函数决定的所希望的肖特基势垒的SBD。
(第十五实施方式)
本实施方式的半导体装置具备:具备第一面的金刚石层;绝缘层;以及设置在金刚石层的第一面与绝缘层之间的区域,该区域含有选自Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素,上述元素的浓度峰的半值全宽为1nm以下,当将在第一面上未与C(碳)键合的C(碳)的面密度设定为第一面密度时,上述元素的面密度即第二面密度为第一面密度的1/2以下。
除了使用金刚石代替SiC作为半导体材料以及n型与p型颠倒以外,与第十实施方式相同。因此,对于与第十实施方式重复的内容省略记述。
图24是表示作为本实施方式的半导体装置的PIN二极管的构成的剖视示意图。
PIN二极管1000具备p+型阴极区域170、p-型漂移层(SiC层)172、n+型阳极区域174、n型护环(SiC层)176、界面区域40、保护膜(绝缘层)78、阳极电极80、阴极电极82。
界面区域40设置在护环76和漂移层72与保护膜78之间。
界面区域40含有选自Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素(终端元素)。
根据本实施方式,通过设置界面区域40,界面态被终端。因此,实现形成所希望的耗尽层且耐压稳定的PIN二极管。
进而,如上所示,发现:终端元素与C键合比终端元素与Si键合更稳定。在将金刚石作为半导体材料的情况下,界面区域40的终端元素全部与C键合。因此,实现具备极其稳定的界面区域40的SBD。
(第十六实施方式)
本实施方式的倒相电路和驱动装置是具备第一实施方式的半导体装置的驱动装置。
图25是本实施方式的驱动装置的示意图。驱动装置1100具备发动机140和倒相电路150。
倒相电路150由以第一实施方式的MISFET100为切换元件的三个半导体模块100a、100b、100c构成。通过将三个半导体模块100a、100b、100c并连,实现具备三个交流电压的输出端子U、V、W的三相的倒相电路150。通过由倒相电路150输出的交流电压,驱动发动机140。
根据本实施方式,通过具备界面态得以降低的MISFET100,倒相电路150和驱动装置1100的动作稳定。
(第十七实施方式)
本实施方式的车辆是具备第一实施方式的半导体装置的车辆。
图26是本实施方式的车辆的示意图。本实施方式的车辆1200是铁道车辆。车辆1200具备发动机140和倒相电路150。
倒相电路50由以第一实施方式的MISFET100为切换元件的三个半导体模块100a、100b、100c构成。通过将三个半导体模块100a、100b、100c并连,实现具备三个交流电压的输出端子U、V、W的三相的倒相电路150。
通过由倒相电路150输出的交流电压,驱动发动机140。通过发动机140,使车辆1200的车轮1290旋转。
根据本实施方式,通过具备界面态得以降低的MISFET100,车辆1200的动作稳定安定。
(第十八实施方式)
本实施方式的车辆是具备第一实施方式的半导体装置的车辆。
图27是本实施方式的车辆的示意图。本实施方式的车辆1300是汽车。车辆1300具备发动机140和倒相电路150。
倒相电路150由以第一实施方式的MISFET100为切换元件的三个半导体模块100a、100b、100c构成。通过将三个半导体模块100a、100b、100c并连,实现具备三个交流电压的输出端子U、V、W的三相的倒相电路150。
通过由倒相电路150输出的交流电压,驱动发动机140。通过发动机140,使车辆1000的车轮1290旋转。
根据本实施方式,通过具备具有高阈值的MISFET,提高车辆1300的可靠性。
(第十九实施方式)
本实施方式的升降机是具备第一实施方式的半导体装置的升降机。
图28是本实施方式的升降机(电梯)的示意图。本实施方式的升降机1400具备轿厢1010、对重1012、丝绳1014、曳引机1016、发动机140、倒相电路150。
倒相电路150由以第一实施方式的MISFET100为切换元件的三个半导体模块100a、100b、100c构成。通过将三个半导体模块100a、100b、100c并连,实现具备三个交流电压的输出端子U、V、W的三相的倒相电路150。
通过由倒相电路150输出的交流电压,驱动发动机140。通过发动机140,使曳引机1016旋转,并使轿厢1010进行升降。
根据本实施方式,通过具备具有高阈值的MISFET,提高升降机1400的可靠性。
另外,对于第一至第十二实施方式来说,将n型与p型置换的结构的器件也能够相同地实现特性提高。
以上,实施方式是举4H-SiC为碳化硅的晶体结构的例子来进行了说明,但本发明还可以用于6H-SiC、3C-SiC等其他晶体结构的碳化硅。
另外,第十七至第十九实施方式是举将本发明的半导体装置用于车辆、电梯的情况为例子来进行了说明,但还可以将本发明的半导体装置用于例如太阳能发电***的功率调节器等。
对本发明的几个实施方式进行了说明,但这些实施方式仅是作为例子列举的,并不意味着对发明范围进行限定。实际上,本发明的半导体装置、倒相电路、驱动装置、车辆以及升降机可以用其他各种方式来实施,并且可以在不超出发明主旨的范围内按照上述进行了说明的器件和方法的形式进行各种省略、置换、变更。这些实施方式以及其变形均包含在发明的范围和主旨中,并且包含在所附权利要求及其等同的范围内。

Claims (15)

1.一种半导体装置,其具备:
具备第一面的SiC层;
绝缘层;以及
所述SiC层的所述第一面与所述绝缘层之间的区域,该区域含有Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素,所述元素的浓度峰的半值全宽为1nm以下,当将在所述第一面上具有未与所述SiC层中的Si(硅)或C(碳)之中的任一个键合的键的Si(硅)和C(碳)的面密度设定为第一面密度时,所述元素的面密度即第二面密度为所述第一面密度的1/2以下。
2.根据权利要求1所述的半导体装置,其中,所述第二面密度为所述第一面密度的1/120以下。
3.根据权利要求1所述的半导体装置,其中,所述第二面密度为所述第一面密度的1/12000以上。
4.根据权利要求1所述的半导体装置,其中,所述峰的所述元素的浓度为5×1018cm-3以上。
5.根据权利要求1所述的半导体装置,其中,所述绝缘层中的所述元素的浓度为1×1018cm-3以下。
6.根据权利要求1所述的半导体装置,其中,所述区域为所述元素的单原子层(monoatomic layer)。
7.根据权利要求1所述的半导体装置,其中,所述第一面为相对于<0001>方向倾斜0度~30度的面。
8.根据权利要求1所述的半导体装置,其中,所述第一面为相对于(000-1)面倾斜0度~30度的面。
9.根据权利要求1所述的半导体装置,其中,所述绝缘层上还具备栅极电极。
10.根据权利要求1所述的半导体装置,其中,所述第二面密度是以入射离子的光束面积除以由SIMS(次级离子质谱)算出的所述区域的所述元素的量而得到的值。
11.一种半导体装置,其具备:
具备第一面的SiC层;
绝缘层;以及
所述SiC层的所述第一面与所述绝缘层之间的区域,该区域含有Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素,所述元素的浓度峰的半值全宽为1nm以下,
其中,所述元素为二价。
12.一种倒相电路,其具备权利要求1所述的半导体装置。
13.一种驱动装置,其具备权利要求1所述的半导体装置。
14.一种车辆,其具备权利要求1所述的半导体装置。
15.一种升降机,其具备权利要求1所述的半导体装置。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6710589B2 (ja) * 2016-06-20 2020-06-17 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP6637012B2 (ja) 2016-11-10 2020-01-29 ローム株式会社 半導体装置
US10347714B2 (en) * 2016-11-10 2019-07-09 Rohm Co., Ltd. Semiconductor device
JP6887244B2 (ja) * 2016-12-09 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2019054170A (ja) * 2017-09-15 2019-04-04 株式会社東芝 半導体装置
JP7305591B2 (ja) * 2020-03-24 2023-07-10 株式会社東芝 半導体装置
JP7401416B2 (ja) * 2020-09-11 2023-12-19 株式会社東芝 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4796077A (en) * 1986-08-13 1989-01-03 Hitachi, Ltd. Electrical insulating, sintered aluminum nitride body having a high thermal conductivity and process for preparing the same
TW200520257A (en) * 2003-12-11 2005-06-16 South Epitaxy Corp Light-emitting diode packaging structure
EP1598881A2 (en) * 2004-04-29 2005-11-23 Air Products And Chemicals, Inc. Method for removing a substance from a substrate using electron attachment

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6107142A (en) 1998-06-08 2000-08-22 Cree Research, Inc. Self-aligned methods of fabricating silicon carbide power devices by implantation and lateral diffusion
US20100252103A1 (en) * 2009-04-03 2010-10-07 Chiu-Lin Yao Photoelectronic element having a transparent adhesion structure and the manufacturing method thereof
WO2011089647A1 (ja) 2010-01-22 2011-07-28 株式会社 東芝 半導体装置及びその製造方法
JP5002674B2 (ja) 2010-04-19 2012-08-15 株式会社東芝 電界効果トランジスタおよびその製造方法
US8217440B2 (en) 2010-09-14 2012-07-10 Kabushiki Kaihsa Toshiba Semiconductor device and method of fabricating the same
US9396946B2 (en) 2011-06-27 2016-07-19 Cree, Inc. Wet chemistry processes for fabricating a semiconductor device with increased channel mobility
JP5608840B1 (ja) * 2012-12-27 2014-10-15 パナソニック株式会社 炭化珪素半導体装置およびその製造方法
JP6300262B2 (ja) * 2013-09-18 2018-03-28 株式会社東芝 半導体装置及びその製造方法
JP6168945B2 (ja) 2013-09-20 2017-07-26 株式会社東芝 半導体装置およびその製造方法
JP6356428B2 (ja) * 2014-02-17 2018-07-11 株式会社東芝 半導体装置およびその製造方法
JP6246613B2 (ja) * 2014-02-17 2017-12-13 株式会社東芝 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4796077A (en) * 1986-08-13 1989-01-03 Hitachi, Ltd. Electrical insulating, sintered aluminum nitride body having a high thermal conductivity and process for preparing the same
TW200520257A (en) * 2003-12-11 2005-06-16 South Epitaxy Corp Light-emitting diode packaging structure
EP1598881A2 (en) * 2004-04-29 2005-11-23 Air Products And Chemicals, Inc. Method for removing a substance from a substrate using electron attachment

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