JP2021150569A

JP2021150569A - 半導体装置

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Publication number: JP2021150569A
Application number: JP2020050895A
Authority: JP
Inventors: 友生挽地; Tomoo Hikichi; 健太郎深井; Kentaro Fukai
Original assignee: Ablic Inc
Current assignee: Ablic Inc
Priority date: 2020-03-23
Filing date: 2020-03-23
Publication date: 2021-09-27
Anticipated expiration: 2040-03-23
Also published as: US20210297070A1; US11290097B2; CN113433492A

Abstract

【課題】ホール素子が有する磁電変換特性の応力依存性を低減可能な半導体装置を提供する。【解決手段】半導体装置１は、Ｐ型の半導体基板の上に形成される半導体装置であって、Ｎ型の抵抗を含み、抵抗が半導体基板の表面に対して垂直方向の電流経路を形成する垂直抵抗回路２０と、半導体基板の上に設けられ、半導体基板の表面に対して垂直方向の磁束密度に比例する電圧を出力するホール素子１０と、ホール素子１０から出力される電圧を増幅して出力する増幅器３０と、垂直抵抗回路２０を流れる基準電流ＩREFと垂直抵抗回路２０の抵抗値ＲREFとの積を含む電圧を比較基準電圧として出力する電流電圧変換回路５０と、増幅器３０から出力される電圧が入力される信号入力端子４１と、比較基準電圧が入力される基準電圧入力端子４２と、を有する比較器４０と、を備える。【選択図】図３

Description

本発明は、半導体装置に関する。

ホール素子は、半導体基板上に増幅器や信号処理回路とともに集積化されており、例えば、磁場を検出する際に用いられている。ホール素子は、半導体基板上に集積化された場合、ウェハ上の保護膜やパッケージの樹脂封止等に起因する機械的応力（以下、単に「応力」と呼称する）でピエゾ抵抗効果を発生する。ホール素子は、ピエゾ抵抗効果の影響を受けると、検出する磁場と電圧−電流変換係数との関係（以下、単に「感度」と呼称する）が変動してしまう。すなわち、ホール素子の感度は、応力依存性を有している。

ホール素子の感度の応力依存性が高いと、磁気の検出精度が低下してしまうため、磁気の検出精度の向上には、いかにして磁気センサの感度の応力依存性を低減するかが重要になる。

ホール素子の感度の応力依存性を低減する技術の一例としては、ホール素子と、ピエゾ係数の異なる複数の抵抗を用いて電流をそれぞれ生成する電圧電流器（Ｖ／Ｉ変換器）とを備える応力補償回路がある（例えば特許文献１参照）。この応力補償回路では、ピエゾ係数の異なる複数の抵抗及びＶ／Ｉ変換器によって各抵抗のピエゾ係数及び応力に応じた二つの異なる電流を発生させる。さらに、発生させた二つの電流を結合させて一つの基準電流を発生させる。発生させた基準電流は、ホール素子の駆動電流として用いられている。

米国特許第７４３７２６０号明細書

しかしながら、上述した従来の応力補償回路は、ピエゾ係数の異なる複数の抵抗を用いているため、プロセス製造ばらつきの影響を受けやすい。また、従来の応力補償回路は、複数の抵抗の各々とそれぞれ接続される複数のＶ／Ｉ変換器を備えるため、その回路規模が大型化する傾向にある。また、回路が大型化すると、消費電流も増大する。

本発明は、上記課題を解決するため、プロセス製造ばらつきの影響を受けにくく、ホール素子が有する磁電変換特性の応力依存性を低減可能な半導体装置を提供することを目的とする。

本発明に係る半導体装置は、Ｐ型の半導体基板の上に形成される半導体装置であって、Ｎ型の抵抗を含み、前記抵抗が前記半導体基板の表面に対して垂直方向の電流経路を形成する垂直抵抗回路と、前記半導体基板の上に設けられ、前記半導体基板の表面に対して垂直方向の磁束密度に比例する電圧を出力するホール素子と、前記ホール素子から出力される電圧を増幅して出力する増幅器と、前記垂直抵抗回路を流れる基準電流と前記垂直抵抗回路の抵抗値との積を含む電圧を基準電圧として出力する電流電圧変換回路と、前記増幅器から出力される電圧が入力される信号入力端子と、前記基準電圧が入力される基準電圧入力端子と、を有する比較器と、を備えることを特徴とする。

本発明によれば、プロセス製造ばらつきの影響を受けにくく、ホール素子が有する磁電変換特性の応力依存性を低減することができる。

本実施形態に係る半導体装置の一部分を示す平面図である。本実施形態に係る半導体装置のII−II線断面図である。本実施形態に係る半導体装置の回路図である。

以下、本発明の実施形態に係る半導体装置を、図面を参照して説明する。
図１は本実施形態に係る半導体装置の一例である半導体装置１の一部分を示す平面図である。図２はII−II線に沿う方向における半導体装置１、具体的にはＸ軸抵抗器２１の切断面を示す断面図（II−II線断面図）である。なお、図１及び図２に示されるＸ軸、Ｙ軸及びＺ軸は、ＸＹＺの３次元直交座標系における各軸を示している。

半導体装置１は、Ｐ型の半導体基板１００に形成されている。図１に示される半導体装置１の一部分は、ホール素子１０及び垂直抵抗回路２０を含む部分である。

ホール素子１０は、半導体基板１００の表面Ｓに対して垂直方向としてのＺ方向の磁束密度に比例する電圧を出力する、いわゆる水平ホール素子である。

垂直抵抗回路２０は、Ｎ型の半導体で形成されている。垂直抵抗回路２０は、第１の方向としてのＸ方向に沿って配置されるＸ軸抵抗器２１と、第２の方向としてのＹ方向に沿って配置されるＹ軸抵抗器２２と、を有している。

第１の抵抗器としてのＸ軸抵抗器２１は、他素子との接続端２１ａ、２１ｂと、接続端２１ａと接続端２１ｂとを連絡する抵抗を含んでいる。

第２の抵抗器としてのＹ軸抵抗器２２は、Ｘ軸抵抗器２１と配置される方向が異なるが、構成要素はＸ軸抵抗器２１の構成要素と実質的に同じである。すなわち、Ｙ軸抵抗器２２は、Ｘ軸抵抗器２１が有するピエゾ係数と同じピエゾ係数を有している。Ｙ軸抵抗器２２は、他素子との接続端２２ａ、２２ｂと、接続端２２ａと接続端２２ｂとを連絡する抵抗を含んでいる。

図２によれば、Ｐ型の半導体基板１００上には、Ｎ型の埋込層１１０が形成されている。Ｎ型の領域である埋込層１１０上には、同じＮ型の領域であるエピタキシャル層１２０が形成されている。エピタキシャル層１２０の内部には、Ｐ型の領域であるＰウェル１３０が形成されている。Ｐウェル１３０の上面には、素子分離領域であるＬＯＣＯＳ（LOCal Oxidation of Silicon）１４０が形成されている。さらに、半導体基板１００、埋込層１１０、接触領域１５０を含むエピタキシャル層１２０、Ｐウェル１３０及びＬＯＣＯＳ１４０を有する半導体ウェハの上面は、図示が省略された保護膜で覆われている。

エピタキシャル層１２０の上部には、所定の深さのＮ型の領域である接触領域１５０が形成されている。本実施形態では、エピタキシャル層１２０及び接触領域１５０の上面を半導体基板１００の表面Ｓと呼称する。表面Ｓは、Ｘ軸及びＹ軸を含み、Ｚ軸を方向ベクトルとする平面、すなわちＸ−Ｙ平面に含まれる。

埋込層１１０及び接触領域１５０は、エピタキシャル層１２０のイオン濃度に対して、そのイオン濃度が相対的に高い領域である。接触領域１５０は、Ｘ軸抵抗器２１の接続端２１ａ、２１ｂ（図１参照）に相当する。

エピタキシャル層１２０は、表面Ｓに対して垂直方向としてのＺ方向の電流経路を形成する。埋込層１１０は、表面Ｓに対して平行な方向であるＸ方向の電流経路を形成し、二つのエピタキシャル層１２０間を電気的に接続している。二つの接触領域１５０、二つのエピタキシャル層１２０及び埋込層１１０は、Ｘ軸抵抗器２１を形成している。

なお、埋込層１１０の抵抗値は、エピタキシャル層１２０の抵抗値に対して無視できる程に小さい。従って、Ｘ軸抵抗器２１の抵抗値は、エピタキシャル層１２０の抵抗値が支配的である。

図３は、半導体装置１の回路図である。
半導体装置１は、ホール素子１０と、垂直抵抗回路２０と、増幅器３０と、比較器４０と、電流電圧変換回路（Ｉ／Ｖ変換回路）５０と、を備えている。

ホール素子１０は、４個の電極１０ａ〜１０ｄを有している。増幅器３０は、非反転入力端子（＋）と、反転入力端子（−）と、出力端子３１と、を有している。比較器４０は、非反転入力端子（＋）である信号入力端子４１と、反転入力端子（−）である基準電圧入力端子４２と、出力端子４３と、を有している。電流電圧変換回路５０は、非反転入力端子（＋）と、反転入力端子（−）と、出力端子５１と、を有している。

電極１０ａは、第１の電流源としての電流源６を介して電源３に接続される。ここで、電源３は所定電圧である第１の電圧を供給する電源である。電流源６は、電源３に接続される第１端と、電極１０ａに接続される第２端とを有し、駆動電流Ｉ_DRVをホール素子１０に供給する。電極１０ｂは電源４に接続されている。電源４は、第１の電圧よりも低い第２の電圧を供給する。

駆動電流Ｉ_DRVが流れる電極１０ａ、１０ｂは、ホール素子１０の駆動電極である。残る２個の電極１０ｃ、１０ｄは、差動電圧が出力される出力電極である。電極１０ｃ及び電極１０ｄは、それぞれ、増幅器３０の非反転入力端子（＋）及び反転入力端子（−）と接続されている。出力端子３１は信号入力端子４１と接続されている。

一方、基準電圧入力端子４２は、電流電圧変換回路５０の出力端子５１と接続されている。出力端子５１と電流電圧変換回路５０の反転入力端子（−）との間には帰還回路である垂直抵抗回路２０が接続されている。

垂直抵抗回路２０は、第１端である節点Ｐ１及び第２端である節点Ｐ２を有している。節点Ｐ１及び節点Ｐ２の間は、Ｘ軸抵抗器２１及びＹ軸抵抗器２２を接続して構成されている。図３によれば、垂直抵抗回路２０は、Ｘ軸抵抗器２１及びＹ軸抵抗器２２が並列接続されることによって構成されている。すなわち、節点Ｐ１は、垂直抵抗回路２０において、Ｘ軸抵抗器２１及びＹ軸抵抗器２２の各一端の接続点である。節点Ｐ２は、垂直抵抗回路２０において、Ｘ軸抵抗器２１及びＹ軸抵抗器２２の各他端の接続点である。

Ｘ軸抵抗器２１との関係で節点Ｐ１及び節点Ｐ２を説明すれば、節点Ｐ１は、例えば、図１に示される接続端２１ａ及び図２に示される接触領域１５０に相当する。節点Ｐ２は、例えば、図１に示される接続端２１ｂ及び図２に示される接触領域１５０に相当する。

節点Ｐ１は、上述したＸ軸抵抗器２１及びＹ軸抵抗器２２の各一端及び電流電圧変換回路５０の反転入力端子（−）に加えて、電流源７の第１端が接続されている。

第２の電流源としての電流源７は、垂直抵抗回路２０の第２端及び電流電圧変換回路５０の反転入力端子（−）に接続される第１端と、電源４に接続される第２端と、を有している。電流源７は、垂直抵抗回路２０を流れる基準電流Ｉ_REFを供給する。

電流電圧変換回路５０の非反転入力端子（＋）は、基準電圧回路８を介して電源４に接続されている。基準電圧回路８は、電流電圧変換回路５０の非反転入力端子（＋）に接続される第１端と、電源４に接続される第２端とを有し、電流電圧変換回路５０の基準電圧Ｖ_REFを供給する。

このように構成される半導体装置１では、電極１０ａ、１０ｂとの間に駆動電流Ｉ_DRVが流れている。ホール素子１０によって半導体基板１００の表面Ｓに直交する磁束密度が検出されると、ホール素子１０は、検出した磁束密度に比例する電圧を、電極１０ｃ、１０ｄから増幅器３０へ出力する。

増幅器３０は差動入力増幅器であり、電極１０ｃ、１０ｄから出力された電圧が、それぞれ、非反転入力端子（＋）、反転入力端子（−）に入力される。非反転入力端子（＋）、及び反転入力端子（−）に入力された電圧は、増幅器３０によって増幅された後、出力端子３１から出力される。出力端子３１から出力された信号電圧Ｖ_SIGは、信号入力端子４１へ入力される。

一方、基準電圧入力端子４２には、比較基準電圧としての動作点電圧Ｖ_BOPが入力される。動作点電圧Ｖ_BOPは、垂直抵抗回路２０を流れる基準電流Ｉ_REFと垂直抵抗回路２０の抵抗値Ｒ_REFとの積を含む電圧である。詳細には、動作点電圧Ｖ_BOPは、基準電流Ｉ_REFと抵抗値Ｒ_REFとの積と基準電圧Ｖ_REFとの和である。

比較器４０は、信号入力端子４１に入力される信号電圧Ｖ_SIGと基準電圧入力端子４２へ入力される動作点電圧Ｖ_BOPとを比較し、信号電圧Ｖ_SIGが動作点電圧Ｖ_BOPよりも大きいか否かに応じてハイレベル又はローレベルの出力電圧Ｖ_OUTを出力端子４３から出力端子６０へ供給する。出力端子６０へ供給された出力電圧Ｖ_OUTは、出力端子６０に接続される外部回路（図示省略）へ出力される。

続いて、半導体装置１全体における磁電変換係数の応力に対する変化の比率（以下、「応力依存係数」とする）について説明する。

Ｘ−Ｙ平面に形成されるホール素子１０の磁電変換係数Ｋ_Hは、下記式（１）で表される。
Ｋ_H＝Ｓ_I・Ｉ_DRV
＝Ｓ_IREF［１＋π_H(σ_XX＋σ_YY)］・Ｉ_DRV …（１）
Ｓ_I：単位駆動電流あたりの磁電変換係数
Ｉ_DRV：ホール素子１０の駆動電流
Ｓ_IREF：基準応力における単位駆動電流当たりの磁電変換係数
π_H：単位駆動電流当たりの磁電変換係数の対Ｘ−Ｙ平面内軸応力ピエゾ係数
σ_XX：Ｘ方向の垂直応力
σ_YY：Ｙ方向の垂直応力
σ_XX＋σ_YY：Ｘ−Ｙ平面内における等方性応力
ここで、「基準応力」とは、所定の状態において半導体装置１が含まれる半導体チップに作用する応力をいう。また、「所定の状態」とは、例えば、上面を覆う保護膜が形成された後の状態等、特定可能な一つの状態をいう。

また、ホール素子１０の出力電圧を電圧Ｖ_Hとし、増幅器３０の増幅率をＧとすると、信号入力端子４１へ入力される信号電圧Ｖ_SIGは下記式（２）で表される。さらに、上記式（１）を用いると下記式（３）で表される。下記式（３）によれば、信号電圧Ｖ_SIGは応力依存性を有していることがわかる。
Ｖ_SIG＝Ｇ・Ｖ_H
＝Ｇ・Ｓ_I・Ｉ_DRV・Ｂ_in …（２）
＝Ｇ・Ｓ_IREF［１＋π_H(σ_XX＋σ_YY)］・Ｉ_DRV・Ｂ_in …（３）
Ｂ_in：Ｚ方向に印加される磁束密度

上述したホール素子１０の場合、ホール素子１０から信号入力端子４１へ出力される信号電圧Ｖ_SIGの応力依存係数は＋４４［％／ＧＰａ］と算出される。ここで、正の応力依存係数は、応力が引張応力であることを示している。また、負の応力依存係数は応力が圧縮応力であることを示している。

一方、電流電圧変換回路５０から基準電圧入力端子４２へ出力される動作点電圧Ｖ_BOPは下記式（４）で表される。下記式（４）によれば、動作点電圧Ｖ_BOPが応力依存性を有していることがわかる。
Ｖ_BOP＝Ｖ_REF＋Ｒ・Ｉ_REF
＝Ｖ_REF＋Ｒ_REF［１＋π₁₂(σ_XX＋σ_YY)］・Ｉ_REF …（４）
Ｖ_BOP：動作点電圧
Ｖ_REF：電流電圧変換回路５０の基準電圧
Ｒ：垂直抵抗回路２０の合成抵抗値
Ｉ_REF：基準電流
Ｒ_REF：基準応力における垂直抵抗回路２０の合成抵抗値
π₁₂：垂直抵抗回路２０のＺ方向の抵抗値の対Ｘ−Ｙ平面内軸応力ピエゾ係数

上述した垂直抵抗回路２０の場合、動作点電圧Ｖ_BOPの応力依存係数は＋５３［％／ＧＰａ］と算出される。

また、出力電圧Ｖ_OUTの応力依存係数は、信号入力端子４１に入力される信号電圧Ｖ_SIGの応力依存係数である＋４４［％／ＧＰａ］と基準電圧入力端子４２に入力される動作点電圧Ｖ_BOPの応力依存係数である＋５３［％／ＧＰａ］との差である−９［％／ＧＰａ］となる。ここで、基準電圧回路８が基準電圧入力端子４２に直接接続される半導体装置を「応力補償無し半導体装置」と呼称する。

出力電圧Ｖ_OUTの応力依存係数を、半導体装置１と応力補償無し半導体装置とで比べると、出力電圧Ｖ_OUTの応力依存係数は、応力補償無し半導体装置の出力電圧である信号電圧Ｖ_SIGの応力依存係数に対して応力方向が逆方向となる。また、出力電圧Ｖ_OUTの応力依存係数の絶対値（＝９［％／ＧＰａ］）は、信号電圧Ｖ_SIGの応力依存係数の絶対値（＝４４［％／ＧＰａ］）に対して約１／５に抑圧されていることがわかる。

本実施形態によれば、半導体装置１全体の磁電変換係数の応力依存性を補償するために、動作点電圧Ｖ_BOPを用いている。動作点電圧Ｖ_BOPは、ピエゾ係数が同じ抵抗を含むＸ軸抵抗器２１及びＹ軸抵抗器２２を用いて生成されている。従って、本実施形態は、ピエゾ係数の異なる複数の抵抗を含む抵抗を用いる場合と比べてプロセス製造ばらつきの影響を低減することができる。

本実施形態によれば、半導体装置１全体の磁電変換係数の応力依存性を低減するための補償信号、すなわち動作点電圧Ｖ_BOPを、単一の電流電圧変換回路５０を用いて生成することができる。これに対して、ピエゾ係数の異なる複数の抵抗を含む抵抗を用いる応力補償回路では補償信号が複数のＶ／Ｉ変換器を用いて生成されている。従って、本実施形態は、ピエゾ係数の異なる複数の抵抗を含む抵抗を用いる場合と比べて、回路規模及び消費電流の増大を抑えることができる。

本実施形態によれば、半導体装置１全体における磁電変換係数の応力依存係数は、Ｘ軸抵抗器２１及びＹ軸抵抗器２２を用いて生成される動作点電圧Ｖ_BOPを不適用の半導体装置全体における磁電変換係数の応力依存係数に対して、その絶対値を約１／５に抑圧することができる。

本実施形態によれば、補償信号である動作点電圧Ｖ_BOPを生成する際に半導体装置１の消費電流に応力依存性は付加されない。これは、補償信号を生成する際に消費電流に応力依存性が付加される従来の応力補償回路に対して、半導体装置の動作安定性の面で有利である。

例えば特許文献１に記載される応力補償回路のように、ホール素子の駆動電流及び半導体装置の消費電流が応力依存性を有していると、半導体基板上に加わる応力の影響を受けて消費電流が変動する。消費電流が変動すると、例えば制御動作や監視動作等の半導体装置の消費電流に基づく動作が不安定になる。すなわち、誤動作や誤検出が生じやすくなる。これに対して、半導体装置１では、消費電流が半導体基板上に加わる応力の影響を受けないので、半導体基板上に加わる応力が変動しても消費電流が変動しない。従って、半導体装置１の消費電流に基づく動作は安定的である。

なお、本発明は、上述した実施形態そのままに限定されるものではなく、実施段階では、上述した例以外にも様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更をすることができる。

例えば、電流源７は、駆動電流Ｉ_DRVを所定の電流比で複製した電流を基準電流Ｉ_REFとして出力するカレントミラー回路を有して構成されていてもよい。この例では、電流比αとすると、Ｉ_REF＝αＩ_DRVを満たすように基準電流Ｉ_REFが生成される。Ｉ_REF＝αＩ_DRVが成立する場合、磁気動作点Ｂ_OPは、下記式（５）のように近似できる。
Ｂ_OP≒(αＲ_REF／Ｇ・Ｓ_IREF)［１＋(π₁₂−π_H)( σ_XX＋σ_YY)］ …（５）

上記式（５）の右辺は、電流比αと設計定数との積である。従って、磁気動作点Ｂ_OPは、基準電流に依存せず、基準電流が応力依存性及び温度依存性を持っていても磁気動作点Ｂ_OPへの影響を排除できる。また、磁気動作点Ｂ_OPを調整したい場合、単に設計定数である電流比αを変更すればよいため、磁気動作点Ｂ_OPを簡便に調整できる。

上述した半導体装置１は、垂直抵抗回路２０と、ホール素子１０と、増幅器３０と、電流電圧変換回路５０と、比較器４０とが半導体基板１００に形成されている一例であるが、半導体装置１は必ずしもこれに限定されない。少なくともホール素子１０と垂直抵抗回路２０とが同じ半導体基板１００に形成されていればよい。従って、半導体装置１のうち、ホール素子１０及び垂直抵抗回路２０以外の構成要素は、半導体基板１００とは別の半導体基板に形成されていてもよい。

また、図３に例示される垂直抵抗回路２０は、Ｘ軸抵抗器２１及びＹ軸抵抗器２２を接続して構成される例であるが、この例に限定されない。垂直抵抗回路２０は、Ｘ軸抵抗器２１とＹ軸抵抗器２２とが接続されて構成されていればよく、例えば、Ｘ軸抵抗器２１及びＹ軸抵抗器２２が直列接続されることによって構成されていてもよい。

これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１半導体装置
６電流源（第１の電流源）
７電流源（第２の電流源）
１０ホール素子
２０垂直抵抗回路
２１Ｘ軸抵抗器（第１の抵抗器）
２２Ｙ軸抵抗器（第２の抵抗器）
３０増幅器
４０比較器
４１信号入力端子
４２基準電圧入力端子
５０電流電圧変換回路
１００半導体基板
１２０エピタキシャル層（Ｎ型の抵抗）

Claims

Ｐ型の半導体基板の上に形成される半導体装置であって、
Ｎ型の抵抗を含み、前記抵抗が前記半導体基板の表面に対して垂直方向の電流経路を形成する垂直抵抗回路と、
前記半導体基板の上に設けられ、前記半導体基板の表面に対して垂直方向の磁束密度に比例する電圧を出力するホール素子と、
前記ホール素子から出力される電圧を増幅して出力する増幅器と、
前記垂直抵抗回路を流れる基準電流と前記垂直抵抗回路の抵抗値との積を含む電圧を比較基準電圧として出力する電流電圧変換回路と、
前記増幅器から出力される電圧が入力される信号入力端子と、前記比較基準電圧が入力される基準電圧入力端子と、を有する比較器と、
を備えることを特徴とする半導体装置。
前記垂直抵抗回路は、前記半導体基板の表面に平行な第１の方向に沿って配置される第１の抵抗器と、
前記第１の抵抗器が有するピエゾ係数と同じピエゾ係数を有し、前記半導体基板の表面に平行かつ前記第１の方向に垂直な第２の方向に沿って配置される第２の抵抗器と、を有し、
前記第１の抵抗器及び前記第２の抵抗器が電気的に接続されて構成される請求項１記載の半導体装置。
前記ホール素子を駆動させる駆動電流を供給する第１の電流源と、
前記基準電流を供給する第２の電流源と、を備える請求項１又は２に記載の半導体装置。
前記ホール素子を駆動させる駆動電流を供給する第１の電流源と、
前記駆動電流を所定の電流比で複製し、複製した電流を前記基準電流として出力するカレントミラー回路を有する第２の電流源と、を備える請求項１又は２に記載の半導体装置。