JP2007180150A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【課題】電界の干渉が抑制され、かつ、所望の動作を確実に行なうことができる不揮発性半導体記憶装置と、その製造方法を提供する。
【解決手段】半導体基板1に設けられた複数の溝部11内に素子分離絶縁膜13aaが形成され、その上面の位置は半導体基板の主表面の位置よりも低くされている。隣接する溝部11間に挟まれた領域にフローティングゲート電極4が形成され、その上に、ONO膜17を介在させてコントロールゲート電極6が形成されている。そのコントロールゲート電極6は、n型ポリシリコン膜21aとp型ポリシリコン膜19aとの積層構造とされ、p型ポリシリコン膜19aは、隣接するフローティングゲート電極4によって挟まれた領域において、少なくとも半導体基板1の主表面の位置から下方の領域を充填するように形成されている。
【選択図】図2
【解決手段】半導体基板1に設けられた複数の溝部11内に素子分離絶縁膜13aaが形成され、その上面の位置は半導体基板の主表面の位置よりも低くされている。隣接する溝部11間に挟まれた領域にフローティングゲート電極4が形成され、その上に、ONO膜17を介在させてコントロールゲート電極6が形成されている。そのコントロールゲート電極6は、n型ポリシリコン膜21aとp型ポリシリコン膜19aとの積層構造とされ、p型ポリシリコン膜19aは、隣接するフローティングゲート電極4によって挟まれた領域において、少なくとも半導体基板1の主表面の位置から下方の領域を充填するように形成されている。
【選択図】図2
Description
本発明は不揮発性半導体記憶装置およびその製造方法に関し、特に、フローティングゲートによる電界の干渉が緩和される不揮発性半導体記憶装置と、その製造方法とに関するものである。
半導体記憶装置(メモリデバイス)の一つとして、フローティングゲート電極とコントロールゲート電極とを備えた不揮発性半導体記憶装置があり、この種のメモリデバイスは、特に、フラッシュメモリと称される。フラッシュメモリでは、フローティングゲート電極に蓄積される電荷量によってメモリセルトランジスタのしきい値電圧が変化するのを利用して、フローティングゲート電極に情報としての電荷が蓄積されているか否かが判定される。
そのフラッシュメモリのメモリセル領域では、一方向に延在する素子形成領域が複数形成されて、その素子形成領域を横切るように、コントロールゲート電極が一方向と交差する他方向に間隔を隔てて複数形成されている。そのコントロールゲート電極と素子形成領域との間には、フローティングゲート電極が形成されている。互いに隣接するコントロールゲート電極によって挟まれた素子形成領域には、ソース領域あるいはドレイン領域が形成されている。
フラッシュメモリでは、微細化の要求に伴って互いに隣り合うコントロールゲート電極とコントロールゲート電極との間隔が狭められているため、特定のメモリセルのフローティングゲート電極に対し、これに隣接するフローティングゲート電極に蓄積された電荷による電界の干渉効果が無視できなくなっている。そのため、その隣り合うフローティングゲート電極に蓄積された電荷量によってはメモリセルトランジスタのしきい値電圧が変動してしまい、データの読み出しの際に誤動作を起こしてしまうことが問題になる。
このような誤動作を回避する手法として、隣り合うフローティングゲート電極間に生じる電界をコントロールゲート電極によりシールドする手法がある。この手法について説明する。互いに隣接するフローティングゲート電極とフローティングゲート電極との間はトレンチ分離(STI:Shallow Trench Isolation)により電気的に分離されている。このトレンチ分離領域では、素子分離絶縁膜が半導体基板の表面上に所定の高さ分だけ突出した構造とされる。このような構造では、その素子分離絶縁膜が突出した部分を介して一方に位置するフローティングゲート電極に蓄積された電荷に伴う電界が、他方に位置するフローティングゲート電極に影響を及ぼすことになる。
さらに、このような影響をなくすため、トレンチ分離領域の素子分離絶縁膜の高さをより低くして、その分、導体であるコントロールゲート電極の部分を互いに隣り合うフローティングゲート電極とフローティングゲート電極との間の全体に配置させた構造が提案されている。この構造では、フローティングゲート電極間の全体がコントロールゲート電極の部分によってシールドされて、特定のフローティングゲート電極に対しそれに隣り合うフローティングゲート電極に蓄積された電荷による電界が干渉するのを抑制している。なお、フローティングゲート電極とコントロールゲート電極とを備えたフラッシュメモリを開示した文献の一つとして、特許文献1がある。
特許第3362970号
しかしながら、従来のフラッシュメモリでは、トレンチ分離領域(素子分離絶縁膜)を半導体基板の表面から確実に突出させないようにしようとすると、エッチングがある程度余分に行なわれることになる。そのため、トレンチ分離領域の上面が半導体基板の主表面の位置よりも低くなって、その分、コントロールゲート電極には半導体基板の主表面よりも下方に位置する部分ができる。このコントロールゲート電極の部分はONO膜を介して半導体基板の領域と対向することになる。
そのため、コントロールゲート電極の部分から電界がONO膜を介して半導体基板に直接影響を与えてしまい、フローティングゲート電極に蓄積された電荷量によってメモリセルトランジスタのしきい値電圧を変化させることができなくなり、メモリデバイスとしての機能を果たすことができなくなるという問題があった。
本発明は上記問題点を解決するためになされたものであり、その目的は電界の干渉が抑制され、かつ、所望の動作を確実に行なうことができる不揮発性半導体記憶装置を提供することであり、他の目的はそのような不揮発性半導体記憶装置の製造方法を提供することである。
本発明に係る不揮発性半導体記憶装置は、複数の下部電極と溝部と分離絶縁膜と上部電極とを有している。複数の下部電極は、半導体基板の主表面上にそれぞれ第1絶縁膜を介在させ、互いに間隔を隔てて形成されている。溝部は隣り合う2つの下部電極の間に位置する半導体基板の領域に形成されて所定の深さを有している。分離絶縁膜は溝部内に形成され、半導体基板の主表面よりも低い位置に上面が位置している。上部電極は分離絶縁膜を覆うように半導体基板の主表面よりも下方にまで延在して隣り合う2つの下部電極部の間を充填するとともに、下部電極部のそれぞれの上に第2絶縁膜を介在させて形成されている。上部電極部は、上部電極下部と上部電極上部とを備えている。上部電極下部は、少なくとも半導体基板の主表面から下方に位置して溝部の側面に位置する半導体基板の部分と第2絶縁膜を介して対向している。上部電極上部は上部電極下部の上に位置している。その上部電極下部と上部電極上部とは、上部電極部に電圧を印加することによって、上部電極下部と対向する溝部の側面に位置する半導体基板の部分にチャネル領域が形成されるしきい値電圧が、下部電極部と対向する半導体基板の部分にチャネル領域が形成されるしきい値電圧よりも高くなる所定の材料によりそれぞれ形成されている。
本発明に係る不揮発性半導体記憶装置の製造方法は以下の工程を備えている。半導体基板の主表面上にそれぞれ第1絶縁膜を介在させ、互いに間隔を隔てて複数の第1導電体膜を形成し、隣り合う第1導電体膜の間に位置する半導体基板の領域に所定の深さを有する溝部を形成する。溝部内に半導体基板の主表面よりも低い位置に上面が位置するように分離絶縁膜を形成する。第1導電体膜および溝部の側面に位置する半導体基板の部分を覆うように第2絶縁膜を形成する。隣り合う第1導電体膜の間の部分を充填するように第2絶縁膜上に第2導電体膜を形成する。第2導電体膜に所定の加工を施すことにより、少なくとも半導体基板の主表面から下方に位置して分離絶縁膜を覆う第2導電体膜の部分を残して他の第2導電体膜の部分を除去する。第1導電体膜および残された第2導電体膜を覆うように、第2導電体膜とは材料が異なる第3導電体膜を形成する。第3導電体膜、第2導電体膜および第1導電体膜に所定の加工を施すことにより、第3導電体膜および第2導電体膜からなる上部電極部を形成するとともに、上部電極と半導体基板との間に位置して第1導電体膜からなる下部電極部を形成する。第2導電体膜を形成する工程と第3導電体膜を形成する工程は、第2導電体膜および第3導電体膜を、上部電極部に電圧を印加することによって、残される第2導電体膜と対向する溝部の側面に位置する半導体基板の部分にチャネル領域が形成されるしきい値電圧が、下部電極部と対向する半導体基板の部分にチャネル領域が形成されるしきい値電圧よりも高くなる所定の材料によってそれぞれ形成する工程を備えている。
本発明に係る不揮発性半導体記憶装置では、互いに隣接する下部電極部によって挟まれた領域の全体に導電体である上部電極部の部分が充填されることで、一つの下部電極部に蓄積された電子に起因する電界が、隣接する他の下部電極部へ及ぶのを確実に阻止することができる。さらに、上部電極部が上部電極下部と上電極上部とによって形成され、その上部電極下部と上部電極上部とは、上部電極部に電圧を印加することによって、上部電極下部と対向する溝部の側面に位置する半導体基板の部分にチャネル領域が形成されるしきい値電圧が、下部電極部と対向する半導体基板の部分にチャネル領域が形成されるしきい値電圧よりも高くなる所定の材料によりそれぞれ形成されていることで、下部電極部と対向する半導体基板の部分にチャネル領域が先に形成されて、不揮発性半導体記憶装置の所望の動作を確保することができる。
本発明に係る不揮発性半導体記憶装置の製造方法では、互いに隣接する下部電極部によって挟まれた領域の全体に導電体である上部電極部の部分を充填することができて、一つの下部電極部に蓄積された電子に起因する電界が、隣接する他の下部電極部へ及ぶのを確実に阻止することができる。しかも、上部電極となる第3導電体膜と第2導電体膜とは、上部電極部に電圧を印加することによって、第2導電体膜と対向する溝部の側面に位置する半導体基板の部分にチャネル領域が形成されるしきい値電圧が、下部電極部と対向する半導体基板の部分にチャネル領域が形成されるしきい値電圧よりも高くなる所定の材料によりそれぞれ形成されていることで、下部電極部と対向する半導体基板の部分にチャネル領域が先に形成されて、不揮発性半導体記憶装置の所望の動作を確保することができる。
実施の形態1
本発明の実施の形態1に係るフラッシュメモリについて説明する。図1に示すように、フラッシュメモリのメモリセル領域における半導体基板の表面では、素子分離絶縁膜(STI:Shallow Trench Isolation)13aaによって区切られた一方向に延在する素子形成領域2が複数形成されている。その素子形成領域2を横切るように、コントロールゲート電極6が一方向と交差する他方向に間隔を隔てて複数形成されている。そのコントロールゲート電極6と素子形成領域2との間には、フローティングゲート電極4が形成されている。互いに隣接するコントロールゲート電極6によって挟まれた素子形成領域には、ソース領域あるいはドレイン領域となる不純物領域8が形成されている。
本発明の実施の形態1に係るフラッシュメモリについて説明する。図1に示すように、フラッシュメモリのメモリセル領域における半導体基板の表面では、素子分離絶縁膜(STI:Shallow Trench Isolation)13aaによって区切られた一方向に延在する素子形成領域2が複数形成されている。その素子形成領域2を横切るように、コントロールゲート電極6が一方向と交差する他方向に間隔を隔てて複数形成されている。そのコントロールゲート電極6と素子形成領域2との間には、フローティングゲート電極4が形成されている。互いに隣接するコントロールゲート電極6によって挟まれた素子形成領域には、ソース領域あるいはドレイン領域となる不純物領域8が形成されている。
次に、コントロールゲート電極6が延在する方向に沿ったメモリセルの構造について説明する。図2に示すように、半導体基板1の表面には間隔を隔てて複数の溝部11が形成され、その溝部11のそれぞれに素子分離絶縁膜13aaが形成されている。その素子分離絶縁膜13aaの上面の位置は、半導体基板1の主表面よりも低い位置にある。隣接する溝部11と溝部11とによって挟まれた半導体基板1の表面上には、トンネル酸化膜3を介在させてフローティングゲート電極4が形成されている。
そのフローティングゲート電極4の表面(両側面および上面)と素子分離絶縁膜13aaの表面を覆うように、シリコン酸化膜とシリコン窒化膜の積層膜からなるONO(Oxide Nitride Oxide)膜17形成されている。そのONO膜17上にコントロールゲート電極6が形成されている。そのコントロールゲート電極6は、リン(P)などが添加されたn型ポリシリコン膜21aとボロン(B)などが添加されたp型ポリシリコン膜19aとの積層構造とされ、p型ポリシリコン膜19a上にn型ポリシリコン膜21aが形成されている。なお、コントロールゲート電極6では、フローティングゲート電極4の直上に位置する部分が実質的なコントロールゲート電極本体となり、隣接するフローティングゲート電極4の間に位置する部分はコントロールゲート電極本体を接続する配線部分となる。
そのp型ポリシリコン膜19aは、隣接するフローティングゲート電極4によって挟まれた領域において、少なくとも半導体基板1の主表面の位置から下方の領域を充填するように形成されている。つまり、p型ポリシリコン膜19aは、溝部11の側面のうち素子分離絶縁膜13aaの上面よりも上方に位置する側面部分に露出する半導体基板1の領域に対して、ONO膜17を介在させて対向するように形成されている。
次に、コントロールゲート電極6が延在する方向と交差する方向に沿ったメモリセルの構造について説明する。図3に示すように、半導体基板1の表面上にそれぞれトンネル酸化膜3を介在させ、複数のフローティングゲート電極4が間隔を隔てて形成され、その複数のフローティングゲート電極4のそれぞれの上にONO膜17を介在させてコントロールゲート電極6がそれぞれ形成されている。隣接するフローティングゲート電極4等によって挟まれた半導体基板1の領域(素子形成領域)には、ソース領域またはドレイン領域としてn型の不純物領域8が形成されている。不純物領域8は、たとえば濃度1×1019/cm3〜1×1021/cm3程度の砒素(As)またはリン(P)等を含有する。なお、この不純物領域8は半導体基板1におけるp型のウェル領域等の表面に形成されている。
次に、フラッシュメモリの動作について説明する。図4に示すように、メモリセルに対して書き込み、消去読み出しを行なうには、ソース領域8a、ドレイン領域8bおよびコントロールゲート電極6にそれぞれ所定の電圧を印加することによって行なわれる。まず、書き込みを行なうには、ソース領域8aおよびドレイン領域8bに低電圧(〜0V程度)を印加し、コントロールゲート電極6に5〜20V程度の正バイアスを印加する。これにより、半導体基板1の領域からフローティングゲート電極4へ情報としての電子が注入される(上向き矢印)。
一方、消去を行なうには、ドレイン領域8bに高電圧(5〜20V程度)を印加し、コントロールゲート電極6に低電圧(〜0V程度)を印加する。これにより、フローティングゲート電極4に蓄積された電子が半導体基板1の領域に抜けることになる(下向き矢印)。
読み出しを行なうには、コントロールゲート電極6に、たとえば1〜5V程度の読み出し電圧を印加してドレイン電流が検知される。このとき、フローティングゲート電極4に蓄積されている電子の量によってしきい値電圧が変わることになる。これにより、このしきい値電圧の差に基づいてフローティングゲート電極4に情報としての電子が蓄積されているか否かが判断される。
このようにフラッシュメモリでは、フローティングゲート電極に蓄積された電子の量を検知することによって情報の読み出しが行なわれる。そのため、特定のメモリセルに対して外部から電界が作用するとそのメモリセルが誤動作を起こすことがある。上述したフラッシュメモリでは、そのような電界を遮断して誤動作が発生するのを阻止することができる。以下、このことについて詳しく説明する。
まず、比較例に係るフラッシュメモリの構造として、図5に示すように、素子形成領域を形成する素子分離絶縁膜113の上面が、半導体基板1の主表面の位置よりも高くフローティングゲート電極104の上面よりも下方に位置するフラッシュメモリを想定する。この場合、互いに隣接する2つのフローティングゲート電極104によって挟まれた領域には、素子分離絶縁膜113の部分とコントロールゲート電極106の部分とが存在する。
コントロールゲート電極106は導電体であるため、図5に示すように、コントロールゲート電極106の部分が位置する領域では、一つのフローティングゲート電極104に蓄積された電子に起因する電界が隣接する他のフローティングゲート電極104へ及ぶのが阻止される。これに対して、素子分離絶縁膜113の部分が位置する領域では電界は遮蔽されることがなく、一つのフローティングゲート電極104に蓄積された電子に起因する電界が隣接する他のフローティングゲート電極104へ影響を及ぼすことになる。これがフラッシュメモリの誤動作の原因となる。
次に、コントロールゲート電極による電界のより大きな遮蔽効果を得るために、図6に示すように、素子分離絶縁膜113の上面の位置が半導体基板101の主表面よりも低い位置にあり、その素子分離絶縁膜113の上方を充填するようにフローティングゲート電極106が形成されたフラッシュメモリを想定する。この場合には、互いに隣接するフローティングゲート電極104によって挟まれた領域の全体に導電体であるコントロールゲート電極106の部分が位置するため、一つのフローティングゲート電極104に蓄積された電子に起因する電界が、隣接する他のフローティングゲート電極104へ及ぶのが確実に阻止されることになる。
フラッシュメモリでは、動作時においてコントロールゲート電極106に印加された所定の電圧によって、フローティングゲート電極104とトンネル酸化膜を介して対向する半導体基板101の領域にチャネル領域130aが形成されて、そのチャネル領域130aを介してソース領域とドレイン領域(いずれも図示せず)との間に電流が流れる(紙面に対して垂直方向)。
ところが、このフラッシュメモリでは、溝部111の側面のうち素子分離絶縁膜113の上面よりも上方に位置する側面部分に露出する半導体基板101の領域に対して、コントロールゲート電極106が対向している部分が存在する。そのため、この部分が寄生MISFET(Metal Insulator Semiconductor Field Effect Transistor)として溝部111の側面に位置する半導体基板101の領域にもチャネル領域130bが形成されることになる。
チャネル領域130aとコントロールゲート電極106の間には、ONO膜117、フローティングゲート電極104およびトンネル酸化膜103が介在しているのに対して、チャネル領域130bとコントロールゲート電極106との間にはONO膜117が介在しているだけである。そのため、コントロールゲート電極106に所定の電圧を印加すると、トンネル酸化膜103と対向する半導体基板101の領域の導電型(p型)が反転するよりも、ONO膜107と対向する半導体基板101の領域の導電型(p型)が反転する方が早く、チャネル領域130aよりもチャネル領域130bの方が先に形成されることになる。その結果、メモリセルとして所望の動作が行なわれないという問題が生じることになる。
本実施の形態に係るフラッシュメモリは、このような問題点を解消するために、寄生MISFETによるチャネル領域が形成される前に本来のチャネル領域を形成するために、コントロールゲート電極6はn型ポリシリコン膜21aとp型ポリシリコン膜19aの積層構造とされて、その積層構造におけるp型ポリシリコン膜19aが、素子分離絶縁膜13aaの上面よりも上方に位置する溝部11の側面部分に露出する半導体基板1の領域と対向するように形成されている。
本来のチャネル領域が形成される半導体基板1の領域の導電型がp型であるところ、その半導体基板1のp型の領域にONO膜17を介在させてコントロールゲート電極6のp型ポリシリコン膜19aが位置している。これにより、図7に示すように、コントロールゲート電極6に対して正バイアスを印加しても半導体基板1のp型の領域は容易にn型に反転せず、トンネル酸化膜3の直下に位置する半導体基板1のp型の領域がn型に先に反転をすることになる。その結果、本来のチャネル領域30aが先に形成されて、メモリセルとして所望の動作を行なうことができる。
しかも、互いに隣接するフローティングゲート電極4によって挟まれた領域の全体に導電体であるコントロールゲート電極6の部分が位置するため、一つのフローティングゲート電極4に蓄積された電子に起因する電界が、隣接する他のフローティングゲート電極4へ及ぶのを確実に阻止することができる。
次に、上述したフラッシュメモリの製造方法について説明する。まず、半導体基板の主表面の領域にイオン注入法によってレトログレードウェルおよびチャネルとなる領域を形成した半導体基板1の領域の表面に、図8に示すように、熱酸化処理を施すことによって膜厚約5〜20nmのトンネル酸化膜3が形成される。そのトンネル酸化膜3上に、たとえばCVD(Chemical Vapor Deposition)法によって膜厚約10〜100nmのポリシリコン膜5が形成される。そのポリシリコン膜5上に、たとえばCVD法によって膜厚約50〜200nmのシリコン窒化膜7が形成される。そのシリコン窒化膜7の上に、半導体基板1に溝部を形成するためのレジストパターン9が形成される。
次に、そのレジストパターン9をマスクとして異方性エッチングを施すことにより、図9に示すように、半導体基板1の表面に深さ約150〜350nmの溝部11が形成される。その後、レジストパターン9が除去される。次に、図10に示すように、溝部11を充填するように半導体基板1上にシリコン酸化膜などの絶縁膜13が形成される。次に、図11に示すように、CMP処理を施すことによりシリコン窒化膜7の上面上に位置する絶縁膜13の部分が除去されて、溝部11内に絶縁膜13aが残される。
次に、図12に示すように、たとえば熱リン酸に半導体基板1を浸漬することにより残されたシリコン窒化膜7が除去される。次に、図13に示すように、絶縁膜13aを覆うように半導体基板1上にポリシリコン膜15が形成される。次に、図14に示すように、CMP処理を施すことにより絶縁膜13aの上面上に位置するポリシリコン膜15の部分が除去されて、隣接する絶縁膜13aの間にポリシリコン膜15が残される。このポリシリコン膜15の厚さとポリシリコン膜5の厚さとの和がフローティングゲート電極の厚さとなる。
次に、図15に示すように、絶縁膜13aにエッチングを施すことにより、絶縁膜13aの上面を半導体基板1の主表面の位置よりも約10〜100nm低くする。次に、図16に示すように、ポリシリコン膜5,15の両側面と上面を覆うように、たとえばCVD法によりシリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を順次積層させることによりONO膜17が形成される。次に、そのONO膜17を覆うように、たとえばCVD法によりp型のポリシリコン膜19が形成される。次に、そのポリシリコン膜19にCMP処理を施してポリシリコン膜5,15の上面上に位置するポリシリコン膜19の部分が除され、さらに、そのポリシリコン膜19に異方性エッチングを施すことによって、図17に示すように、ポリシリコン膜19の上面をポリシリコン膜5,15の上面と下面との間に位置させて、コントロールゲート電極の下部電極となるポリシリコン膜19の部分が形成される。
次に、図18に示すように、ポリシリコン膜19の上に、たとえばCVD法によりn型のポリシリコン膜21が形成される。その後、ポリシリコン膜21上に所定の写真製版処理を施してレジストパターン(図示せず)が形成される。そのレジストパターンをマスクとしてn型のポリシリコン膜21、p型のポリシリコン膜19およびポリシリコン膜5,15に異方性エッチングを施すことにより、図2に示すように、p型のポリシリコン膜19aとn型のポリシリコン膜21aとの積層構造のコントロールゲート電極6と、ポリシリコン膜5a,15aからなるフローティングゲート電極4とが形成される。また、所定導電型の不純物イオンを注入することにより、ソース領域およびドレイン領域(図3参照)が形成される。
上述した製造方法によれば、互いに隣接するフローティングゲート電極4によって挟まれた領域の全体に導電体であるコントロールゲート電極6の部分を充填することができて、一つのフローティングゲート電極4に蓄積された電子に起因する電界が、隣接する他のフローティングゲート電極4へ及ぶのを確実に阻止することができる。
しかも、コントロールゲート電極6はn型ポリシリコン膜21aとp型ポリシリコン膜19aから形成されて、p型ポリシリコン膜19aが素子分離絶縁膜13aaの上面よりも上方に位置する溝部11の側面部分に露出する半導体基板1の領域と対向するように形成される。これにより、コントロールゲート電極6に対して正バイアスを印加しても半導体基板1のp型の領域は容易にn型に反転せず、トンネル酸化膜3の直下に位置する半導体基板1のp型の領域がn型に先に反転をし、本来のチャネル領域30aが先に形成されて、メモリセルとして所望の動作を確保することができる。
なお、上述した製造方法では、コントロールゲート電極6のp型ポリシリコン膜19aとなるポリシリコン膜19をCMP処理と異方性エッチングによって形成する場合を例に挙げて説明したが、図19に示すように、ONO膜17を実質的に残しながらポリシリコン膜19にエッチングを施すことにより、p型ポリシリコン膜19aとなるポリシリコン膜19の部分を残すようにしてもよい。
実施の形態2
本発明の実施の形態2に係るフラッシュメモリについて説明する。図20に示すように、コントロールゲート電極6は、n型ポリシリコン膜21aとp型ポリシリコン膜19aとの積層構造とされ、そのn型ポリシリコン膜21aとp型ポリシリコン膜19aとの間にONO膜18が介在する。なお、これ以外の構造については、前述した図2に示すフラッシュメモリと同様のなので、同一部材には同一符号を付しその説明を省略する。
本発明の実施の形態2に係るフラッシュメモリについて説明する。図20に示すように、コントロールゲート電極6は、n型ポリシリコン膜21aとp型ポリシリコン膜19aとの積層構造とされ、そのn型ポリシリコン膜21aとp型ポリシリコン膜19aとの間にONO膜18が介在する。なお、これ以外の構造については、前述した図2に示すフラッシュメモリと同様のなので、同一部材には同一符号を付しその説明を省略する。
次に、上述したフラッシュメモリの製造方法について説明する。前述した図8〜図17に示す工程と同様の工程を経た後、図21に示すように、たとえばウエットエッチングを施すことにより、ポリシリコン膜15の部分およびポリシリコン膜19の部分等の表面に露出しているONO膜17の部分が除去される。次に、図22に示すように、露出したポリシリコン膜15の部分の上面等覆うように、新たにONO膜18が形成される。次に、図23に示すように、そのONO膜18を覆うように、たとえばCVD法によりn型のポリシリコン膜21が形成される。その後、前述した図18に示す工程と同様の工程を経て、図20に示すフラッシュメモリが完成する。
上述した製造方法によれば、前述した電界阻止の効果およびフラッシュメモリとしての所望の動作の確保に加えて、次のような効果が得られる。まず、図16に示す工程において形成されるONO膜17には、図17に示す工程においてポリシリコン膜19にエッチングを施す際にダメージが及ぶことが考えられる。ダメージを受けたONO膜では、誘電率が低下する可能性がある。そのため、コントロールゲート電極とフローティングゲート電極間のカップリング容量が低下し、フローティングゲート電極に十分なバイアスがかけられず、フラッシュメモリとしての動作マージンが低下することが懸念される。
上述した製造方法では、図21に示す工程において、ポリシリコン膜15の部分を覆うそのようなONO膜17の部分が除去されて、新たなONO膜18が形成される。これにより、ONO膜18の誘電率が低下することはなく、ONO膜の信頼性が確保されてフラッシュメモリをより確実に動作させることができる。
実施の形態3
本発明の実施の形態3に係るフラッシュメモリについて説明する。図24に示すように、コントロールゲート電極6は、n型ポリシリコン膜21aとp型ポリシリコン膜19aとの積層構造とされて、そのp型ポリシリコン膜19aとONO膜17を介在させて対向する半導体基板1の領域に、周辺の不純物濃度よりも高い不純物濃度を有する高濃度不純物領域10が形成されている。
本発明の実施の形態3に係るフラッシュメモリについて説明する。図24に示すように、コントロールゲート電極6は、n型ポリシリコン膜21aとp型ポリシリコン膜19aとの積層構造とされて、そのp型ポリシリコン膜19aとONO膜17を介在させて対向する半導体基板1の領域に、周辺の不純物濃度よりも高い不純物濃度を有する高濃度不純物領域10が形成されている。
すなわち、溝部の側面に位置する半導体基板1の部分に、チャネル領域が形成される部分のp型不純物濃度よりも高い不純物濃度を有するp型の高濃度不純物領域10が形成されている。たとえばチャネル領域が形成される部分の不純物濃度を1×1017/cm3〜1×1019/cm3とすると、高濃度不純物領域10の不純物濃度は、それよりも1桁か2桁高い濃度とされ、たとえば1×1018/cm3〜1×1021/cm3とされる。なお、これ以外の構造については、前述した図2に示すフラッシュメモリと同様のなので、同一部材には同一符号を付しその説明を省略する。
次に、上述したフラッシュメモリの製造方法について説明する。前述した図8〜図15に示す工程と同様の工程を経た後、図25に示すように、ボロンなどのp型不純物イオンを半導体基板1の主表面に対して斜めから注入することにより、溝部11の側面に露出した半導体基板1の領域に高濃度不純物領域10が形成される。その後、前述した図16〜図18に示す工程と同様の工程を経て、図24に示されるフラッシュメモリが完成する。
上述したフラッシュメモリでは、コントロールゲート電極6のp型ポリシリコン膜19a、ONO膜17および溝部11の側壁に位置してp型ポリシリコン膜19aと対向する半導体基板1の部分によりなる寄生MISFETにおいて、その半導体基板1の部分に高濃度不純物領域10が形成されている。そのため、溝部11の側面に位置する半導体基板1の部分にチャネル領域が形成されるしきい値電圧が、高濃度不純物領域がない場合におけるしきい値電圧よりもさらに高くなる。
これにより、トンネル酸化膜3の直下に位置する半導体基板1のp型の領域がn型に反転をする前に、溝部11の側壁に位置する半導体基板1の部分がn型に反転するのを確実に阻止することができる。その結果、本来のチャネル領域30aが確実に先に形成されて、メモリセルとして所望の動作を行なうことができる。なお、この高濃度不純物領域10は、実施の形態1の他、実施の形態2および後述する実施の形態4のフラッシュメモリにも適用することができる。
実施の形態4
本発明の実施の形態4に係るフラッシュメモリについて説明する。図26に示すように、コントロールゲート電極6は、互いに仕事関数の異なる2つの金属膜23,24による積層構造とされ、下層に位置する金属膜23の仕事関数が上層の位置する金属膜24の仕事関数よりも高くなるように積層されている。
本発明の実施の形態4に係るフラッシュメモリについて説明する。図26に示すように、コントロールゲート電極6は、互いに仕事関数の異なる2つの金属膜23,24による積層構造とされ、下層に位置する金属膜23の仕事関数が上層の位置する金属膜24の仕事関数よりも高くなるように積層されている。
具体的には、下層に位置する金属膜23として、仕事関数がたとえば約5eV程度の窒化タングステン(WN)やニッケル(Ni)等が適用される。一方、上層に位置する金属膜24として、仕事関数がたとえば約4eV程度のチタン(Ti)やタンタル(Ta)等が適用される。
上述したフラッシュメモリは、コントロールゲート電極を構成する材料が異なる点を除けば、前述した図8〜図18に示す一連の工程と実質的に同じ工程を経て製造される。まず、図8〜図15に示す工程と同様の工程を経た後、図16に示す工程において、ポリシリコン膜19を形成する代わりに、所定の仕事関数を有する金属膜が形成され、その金属膜にCMP処理とエッチングが施されて、図17に示す構造と同様の構造が得られる。その後、図18に示す工程において、ポリシリコン膜21を形成する代わりに、所定の仕事関数よりも低い仕事関数を有する金属膜が形成され、その金属膜にエッチングを施すことによって、図26に示すフラッシュメモリが完成する。
上述したフラッシュメモリでは、コントロールゲート電極6の上層の金属膜24、フローティングゲート電極4、そのフローティングゲート電極4の直下に位置するONO膜17およびそのONO膜17と対向する半導体基板1の部分によるメタルゲート構造(構造A)のMISFETと、コントロールゲート電極6の下層の金属膜23、溝部11の側面に位置するONO膜17の部分およびそのONO膜17の部分を介して金属膜23と対向する半導体基板1の部分によるメタルゲート構造(構造B)のMISFETが構成されることになる。
メタルゲート構造のMISFETでは、金属膜の仕事関数によってトランジスタ特性が異なる。nチャネル型のMISFETでは、金属膜の仕事関数は4eV以下であることが要求され、pチャネル型のMISFETでは、金属膜の仕事関数は5eV以上が要求される。また、nチャネル型のMISFETにおいて、仕事関数が5eV以上の金属膜を適用すると、しきい値電圧が高くなってチャネル領域が形成されにくくなる(オンしにくくなる)。
上述したフラッシュメモリでは、構造AのMISFETに対して、仕事関数が約4eV程度の金属(Ti、Ta等)が適用され、構造Bの寄生MISFETに対して、仕事関数が約5eV程度の金属(WN、Ni等)が適用されていることになる。そのため、構造Bの寄生MISFETのしきい値電圧は構造AのMISFETのしきい値電圧よりも高くなる。
これにより、構造AのMISFETにおける半導体基板1のp型の領域がn型に反転をする前に、構造Bの寄生MISFETにおける溝部11の側面に位置する半導体基板1の部分がn型に反転するのを阻止することができる。その結果、本来のチャネル領域30a(図7参照)が確実に先に形成されて、メモリセルとして所望の動作を行なうことができる。
また、互いに隣接するフローティングゲート電極4によって挟まれた領域の全体に金属膜からなるコントロールゲート電極6の部分が位置するため、一つのフローティングゲート電極4に蓄積された電子に起因する電界が、隣接する他のフローティングゲート電極4へ及ぶのを確実に阻止することができる。
なお、上述した各フラッシュメモリでは、nチャネル型を例に挙げて説明したが、pチャネル型でも同様に適用することが可能である。
今回開示された実施の形態は例示であって、これに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
1 半導体基板、3 トンネル酸化膜、4 フローティングゲート電極、5,5a,15,15a,19,19a,21 ポリシリコン膜、6 コントロールゲート電極、7 シリコン窒化膜、8 不純物領域、9 フォトレジスト、10 高濃度不純物領域、11 溝部、13,13a シリコン酸化膜、13aa 素子分離絶縁膜、17,18 ONO膜、23,24 金属膜、30a,30b チャネル領域。
Claims (10)
- 半導体基板の主表面上にそれぞれ第1絶縁膜を介在させ、互いに間隔を隔てて形成された複数の下部電極部と、
隣り合う2つの前記下部電極の間に位置する前記半導体基板の領域に形成された所定の深さを有する溝部と、
前記溝部内に形成され、前記半導体基板の前記主表面よりも低い位置に上面が位置する分離絶縁膜と、
前記分離絶縁膜を覆うように前記半導体基板の前記主表面よりも下方にまで延在して隣り合う2つの前記下部電極部の間を充填するとともに、前記下部電極部のそれぞれの上に第2絶縁膜を介在させて形成された上部電極部と
を有し、
前記上部電極部は、
少なくとも前記半導体基板の前記主表面から下方に位置して前記溝部の側面に位置する前記半導体基板の部分と前記第2絶縁膜を介して対向する上部電極下部と、
前記上部電極下部の上に位置する上部電極上部と
を備え、
前記上部電極下部と前記上部電極上部とは、前記上部電極部に電圧を印加することによって、前記上部電極下部と対向する前記溝部の側面に位置する前記半導体基板の部分にチャネル領域が形成されるしきい値電圧が、前記下部電極部と対向する前記半導体基板の部分にチャネル領域が形成されるしきい値電圧よりも高くなる所定の材料によりそれぞれ形成された、不揮発性半導体記憶装置。 - 前記下部電極部と対向する前記半導体基板の部分を含む領域は第1導電型であり、
前記上部電極下部は第1導電型の材料から形成され、
前記上部電極上部は第2導電型の材料から形成された、請求項1記載の不揮発性半導体記憶装置。 - 前記上部電極下部と前記上部電極上部との間に前記第2絶縁膜を介在させた、請求項1または2に記載の不揮発性半導体記憶装置。
- 前記上部電極下部は所定の仕事関数を有する第1金属から形成され、
前記上部電極上部は、前記所定の仕事関数よりも小さい仕事関数を有する第2金属から形成された、請求項1記載の不揮発性半導体記憶装置。 - 前記上部電極下部と対向する前記溝部の側面に位置する前記半導体基板の部分に形成され、前記半導体基板の不純物濃度よりも高い不純物濃度を有する不純物領域を備えた、請求項1〜4のいずれかに記載の不揮発性半導体記憶装置。
- 半導体基板の主表面上にそれぞれ第1絶縁膜を介在させ、互いに間隔を隔てて複数の第1導電体膜を形成し、隣り合う前記第1導電体膜の間に位置する前記半導体基板の領域に所定の深さを有する溝部を形成する工程と、
前記溝部内に前記半導体基板の前記主表面よりも低い位置に上面が位置するように分離絶縁膜を形成する工程と、
前記第1導電体膜および前記溝部の側面に位置する前記半導体基板の部分を覆うように第2絶縁膜を形成する工程と、
隣り合う前記第1導電体膜の間の部分を充填するように前記第2絶縁膜上に第2導電体膜を形成する工程と、
前記第2導電体膜に所定の加工を施すことにより、少なくとも前記半導体基板の主表面から下方に位置して前記分離絶縁膜を覆う前記第2導電体膜の部分を残して他の前記第2導電体膜の部分を除去する工程と、
前記第1導電体膜および残された前記第2導電体膜を覆うように、前記第2導電体膜とは材料が異なる第3導電体膜を形成する工程と、
前記第3導電体膜、前記第2導電体膜および前記第1導電体膜に所定の加工を施すことにより、前記第3導電体膜および前記第2導電体膜からなる上部電極部を形成するとともに、前記上部電極部と前記半導体基板との間に位置して前記第1導電体膜からなる下部電極部を形成する工程と
を有し、
前記第2導電体膜を形成する工程と前記第3導電体膜を形成する工程は、前記第2導電体膜および前記第3導電体膜を、前記上部電極部に電圧を印加することによって、残される前記第2導電体膜と対向する前記溝部の側面に位置する前記半導体基板の部分にチャネル領域が形成されるしきい値電圧が、前記下部電極部と対向する前記半導体基板の部分にチャネル領域が形成されるしきい値電圧よりも高くなる所定の材料によってそれぞれ形成する工程を備えた、不揮発性半導体記憶装置の製造方法。 - 前記半導体基板の表面に第1導電型の領域を形成する工程を含み、
複数の前記第1導電体膜は、前記半導体基板の前記第1導電型の領域上に形成され、
前記第2導電体膜を形成する工程は、前記第2導電体膜を第1導電型の材料によって形成する工程を含み、
前記第3導電体膜を形成する工程は、前記第3導電体膜を第2導電型の材料によって形成する工程を含む、請求項6記載の不揮発性半導体記憶装置の製造方法。 - 前記第2導電体膜の下部を形成した後前記第3導電体膜を形成する前に、
露出している前記第2絶縁膜の部分を除去して前記第1導電体部の部分を露出する工程と、
露出した前記第1導電体膜の部分および前記第2導電体膜の下部を覆うように第3絶縁膜を形成する工程と
を備えた、請求項6または7に記載の不揮発性半導体記憶装置の製造方法。 - 前記第2導電体膜を形成する工程は、前記第2導電体膜として第1の仕事関数を有する第1金属膜を形成する工程を含み、
前記第3導電体膜を形成する工程は、前記第3導電体膜として前記第1の仕事関数よりも小さい第2の仕事関数を有する第2金属膜を形成する工程を含む、請求項6記載の不揮発性半導体記憶装置の製造方法。 - 前記分離絶縁膜を形成した後前記第1絶縁膜を形成する前に、露出している前記溝部の側面に位置する前記半導体基板の領域の表面に不純物を導入することにより、前記第1導電体膜の直下に位置する前記半導体基板の部分の不純物濃度よりも高い不純物濃度を有する不純物領域を形成する工程を備えた、請求項6〜9のいずれかに記載の不揮発性半導体記憶装置の製造方法。
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JP2005374758A JP2007180150A (ja) | 2005-12-27 | 2005-12-27 | 不揮発性半導体記憶装置およびその製造方法 |
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JP2014236015A (ja) * | 2013-05-30 | 2014-12-15 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
US9330978B2 (en) | 2010-10-07 | 2016-05-03 | Ps4 Luxco S.A.R.L. | Semiconductor device |
US10622443B2 (en) | 2013-05-30 | 2020-04-14 | Rohm Co., Ltd. | Semiconductor device with different material layers in element separation portion trench and method for manufacturing semiconductor device |
-
2005
- 2005-12-27 JP JP2005374758A patent/JP2007180150A/ja not_active Withdrawn
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