JP2021141443A - 半導体集積回路装置および電流検出回路 - Google Patents
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Abstract
Description
図1は、第1の実施形態の電流検出回路の構成を示す図である。本実施形態の電流検出回路は、電源と接地間に接続された負荷に流れる電流を検出する。図1の電流検出回路は、半導体集積回路装置10を備える。半導体集積回路装置10は、例えば、プリント配線基板(図示せず)に一体的に集積される。半導体集積回路装置10は、外部の素子等と接続されるノードN1からノードN5を有する。各ノードN1〜N5は、接続端子、例えばボンディングパッド(図示せず)である。あるいは、各ノードN1〜N5は、配線の接続点を示す。ノードN1には、負荷30の一端が接続される。負荷30の他端は接地される。図1は、負荷30が半導体集積回路装置10に対して低電位側に接続される場合の構成を示す。
図2は、第2の実施形態の電流検出回路の構成を示す図である。既述した実施形態に対応する構成には、同一符号を付し、重複した記載は必要な場合にのみ行う。以降、同様である。図2の電流検出回路は、ノードN2を電源端子20に接続する接続手段Rp1を有する。接続手段Rp1は、例えば、プリント配線基板(図示せず)において、トランジスタMP1のソースを電源端子20に接続する配線やボンディングワイヤである。接続手段Rp1は、例えば配線による抵抗値を有し、本実施形態においては便宜的に、抵抗値Rp1を有する抵抗として示す。尚、接続手段Rp1は、所定の抵抗値を有する抵抗素子を含めて構成しても良い。
図3は、第3の実施形態の電流検出回路の構成を示す図である。図3の電流検出回路は、負荷30が半導体集積回路装置10に対して高電位側に接続される場合の構成を示す。
図4は、第4の実施形態の電流検出回路の構成を示す図である。図4の電流検出回路は、ノードN2を接地端子に接続する接続手段Rp1を有する。接続手段Rp1は、例えば、プリント配線基板(図示せず)において、トランジスタMN1のソースを接地する配線である。接続手段Rp1は便宜的に、抵抗値Rp1を有する抵抗として示す。
Claims (5)
- 第1のノードと第2のノードとの間に主電流路が接続され、第1の出力電流を出力する第1のスイッチング素子と、
前記第1のノードと第3のノードとの間に主電流路が接続され、前記第1の出力電流に対してK分の1倍(Kは1より大きい任意の正数)の第2の出力電流を出力する第2のスイッチング素子と、
第4のノードと第5のノードとの間に主電流路が接続される第3のスイッチング素子と、
前記第3のノードと前記第4のノードとの間に生じる電圧差を増幅した信号を出力して前記第3のスイッチング素子の導通状態を制御する差動増幅器と、
を具備することを特徴とする半導体集積回路装置。 - 第1のノードと第2のノードとの間に主電流路が接続され、第1の出力電流を出力する第1のスイッチング素子と、
前記第1のノードと第3のノードとの間に主電流路が接続され、前記第1の出力電流に対してK分の1倍(Kは1より大きい任意の正数)の第2の出力電流を出力する第2のスイッチング素子と、
第4のノードと第5のノードとの間に主電流路が接続される第3のスイッチング素子と、
前記第3のノードと前記第4のノードとの間に生じる電圧差を増幅した信号を出力して前記第3のスイッチング素子の導通状態を制御する差動増幅器と、
一端に前記第2及び第3のノードが接続され、他端に第1の電圧が印加される第1の抵抗と、
一端に前記第4のノードが接続され、他端に前記第1の電圧が印加される第2の抵抗と、
を備え、
前記第2の抵抗は、前記第1の抵抗のK倍の抵抗値に設定されることを特徴とする電流検出回路。 - 第1のノードと第2のノードとの間に主電流路が接続され、第1の出力電流を出力する第1のスイッチング素子と、
前記第1のノードと第3のノードとの間に主電流路が接続され、前記第1の出力電流に対してK分の1倍(Kは1より大きい任意の正数)の第2の出力電流を出力する第2のスイッチング素子と、
第4のノードと第5のノードとの間に主電流路が接続される第3のスイッチング素子と、
前記第3のノードと前記第4のノードとの間に生じる電圧差を増幅した信号を出力して前記第3のスイッチング素子の導通状態を制御する差動増幅器と、
前記第2のノードを第1の電源端子に接続する接続手段と、
一端に前記第3のノードが接続され、他端に前記第1の電源端子の電圧が印加される第3の抵抗と、
一端に前記第4のノードが接続され、他端に前記第1の電源端子の電圧が印加される第4の抵抗と、
を備え、
前記第3の抵抗と前記第4の抵抗は、同じ抵抗値に設定されることを特徴とする電流検出回路。 - 前記第3の抵抗と前記第4の抵抗は、前記接続手段のK倍の抵抗値に設定されることを特徴とする請求項3に記載の電流検出回路。
- 一端に前記第5のノードが接続され、他端に第2の電圧が印加される第5の抵抗と、
前記第5のノードの電圧に応答して前記第1及び第2のスイッチング素子のオン/オフを制御する制御回路と、
を具備することを特徴とする請求項2から4のいずれか一項に記載の電流検出回路。
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