JP2021111981A - ゲート駆動回路 - Google Patents
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Abstract
Description
以下、本発明の第1実施形態について、図1〜図6を参照して説明する。
本実施形態のゲート駆動回路10は、後述するように、図2に示すようなアクティブゲート制御装置100に設けられるものである。はじめにゲート駆動回路10の構成について説明する。図1に示すように、ゲート駆動回路10は、基準電流設定用のPチャンネル型のMOSトランジスタ11、第1電流設定回路20、第2電流設定回路30および切換制御回路50を備えている。2個の第1電流設定回路20および第2電流設定回路30は、複数の電流設定回路として2個設けた場合に相当している。
次に、上記構成の作用について、図3から図6も参照して説明する。
5段階の各ステージでは、次のような意図に基づいてゲート駆動能力に対応したゲート電流Igが設定される。
・ステージ2は、モータ端子電圧の変動が始まるため、ステージ1の駆動能力最大状態からECM要求の許容する範囲内まで駆動能力を低下させる。同時にスイッチング損失を抑制するため、駆動能力をその範囲内で最大値に設定する。
・ステージ3は、損失影響の小さい領域ではEMCノイズを抑えるため、駆動能力をステージ1よりもさらに抑える。
・ステージ4は、モータ端子電圧のサージを耐圧内に収める駆動能力値に設定する。
・ステージ5は、セルフターンオン防止のため、駆動能力を最大に設定する。
図7および図8は第2実施形態を示すもので、以下、第1実施形態と異なる部分について説明する。この実施形態では、ゲート駆動回路10aにおいて、第1実施形態のゲート駆動回路10の構成に第3電流設定回路40を設ける構成としている。第3電流設定回路40は、内部構成を示していないが、第1電流設定回路20、第2電流設定回路30と同様の構成である。また、切換制御回路50aは、制御回路60の制御により、3つの電流設定回路20、30、40の出力を選択的に切り換えるように構成される。
図9は第3実施形態を示すもので、以下、第1実施形態と異なる部分について説明する。この実施形態では、切換制御回路50bとして、スイッチ51、52を高耐圧のPチャネル型のMOSトランジスタ51a、52aとして設ける構成としている。なお、この構成において、第1電流設定回路20および第2電流設定回路30においては、電流設定用のMOSトランジスタ21〜23およびMOSトランジスタ31〜33は、低耐圧系のものが用いられている。
図10および図11は第4実施形態を示すもので、以下、第3実施形態と異なる部分について説明する。この実施形態では、第3実施形態において、切換制御回路50bのMOSトランジスタ51aや52aがオフ状態にあるときに、ソース電位が不安定になって電流設定回路20や30の低耐圧系のMOSトランジスタ21〜23あるいは31〜33のドレイン・ソース間に高電圧が印加されるのを抑制する構成を採用している。
図12および図13は第5実施形態を示すもので、以下、第1実施形態と異なる部分について説明する。この実施形態では、第1実施形態において、切換制御回路50のスイッチ51あるいは52が切り換えられるときに、電流設定回路20や30側のノードN1やN2の電位が変動することがある場合に、これを抑制することができるようにしたものである。
なお、本発明は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
電流設定回路は、Pチャンネル型のMOSトランジスタ以外に、Nチャンネル型のMOSトランジスタや、他の半導体素子を用いて構成することもできる。
Claims (9)
- 制御対象となるゲート駆動形の半導体スイッチング素子に対して、アクティブゲート制御により制御信号を受けてゲート電流の駆動能力を切り換えて駆動するゲート駆動回路であって、
前記半導体スイッチング素子のゲートに供給するゲート電流のレベルを前記制御信号に応じて変更設定可能な複数の電流設定回路(20、20a、20b、30、30a、30b、40)と、
前記複数の電流設定回路に対して、前記制御信号に応じて、前記ゲート電流のレベルが変更設定された状態のものを前記半導体スイッチング素子のゲートに順次接続してゲート電流を通電する出力状態とし、前記ゲート電流のレベルを変更設定する準備状態のものを待機させるようにした切換制御回路(50、50a、50b、50c、50d)と
を備えたゲート駆動回路。 - 前記複数の電流設定回路のそれぞれは、前記半導体スイッチング素子のゲート電流を設定する複数個の低耐圧系の半導体素子を備え、
前記切換制御回路は、前記複数の電流設定回路に対応した複数の高耐圧系の半導体素子を備える請求項1に記載のゲート駆動回路。 - 前記複数の電流設定回路のそれぞれに備えられる複数の半導体素子は低耐圧系のMOSトランジスタで構成され、前記切換制御回路の複数の半導体素子は高耐圧系のMOSトランジスタで構成される請求項2に記載のゲート駆動回路。
- 前記複数の電流設定回路のゲート電流を設定する低耐圧系の半導体素子と前記切換制御回路を構成する高耐圧系の半導体素子との共通接続点は、前記高耐圧系の半導体素子がオフ状態のときに前記低耐圧系の半導体素子の端子間が一定電圧以下となるように保持する電位安定回路が接続される請求項2または3に記載のゲート駆動回路。
- 前記電位安定回路は、前記共通接続点を電源電位に保持させる抵抗素子である請求項4に記載のゲート駆動回路。
- 前記電位安定回路は、前記共通接続点を電源電位に接続するダイオードである請求項4に記載のゲート駆動回路。
- 前記切換制御回路は、前記複数の電流設定回路のうち準備状態にある前記ゲート電流のレベルを変更設定するものの電流を流すバイアス回路を有する請求項1から6のいずれか一項に記載のゲート駆動回路。
- 前記バイアス回路は、定電流回路である請求項7に記載のゲート駆動回路。
- 前記バイアス回路は、前記ゲート電流を流すための抵抗素子である請求項7に記載のゲート駆動回路。
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