JP2021068883A - 垂直型メモリ装置 - Google Patents

垂直型メモリ装置 Download PDF

Info

Publication number
JP2021068883A
JP2021068883A JP2020112565A JP2020112565A JP2021068883A JP 2021068883 A JP2021068883 A JP 2021068883A JP 2020112565 A JP2020112565 A JP 2020112565A JP 2020112565 A JP2020112565 A JP 2020112565A JP 2021068883 A JP2021068883 A JP 2021068883A
Authority
JP
Japan
Prior art keywords
gate electrode
contact plug
spacer
memory device
vertical memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020112565A
Other languages
English (en)
Inventor
宏治 金森
Koji Kanamori
宏治 金森
信煥 姜
Shin-Hwan Kang
信煥 姜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2021068883A publication Critical patent/JP2021068883A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02592—Microstructure amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】 改善された電気的特性を有する垂直型メモリ装置を提供する。【解決手段】 垂直型メモリ装置は、基板の上面に垂直な第１方向に沿って前記基板上に互いに離隔して階段形状に積層されたゲート電極、前記ゲート電極を貫通して前記第１方向に延びたチャネル、前記ゲート電極のうちの１つである第１ゲート電極のパッドを貫通し、その上面に接触し、前記第１ゲート電極の真下層に形成された第２ゲート電極の少なくとも一部を貫通する第１コンタクトプラグ、前記第１コンタクトプラグとこれに対向する前記第１及び第２ゲート電極の側壁の間に形成されて前記第１コンタクトプラグと前記第２ゲート電極を絶縁させる第１スペーサー、及び前記第１コンタクトプラグ及び前記第１スペーサーの底面に接触し、絶縁物質を含む第１埋込パターンを備えることができる。【選択図】 図４６

Description

本発明は、垂直型メモリ装置に関するものである。
ＶＮＡＮＤフラッシュメモリ装置において、ゲート電極の上面に各々接触してこれに電気的に連結されるコンタクトプラグを形成するために開口を形成する時、これらが接触する前記ゲート電極の高さが異なって、これらを同時に形成する場合に、所望のゲート電極だけでなく、その下層のゲート電極もエッチングされて、これによって各コンタクトプラグが下層のゲート電極と電気的ショートしてしまうことが発生することがある。
本発明の課題は、改善された電気的特性を有する垂直型メモリ装置を提供することにある。
前述した本発明の課題を達成するために、例示的な実施形態に従う垂直型メモリ装置は、基板の上面に垂直な第１方向に沿って前記基板上に互いに離隔して階段形状に積層されたゲート電極、前記ゲート電極を貫通して前記第１方向に延びたチャネル、前記ゲート電極のうちの１つである第１ゲート電極のパッドを貫通し、その上面に接触し、前記第１ゲート電極の真下層に形成された第２ゲート電極の少なくとも一部を貫通する第１コンタクトプラグ、前記第１コンタクトプラグとこれに対向する前記第１及び第２ゲート電極の側壁との間に形成されて前記第１コンタクトプラグと前記第２ゲート電極を絶縁させる第１スペーサー、及び前記第１コンタクトプラグ及び前記第１スペーサーの底面に接触して絶縁物質を含む第１埋込パターンを備えることができる。
前述した本発明の課題を達成するために、他の例示的な実施形態に従う垂直型メモリ装置は、基板の上面に垂直な垂直方向に沿って前記基板上に互いに離隔して階段形状に積層されたゲート電極、前記ゲート電極各々の上下面及び一部の側壁をカバーするブロッキングパターン、前記ゲート電極を貫通して前記垂直方向に延びたチャネル、前記ゲート電極のうちの１つである第１ゲート電極のパッドを貫通し、その上面に直接接触し、前記第１ゲート電極の真下層に形成された第２ゲート電極の少なくとも一部を貫通するコンタクトプラグ、及び前記コンタクトプラグとこれに対向する前記第１及び第２ゲート電極の側壁との間に形成されて前記コンタクトプラグと前記第２ゲート電極を絶縁させる第１スペーサーを含むことができ、前記ブロッキングパターンは前記コンタクトプラグに対向する前記第１及び第２ゲート電極各々の側壁をカバーせず、これによって前記第１スペーサーは前記コンタクトプラグと対向する前記第１及び第２ゲート電極各々の側壁に直接接触できる。
前述した本発明の課題を達成するために、更に他の例示的な実施形態に従う垂直型メモリ装置は、基板上に形成された下部回路パターン、前記下部回路パターン上に形成された共通ソースプレート（ＣＳＰ）、前記基板の上面に垂直な第１方向に沿って前記ＣＳＰ上に互いに離隔して階段形状に積層されたゲート電極、前記ゲート電極を貫通して前記第１方向に延びたチャネル、前記ゲート電極のうちの１つである第１ゲート電極のパッドを貫通し、その上面に接触し、前記第１ゲート電極の真下層に形成された第２ゲート電極の少なくとも一部を貫通する第１コンタクトプラグ、前記第１コンタクトプラグとこれに対向する前記第１及び第２ゲート電極の側壁との間に形成されて前記第１コンタクトプラグと前記第２ゲート電極を絶縁させる第１スペーサー、前記ゲート電極のうちの最下層に形成された第３ゲート電極のパッドを貫通し、その上面に接触し、前記ＣＳＰの一部まで延びる第２コンタクトプラグ、前記第２コンタクトプラグに対向する前記第３ゲート電極の側壁から前記ＣＳＰの一部まで延びて前記第２コンタクトプラグを囲む第２スペーサー、及び前記ＣＳＰに形成されて前記第２コンタクトプラグ及び前記第２スペーサーの底面に接触する第１絶縁パターンを含むことができる。
前述した本発明の課題を達成するために、更に他の例示的な実施形態に従う垂直型メモリ装置は、基板の上面に垂直な第１方向に沿って前記基板上に互いに離隔して階段形状に積層され、前記基板の上面に平行な第２方向に各々延びたゲート電極、前記ゲート電極を貫通して前記第１方向に延びたチャネル、及び前記ゲート電極のうちの対応する一部のゲート電極を各々貫通し、前記第２方向に沿って配置された第１コンタクトプラグを含むことができ、前記対応する一部のゲート電極は最上層に形成された第１ゲート電極、及びその下層に各々形成された第２ゲート電極を含むことができ、前記第１コンタクトプラグは各々、前記第１ゲート電極のパッドを貫通することができ、前記第１コンタクトプラグのうち、貫通する前記第１ゲート電極のパッドの高さが相対的に高いものが貫通する前記第２ゲート電極の個数は貫通する前記第１ゲート電極のパッドの高さが相対的に低いものが貫通する前記第２ゲート電極の個数より多いか同一であるとしうる。
前述した本発明の課題を達成するために、更に他の例示的な実施形態に従う垂直型メモリ装置は、基板上に形成されたトランジスタ、前記基板上に形成されて前記トランジスタに電気的に連結された下部回路パターン、前記下部回路パターン上に形成された共通ソースプレート（ＣＳＰ）、前記ＣＳＰ上に積層されたチャネル連結パターン及び支持膜、前記基板の上面に垂直な第１方向に沿って前記支持膜上に互いに離隔して階段形状に積層されたゲート電極、前記ＣＳＰ上で前記ゲート電極、前記支持膜及び前記チャネル連結パターンを貫通して前記第１方向に各々延びて、前記チャネル連結パターンにより互いに電気的に連結されたチャネル、前記ゲート電極のうちの１つである第１ゲート電極のパッドを貫通し、その上面に接触し、前記第１ゲート電極の真下層に形成された第２ゲート電極の少なくとも一部を貫通する第１コンタクトプラグ、前記第１コンタクトプラグとこれに対向する前記第１及び第２ゲート電極の側壁との間に形成されて前記第１コンタクトプラグと前記第２ゲート電極を絶縁させるスペーサー、前記第１コンタクトプラグ及び前記スペーサーの底面に接触し、絶縁物質を含む埋込パターン、前記第１ゲート電極のパッド内で前記第１コンタクトプラグと離隔し、前記第１方向に延びて前記第１ゲート電極の下層に各々形成されたゲート電極、前記支持膜及び前記チャネル連結パターンを貫通して前記ＣＳＰに接触するダミーチャネル、前記ＣＳＰ上で前記第１方向に延びて、これに電気的に連結された第２コンタクトプラグ、及び前記下部回路パターンの一部上で前記第１方向に延びて、これに電気的に連結された貫通ビアを含むことができる。
例示的な実施形態に従う前記垂直型メモリ装置は、各ゲート電極に電気的に連結される各上部コンタクトプラグが、そのゲート電極の下に形成される他のゲート電極と電気的に絶縁されることができ、これによって改善された電気的特性を有することができる。また、各上部コンタクトプラグは、所望のサイズに形成されても、隣り合って形成されるダミーチャネルと電気的に絶縁できる。
図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 例示的な実施形態に従う垂直型メモリ装置を説明するための断面図である。 図３７乃至図４８は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図３７乃至図４８は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図３７乃至図４８は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図３７乃至図４８は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図３７乃至図４８は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図３７乃至図４８は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図３７乃至図４８は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図３７乃至図４８は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図３７乃至図４８は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図３７乃至図４８は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図３７乃至図４８は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 図３７乃至図４８は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。 例示的な実施形態に従う垂直型メモリ装置を説明するための断面図である。 図５０及び図５１は、例示的な実施形態に従う垂直型メモリ装置を説明するための断面図である。 図５０及び図５１は、例示的な実施形態に従う垂直型メモリ装置を説明するための断面図である。
以下、添付の図面を参照して例示的な実施形態に従う垂直型メモリ装置及びその製造方法について詳細に説明する。本発明で、第１、第２などの用語が多様な構成要素の説明に使用されることがあるが、それらの構成要素はそれらの用語により限定されてはならない。それらの用語は１つの構成要素を他の構成要素から区別する目的のみに使われる。
以下、発明の詳細な説明では（請求項は除外）、基板の上面に実質的に垂直な方向を第１方向と定義し、前記基板の上面に実質的に平行な水平方向のうち、互いに交差する２方向をそれぞれ第２及び第３方向と定義する。例示的な実施形態において、前記第２及び第３方向は互いに直交することができる。
図１乃至図３５は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。具体的に、図１、図６、図８、図１３、図１６、図３１、及び図３３は平面図であり、図２〜図５、図７、図９〜図１２、図１４〜図１５、図１７〜図３０、図３２、及び図３４〜図３５は断面図である。
この際、図２〜図５、図７、図１４、図３２、及び図３４〜図３５は対応する各平面図のＡ−Ａ’線を切断した断面図であり、図９〜図１２は対応する各平面図のＢ−Ｂ’線を切断した断面図である。一方、図１５は図１４の一部の領域に対する断面図であり、図１６は図１３のＸ領域またはＹ領域に対する平面図であり、図１７、図１９、図２１、図２３、図２５、図２７、及び図２９はＸ領域をＣ−Ｃ’線に沿って切断した断面図であり、図１８、図２０、図２２、図２４、図２６、図２８、及び図３０はＹ領域をＣ−Ｃ’線に沿って切断した断面図である。
図１及び図２を参照すると、基板１００上に下部回路パターンを形成し、これをカバーする第１及び第２層間絶縁膜１６０、２３０を基板１００上に順次に形成することができる。
基板１００は、例えば、シリコン、ゲルマニウム、シリコン−ゲルマニウムのような半導体物質、またはＧａＰ、ＧａＡｓ、ＧａＳｂなどのＩＩＩ−Ｖ族化合物を含むことができる。一部の実施形態によれば、基板１００はシリコン−オン−インシュレータ（ＳＯＩ）基板またはゲルマニウム−オン−インシュレータ（ＧＯＩ）基板でありえる。
基板１００は上部に素子分離パターン１１０が形成されたフィールド領域と、そうでないアクティブ領域１０５とに区分できる。素子分離パターン１１０は、例えば、ＳＴＩ工程により形成されることができ、例えばシリコン酸化物のような酸化物を含むことができる。
例示的な実施形態において、基板１００は第１乃至第３領域（Ｉ、ＩＩ、ＩＩＩ）を含むことができる。第１領域（Ｉ）はメモリセルが形成されるセルアレイ領域でありえ、第２領域（ＩＩ）は第１領域（Ｉ）を少なくとも部分的に囲みながら、前記メモリセルに電気信号を伝達する上部コンタクトプラグが形成される延長領域またはパッド領域でありえ、第３領域（ＩＩＩ）は第２領域（ＩＩ）を少なくとも部分的に囲みながら、前記上部コンタクトプラグを通じて前記メモリセルに電気信号を印加する上部回路パターンが形成される周辺回路領域でありえる。この際、第１及び第２領域（Ｉ、ＩＩ）は共にセル領域を形成することができ、これによって第３領域（ＩＩＩ）である前記周辺回路領域は前記セル領域を少なくとも部分的に囲むことができる。図１及び図２には各第１乃至第３領域（Ｉ、ＩＩ、ＩＩＩ）のうちの一部が図示されている。
例示的な実施形態において、前記垂直型メモリ装置はＣＯＰ（Cell Over Peri）構造を有することができる。即ち、基板１００上に前記下部回路パターンが形成されることができ、前記下部回路パターンの上に前記メモリセル、前記上部コンタクトプラグ、及び前記上部回路パターンが形成できる。
前記下部回路パターンは、例えば、トランジスタ、下部コンタクトプラグ、下部配線、下部ビアなどを含むことができる。一実施形態において、基板１００上に形成された第１下部ゲート構造物１５２及びこれに隣接するアクティブ領域１０５の上部に形成された第１不純物領域１０２を含む第１トランジスタ、及び基板１００上に形成された第２下部ゲート構造物１５４及びこれに隣接するアクティブ領域１０５の上部に形成された第２不純物領域１０４を含む第２トランジスタが形成できる。
図１及び図２では前記第１及び第２トランジスタが基板１００の第２領域（ＩＩ）上に形成されたことが図示されているが、本発明の概念はこれに限定されず、前記第１及び第２トランジスタは基板１００の第１領域（Ｉ）及び／又は第３領域（ＩＩＩ）にも形成できる（図９参照）。
第１下部ゲート構造物１５２は基板１００上に順次に積層された第１下部ゲート絶縁パターン１２２、第１下部ゲート電極１３２、及び第１下部ゲートマスク１４２を含むことができ、第２下部ゲート構造物１５４は基板１００上に順次に積層された第２下部ゲート絶縁パターン１２４、第２下部ゲート電極１３４、及び第２下部ゲートマスク１４４を含むことができる。
第１層間絶縁膜１６０は基板１００上に形成されて前記第１及び第２トランジスタをカバーすることができ、これを貫通して第１及び第２不純物領域１０２、１０４に各々接触する第１及び第２下部コンタクトプラグ１７２、１７４が形成できる。
第１及び第２下部配線１８２、１８４は第１層間絶縁膜１６０上に形成されて、それぞれ、第１及び第２下部コンタクトプラグ１７２、１７４の上面に接触できる。第１下部配線１８２上には第１下部ビア１９２、第３下部配線２０２、第３下部ビア２１２、及び第５下部配線２２２が順次に積層されることができ、第２下部配線１８４上には第２下部ビア１９４、第４下部配線２０４、第４下部ビア２１４、及び第６下部配線２２４が順次に積層できる。
第１及び第２下部コンタクトプラグ１７２、１７４、第１乃至第４下部ビア１９２、１９４、２１２、２１４、及び第１乃至第６下部配線１８２、１８４、２０２、２０４、２２２、２２４は、金属、金属窒化物、金属シリサイド、不純物がドーピングされたポリシリコンなどの導電物質を含むことができる。
第２層間絶縁膜２３０は第１層間絶縁膜１６０上に形成されて第１乃至第６下部配線１８２、１８４、２０２、２０４、２２２、２２４、及び第１乃至第４下部ビア１９２、１９４、２１２、２１４をカバーすることができる。第２層間絶縁膜２３０は、その下の第１層間絶縁膜１６０と共に下部層間絶縁膜構造物を形成することができ、これらは互いに同一な物質、例えばシリコン酸化物のような酸化物を含んで併合されることによって単一膜を形成することもできる。
前記下部回路パターンを構成する各第１及び第２下部ゲート構造物１５２、１５４、第１及び第２下部コンタクトプラグ１７２、１７４、第１乃至第４下部ビア１９２、１９４、２１２、２１４、及び第１乃至第６下部配線１８２、１８４、２０２、２０４、２２２、２２４は陽刻パターン方法またはダマシン（damascene）工程により形成できる。
図３を参照すると、第２層間絶縁膜２３０上に共通ソースプレート（common source plate：ＣＳＰ）２４０及び第３層間絶縁パターン２５０を形成することができる。
ＣＳＰ２４０は第２層間絶縁膜２３０上に形成された後、基板１００の第１及び第２領域（Ｉ、ＩＩ）上のみに残留するようにパターニングできる。第３層間絶縁パターン２５０はＣＳＰ２４０をカバーする第３層間絶縁膜を第２層間絶縁膜２３０上に形成した後、ＣＳＰ２４０の上面が露出するまで前記第３層間絶縁膜を平坦化することによって形成できる。
ＣＳＰ２４０は、例えば、ｎ型不純物がドーピングされたポリシリコンを含むことができ、第３層間絶縁パターン２５０は、例えば、シリコン酸化物のような酸化物を含むことができる。
以後、ＣＳＰ２４０及び第３層間絶縁パターン２５０上に犠牲膜構造物２９０及び支持膜３００を形成することができる。
犠牲膜構造物２９０は順次に積層された第１乃至第３犠牲膜２６０、２７０、２８０を含むことができる。この際、第１及び第３犠牲膜２６０、２８０は、各々例えば、シリコン酸化物のような酸化物を含むことができ、第２犠牲膜２７０は、例えば、シリコン窒化物のような窒化物を含むことができる。
支持膜３００は第１乃至第３犠牲膜２６０、２７０、２８０に対してエッチング選択比を有する物質、例えば、ｎ型の不純物がドーピングされたポリシリコンを含むことができる。但し、支持膜３００は、例えば、ｎ型の不純物がドーピングされた非晶質シリコンを堆積させた後、別途の熱処理工程を遂行するか、または、後に、他の膜の堆積工程で発生する熱により結晶化されて、ｎ型の不純物がドーピングされたポリシリコンを含むように形成されることもできる。図示してはいないが、支持膜３００の一部は犠牲膜構造物２９０を貫通してＣＳＰ２４０の上面に接触して支持パターン（図示せず）を形成することもできる。
以後、支持膜３００上に第１絶縁膜３１０及び第４犠牲膜３２０を前記第１方向に沿って交互に反復して積層することができ、これによって第１絶縁膜３１０及び第４犠牲膜３２０を含むモールド膜が形成できる。第１絶縁膜３１０は、例えば、シリコン酸化物のような酸化物を含むことができ、第４犠牲膜３２０は第１絶縁膜３１０に対して高いエッチング選択比を有する物質、例えばシリコン窒化物のような窒化物を含むことができる。
図４を参照すると、最上層に形成された第１絶縁膜３１０上にエッチング阻止膜３３０を形成し、これを部分的にカバーするフォトレジストパターンをエッチング阻止膜３３０上に形成した後、これをエッチングマスクに使用してエッチング阻止膜３３０、最上層第１絶縁膜３１０、及びその下部の最上層第４犠牲膜３２０をエッチングする。これによって、最上層第４犠牲膜３２０の下に形成された第１絶縁膜３１０の一部が露出できる。
前記フォトレジストパターンの面積を一定の割合で縮小させるトリミング（trimming）工程を遂行した後、前記縮小した面積を有するフォトレジストパターンをエッチングマスクに使用してエッチング阻止膜３３０、最上層第１絶縁膜３１０、最上層第４犠牲膜３２０、前記露出した第１絶縁膜３１０、及びその下の第４犠牲膜３２０をまたエッチングするエッチング工程を遂行する。前記トリミング工程及び前記エッチング工程を反復して遂行することによって、順次に積層された第４犠牲膜３２０及び第１絶縁膜３１０で各々構成される複数個の階段層を含み、全体的に階段形状を有するモールド（mold）が形成できる。
以下では、“階段層”は外部に露出する部分だけでなく、外部に露出しない部分まで全て含んで、同一層に形成された第４犠牲膜３２０及び第１絶縁膜３１０全てを称することと定義し、前記各“階段層”のうち、上層“階段層”によりカバーされないので、外部に露出する部分は“階段”と定義する。例示的な実施形態において、前記階段は前記第２方向に沿って配置されることができ、延いては、前記第３方向に沿っても配置できる。
前記モールドは基板１００の第１及び第２領域（Ｉ、ＩＩ）上で支持膜３００上に形成されることができ、支持膜３００の縁部の上面の一部は前記モールドによりカバーされず、露出できる。この際、前記モールドに含まれた各階段は基板１００の第２領域（ＩＩ）上に形成できる。
図５を参照すると、前記モールド、前記露出した支持膜３００の上面、犠牲膜構造物２９０の側壁、及びエッチング阻止膜３３０をカバーする第４層間絶縁膜３４０を第３層間絶縁パターン２５０及びＣＳＰ２４０上に形成し、最上層の第１絶縁膜３１０の上面が露出するまで第４層間絶縁膜３４０を平坦化することができる。これによって、エッチング阻止膜３３０は除去されることができ、前記モールドの側壁は第４層間絶縁膜３４０によりカバーできる。第４層間絶縁膜３４０は、例えば、シリコン酸化物のような酸化物を含むことができる。
以後、前記モールドの上面及び第４層間絶縁膜３４０の上面に第５層間絶縁膜３５０を形成することができる。第５層間絶縁膜３５０は、例えば、シリコン酸化物のような酸化物を含むことができる。
図６及び図７を参照すると、第５層間絶縁膜３５０上に第１エッチングマスクを形成した後、これを使用するエッチング工程を遂行して、第５層間絶縁膜３５０、第１絶縁膜３１０、第４犠牲膜３２０、支持膜３００、及び犠牲膜構造物２９０を貫通して基板１００の第１領域（Ｉ）上に形成されたＣＳＰ２４０部分の上面を露出させるチャネルホール３６０を形成することができ、また第４及び第５層間絶縁膜３４０、３５０、第１絶縁膜３１０、第４犠牲膜３２０、支持膜３００、及び犠牲膜構造物２９０を貫通して基板１００の第２領域（ＩＩ）上に形成されたＣＳＰ２４０部分の上面を露出させるダミーチャネルホール３６５を形成することができる。
例示的な実施形態において、チャネルホール３６０は前記各第２及び第３方向に沿って互いに離隔するように複数個形成されることができ、前記ダミーチャネルホール３６５は前記モールドの各階段上で互いに離隔した複数個、例えば四角形の頂点に対応する位置に４個ずつ形成できる。
前記第１エッチングマスクを除去した後、前記各チャネルホール３６０及び各ダミーチャネルホール３６５の側壁、ＣＳＰ２４０の上面、及び第５層間絶縁膜３５０の上面に電荷貯蔵構造物膜及びチャネル膜を形成し、チャネルホール３６０及びダミーチャネルホール３６５の残り部分を詰める充填膜を前記チャネル膜上に形成する。以後、第５層間絶縁膜３５０の上面が露出するまで前記充填膜、前記チャネル膜、及び前記電荷貯蔵構造物膜を平坦化して、各チャネルホール３６０内に順次に積層された電荷貯蔵構造物３７０、チャネル３８０、及び充填パターン３９０を形成することができ、各ダミーチャネルホール３６５内には各チャネルホール３６０内に形成されるものと同一な構造物、即ち、順次に積層されたダミー電荷貯蔵構造物（図示せず）、ダミーチャネル３８５、及びダミー充填パターン（図示せず）が形成できる。
例示的な実施形態において、電荷貯蔵構造物３７０はチャネル３８０の外側壁から基板１００の上面に平行な水平方向に沿って順次に積層されたトンネル絶縁パターン、電荷貯蔵パターン、及び第１ブロッキングパターンを含むことができる。前記トンネル絶縁パターンは、例えば、シリコン酸化物のような酸化物を含むことができ、前記電荷貯蔵パターンは、例えば、シリコン窒化物のような窒化物を含むことができ、前記第１ブロッキングパターンは、例えば、シリコン酸化物のような酸化物を含むことができる。これに対応して、前記ダミー電荷貯蔵構造物やはりダミーチャネル３８５の外側壁から前記水平方向に沿って順次に積層されたダミートンネル絶縁パターン（図示せず）、ダミー電荷貯蔵パターン（図示せず）、及びダミー第１ブロッキングパターン（図示せず）を含むことができる。
以後、各チャネルホール３６０の内部に順次に積層された電荷貯蔵構造物３７０、チャネル３８０、及び充填パターン３９０で構成される第１柱構造物の上部を除去して第１トレンチを形成し、また各ダミーチャネルホール３６５の内部に順次に積層された前記ダミー電荷貯蔵構造物、ダミーチャネル３８５及び前記ダミー充填パターンで構成される第２柱構造物の上部を除去して第２トレンチを形成することができ、前記第１及び第２トレンチをそれぞれ詰める第１及び第２キャッピングパターン４００、４０５を形成することができる。第１及び第２キャッピングパターン４００、４０５は、例えば、ｎ型不純物がドーピングされたポリシリコンを含むことができる。
以後、第５層間絶縁膜３５０上に第２エッチングマスクを形成し、これを使用して、その下の第５層間絶縁膜３５０、第１絶縁膜３１０の一部及び第４犠牲膜３２０の一部をエッチングすることによって、これらを貫通し、前記第２方向に延びる第１開口を形成した後、これを詰める第１分離パターン４１０を形成することができる。
一実施形態において、第１分離パターン４１０は一部のチャネル３８０の上部を貫通することができる。また、第１分離パターン４１０は一部のチャネル３８０の上部だけでなく、第５層間絶縁膜３５０、上部の２つの層に形成された第４犠牲膜３２０、及び上部の２つの層に形成された第１絶縁膜３１０を貫通することができ、その下の１つの層に形成された第１絶縁膜３１０も部分的に貫通することができる。この際、第１分離パターン４１０は基板１００の第１及び第２領域（Ｉ、ＩＩ）上で前記第２方向に延びることができ、前記モールドに含まれた上層２つの階段層を貫通することができる。これによって、第１分離パターン４１０により上部２つの層に形成された第４犠牲膜３２０が前記第３方向に沿って互いに分離できる。
図８及び図９を参照すると、第５層間絶縁膜３５０、第１及び第２キャッピングパターン４００、４０５、及び第１分離パターン４１０上に第６層間絶縁膜４２０を形成した後、例えば乾式エッチング工程により第４乃至第６層間絶縁膜３４０、３５０、４２０及び前記モールドを貫通する第２開口４３０を基板１００の第１及び第２領域（Ｉ、ＩＩ）に形成することができる。第６層間絶縁膜４２０は、例えば、シリコン酸化物のような酸化物を含むことができる。
前記乾式エッチング工程は第２開口４３０が支持膜３００の上面を露出させるまで遂行されることができ、延いては、これらの上部の一部まで貫通するように形成できる。第２開口４３０が形成されるにつれて、その側壁により前記モールドに含まれた第１絶縁膜３１０及び第４犠牲膜３２０が露出できる。
例示的な実施形態において、第２開口４３０は基板１００の第１及び第２領域（Ｉ、ＩＩ）上で前記第２方向に延びることができ、前記第３方向に沿って複数個形成できる。第２開口４３０が形成されるにつれて、第１絶縁膜３１０は前記第２方向に延びる第１絶縁パターン３１５に変換されることができ、第４犠牲膜３２０は前記第２方向に延びる第４犠牲パターン３２５に変換できる。
以後、第２開口４３０の側壁及び第６層間絶縁膜４２０上に第１スペーサー膜を形成した後、異方性エッチング工程により第２開口４３０の底面に形成された部分を除去して第１スペーサー４４０を形成することができ、これによって支持膜３００の上面が部分的に露出できる。
以後、前記露出した支持膜３００部分及びその下の犠牲膜構造物２９０部分を除去することによって、第２開口４３０を下部に拡張することができる。これによって、第２開口４３０はＣＳＰ２４０の上面を露出させることができ、延いてはＣＳＰ２４０の上部の一部までも貫通することができる。
例示的な実施形態において、第１スペーサー４４０は、例えば、不純物がドーピングされていない非晶質シリコンまたは不純物がドーピングされていないポリシリコンを含むことができる。但し、第１スペーサー４４０が不純物がドーピングされていない非晶質シリコンを含む場合、後に、他の膜の堆積工程で発生する熱により結晶化されてポリシリコンを含むように形成できる。
犠牲膜構造物２９０が部分的に除去される時、第２開口４３０の側壁は第１スペーサー４４０によりカバーされるので、前記モールドに含まれた第１絶縁パターン３１５及び第４犠牲パターン３２５は除去されないとしうる。
図１０を参照すると、第２開口４３０を通じて犠牲膜構造物２９０を例えば、湿式エッチング工程により除去することができ、これによって第１ギャップ４５０が形成できる。
前記湿式エッチング工程は、例えば、フッ酸（ＨＦ）及び／又は燐酸（Ｈ３ＰＯ４）を使用して遂行できる。
第１ギャップ４５０が形成されるにつれて、支持膜３００の底面及びＣＳＰ２４０の上面が露出できる。また、第１ギャップ４５０により電荷貯蔵構造物３７０の一部の側壁が露出することができ、露出した電荷貯蔵構造物３７０の側壁も前記湿式エッチング工程時に共に除去されてチャネル３８０の外側壁が露出できる。これによって、電荷貯蔵構造物３７０は前記モールドを貫通してチャネル３８０の大部分の外側壁をカバーする上部と、チャネル３８０の底面をカバーし、ＣＳＰ２４０上部に形成された下部とに分離できる。
図１１を参照すると、第１スペーサー４４０を除去し、第２開口４３０の側壁及び第１ギャップ４５０内にチャネル連結層を形成することができ、以後、例えば、エッチバック工程を遂行して第２開口４３０内に形成された前記チャネル連結層部分を除去することによって、第１ギャップ４５０内にチャネル連結パターン４６０を形成することができる。
チャネル連結パターン４６０が形成されるにつれて、前記第３方向に隣り合う第２開口４３０の間に形成されたチャネル３８０が互いに連結できる。チャネル連結パターン４６０は、例えば、ｎ型の不純物がドーピングされた非晶質シリコンを含むことができ、後に、他の膜の堆積工程で発生する熱により結晶化されてｎ型の不純物がドーピングされたポリシリコンを含むことができる。
一方、チャネル連結パターン４６０内にはエアーギャップ４６５が形成されてもよい。
図１２を参照すると、第２開口４３０により露出した第４犠牲パターン３２５を除去して、各層に形成された第１絶縁パターン３１５の間に第２ギャップを形成することができ、前記第２ギャップにより電荷貯蔵構造物３７０の外側壁の一部及び前記ダミー電荷貯蔵構造物の外側壁の一部が露出できる。
例示的な実施形態によれば、燐酸（Ｈ３ＰＯ４）または硫酸（Ｈ２ＳＯ４）を使用する湿式エッチング工程により第４犠牲パターン３２５を除去することができる。
以後、露出した電荷貯蔵構造物３７０及び前記ダミー電荷貯蔵構造物の外側壁、前記第２ギャップの内壁、第１絶縁パターン３１５の表面、支持膜３００の側壁、チャネル連結パターン４６０の側壁、ＣＳＰ２４０の上面、及び第６層間絶縁膜４２０の上面に第２ブロッキング膜を形成し、前記第２ブロッキング膜上にゲート電極膜を形成することができる。
前記第２ブロッキング膜は、例えば、アルミニウム酸化物のような金属酸化物を含むことができる。前記ゲート電極膜は順次に積層されたゲートバリアー膜及びゲート導電膜を含むことができる。前記ゲートバリアー膜は金属窒化物を含むことができ、前記ゲート導電膜は金属を含むことができる。
以後、前記ゲート電極膜を部分的に除去することによって、前記各第２ギャップの内部にゲート電極を形成することができる。例示的な実施形態によれば、前記ゲート電極膜は湿式エッチング工程により部分的に除去できる。
例示的な実施形態において、前記ゲート電極は前記第２方向に延びることができ、前記第１方向に沿って互いに離隔するように複数個の層に積層されてゲート電極構造物を形成することができる。この際、前記ゲート電極構造物は前記各ゲート電極を階段層とする階段形状を有することができ、前記各階段層で上層の階段層によりオーバーラップされない部分である各階段、即ち前記第２方向への各末端部はパッドと称されることができる。
また、前記ゲート電極構造物は前記第３方向に沿って複数個形成されることができ、これらは第２開口４３０により前記第３方向に互いに離隔できる。前記ゲート電極構造物は前記第１方向に沿って順次に形成された第１乃至第３ゲート電極４８２、４８４、４８６を含むことができる。例示的な実施形態において、第１ゲート電極４８２は最下層に形成されてグラウンド選択ライン（ＧＳＬ）の役割を遂行することができ、第３ゲート電極４８６は最上層及びその下層に形成されてストリング選択ライン（ＳＳＬ）の役割を遂行することができ、第２ゲート電極４８４は第１及び第３ゲート電極４８２、４８６の間の複数の層に各々形成されてワードラインの役割を遂行することができる。
以後、第２開口４３０を詰める第２分離膜を前記第２ブロッキング膜上に形成し、第６層間絶縁膜４２０の上面が露出するまで前記第２分離膜及び前記第２ブロッキング膜を平坦化することによって、それぞれ、第２分離パターン４９０及び第２ブロッキングパターン４７０を形成することができる。第２分離パターン４９０は各第１乃至第３ゲート電極４８２、４８４、４８６を前記第３方向に分離させることができ、例えば、シリコン酸化物のような酸化物を含むことができる。
図１３及び図１４を参照すると、基板１００の第２領域（ＩＩ）上で第４乃至第６層間絶縁膜３４０、３５０、４２０、一部の第１絶縁パターン３１５、及び一部のゲート電極をエッチングすることによって、これらを貫通して第１絶縁パターン３１５、支持膜３００、及びＣＳＰ２４０をそれぞれ露出させる第３乃至第５開口５０２、５０４、５０６を形成することができる。
例示的な実施形態において、第５開口５０６は第１ゲート電極４８２のパッドを貫通することができ、その下に形成された第１絶縁パターン３１５、支持膜３００、チャネル連結パターン４６０、及びＣＳＰ２４０の一部を貫通することができる。第４開口５０４は最下層第２ゲート電極４８４のパッド及びその下の第１ゲート電極４８２を貫通することができ、これらの間及び第１ゲート電極４８２の下に形成された第１絶縁パターン３１５、及び支持膜３００の一部を貫通することができる。第３開口５０２は前記第２方向に沿って互いに離隔するように複数個形成されることができ、各第３開口５０２は特定層に形成された第２ゲート電極４８４のパッド、その下の複数の第２ゲート電極４８４、及びこれらの間及びこれら下に形成された第１絶縁パターン３１５を貫通するか、または特定層の第３ゲート電極４８６のパッド、その下の第３ゲート電極４８６及び複数の第２ゲート電極４８４を貫通することができ、これらの間及びこれらの下に形成された第１絶縁パターン３１５を貫通することができる。
第３乃至第５開口５０２、５０４、５０６は前記エッチング工程により同時に形成されることができ、これらが貫通する構造物の種類によってこれらの深さが互いに異なることができる。例示的な実施形態において、各第３及び第４開口５０２、５０４は前記第１方向に積層された少なくとも２つのゲート電極を貫通することができる。
図１５を共に参照すると、例示的な実施形態において、第３開口５０２は、基板１００の第１領域（Ｉ）に近いほど、その深さはより浅くなりうるが、前記第１方向に積層された第２及び第３ゲート電極４８４、４８６を貫通する個数がより多いことがある。即ち、前記エッチング工程で金属成分を含むゲート電極よりは絶縁物質を含む第４層間絶縁膜３４０が相対的に速い速度で除去されることができ、これによって基板１００の第１領域（Ｉ）から遠いほどその深さがより大きくなりうるが、貫通される前記ゲート電極の高さ差によって基板１００の第１領域（Ｉ）から近いほど貫通される前記ゲート電極の個数はより多いことがある。
図１６を共に参照すると、各第３乃至第５開口５０２、５０４、５０６は前記ゲート電極の各階段を貫通するダミーチャネル３８５が各々形成されたダミーチャネルホール３６５の間に形成されることができ、各第３乃至第５開口５０２、５０４、５０６の第１直径（Ｄ１）は各ダミーチャネルホール３６５の第２直径（Ｄ２）と類似することができる。
以下では、図１３のＸ及びＹ領域を各々示す断面図を参照して、第３開口５０２、及び第４及び第５開口５０４、５０６内に各々上部コンタクトプラグを形成する方法について詳細に説明する。但し、以下の図面では第５及び第６層間絶縁膜３５０、４２０は図示せず、これらは下の第４層間絶縁膜３４０と同一な物質を含んでこれと同一にエッチングできるので、これらに対する別途の説明はしない。
図１７及び図１８を参照すると、第３開口５０２は第４層間絶縁膜３４０、複数の第２ゲート電極４８４、例えば、３個層に各々形成された第２ゲート電極４８４、及びこれら上に形成された第１絶縁パターン３１５を貫通してその下の第１絶縁パターン３１５を露出させることができる。
一方、第４開口５０４は第４層間絶縁膜３４０、最下層第２ゲート電極４８４、第１ゲート電極４８２、及びこれら上下に形成された第１絶縁パターン３１５を貫通して支持膜３００を露出させることができる。また、第５開口５０６は第４層間絶縁膜３４０、第１ゲート電極４８２、これら上下に形成された第１絶縁パターン３１５、支持膜３００及びチャネル連結パターン４６０を貫通してＣＳＰ２４０を露出させることができる。
但し、第４開口５０４は最下層第２ゲート電極４８４及び第１ゲート電極４８２のみを貫通することで足りて、必ず支持膜３００を露出させる必要はなく、第１ゲート電極４８２の下に形成された第１絶縁パターン３１５を露出させるのであってもよい。また、第５開口５０６は必ずＣＳＰ２４０を露出させる必要はなく、その上のチャネル連結パターン４６０や支持膜３００を露出させるのであってもよい。
図１６、図１９、及び図２０を参照すると、例えば、湿式エッチング工程により第４層間絶縁膜３４０をエッチングすることによって、第３乃至第５開口５０２、５０４、５０６の上部幅を拡張することができ、この際、第３乃至第５開口５０２、５０４、５０６により露出した第１絶縁パターン３１５も部分的に除去されて、それぞれ、第３乃至第５ギャップ５２２、５２４、５２６が形成できる。以下では、各第３乃至第５開口５０２、５０４、５０６のうち、元の第１直径（Ｄ１）を有する下部と区別して第１直径（Ｄ１）より大きい第３直径（Ｄ３）を有する上部を第６乃至第８開口５１２、５１４、５１６と各々称することにする。
例示的な実施形態において、第６乃至第８開口５１２、５１４、５１６の前記第２方向への幅は第２ゲート電極４８４の各階段、即ち各パッドの前記第２方向への幅よりは小さいか等しいとしうる。
図２１及び図２２を参照すると、第３乃至第５開口５０２、５０４、５０６及び第３乃至第５ギャップ５２２、５２４、５２６を詰める第２スペーサー膜５３０を第６乃至第８開口５１２、５１４、５１６の底面及び側壁及び第４層間絶縁膜３４０の上面に形成することができる。
第２スペーサー膜５３０は、例えば、シリコン酸化物のような酸化物を含むことができる。
図２３及び図２４を参照すると、第２スペーサー膜５３０に、例えば、エッチバック工程を遂行することができ、この際、第２ブロッキングパターン４７０も部分的に除去されて、前記ゲート電極の上面を露出させることができる。
具体的に、前記エッチバック工程により第６開口５１２の底面上に形成された第２スペーサー膜５３０部分、その下に形成された第２ゲート電極４８４のうちの最上層のものの上面に形成された第２ブロッキングパターン４７０部分、及び第３開口５０２に形成された第２スペーサー膜５３０の上部を除去することができ、これによって第６開口５１２の側壁に第２スペーサー５３２が形成されることができ、第３開口５０２の上部がまた形成されることができ、前記第２ゲート電極４８４のうちの最上層のものの上面が部分的に露出できる。この際、第２ゲート電極４８４のうちの最上層のものの真下層に形成された第２ゲート電極４８４の少なくとも一部の側壁が第３開口５０２により露出できる。また、第２ゲート電極４８４の間及び第３開口５０２の下部には第１埋込パターン５３３が残留することができる。
一方、前記エッチバック工程により第７開口５１４の底面上に形成された第２スペーサー膜５３０部分、その下に形成された第２ゲート電極４８４の上面に形成された第２ブロッキングパターン４７０部分、及び第４開口５０４に形成された第２スペーサー膜５３０部分を除去することができ、これによって第７開口５１４の側壁に第３スペーサー５３４が形成されることができ、第４開口５０４がまた形成されることができ、第２ゲート電極４８４の上面が部分的に露出できる。また、第１及び第２ゲート電極４８２、４８４の間及び支持膜３００と第１ゲート電極４８２の間には第２埋込パターン５３５が残留できる。
また、前記エッチバック工程により第８開口５１６の底面上に形成された第２スペーサー膜５３０部分、その下に形成された第１ゲート電極４８２の上面に形成された第２ブロッキングパターン４７０部分、及び第５開口５０６に形成された第２スペーサー膜５３０部分を除去することができ、これによって第８開口５１６の側壁に第４スペーサー５３６が形成されることができ、第５開口５０６がまた形成されることができ、第１ゲート電極４８２の上面が部分的に露出できる。また、支持膜３００と第１ゲート電極４８２との間には第３埋込パターン５３７が残留できる。
図２５及び図２６を参照すると、第３乃至第５開口５０２、５０４、５０６を詰める第３スペーサー膜５４０を第６乃至第８開口５１２、５１４、５１６の底面及び側壁及び第４層間絶縁膜３４０の上面に形成することができる。第３スペーサー膜５４０は、例えば、シリコン酸化物のような酸化物を含むことができる。
図２７及び図２８を参照すると、第３スペーサー膜５４０に、例えば、エッチバック工程を遂行することができ、これによって前記ゲート電極の上面を露出させることができる。
具体的に、前記エッチバック工程により第６開口５１２の底面上に形成された第３スペーサー膜５４０部分を除去することができ、これによって第２スペーサー５３２の内側壁に第５スペーサー５４２が形成されることができ、第２ゲート電極４８４のうちの最上層のものの上面が部分的に露出できる。また、第３開口５０２には第１埋込パターン５３３上に第４埋込パターン５４３が残留できる。
一方、前記エッチバック工程により第７開口５１４の底面上に形成された第３スペーサー膜５４０部分を除去することができ、これによって第３スペーサー５３４の内側壁に第６スペーサー５４４が形成されることができ、第２ゲート電極４８４の上面が部分的に露出できる。また、第４開口５０４には第５埋込パターン５４５が残留できる。
また、前記エッチバック工程により第８開口５１６の底面上に形成された第３スペーサー膜５４０部分を除去することができ、これによって第４スペーサー５３６の内側壁に第７スペーサー５４６が形成されることができ、第１ゲート電極４８２の上面が部分的に露出できる。また、第５開口５０６には第６埋込パターン５４７が残留できる。
図２９及び図３０を参照すると、第６乃至第８開口５１２、５１４、５１６の残り部分をそれぞれ詰める第１乃至第３上部コンタクトプラグ５７２、５７４、５７６を形成することができる。
各第１乃至第３上部コンタクトプラグ５７２、５７４、５７６は金属パターン及びその底面及び側壁をカバーするバリアーパターンを含むことができ、前記バリアーパターンは金属窒化物を含むことができる。
図３１及び図３２には基板１００の第１乃至第３領域（Ｉ、ＩＩ、ＩＩＩ）上で第１乃至第３上部コンタクトプラグ５７２、５７４、５７６及び第４乃至第６埋込パターン５４３、５４５、５４７が形成されたことを図示している。但し、図面の複雑性を避けるために、第１乃至第３埋込パターン５３３、５３５、５３７及び第２乃至第７スペーサー５３２、５３４、５３６、５４２、５４４、５４６は図示されておらず、これらに対しては図２９及び図３０を参照することができる。
図３３及び図３４を参照すると、第６層間絶縁膜４２０及び第１乃至第３上部コンタクトプラグ５７２、５７４、５７６上に第７層間絶縁膜５８０を形成し、第４乃至第７層間絶縁膜３４０、３５０、４２０、５８０、支持膜３００、及びチャネル連結パターン４６０を貫通してＣＳＰ２４０の上面に接触する第４上部コンタクトプラグ６００、及び第４乃至第７層間絶縁膜３４０、３５０、４２０、５８０、第３層間絶縁パターン２５０、及び第２層間絶縁膜２３０の上部を貫通して第６下部配線２２４の上面に接触する貫通ビア６１０を形成することができる。
例示的な実施形態において、第４上部コンタクトプラグ６００は第２分離パターン４９０と前記第２方向に沿って並んでいる方向に形成されることができ、ＣＳＰ２４０に電気的に連結できる。但し、支持膜３００及び／又はチャネル連結パターン４６０との電気的絶縁のために、第４上部コンタクトプラグ６００の側壁を囲み、絶縁物質を含む第８スペーサー５９０がさらに形成できる。
第４上部コンタクトプラグ６００及び貫通ビア６１０は、金属、金属窒化物、ドーピングされたポリシリコンなどを含むことができる。
たとえ図面上では第４上部コンタクトプラグ６００及び貫通ビア６１０の上面の高さが第１乃至第３上部コンタクトプラグ５７２、５７４、５７６の上面の高さより高いものが図示されているが、本発明の概念は必ずこれに限定されず、互いに同一であるか、またはより低いこともある。
図３５を参照すると、第７層間絶縁膜５８０、第４上部コンタクトプラグ６００、及び貫通ビア６１０上に第８層間絶縁膜６２０を形成し、第７及び第８層間絶縁膜５８０、６２０を貫通して第１乃至第３上部コンタクトプラグ５７２、５７４、５７６の上面にそれぞれ接触する第１乃至第３上部ビア６３２、６３４、６３６、第８層間絶縁膜６２０を貫通して第４上部コンタクトプラグ６００及び貫通ビア６１０の上面にそれぞれ接触する第４及び第５上部ビア６３７、６３８、及び第６乃至第８層間絶縁膜４２０、５８０、６２０を貫通して第１キャッピングパターン４００の上面に接触する第６上部ビア６３９を形成することができる。
以後、第８層間絶縁膜６２０及び第１乃至第６上部ビア６３２、６３４、６３６、６３７、６３８、６３９上に第９層間絶縁膜６４０を形成し、これを貫通しながら第１乃至第６上部ビア６３２、６３４、６３６、６３７、６３８、６３９の上面にそれぞれ接触する第１乃至第６上部配線６５２、６５４、６５６、６５７、６５８、６５９を形成することができる。
例示的な実施形態において、第６上部配線６５９は前記第３方向に延びることができ、前記第２方向に沿って互いに離隔するように複数個形成できる。第６上部配線６５９は、前記半導体装置のビットラインの役割を遂行することができる。
第８及び第９層間絶縁膜６２０、６４０は、例えば、シリコン酸化物のような酸化物を含むことができ、第１乃至第６上部ビア６３２、６３４、６３６、６３７、６３８、６３９及び第１乃至第６上部配線６５２、６５４、６５６、６５７、６５８、６５９は金属、金属窒化物、ドーピングされたポリシリコンなどを含むことができる。
たとえ図面上では第１乃至第６上部ビア６３２、６３４、６３６、６３７、６３８、６３９及び第１乃至第６上部配線６５２、６５４、６５６、６５７、６５８、６５９が各々シングルダマシン工程により別途に形成されたことが図示されているが、本発明の概念は必ずこれに限定されず、これらのうちの一部がデュアルダマシン工程により共に形成されることもできる。
第９層間絶縁膜６４０及び第１乃至第６上部配線６５２、６５４、６５６、６５７、６５８、６５９上に追加的な上部ビア及び上部配線をさらに形成することによって前記垂直型メモリ装置を完成することができる。
前述したように、前記垂直型メモリ装置の製造方法において、各第１上部コンタクトプラグ５７２はゲート電極４８２、４８４、４８６のうち、対応するゲート電極だけでなく、その下に形成されたゲート電極も共にエッチングして第３開口５０２を形成し、その上部幅を増加させて第６開口５１２を形成した後、これら内部に第２スペーサー膜５３０を形成し、エッチバック工程を遂行して前記対応するゲート電極の上面を露出させ、かつ前記下に形成されたゲート電極の間に第１埋込パターン５３３を部分的に残留させ、また第３スペーサー膜５４０を形成し、エッチバック工程を遂行して前記下に形成されたゲート電極の間に第４埋込パターン５４３を追加で形成することによって、以後に形成される各第１上部コンタクトプラグ５７２と前記下に形成されたゲート電極各々の間の絶縁性を確保することができる。
これによって、各第１上部コンタクトプラグ５７２は所望のゲート電極のみに電気的に連結されることができ、その下に形成された他のゲート電極との電気的ショートが防止できる。
一方、前記垂直型メモリ装置は次のような構造的特徴を有することができる。即ち、前記垂直型メモリ装置は基板１００上に形成されたトランジスタ、基板１００上に形成されて前記トランジスタに電気的に連結された下部回路パターン、前記下部回路パターン上に形成されたＣＳＰ２４０、ＣＳＰ２４０上に積層されたチャネル連結パターン４６０及び支持膜３００、前記第１方向に沿って支持膜３００上で互いに離隔して階段形状に積層され、前記第２方向に各々延びたゲート電極４８２、４８４、４８６、ＣＳＰ２４０上でゲート電極４８２、４８４、４８６、支持膜３００及びチャネル連結パターン４６０を貫通して前記第１方向に各々延びて、チャネル連結パターン４６０により互いに電気的に連結されたチャネル３８０、各チャネル３８０の外側壁をカバーする電荷貯蔵構造物３７０、ゲート電極４８２、４８４、４８６のうち、対応する１つのゲート電極のパッドのみに各々接触して、これに電気的に連結され、前記第２方向に沿って配置された第１上部コンタクトプラグ５７２、各第１上部コンタクトプラグ５７２の底面に接触し、前記対応する１つのゲート電極の下層に形成されたゲート電極を少なくとも部分的に貫通する第４埋込パターン５４３、第４埋込パターン５４３の下に形成された第１埋込パターン５３３、ＣＳＰ２４０上で前記第１方向に延びて、これに電気的に連結された第４上部コンタクトプラグ６００、及び前記下部回路パターンの一部、即ち、第６下部配線２２４上で前記第１方向に延びて、これに電気的に連結された貫通ビア６１０を含むことができる。
また、前記垂直型メモリ装置は前記対応する１つのゲート電極のパッド内で各第１上部コンタクトプラグ５７２と離隔し、前記第１方向に延びて前記１つのゲート電極の下層に各々形成されたゲート電極、支持膜３００及びチャネル連結パターン４６０を貫通してＣＳＰ２４０に接触するダミーチャネル３８５をさらに含むことができる。
図３６は、例示的な実施形態に従う垂直型メモリ装置を説明するための断面図である。前記垂直型メモリ装置は図３５を参照して説明した垂直型メモリ装置と一部の構成要素を除いては、実質的に同一または類似するので、同一な構成要素には同一な参照符号を与えて、これらに対する反復的な説明は省略する。
図３６を参照すると、第３上部コンタクトプラグ５７６の下部に形成された第６埋込パターン５４７と同一に、第２上部コンタクトプラグ５７４の下部に形成された第５埋込パターン５４５の底面がＣＳＰ２４０と接触することができ、これによってその底面の高さが第６埋込パターン５４７の底面の高さと類似することができる。
図３７乃至図４８は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。この際、図３７は図１３のＸ領域またはＹ領域に対する平面図であり、図３８、図４０、図４２、図４４、及び図４６はＸ領域をＣ−Ｃ’線に沿って切断した断面図であり、図３９、図４１、図４３、図４５、及び図４７はＹ領域をＣ−Ｃ’線に沿って切断した断面図である。一方、図４８は対応する平面図のＡ−Ａ’線を切断した断面図である。
前記垂直型メモリ装置の製造方法は図１乃至図３５を参照して説明した工程と実質的に同一または類似の工程を含むので、これらに対する反復的な説明は省略する。
まず、図１乃至図１５を参照して説明した工程と同一な工程を遂行することができる。
以後、図３７を参照すると、各第３乃至第５開口５０２、５０４、５０６の第４直径（Ｄ４）は前記ゲート電極の各階段を貫通するダミーチャネル３８５が各々形成されたダミーチャネルホール３６５の第２直径（Ｄ２）よりはるかに大きくしてもよく、例えば、略３倍位のサイズを有するように形成できる。
図３８及び図３９を参照すると、図１７及び図１８を参照して説明した工程と類似の工程を遂行することができ、この際、第４開口５０４は第４層間絶縁膜３４０、最下層第２ゲート電極４８４、第１ゲート電極４８２、及びこれら上下に形成された第１絶縁パターン３１５を貫通して支持膜３００に形成された第３絶縁パターン３０５を露出させることができる。また、第５開口５０６は、第４層間絶縁膜３４０、第１ゲート電極４８２、これら上下に形成された第１絶縁パターン３１５、支持膜３００及びチャネル連結パターン４６０を貫通してＣＳＰ２４０に形成された第２絶縁パターン２４５を露出させることができる。
例示的な実施形態において、第２及び第３絶縁パターン２４５、３０５は、例えば、シリコン窒化物のような窒化物、または、例えば、シリコン酸化物のような酸化物を含むことができる。
但し、第５開口５０６がチャネル連結パターン４６０や支持膜３００のみまで延びるように形成される場合、第２絶縁パターン２４５はこれらに各々形成されることができ、第５開口５０６はこれらに形成された第２絶縁パターン２４５を露出させることができる。
図３７、図４０、及び図４１を参照すると、図１６、図１９、及び図２０を参照して説明した工程と同一または類似の工程を遂行することができ、これによって第３乃至第５開口５０２、５０４、５０６の上部幅が拡張されて第５直径（Ｄ５）を有する第６乃至第８開口５１２、５１４、５１６を形成することができ、第３乃至第５開口５０２、５０４、５０６により露出した第１絶縁パターン３１５が部分的に除去されて各々第３乃至第５ギャップ５２２、５２４、５２６が形成できる。
図４２及び図４３を参照すると、図２１乃至図２４を参照して説明した工程と同一または類似の工程を遂行することができ、これによって第６開口５１２の側壁に第２スペーサー５３２が形成されることができ、第２ゲート電極４８４の間及び第３開口５０２の下部に第１埋込パターン５３３が残留できる。
一方、第７開口５１４の側壁に第３スペーサー５３４が形成されることができ、第１及び第２ゲート電極４８２、４８４の間及び支持膜３００と第１ゲート電極４８２との間に第２埋込パターン５３５が残留できる。また、第８開口５１６の側壁に第４スペーサー５３６が形成されることができ、支持膜３００と第１ゲート電極４８２との間に第３埋込パターン５３７が残留できる。
図４４及び図４５を参照すると、図２５乃至図２８を参照して説明した工程と同一または類似の工程を遂行することができる。
但し、第３スペーサー膜５４０の第１厚さ（Ｔ１）は第１絶縁パターン３１５の前記第１方向への第２厚さ（Ｔ２）より大きいか等しいとすることができ、各第３乃至第５開口５０２、５０４、５０６の第４直径（Ｄ４）の半分より小さいとすることができる。
これによって、エッチバック工程により第２スペーサー５３２の内側壁に第５スペーサー５４２が形成されることができ、第２ゲート電極４８４のうちの最上層のものの上面が部分的に露出することができ、第３開口５０２の側壁には第１埋込パターン５３３上に第９スペーサー７４３が形成できる。第９スペーサー７４３は図２７に図示された第４埋込パターン５４３とは異なり、第３開口５０２を完全に埋込しないとすることができ、これによって第１埋込パターン５３３の上部も部分的に除去できる。
同様に、第３スペーサー５３４の内側壁に第６スペーサー５４４が形成されることができ、第２ゲート電極４８４の上面が部分的に露出することができ、第４開口５０４の側壁には第４開口５０４の中間部分を埋込しない第１０スペーサー７４５が形成できる。
また、第４スペーサー５３６の内側壁に第７スペーサー５４６が形成されることができ、第１ゲート電極４８２の上面が部分的に露出することができ、第５開口５０６の側壁には第５開口５０６の中間部分を埋込しない第１１スペーサー７４７が形成できる。
図４６及び図４７を参照すると、図２９及び図３０を参照して説明した工程と同一または類似の工程を遂行することによって、第６乃至第８開口５１２、５１４、５１６の残り部分を詰める第１乃至第３上部コンタクトプラグ５７２、５７４、５７６を各々形成することができる。
但し、第１乃至第３上部コンタクトプラグ５７２、５７４、５７６は、それぞれ、第６乃至第８開口５１２、５１４、５１６の下部に各々形成された第３乃至第５開口５０２、５０４、５０６も詰めることができる。これによって、第１上部コンタクトプラグ５７２は第３開口５０２を詰める下部５７２ａ及び第６開口５１２を詰めながら下部５７２ａより大きい幅を有する上部５７２ｂを含むことができ、第２上部コンタクトプラグ５７４は第４開口５０４を詰める下部５７４ａ及び第７開口５１４を詰めながら下部５７４ａより大きい幅を有する上部５７４ｂを含むことができ、第３上部コンタクトプラグ５７６は第５開口５０６を詰める下部５７６ａ及び第８開口５１６を詰めながら下部５７６ａより大きい幅を有する上部５７６ｂを含むことができる。
しかしながら、例示的な実施形態において、支持膜３００及びＣＳＰ２４０に形成された第３及び第２絶縁パターン３０５、２４５により、第２及び第３上部コンタクトプラグ５７４、５７６はそれぞれ支持膜３００及びＣＳＰ２４０から互いに電気的に絶縁できる。
以後、図４８を参照すると、図３１乃至図３５を参照して説明した工程と同一または類似の工程を遂行することによって、前記垂直型メモリ装置を完成することができる。但し、図４８では図３２のように単に図面の複雑性を避けるために、第１乃至第３埋込パターン５３３、５３５、５３７及び第２乃至第７スペーサー５３２、５３４、５３６、５４２、５４４、５４６は図示されておらず（図４６及び図４７参照）、これは以下の図面でも同様である。
前述したように、前記垂直型メモリ装置の製造方法では、図１乃至図３５を参照して説明したことに比べて各第３乃至第５開口５０２、５０４、５０６の幅がより大きくされ、これによって第９乃至第１１スペーサー７４３、７４５、７４７は各々これらを全ては詰めないことがある。しかしながら、第９乃至第１１スペーサー７４３、７４５、７４７は少なくとも第３乃至第５開口５０２、５０４、５０６により露出したゲート電極の側壁はカバーすることができる。
これによって、以後に形成される第１乃至第３上部コンタクトプラグ５７２、５７４、５７６はこれらが貫通するゲート電極のうち、最上層ゲート電極の上面に各々接触してこれらに電気的に連結されるが、これらの下に形成されたゲート電極とは第９乃至第１１スペーサー７４３、７４５、７４７により電気的に絶縁できる。特に、第９乃至第１１スペーサー７４３、７４５、７４７は少なくともゲート電極４８２、４８４、４８６の間の間隔以上の厚さを有することができ、これによって第１乃至第３上部コンタクトプラグ５７２、５７４、５７６と前記ゲート電極との絶縁性は十分に確保できる。
即ち、第１乃至第３上部コンタクトプラグ５７２、５７４、５７６を十分に大きいサイズに形成しても、所望の１つの層に形成されたゲート電極のパッドのみに電気的に連結され、その下に形成されたゲート電極には電気的に絶縁できる。
特に、各第１乃至第３上部コンタクトプラグ５７２、５７４、５７６が前記ゲート電極パッド内に複数個形成されたダミーチャネル３８５の間で十分に大きいサイズを有するように形成される場合にも、これらとは第５乃至第７スペーサー５４２、５４４、５４６、第９乃至第１１スペーサー７４３、７４５、７４７、及び第１乃至第３埋込パターン５３３、５３５、５３７により互いに絶縁できる。
一方、前記垂直型メモリ装置は図３５を参照して説明した垂直型メモリ装置と共通する特徴以外に、次のように区別される特徴をさらに含むことができる。
例示的な実施形態において、各第１上部コンタクトプラグ５７２は第１乃至第３ゲート電極４８２、４８４、４８６のうちの対応する一部のゲート電極のうち、最上層に形成されたゲート電極の上面に接触しながらそのパッドを貫通することができ、前記対応する一部のゲート電極のうち、前記最上層ゲート電極の下層に各々形成された残りのゲート電極についてはパッド以外の部分を貫通することができる。
図１５を共に参照すると、例示的な実施形態において、第１上部コンタクトプラグ５７２のうち、貫通するパッドを含むゲート電極の高さが相対的に高いものは貫通するパッドを含むゲート電極の高さが相対的に低いものに比べて全体的に貫通するゲート電極の個数がより多いか同一でありえる。例示的な実施形態において、第１上部コンタクトプラグ５７２のうち、貫通するパッドを含むゲート電極が形成された層が相対的に高いものは貫通するパッドを含むゲート電極が形成された層が相対的に低いものよりその底面の高さがより高いとしうる。
例示的な実施形態において、前記垂直型メモリ装置は各第１上部コンタクトプラグ５７２とこれに対応する前記ゲート電極の側壁との間に形成されて、前記対応するゲート電極のうち、最上層に形成されたもの以外の残りのゲート電極と各第１上部コンタクトプラグ５７２を絶縁させる第９スペーサー７４３、及び各第１上部コンタクトプラグ５７２及び第９スペーサー７４３の底面に接触する第１埋込パターン５３３をさらに含むことができる。
例示的な実施形態において、各第１上部コンタクトプラグ５７２は前記対応するゲート電極を貫通する下部５７２ａ、及び下部５７２ａ上に形成されて、これに連結され、下部５７２ａより大幅を有する上部５７２ｂを含むことができる。
例示的な実施形態において、各第１上部コンタクトプラグ５７２の上部５７２ｂの側壁をカバーし、第９スペーサー７４３と同一な物質を含む第５スペーサー５４２、及び第５スペーサー５４２の外側壁に形成され、第１埋込パターン５３３と同一な物質を含む第２スペーサー５３２をさらに含むことができる。この際、第９スペーサー７４３の最大厚さは第５スペーサー５４２の第１厚さ（Ｔ１）と同一でありえる。
例示的な実施形態において、第１埋込パターン５３３は前記残りのゲート電極の間にも形成されることができ、その幅は第２スペーサー５３２の外側壁がなす幅と同一でありえる。
例示的な実施形態において、第１埋込パターン５３３は前記対応するゲート電極のうち、最上層のもの及び真下層に形成されたものの間にも形成されて第９スペーサー７４３の外側壁を囲むことができ、その外側壁がなす幅は第２スペーサー５３２の外側壁がなす幅と同一でありえる。
例示的な実施形態において、第１埋込パターン５３３は前記対応するゲート電極のうち、上部から３番目の層に形成された少なくとも１つのゲート電極を貫通することができる。
例示的な実施形態において、各ゲート電極４８２、４８４、４８６はその上面、下面、及び一部の側壁が金属酸化物を含む第２ブロッキングパターン４７０によりカバーされることができ、第２ブロッキングパターン４７０は各第１上部コンタクトプラグ５７２が貫通して、これに対向する前記ゲート電極の側壁をカバーしないとしうる。これによって、第９スペーサー７４３は前記対応するゲート電極の側壁に直接接触できる。
例示的な実施形態において、第２ブロッキングパターン４７０は前記対応するゲート電極のうち、最上層に形成されたものの各第１上部コンタクトプラグ５７２に隣接した上面部分、具体的に第５スペーサー５４２に前記第１方向にオーバーラップされる部分はカバーしないとすることができ、これによって前記部分は第５スペーサー５４２と直接接触できる。
例示的な実施形態において、第２ブロッキングパターン４７０はチャネル３８０の外側壁に形成された電荷貯蔵構造物３７０に対向する各ゲート電極４８２、４８４、４８６の側壁をカバーすることができ、これによって各ゲート電極４８２、４８４、４８６の側壁は電荷貯蔵構造物３７０に直接接触しないとしるう。
例示的な実施形態において、前記垂直型メモリ装置はゲート電極４８２、４８４、４８６のうち、最下層に形成された第１ゲート電極４８２のパッドを貫通し、その上面に接触し、支持膜３００、チャネル連結パターン４６０及びＣＳＰ２４０の一部を貫通するように延びる第３上部コンタクトプラグ５７６、第３上部コンタクトプラグ５７６に対向する第１ゲート電極４８２の側壁から支持膜３００、チャネル連結パターン４６０及びＣＳＰ２４０の一部を貫通するように延びて第３上部コンタクトプラグ５７６を囲む第１１スペーサー７４７、及びＣＳＰ２４０に形成されて第３上部コンタクトプラグ５７６及び第１１スペーサー７４７の底面に接触する第２絶縁パターン２４５をさらに含むことができる。
例示的な実施形態において、前記垂直型メモリ装置はゲート電極４８２、４８４、４８６のうち、下から２番目の層に形成されたゲート電極、即ち第２ゲート電極４８４のうち、最下層に形成されたゲート電極のパッド及び第１ゲート電極４８２を貫通し、前記最下層第２ゲート電極４８４の上面に接触し、支持膜３００の一部まで延びる第２上部コンタクトプラグ５７４、第２上部コンタクトプラグ５７４とこれに対向する前記最下層の第２ゲート電極４８４及び第１ゲート電極４８２の側壁の間に形成されて第２上部コンタクトプラグ５７４と第１ゲート電極４８２を絶縁させる第１０スペーサー７４５、及び支持膜３００に形成されて第２上部コンタクトプラグ５７４及び第１０スペーサー７４５の底面に接触する第３絶縁パターン３０５をさらに含むことができる。
図４９は、例示的な実施形態に従う垂直型メモリ装置を説明するための断面図である。前記垂直型メモリ装置は、図４８を参照して説明した垂直型メモリ装置と一部の構成要素を除いて実質的に同一または類似するので、同一な構成要素には同一な参照符号を与えて、これらに対する反復的な説明は省略する。
図４９を参照すると、第３上部コンタクトプラグ５７６及び第１１スペーサー７４７と同一に、第２上部コンタクトプラグ５７４及び第１０スペーサー７４５がＣＳＰ２４０まで延びることができ、ＣＳＰ２４０に形成された第２絶縁パターン２４５に接触できる。
図５０及び図５１は、例示的な実施形態に従う垂直型メモリ装置を説明するための断面図である。これらの垂直型メモリ装置はそれぞれ図３５及び図４８を参照して説明した垂直型メモリ装置と一部の構成要素を除いて実質的に同一または類似するので、同一な構成要素には同一な参照符号を与えて、これらに対する反復的な説明は省略する。
図５０を参照すると、第２及び第３上部コンタクトプラグ５７４、５７６の下にそれぞれ形成された第５及び第６埋込パターン５４５、５４７は下にさらに延びてＣＳＰ２４０及び第２層間絶縁膜２３０の上部まで貫通することができ、第２層間絶縁膜２３０内に形成された第１及び第２エッチング阻止パターン２２６、２２８にそれぞれ接触できる。
第１及び第２エッチング阻止パターン２２６、２２８は、例えば、第５及び第６下部配線２２２、２２４と同一工程で同一な物質を含むように形成されることができ、単に他の回路パターンには電気的に連結されないとしうる。
第１及び第２エッチング阻止パターン２２６、２２８は、第１乃至第３上部コンタクトプラグ５７２、５７４、５７６の形成のための第３乃至第５開口５０２、５０４、５０６の形成時、第５開口５０６及び／又は第４開口５０４がＣＳＰ２４０を貫通してより下に延びる場合に、第３上部コンタクトプラグ５７６及び／又は第２上部コンタクトプラグ５７４が下部回路パターンと電気的に連結されることを防止する役割を遂行することができる。
図５１を参照すると、第２及び第３上部コンタクトプラグ５７４、５７６及び第１０及び第１１スペーサー７４５、７４７は下にさらに延びてＣＳＰ２４０及び第２層間絶縁膜２３０の上部まで貫通することができ、第２層間絶縁膜２３０内に形成された第１及び第２エッチング阻止パターン２２６、２２８にそれぞれ接触できる。
前述したように、本発明の好ましい実施形態を参照して説明したが、該当技術分野で通常の知識を有する者であれば、特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることができることを理解することができる。
１００ 基板
２４０ 共通ソースプレート（ＣＳＰ）
２４５ ＣＳＰ内の絶縁パターン
３００ 支持膜
３１５ 支持膜内の絶縁パターン
３８０ チャネル
３８５ ダミーチャネル
４８２、４８４、４８６ ゲート電極
５３３、５３５、５３７、５４３、５４５、５４７ 埋込パターン
５３２、５３４、５３６、５４２、５４４、５４６、７４３、７４５、７４７ スペーサー
５７２、５７４、５７６、６００ コンタクトプラグ
６１０ 貫通ビア

Claims (25)

  1. 基板と、
    前記基板の上面に垂直な第１方向に沿って前記基板上に互いに離隔して階段形状に積層されたゲート電極と、
    前記ゲート電極を貫通して前記第１方向に延びたチャネルと、
    前記ゲート電極のうちの１つである第１ゲート電極のパッドを貫通し、その上面に接触し、前記第１ゲート電極の真下層に形成された第２ゲート電極の少なくとも一部を貫通する少なくとも１つの第１コンタクトプラグと、
    前記少なくとも１つの第１コンタクトプラグとこれに対向する前記第１及び第２ゲート電極の側壁との間に形成されて前記第１コンタクトプラグと前記第２ゲート電極を絶縁させる第１スペーサーと、
    前記第１コンタクトプラグ及び前記第１スペーサーの底面に接触し、絶縁物質を含む第１埋込パターンとを備える、垂直型メモリ装置。
  2. 前記少なくとも１つの第１コンタクトプラグは、
    前記第１ゲート電極及び前記第２ゲート電極の少なくとも一部を貫通する下部と、
    前記下部上に形成されて、これに連結され、前記基板の上面に平行な第２方向に前記下部より大きい幅を有する上部とを含む、請求項１に記載の垂直型メモリ装置。
  3. 前記第１コンタクトプラグの前記上部の側壁をカバーし、前記第１スペーサーと同一な物質を含む第２スペーサーをさらに含む、請求項２に記載の垂直型メモリ装置。
  4. 前記第１スペーサーの最大厚さは前記第２スペーサーの厚さと同一である、請求項３に記載の垂直型メモリ装置。
  5. 前記第２スペーサーの外側壁に形成され、前記第１埋込パターンと同一な物質を含む第３スペーサーをさらに含む、請求項３に記載の垂直型メモリ装置。
  6. 前記第１埋込パターンは前記第２ゲート電極とその真下層のゲート電極との間に延びて、前記第２方向への幅は前記第３スペーサーの外側壁の間の距離と同一である、請求項５に記載の垂直型メモリ装置。
  7. 前記第１埋込パターンと同一な物質を含み、前記第１及び第２ゲート電極の間に形成されて前記第１スペーサーの外側壁を囲み、その外側壁がなす幅が前記第３スペーサーの外側壁がなす幅と同一な第２埋込パターンをさらに含む、請求項６に記載の垂直型メモリ装置。
  8. 前記第１埋込パターンは前記第２ゲート電極の真下層に形成された少なくとも１つのゲート電極を貫通する、請求項１に記載の垂直型メモリ装置。
  9. 前記第１スペーサー及び前記第１埋込パターンはシリコン酸化物を含む、請求項１に記載の垂直型メモリ装置。
  10. 前記ゲート電極各々の上面、下面、及び一部の側壁をカバーし、金属酸化物を含むブロッキングパターンをさらに含み、
    前記第１スペーサーは前記第１コンタクトプラグと対向する前記第１及び第２ゲート電極各々の側壁に直接接触する、請求項１に記載の垂直型メモリ装置。
  11. 前記ゲート電極は各々、前記基板の上面に平行な第２方向に延び、
    前記第１コンタクトプラグは前記第２方向に沿って前記ゲート電極のパッドを各々貫通するように複数個形成されている、請求項１に記載の垂直型メモリ装置。
  12. 前記ゲート電極のうちの相対的に下層のゲート電極のパッドを貫通する第１コンタクトプラグの底面の高さが前記ゲート電極のうちの相対的に上層のゲート電極のパッドを貫通する第１コンタクトプラグの底面の高さより低い、請求項１１に記載の垂直型メモリ装置。
  13. 前記第１コンタクトプラグは各々、前記第２ゲート電極及びこれより下層に積層された少なくとも１つ以上の第３ゲート電極をさらに貫通し、
    前記ゲート電極のうちの相対的に上層のゲート電極のパッドを貫通する第１コンタクトプラグが貫通する前記第３ゲート電極の個数は、前記ゲート電極のうちの相対的に下層のゲート電極のパッドを貫通する第１コンタクトプラグが貫通する前記第３ゲート電極の個数より多いか同一である、請求項１１に記載の垂直型メモリ装置。
  14. 前記基板上に形成された下部回路パターンと、
    前記基板上に形成されて前記下部回路パターンをカバーする層間絶縁膜と、
    前記層間絶縁膜上に形成された共通ソースプレート（ＣＳＰ）をさらに含み、
    前記ゲート電極は前記ＣＳＰ上に形成されている、請求項１に記載の垂直型メモリ装置。
  15. 前記ゲート電極のうち、最下層に形成された第３ゲート電極のパッドを貫通し、その上面に接触し、前記ＣＳＰの一部まで延びる第２コンタクトプラグと、
    前記第２コンタクトプラグに対向する前記第３ゲート電極の側壁から前記ＣＳＰの一部まで延びて、前記第２コンタクトプラグを囲む第２スペーサーと、
    前記ＣＳＰ内に形成されて前記第２コンタクトプラグ及び前記第２スペーサーの底面に接触する第１絶縁パターンをさらに含む、請求項１４に記載の垂直型メモリ装置。
  16. 前記ＣＳＰと前記第３ゲート電極との間に順次に積層されたチャネル連結パターン及び支持膜をさらに含み、
    前記第２コンタクトプラグ及び前記第２スペーサーは前記チャネル連結パターン及び前記支持膜を貫通する、請求項１５に記載の垂直型メモリ装置。
  17. 前記チャネルは前記ＣＳＰ上で前記基板の上面に平行な水平方向に互いに離隔するように複数個形成され、
    前記チャネル連結パターンは前記チャネルに接触してこれらを互いに連結させる、請求項１６に記載の垂直型メモリ装置。
  18. 前記第１ゲート電極のパッド、その下層に形成されたゲート電極、前記支持膜及び前記チャネル連結パターンを貫通して前記ＣＳＰに接触し、前記チャネル各々と同一な物質を含むダミーチャネルをさらに含む、請求項１７に記載の垂直型メモリ装置。
  19. 前記ダミーチャネルは前記第１ゲート電極のパッド内で前記第１コンタクトプラグと離隔するように複数個形成されている、請求項１８に記載の垂直型メモリ装置。
  20. 前記ゲート電極のうち、下から２番目の層に形成された第４ゲート電極のパッド及び前記第３ゲート電極を貫通し、前記第４ゲート電極の上面に接触し、前記支持膜の一部まで延びる第３コンタクトプラグと、
    前記第３コンタクトプラグとこれに対向する前記第３及び第４ゲート電極の側壁の間に形成されて前記第３コンタクトプラグと前記第３ゲート電極を絶縁させる第３スペーサーと、
    前記支持膜内に形成されて前記第３コンタクトプラグ及び前記第３スペーサーの底面に接触する第２絶縁パターンをさらに含む、請求項１６に記載の垂直型メモリ装置。
  21. 基板と、
    前記基板の上面に垂直な垂直方向に沿って前記基板上に互いに離隔して階段形状に積層されたゲート電極と、
    前記ゲート電極各々の上下面及び一部の側壁をカバーするブロッキングパターンと、
    前記ゲート電極を貫通して前記垂直方向に延びたチャネルと、
    前記ゲート電極のうちの１つである第１ゲート電極のパッドを貫通し、その上面に直接接触し、前記第１ゲート電極の真下層に形成された第２ゲート電極の少なくとも一部を貫通するコンタクトプラグと、
    前記コンタクトプラグとこれに対向する前記第１及び第２ゲート電極の側壁の間に形成されて前記コンタクトプラグと前記第２ゲート電極を絶縁させる第１スペーサーを含み、
    前記ブロッキングパターンは前記コンタクトプラグに対向する前記第１及び第２ゲート電極各々の側壁をカバーせず、これによって前記第１スペーサーは前記コンタクトプラグと対向する前記第１及び第２ゲート電極各々の側壁に直接接触する、垂直型メモリ装置。
  22. 前記コンタクトプラグは、
    前記第１ゲート電極及び前記第２ゲート電極の少なくとも一部を貫通する下部と、
    前記下部上に形成されてこれに連結され、前記基板の上面に平行な水平方向に前記下部より大きい幅を有する上部を含む、請求項２１に記載の垂直型メモリ装置。
  23. 前記コンタクトプラグの前記上部の側壁をカバーし、前記第１スペーサーと同一な物質を含む第２スペーサーをさらに含む、請求項２２に記載の垂直型メモリ装置。
  24. 前記ブロッキングパターンは前記垂直方向に前記第２スペーサーにオーバーラップされる前記第１ゲート電極の上面部分はカバーせず、これによって前記第２スペーサーは前記第１ゲート電極の上面部分に直接接触する、請求項２３に記載の垂直型メモリ装置。
  25. 基板上に形成された下部回路パターンと、
    前記下部回路パターン上に形成された共通ソースプレート（ＣＳＰ）と、
    前記基板の上面に垂直な第１方向に沿って前記ＣＳＰ上に互いに離隔して階段形状に積層されたゲート電極と、
    前記ゲート電極を貫通して前記第１方向に延びたチャネルと、
    前記ゲート電極のうちの１つである第１ゲート電極のパッドを貫通し、その上面に接触し、前記第１ゲート電極の真下層に形成された第２ゲート電極の少なくとも一部を貫通する少なくとも１つの第１コンタクトプラグと、
    前記少なくとも１つの第１コンタクトプラグとこれに対向する前記第１及び第２ゲート電極の側壁の間に形成されて前記第１コンタクトプラグと前記第２ゲート電極を絶縁させる第１スペーサーと、
    前記ゲート電極のうち、最下層に形成された第３ゲート電極のパッドを貫通し、その上面に接触し、前記ＣＳＰの一部まで延びる第２コンタクトプラグと、
    前記第２コンタクトプラグに対向する前記第３ゲート電極の側壁から前記ＣＳＰの一部まで延びて、前記第２コンタクトプラグを囲む第２スペーサーと、
    前記ＣＳＰ内に形成されて前記第２コンタクトプラグ及び前記第２スペーサーの底面に接触する第１絶縁パターンを含む、垂直型メモリ装置。
JP2020112565A 2019-10-22 2020-06-30 垂直型メモリ装置 Pending JP2021068883A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190131640A KR20210047717A (ko) 2019-10-22 2019-10-22 수직형 메모리 장치
KR10-2019-0131640 2019-10-22

Publications (1)

Publication Number Publication Date
JP2021068883A true JP2021068883A (ja) 2021-04-30

Family

ID=75268616

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020112565A Pending JP2021068883A (ja) 2019-10-22 2020-06-30 垂直型メモリ装置

Country Status (6)

Country Link
US (3) US11289507B2 (ja)
JP (1) JP2021068883A (ja)
KR (1) KR20210047717A (ja)
CN (1) CN112701126A (ja)
DE (1) DE102020110525A1 (ja)
SG (1) SG10202004705UA (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102624625B1 (ko) * 2018-04-20 2024-01-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
JP2021086884A (ja) * 2019-11-26 2021-06-03 キオクシア株式会社 半導体記憶装置
KR20210079087A (ko) * 2019-12-19 2021-06-29 삼성전자주식회사 수직형 메모리 장치
JP2021136270A (ja) * 2020-02-25 2021-09-13 キオクシア株式会社 半導体記憶装置およびその製造方法
KR20220040143A (ko) * 2020-09-23 2022-03-30 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
KR20220043315A (ko) * 2020-09-29 2022-04-05 삼성전자주식회사 메모리 소자
US11515250B2 (en) * 2021-02-03 2022-11-29 Sandisk Technologies Llc Three dimensional semiconductor device containing composite contact via structures and methods of making the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009016400A (ja) 2007-06-29 2009-01-22 Toshiba Corp 積層配線構造体及びその製造方法並びに半導体装置及びその製造方法
US8828884B2 (en) 2012-05-23 2014-09-09 Sandisk Technologies Inc. Multi-level contact to a 3D memory array and method of making
KR102037840B1 (ko) * 2013-04-11 2019-10-29 삼성전자주식회사 반도체 장치의 연결구조 및 제조 방법
KR20150057147A (ko) * 2013-11-18 2015-05-28 삼성전자주식회사 메모리 장치
KR102551350B1 (ko) * 2016-01-28 2023-07-04 삼성전자 주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
US9768233B1 (en) 2016-03-01 2017-09-19 Toshiba Memory Corporation Semiconductor device and method of manufacturing the same
KR102604053B1 (ko) * 2016-05-09 2023-11-20 삼성전자주식회사 수직형 메모리 장치
KR102613511B1 (ko) 2016-06-09 2023-12-13 삼성전자주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
KR20180006817A (ko) * 2016-07-11 2018-01-19 삼성전자주식회사 수직형 메모리 장치
US20180197874A1 (en) 2017-01-11 2018-07-12 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US10262936B2 (en) 2017-02-08 2019-04-16 Toshiba Memory Corporation Semiconductor device and manufacturing method thereof
US10283566B2 (en) 2017-06-01 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device with through-stack contact via structures and method of making thereof
KR102522164B1 (ko) * 2017-11-20 2023-04-17 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102624625B1 (ko) * 2018-04-20 2024-01-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
CN109411481A (zh) 2018-11-07 2019-03-01 长江存储科技有限责任公司 一种半导体器件及其制造方法

Also Published As

Publication number Publication date
US20210118902A1 (en) 2021-04-22
SG10202004705UA (en) 2021-05-28
US11778826B2 (en) 2023-10-03
DE102020110525A1 (de) 2021-04-22
US11289507B2 (en) 2022-03-29
US20240015968A1 (en) 2024-01-11
US20220216234A1 (en) 2022-07-07
KR20210047717A (ko) 2021-04-30
CN112701126A (zh) 2021-04-23

Similar Documents

Publication Publication Date Title
JP2021068883A (ja) 垂直型メモリ装置
JP7478512B2 (ja) 垂直型メモリ装置及びその製造方法
KR102541001B1 (ko) 수직형 메모리 장치
KR102604053B1 (ko) 수직형 메모리 장치
US20230354594A1 (en) Vertical memory devices
KR102644525B1 (ko) 수직형 반도체 소자
JP2021027335A (ja) 垂直型メモリ装置
KR20180126210A (ko) 수직형 반도체 소자
KR102302092B1 (ko) 수직형 메모리 장치 및 이의 제조 방법
KR20120126399A (ko) 비휘발성 메모리 장치 및 그 제조 방법
US11877451B2 (en) Vertical memory devices
JP2021072442A (ja) 垂直型メモリ装置
KR20200076879A (ko) 수직형 메모리 장치
US11217603B2 (en) Vertical memory devices and methods of manufacturing the same
KR20210106672A (ko) 수직형 메모리 장치
KR20210002139A (ko) 수직형 메모리 장치
KR20210129426A (ko) 수직형 메모리 장치
US20190378850A1 (en) Vertical memory devices
KR20240092902A (ko) 반도체 장치
KR20210032271A (ko) 반도체 장치
KR20240076926A (ko) 반도체 장치
KR20210156460A (ko) 수직형 메모리 장치 및 그 제조 방법
KR20200041460A (ko) 수직형 메모리 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230425

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240522

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240604