JP2021044488A - 保護回路 - Google Patents

Abstract

【課題】保護回路の動作信頼性を向上させる。【解決手段】実施形態に係る保護回路１は、第１電源線ＰＷ１と、第２電源線ＧＷ１と、第１制御部３０と、第１トランジスタ４０と、検出部１０と、第２制御部２０と、を備える。第１制御部は、入力端に第１抵抗素子３１とキャパシタ３２とのそれぞれが接続された第１インバータ３３と、第２インバータ３４と、第３インバータ３５と、を含む。第１トランジスタは、ゲートに第３インバータ３５の出力端が接続され、一端が第１電源線に接続され、他端が第２電源線に接続される。検出部は、ダイオードストリング１１と、第２抵抗素子１２と、を含む。第２制御部は、第２トランジスタ２１と、第３抵抗素子２２と、第４インバータ２３と、一端が第２電源線に接続され、他端が第１インバータ３３の出力端と第２インバータ３４の入力端とのそれぞれに接続された第３トランジスタ２４と、を含む。【選択図】図２

Description

本発明の実施形態は、保護回路に関する。

ＥＳＤ（Electro Static Discharge）に対する保護回路が知られている。ＥＳＤは、静電放電であり、異なる電位にある２つの物体の間で、瞬間的に大きな電流が流れる現象である。ＥＳＤが生じると、電位の低い物体には電流が流入し、電流が流入したノードの電圧は急上昇し得る。保護回路は、ＥＳＤが生じた際に電流経路として機能し、電流経路を介してＥＳＤの電流が放電されることで、電圧の上昇を制限する。

ＥＳＤが生じる状況としては、例えば、デバイスレベルやシステムレベルが考えられる。システムレベルのＥＳＤを放電するために、システムには保護デバイスが設けられる。

特開２０１４−２６９９６号公報

保護回路の動作信頼性を向上させる。

実施形態に係る保護回路は、第１電源線と、第２電源線と、第１制御部と、第１トランジスタと、検出部と、第２制御部と、を備える。第１制御部は、一端が第１電源線に接続された第１抵抗素子と、一方電極が第２電源線に接続されたキャパシタと、入力端に第１抵抗素子の他端とキャパシタの他方電極とのそれぞれが接続された第１インバータと、入力端に第１インバータの出力端が接続された第２インバータと、入力端に第２インバータの出力端が接続される第３インバータと、を含む。第１トランジスタは、ゲートに第３インバータの出力端が接続され、一端が第１電源線に接続され、他端が第２電源線に接続される。検出部は、直列接続された複数のダイオードを含み、複数のダイオードのそれぞれのアノードが第１電源線側に接続され、アノード側端部が第１電源線に接続されたダイオードストリングと、一端が第２電源線に接続され、他端がダイオードストリングのカソード側端部と接続された第２抵抗素子と、を含む。第２制御部は、ゲートがダイオードストリングのカソード側端部と第２抵抗素子の他端とのそれぞれに接続され、一端が第２電源線に接続された第２トランジスタと、一端が第１電源線に接続された第３抵抗素子と、入力端に第２トランジスタの他端と第３抵抗素子の他端とのそれぞれが接続された第４インバータと、ゲートに第４インバータの出力端が接続され、一端が第２電源線に接続され、他端が第１インバータの出力端と第２インバータの入力端とのそれぞれに接続された第３トランジスタと、を含む。

実施形態に係る保護回路を含む集積回路装置の構成例を示すブロック図。 実施形態に係る保護回路の回路構成の一例を示す回路図。 実施形態に係る保護回路を含む集積回路装置を含むシステムの構成例を示すブロック図。 実施形態に係る保護回路のデバイス試験における動作を説明するための回路図。 実施形態に係る保護回路のデバイス試験における動作を説明するためのテーブル。 実施形態に係る保護回路のシステム試験における動作を説明するための回路図。 実施形態に係る保護回路のシステム試験における動作を説明するためのテーブル。 実施形態の変形例に係る高電圧検出回路の回路構成の一例を示す回路図。 実施形態の変形例に係る保護回路の回路構成の一例を示す回路図。

以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。

尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。

［実施形態］
以下に、実施形態に係る保護回路１について説明する。実施形態に係る保護回路１は、デバイスレベルのＥＳＤとシステムレベルのＥＳＤとに関する保護回路である。デバイスレベルのＥＳＤは、ＬＳＩのチップ等のデバイス単体に対するＥＳＤである。デバイスレベルのＥＳＤは、デバイスに含まれる保護回路１を介して放電される。システムレベルのＥＳＤは、複数のＬＳＩのチップ等が実装され、電源電圧が印加され動作しているシステムに対するＥＳＤである。システムレベルのＥＳＤは、デバイスレベルのＥＳＤよりも、電流経路に対する負荷が大きい。このため、システムレベルのＥＳＤを放電するために、システムには保護デバイスが設けられる。

［１］保護回路１の構成
［１−１］保護回路１を含む集積回路装置ＩＣの全体構成
図１は、実施形態に係る保護回路１を含む集積回路装置ＩＣの構成例を示している。図１に示すように、集積回路装置ＩＣは、電源線ＰＷ１及びＧＷ１と、端子Ｔ１及びＴ２と、保護回路１と、機能回路２とを備えている。

電源線ＰＷ１及びＧＷ１の各々は、集積回路装置ＩＣに含まれる各回路への電源電圧の供給に使用される。端子Ｔ１及びＴ２の各々は、集積回路装置ＩＣの外部の機器と接続可能に構成される。端子Ｔ１は、集積回路装置ＩＣの正側の電源端子であり、電源線ＰＷ１に接続される。端子Ｔ１には、例えば電源電圧Ｖｄｄが印加される。端子Ｔ２は、集積回路装置ＩＣの負側の電源端子であり、電源線ＧＷ１に接続される。端子Ｔ２は、例えば電源電圧Ｖｄｄよりも低い電源電圧Ｖｓｓが印加される。

保護回路１及び機能回路２は、例えば１つの半導体チップ上に集積される。保護回路１は、電源線ＰＷ１及びＧＷ１にそれぞれ接続され、電源線ＰＷ１に接続された回路を、ＥＳＤから保護する。保護回路１は、ＥＳＤが生じた際の電流経路として機能し、機能回路２を保護する。

機能回路２は、電源線ＰＷ１及びＧＷ１にそれぞれ接続され、例えば信号増幅や外部装置の制御等の動作を実行する。機能回路２は、保護回路１によって保護される。

集積回路装置ＩＣを動作させる際には、電源電圧Ｖｄｄが用いられる。例えば、電源線ＰＷ１に電源電圧Ｖｄｄが印加され、電源線ＧＷ１が接地される。電源電圧Ｖｄｄは、例えば５Ｖである。

［１−２］保護回路１の構成
引き続き図１を参照し、保護回路１の構成を説明する。保護回路１は、高電圧検出回路１０と、第１制御回路２０と、第２制御回路３０と、トランジスタ４０とを含む。高電圧検出回路１０と、第１制御回路２０と、第２制御回路３０と、トランジスタ４０とのそれぞれは、電源線ＰＷ１及びＧＷ１にそれぞれ接続され、電源線ＰＷ１及びＧＷ１の電圧に基づいて動作する。

高電圧検出回路１０は、システムレベルのＥＳＤによる高電圧を検出する。具体的には、電源線ＰＷ１の電圧が閾値電圧Ｖｈを超えているかを検出し、検出結果を第１制御回路２０へ出力する。閾値電圧Ｖｈは、システムレベルのＥＳＤによる高電圧を検知する基準として用いられる電圧である。具体的には、閾値電圧Ｖｈは、電源電圧Ｖｄｄよりも大きく、電源電圧Ｖｄｄの２倍よりも小さい。例えば、電源電圧Ｖｄｄが５Ｖの場合、閾値電圧Ｖｈは、例えば７Ｖである。

第１制御回路２０は、高電圧検出回路１０から、検出結果を受信する。第１制御回路２０は、高電圧検出回路１０の検出結果に基づいて、第２制御回路３０の動作を制御する。

第２制御回路３０は、デバイスレベルのＥＳＤを検出する。具体的には、電源線ＰＷ１の電圧が急上昇しているかを検出する。そして第２制御回路３０は、第１制御回路２０による制御と、電源線ＰＷ１の電圧が急上昇しているか検出した結果とに基づいて、トランジスタ４０を制御する。

トランジスタ４０の電流経路の一端は、電源線ＰＷ１に接続される。トランジスタ４０の電流経路の他端は、電源線ＧＷ１に接続される。トランジスタ４０のゲートは、第２制御回路３０に接続される。トランジスタ４０は、第２制御回路３０の制御に基づいて、オン状態又はオフ状態となる。

図２は、実施形態に係る保護回路１の回路構成の一例を示す回路図である。高電圧検出回路１０は、ダイオードストリング１１と抵抗素子１２とを含む。ダイオードストリング１１は、システムレベルのＥＳＤによる高電圧を検出する検出素子として使用される。ダイオードストリング１１は、直列接続された複数のダイオード１１０を含む。実施形態では、７つのダイオードのそれぞれが、アノードが電源線ＰＷ１側、カソードが電源線ＧＷ１側となるように直列接続される。各ダイオードの閾値電圧は、例えば１Ｖである。ダイオードストリング１１のアノード側端部は、電源線ＰＷ１に接続される。ダイオードストリング１１のカソード側端部は、ノードＮ１に接続される。抵抗素子１２の一端は、ノードＮ１に接続される。抵抗素子１２の他端は、電源線ＧＷ１に接続される。抵抗素子１２の抵抗値は、ダイオードストリング１１を介した電流が抵抗素子１２に流れた際のノードＮ１の電圧が、第１制御回路２０内のトランジスタ２１をオン状態にすることが出来るように設定される。抵抗素子１２の抵抗値は、例えば、１ｋΩよりも大きい。ノードＮ１は、高電圧検出回路１０の検出結果の出力ノードである。

第１制御回路２０は、トランジスタ２１及び２４と、抵抗素子２２と、インバータ２３とを含む。トランジスタ２１及び２４は、例えば、Ｎ型のＭＯＳＦＥＴである。トランジスタ２１のソースとバックゲートとのそれぞれは、電源線ＧＷ１に接続される。トランジスタ２１のドレインは、ノードＮ２に接続される。トランジスタ２１のゲートは、ノードＮ１に接続される。抵抗素子２２の一端は、電源線ＰＷ１に接続される。抵抗素子２２の他端は、ノードＮ２に接続される。インバータ２３の正側の電源端子は、電源線ＰＷ１に接続される。インバータ２３の負側の電源端子は、電源線ＧＷ１に接続される。インバータ２３は、ノードＮ２の論理レベルを反転させて、トランジスタ２４のゲートに出力する。トランジスタ２４のソースとバックゲートとのそれぞれは、電源線ＧＷ１に接続される。トランジスタ２４のドレインは、ノードＮ４に接続される。抵抗素子２２の抵抗値は、トランジスタ２１がオン状態のとき、ノードＮ２の電圧が“Ｌ”レベルとなるように値が定められる。抵抗素子２２の抵抗値は、例えば、１ｋΩよりも大きい。

第２制御回路３０は、抵抗素子３１と、キャパシタ３２と、インバータ３３乃至３５とを含む。抵抗素子３１の一端は、電源線ＰＷ１に接続される。抵抗素子３１の他端は、ノードＮ３に接続される。キャパシタ３２の一方電極は、ノードＮ３に接続される。キャパシタ３２の他方電極は、電源線ＧＷ１に接続される。インバータ３３乃至３５のそれぞれの正側の電源端子は、電源線ＰＷ１に接続される。インバータ３３乃至３５のそれぞれの負側の電源端子は、電源線ＧＷ１に接続される。インバータ３３は、ノードＮ３の論理レベルを反転させて、ノードＮ４に出力する。インバータ３４は、ノードＮ４の論理レベルを反転させて、インバータ３５に出力する。インバータ３５は、インバータ３４から受信した論理レベルを反転させて、トランジスタ４０のゲートに出力する。

ノードＮ３の電圧は、電源線ＰＷ１の電圧が変化した際に、ＲＣ時定数だけ遅れて変化する。抵抗素子３１の抵抗値とキャパシタ３２の容量値から、ＲＣ時定数が定まる。実施形態において、抵抗素子３１の抵抗値と、キャパシタ３２の容量値とは、ＲＣ時定数が、ＥＳＤで生じる瞬間的な電流流入の時間よりも十分長くなるような値に定められる。言い換えると、ＥＳＤによる瞬間的な電流流入が生じている間、ノードＮ３の電圧は、略一定に保たれる。

ノードＮ４の論理レベルは、トランジスタ２４がオン状態の場合、インバータ３３の出力に関わらず、“Ｌ”レベルとなる。具体的には、トランジスタ２４がオン状態且つインバータ３３がノードＮ４に“Ｈ”レベルを出力している場合、ノードＮ４の電圧は“Ｌ”レベルとなる。また、トランジスタ２４がオン状態且つインバータ３３がノードＮ４に“Ｌ”レベルを出力している場合、ノードＮ４の電圧は“Ｌ”レベルとなる。

対して、トランジスタ２４がオフ状態の場合、ノードＮ４の論理レベルは、インバータ３３の出力によって決定される。具体的には、トランジスタ２４がオフ状態且つインバータ３３がノードＮ４に“Ｈ”レベルを出力している場合、ノードＮ４の電圧は“Ｈ”レベルとなる。また、トランジスタ２４がオフ状態且つインバータ３３がノードＮ４に“Ｌ”レベルを出力している場合、ノードＮ４の電圧は“Ｌ”レベルとなる。

トランジスタ２４とインバータ３３とのそれぞれは、トランジスタ２４がオン状態且つインバータ３３がノードＮ４に“Ｈ”レベルを出力している場合に、ノードＮ４の電圧が“Ｌ”レベルとなるように構成される。例えば、トランジスタ２４のオン抵抗は、インバータ３３が“Ｈ”レベルを出力する際のオン抵抗よりも小さい。

なお、実施形態において、インバータ２３と、３３と、３４と、３５とのそれぞれは、電源電圧の１／２の電圧を、論理レベルの閾値電圧として動作する。論理レベルの閾値電圧とは、ノードの論理レベルが“Ｈ”レベルであるか“Ｌ”レベルであるかを判定する際に、閾値として用いる電圧である。例えば、電源電圧が５Ｖの場合、論理レベルの閾値電圧は２．５Ｖとなり、３Ｖは“Ｈ”レベルとして判定され、２Ｖは“Ｌ”レベルとして判定される。また、電源電圧が上昇した場合、論理レベルの閾値電圧も上昇する。例えば電源電圧が１０Ｖの場合、論理レベルの閾値電圧は５Ｖとなる。なお、本明細書において、電源電圧が略０Ｖの状態、又は、電源電圧が低く回路が正常に動作しない状態においては、論理レベルは定めないこととする。また、インバータ３４が出力することが出来る電流量は、インバータ３３よりも大きい。インバータ３５が出力することが出来る電流量は、インバータ３４よりも大きい。

なお、第２制御回路３０は、抵抗素子３１及びキャパシタ３２を含むＲＣ部と、インバータ３３乃至３５を含むロジック部とを含んでいると表現することも出来る。また、第１制御回路２０と、第２制御回路３０に含まれるロジック部とをまとめて、制御部と表現することも出来る。

トランジスタ４０は、例えば、Ｎ型のＭＯＳＦＥＴである。トランジスタ４０のソースとバックゲートとは、電源線ＧＷ１に接続される。トランジスタ４０のドレインは、電源線ＰＷ１に接続される。トランジスタ４０は、集積回路装置ＩＣに対して生じたＥＳＤによって流入した電流が、オン状態にあるトランジスタ４０を通過した際に、トランジスタ４０のソースとドレインとの間に生じる電位差が閾値電圧Ｖｈよりも小さくなるようなサイズで設けられる。トランジスタ４０のサイズは、例えばトランジスタ２１及びトランジスタ２４のどちらよりも大きい。

［１−３］保護回路１を含む集積回路装置ＩＣを含むシステムＳＹＳの構成
図３は、実施形態に係る保護回路１を含む集積回路装置ＩＣを含むシステムＳＹＳの構成例を示している。システムＳＹＳは、電源線ＰＷ２及びＧＷ２と、端子Ｔ３及びＴ４と、集積回路装置ＩＣと、外部保護装置ＰＤとを含んでいる。

電源線ＰＷ２及びＧＷ２の各々は、システムＳＹＳに含まれる各装置への電源電圧の供給に使用される。端子Ｔ３は、システムＳＹＳの正側の電源端子であり、電源線ＰＷ２に接続される。端子Ｔ３には、例えば電源電圧Ｖｄｄが印加される。端子Ｔ４は、システムＳＹＳの負側の電源端子であり、電源線ＧＷ２に接続される。端子Ｔ４には、例えば電源電圧Ｖｓｓが印加される。

集積回路装置ＩＣと外部保護装置ＰＤとは、例えば、プリント基板上に実装される。集積回路装置ＩＣは、端子Ｔ１において電源線ＰＷ２と接続され、端子Ｔ２において電源線ＧＷ２と接続される。

外部保護装置ＰＤは、電源線ＰＷ２及びＧＷ２のそれぞれに接続される。外部保護装置ＰＤは、電源線ＰＷ２の電圧と電源線ＧＷ２の電圧との差が閾値電圧Ｖｐｄを超えるとオン状態となり、電流経路として機能することで、集積回路装置ＩＣをシステムレベルのＥＳＤによる高電圧から保護する。外部保護装置ＰＤがオン状態となる閾値電圧Ｖｐｄは、電源電圧Ｖｄｄよりも大きい。例えば、電源電圧Ｖｄｄが５Ｖの場合、閾値電圧Ｖｐｄは、例えば１１Ｖである。

システムＳＹＳを動作させる際には、電源電圧Ｖｄｄが用いられる。電源電圧Ｖｄｄは、例えば５Ｖである。

［２］保護回路１の動作
実施形態に係る保護回路１は、条件に応じて、異なる動作を行う。本明細書では、デバイス試験とシステム試験との、２つの条件を例に、保護回路１の動作について説明する。デバイス試験及びシステム試験は、試験装置を用いて試験対象物に対してＥＳＤを印加する試験である。デバイス試験は、試験対象物として単体のデバイスを用いる。システム試験は、試験対象物として電源電圧が印加され動作しているシステムを用いる。以下では、デバイス試験で印加されるＥＳＤをデバイスＥＳＤと呼び、システム試験で印加されるＥＳＤをシステムＥＳＤと呼ぶ。

［２−１］デバイス試験における保護回路１の動作
まず、図４及び図５を参照して、実施形態に係る保護回路１の、デバイス試験における動作について説明する。図４は、デバイス試験を説明するための回路図である。図５は、デバイス試験の各状態における保護回路１の動作をまとめた表である。図４に示すように、デバイス試験装置ＴＤ１の一端は、スイッチＳＷ１を介して、端子Ｔ１と接続されている。デバイス試験装置ＴＤ１の他端は、端子Ｔ２と接続され、且つ接地されている。デバイス試験装置ＴＤ１は、デバイス試験装置ＴＤ１に接続された装置に、デバイスＥＳＤを印加することが出来る。

デバイス試験では、デバイス試験装置ＴＤ１が、集積回路装置ＩＣにデバイスＥＳＤを印加する。デバイス試験は、例えばＨＢＭ（Human Body Model）試験、ＭＭ（Machine Model）試験、ＣＤＭ（Charged Device Model）試験等である。デバイス試験装置ＴＤ１が集積回路装置ＩＣにデバイスＥＳＤを印加する前の状態を第１の状態、デバイスＥＳＤを印加している状態を第２の状態として、順に説明する。

（第１の状態：デバイスＥＳＤを印加する前の状態）
第１の状態において、スイッチＳＷ１はデバイス試験装置ＴＤ１と端子Ｔ１とを非接続としている。集積回路装置ＩＣは、電源電圧が供給されておらず、十分に放電されている。電源線ＰＷ１の電圧は、０Ｖである。トランジスタ２４は、電源電圧が供給されていないため、オフ状態である。ノードＮ３の電圧は、キャパシタ３２が十分に放電されているため、０Ｖである。ノードＮ３及びＮ４のそれぞれの論理レベルは、インバータ３３乃至３５が動作していないため定義しない。トランジスタ４０は、電源電圧が供給されていないため、オフ状態である。

（第２の状態：デバイスＥＳＤを印加している状態）
第２の状態において、スイッチＳＷ１はデバイス試験装置ＴＤ１と端子Ｔ１とを接続している。そして、デバイス試験装置ＴＤ１は、デバイスＥＳＤの電流を、端子Ｔ１に印加する。端子Ｔ１を介して電流が入力されたため、電源線ＰＷ１の電圧が上昇する。第２の状態では、電源線ＰＷ１の電圧は５．５Ｖとなっている。

高電圧検出回路１０は、電源線ＰＷ１の電圧が、閾値電圧Ｖｈに満たないため、システムレベルのＥＳＤを検出しない。この結果、ノードＮ１の電圧は０Ｖとなる。第１制御回路２０のトランジスタ２１は、ノードＮ１の電圧が０Ｖのため、オフ状態となる。トランジスタ２１がオフ状態となった結果、ノードＮ２の電圧は５．５Ｖとなる。インバータ２３は、ノードＮ２の電圧５．５Ｖを“Ｈ”レベルと判定し、トランジスタ２４のゲートに“Ｌ”レベルを出力する。ゲートに“Ｌ”レベルが印加された結果、トランジスタ２４はオフ状態となる。

第２制御回路３０において、抵抗素子３１の抵抗値とキャパシタ３２の容量値とから定まるＲＣ時定数が、デバイスＥＳＤの電流が印加される時間よりも十分大きいため、ノードＮ３の電圧は０Ｖを維持している。インバータ３３は、ノードＮ３の電圧０Ｖを“Ｌ”レベルと判定し、ノードＮ４に“Ｈ”レベルを出力する。第１制御回路のトランジスタ２４はオフ状態のため、ノードＮ４の論理レベルは“Ｈ”レベルとなる。インバータ３４は、ノードＮ４の“Ｈ”レベルを反転させ、インバータ３５の入力に“Ｌ”レベルを出力する。インバータ３５は、インバータ３４から入力された“Ｌ”レベルを反転させ、トランジスタ４０のゲートに“Ｈ”レベルを出力する。

トランジスタ４０は、ゲートに“Ｈ”レベルが印加されたため、オン状態となる。トランジスタ４０がオン状態となったため、デバイスＥＳＤの電流は、トランジスタ４０を電流経路として、電源線ＧＷ１に流れ、接地電位に放電される。トランジスタ４０は、デバイスＥＳＤの電流が流れた際に、ソースとドレインとの間に生じる電位差が閾値電圧Ｖｈよりも小さくなるように設けられている。このため、電源線ＰＷ１の電圧は、閾値電圧Ｖｈよりも小さい値である５．５Ｖとなっている。

上記説明したように、集積回路装置ＩＣに対してデバイスＥＳＤが印加されると、トランジスタ４０がオンし、電源線ＰＷ１の電圧が閾値電圧Ｖｈよりも小さく保たれる。このように、保護回路１はデバイスＥＳＤから機能回路２を保護することが出来る。

［２−２］システム試験における保護回路１の動作
続いて、図６及び図７を参照して、実施形態に係る保護回路１の、システム試験における動作について説明する。図６に示すように、端子Ｔ３に電圧源ＰＳの正側の出力が接続されている。端子Ｔ４に電圧源ＰＳの負側の出力が接続され、且つ接地されている。電圧源ＰＳは、システムＳＹＳに電源電圧Ｖｄｄを供給する。電源電圧Ｖｄｄは５Ｖである。また、システム試験装置ＴＤ２の一端は、スイッチＳＷ２を介して、端子Ｔ３と接続されている。システム試験装置ＴＤ２の他端は、端子Ｔ４と接続されている。システム試験装置ＴＤ２は、システム試験装置ＴＤ２に接続されたシステムに、システムＥＳＤを印加することが出来る。

システム試験では、システム試験装置ＴＤ２が、電源電圧が供給されているシステムＳＹＳに、システムＥＳＤを印加する。システム試験は、例えばＩＥＣ６１０００−４−２で規定される試験である。システム試験装置ＴＤ２がシステムＥＳＤを印加する前の状態を第１の状態、システム試験装置ＴＤ２がシステムＥＳＤを印加し電源線ＰＷ１及びＰＷ２それぞれの電圧が上昇している状態を第２乃至第４の状態として、順に説明する。

なお、システム試験の説明において、説明の簡単化のため、電源線ＰＷ１の電圧と電源線ＰＷ２の電圧とは等しいものとする。以降、システム試験の説明において、電源線ＰＷ１の電圧と、電源線ＰＷ２の電圧とをまとめて、電源線ＰＷの電圧と称する。また、数式において、電源線ＰＷの電圧をＶｐｗ、電源電圧をＶｄｄ、高電圧検出回路の閾値電圧をＶｈ、外部保護装置ＰＤの閾値電圧をＶｐｄと略して表記する。

（第１の状態：システムＥＳＤを印加する前の状態）
第１の状態において、スイッチＳＷ２はシステム試験装置ＴＤ２と端子Ｔ３とを非接続としている。システムＳＹＳは、電圧源ＰＳから電源電圧Ｖｄｄである５Ｖを供給され、動作している。電源線ＰＷの電圧は、５Ｖである。

高電圧検出回路１０は、電源線ＰＷの電圧が、閾値電圧Ｖｈに満たないため、システムレベルのＥＳＤを検出しない。この結果、ノードＮ１の電圧は０Ｖとなる。第１制御回路２０のトランジスタ２１は、ノードＮ１の電圧が０Ｖのため、オフ状態となる。トランジスタ２１がオフ状態となった結果、ノードＮ２の電圧は５Ｖとなる。インバータ２３は、ノードＮ２の電圧５Ｖを“Ｈ”レベルと判定し、トランジスタ２４のゲートに“Ｌ”レベルを出力する。ゲートに“Ｌ”レベルが印加された結果、トランジスタ２４はオフ状態となる。

第２制御回路３０において、キャパシタ３２は抵抗素子３１を介して、電源線ＰＷの電圧５Ｖで充電されている。このため、ノードＮ３の電圧は５Ｖである。インバータ３３は、ノードＮ３の電圧５Ｖを“Ｈ”レベルと判定し、ノードＮ４に“Ｌ”レベルを出力する。第１制御回路のトランジスタ２４はオフ状態であり、ノードＮ４の論理レベルは“Ｌ”レベルとなる。インバータ３４及びインバータ３５は、ノードＮ４の“Ｌ”レベルに基づいて、トランジスタ４０のゲートに“Ｌ”レベルを出力する。トランジスタ４０は、ゲートに“Ｌ”レベルが印加されたため、オフ状態となる。

外部保護装置ＰＤは、電源線ＰＷの電圧５Ｖが、保護動作を開始する閾値電圧１１Ｖに満たないため、オフ状態を維持する。

このように、システム試験装置ＴＤ２が非接続とされている第１の状態では、システムＳＹＳは電源電圧Ｖｄｄである５Ｖを用いて動作している。第１の状態において、トランジスタ４０及び外部保護装置ＰＤはオフ状態である。

（第２の状態：システムＥＳＤを印加し、Ｖｈ≦Ｖｐｗ＜Ｖｄｄ×２となった場合）
第２の状態において、スイッチＳＷ２はシステム試験装置ＴＤ２と端子Ｔ３とを接続している。そしてシステム試験装置ＴＤ２は、システムＥＳＤの電流を、端子Ｔ３に印加する。端子Ｔ３を介して電流が入力されたため、電源線ＰＷの電圧が上昇する。第２の状態では、電源線ＰＷの電圧が、閾値電圧Ｖｈ以上且つ電源電圧Ｖｄｄの２倍未満である。例として、電源線ＰＷの電圧が７．５Ｖまで上昇した状態について説明する。

高電圧検出回路１０は、電源線ＰＷの電圧７．５Ｖが、閾値電圧Ｖｈの電圧７Ｖを上回ったため、システムレベルのＥＳＤを検出する。具体的には、ダイオードストリング１１がオンし、ダイオードストリング１１と抵抗素子１２とを介して、電源線ＰＷから電源線ＧＷへと電流が流れる。抵抗素子１２に電流が流れた結果、ノードＮ１の電圧が、トランジスタ２１をオンさせるのに十分な電圧まで上昇する。ノードＮ１の電圧が上昇した結果、第１制御回路２０のトランジスタ２１はオン状態となり、ノードＮ２の電圧は“Ｌ”レベルとなる。インバータ２３は、ノードＮ２の“Ｌ”レベルを反転させ、トランジスタ２４のゲートに“Ｈ”レベルを出力する。ゲートに“Ｈ”レベルが印加された結果、トランジスタ２４はオン状態となる。

第２制御回路３０において、抵抗素子３１の抵抗値とキャパシタ３２の容量値とから定まるＲＣ時定数が、システムＥＳＤの電流が印加される時間よりも十分大きいため、ノードＮ３の電圧は第１の状態と同じ５Ｖを維持している。インバータ３３は、ノードＮ３の電圧５Ｖを“Ｈ”レベルと判定し、ノードＮ４に“Ｌ”レベルを出力する。この結果、第１の状態と同様に、トランジスタ４０はオフ状態が維持される。

外部保護装置ＰＤは、電源線ＰＷの電圧７．５Ｖが、保護動作を開始する閾値電圧１１Ｖに満たないため、オフ状態を維持する。

このように、システムＥＳＤの電流によって電源線ＰＷの電圧が７．５Ｖまで上昇すると、高電圧検出回路１０がシステムレベルのＥＳＤを検出し、トランジスタ２４がオン状態となる。そして、システムＥＳＤの電流による電源線ＰＷの電圧の上昇は継続する。

（第３の状態：Ｖｄｄ×２≦Ｖｐｗ＜Ｖｐｄとなった場合）
第３の状態は、第２の状態から引き続き電源線ＰＷの電圧が上昇した状態である。第３の状態では、システムＥＳＤの電流によって電源線ＰＷの電圧が上昇し、電源線ＰＷの電圧が、電源電圧Ｖｄｄの２倍以上且つ外部保護装置ＰＤの閾値電圧Ｖｐｄ未満となっている。例として、電源線ＰＷの電圧が１０．５Ｖとなった状態について説明する。

高電圧検出回路１０は、第２の状態から引き続き、システムレベルのＥＳＤを検出している。第１制御回路２０のトランジスタ２４は、第２の状態から引き続き、オン状態を維持している。

第２制御回路３０において、ノードＮ３の電圧は、第２の状態から引き続き５Ｖを維持している。インバータ３３の論理レベルの閾値電圧は、電源線ＰＷの電圧が１０．５Ｖとなったため、電源線ＰＷの電圧の１／２である５．２５Ｖとなる。論理レベルの閾値電圧が５．２５Ｖとなったため、インバータ３３は、ノードＮ３の電圧５Ｖを“Ｌ”レベルと判定し、ノードＮ４に“Ｈ”レベルを出力する。しかし、第１制御回路２０のトランジスタ２４はオン状態のため、ノードＮ４の電圧は“Ｌ”レベルとなる。この結果、第１の状態と同様に、トランジスタ４０はオフ状態が維持される。

外部保護装置ＰＤは、電源線ＰＷの電圧１０．５Ｖが、保護動作を開始する閾値電圧１１Ｖに満たないため、オフ状態を維持する。

このように、システムＥＳＤの電流によって電源線ＰＷの電圧が電源電圧Ｖｄｄの２倍以上まで上昇すると、ノードＮ３の論理レベルが“Ｌ”レベルと判定される。これにより、インバータ３３はノードＮ４に“Ｈ”レベルを出力するが、トランジスタ２４によってノードＮ４は“Ｌ”レベルに維持され、トランジスタ４０のオフ状態が維持される。そして、システムＥＳＤの電流による電源線ＰＷの電圧の上昇は継続する。

（第４の状態：Ｖｐｄ≦Ｖｐｗとなった場合）
第４の状態は、第３の状態から引き続き電源線ＰＷの電圧が上昇した状態である。第４の状態では、システムＥＳＤの電流によって電源線ＰＷの電圧が上昇し、電源線ＰＷの電圧が、外部保護装置ＰＤの閾値電圧Ｖｐｄ以上となっている。例として、電源線ＰＷの電圧が１１Ｖとなった状態について説明する。

保護回路１の動作は、第３の状態から変わらず維持されている。具体的には、トランジスタ２４はオン状態を維持し、トランジスタ４０はオフ状態を維持している。

外部保護装置ＰＤは、電源線ＰＷの電圧１１Ｖが、保護動作を開始する閾値電圧１１Ｖに達したため、オン状態となる。具体的には、外部保護装置ＰＤを電流経路とする放電が開始され、システムＥＳＤの電流による電源線ＰＷの電圧の上昇が抑制される。

このように、システムＥＳＤの電流によって電源線ＰＷの電圧が外部保護装置ＰＤの閾値電圧Ｖｐｄ以上である１１Ｖまで上昇すると、トランジスタ４０がオフ状態を維持したまま、外部保護装置ＰＤがオン状態となる。

上記説明したように、システムＳＹＳに対してシステムＥＳＤが印加されると、保護回路１のトランジスタ４０がオフ状態に保たれたまま、外部保護装置ＰＤがオンし、システムＳＹＳが保護される。

［３］実施形態の効果
以上で説明した実施形態に係る保護回路１によれば、トランジスタの破損を抑制することが出来、動作信頼性を向上させることが出来る。以下に、実施形態に係る保護回路１の詳細な効果について説明する。

半導体デバイスは、デバイス単体の状態と、デバイスがシステムに組み込まれて動作している状態とのどちらにおいても、ＥＳＤが印加される可能性がある。このため、デバイスＥＳＤからデバイスを保護するために、デバイス内部に保護回路が設けられる。また、システムＥＳＤからシステムを保護するために、システムにはデバイス内部の保護回路とは別に、保護デバイスが設けられる。

デバイス内部の保護回路には、例えば、電流経路として機能するＭＯＳＦＥＴが含まれる。電流経路として動作するＭＯＳＦＥＴは、デバイスＥＳＤによる電流及び電圧に耐えられるように設けられる。また、保護デバイスは、システムＥＳＤによる電流及び電圧に耐えられるように設けられる。システムＥＳＤによる電流及び電圧は、デバイスＥＳＤによる電流及び電圧よりも大きい。

ＭＯＳＦＥＴは、ゲートとドレインとの間に高い電圧が印加されると、スナップバック状態になり得る。スナップバック状態とは、ＭＯＳＦＥＴに寄生するバイポーラトランジスタがオン状態となる状態である。ＭＯＳＦＥＴは、オン状態ではスナップバック状態になりやすく、オフ状態ではスナップバック状態になりにくい。具体的には、Ｎ型のＭＯＳＦＥＴは、ゲートに印加される電圧が高いとスナップバック状態になりやすく、ゲートに印加される電圧が低いとスナップバック状態になりにくい。スナップバック状態では、寄生するバイポーラトランジスタにスナップバック電流が流れ得る。スナップバック電流が、寄生するバイポーラトランジスタが耐えることの出来る電流量よりも大きくなると、寄生するバイポーラトランジスタは破壊される。寄生するバイポーラトランジスタが破壊されると、寄生されたＭＯＳＦＥＴも破壊される。この現象は、例えばスナップバック破壊と呼ばれる。

システムＳＹＳにＥＳＤが生じ、電源線ＰＷの電圧が上昇した場合において、例えば集積回路装置ＩＣに含まれる保護回路１のトランジスタ４０がオン状態になると、トランジスタ４０がスナップバック破壊する可能性がある。トランジスタ４０は、システムＳＹＳにＥＳＤが生じてから外部保護装置ＰＤが電流経路となってＥＳＤの電流を放電するまで、オフ状態が維持されることが好ましい。

これに対して、実施形態に係る保護回路１は、高電圧検出回路１０と、第１制御回路２０とを含んでいる。高電圧検出回路１０は、システムＳＹＳにシステムＥＳＤが生じた際に、電源線ＰＷ１に生じるシステムレベルのＥＳＤによる高電圧を検出することで、システムレベルのＥＳＤを検出する。第１制御回路２０は、高電圧検出回路１０がシステムレベルのＥＳＤを検出すると、トランジスタ４０がオフ状態を維持するように、第２制御回路３０を制御する。

また、実施形態に係る保護回路１は、集積回路装置ＩＣにデバイスＥＳＤが生じた際には、第２制御回路３０がトランジスタ４０をオン状態にし、電源線ＰＷ１に生じる電圧を閾値電圧Ｖｈ未満に制限する。電源線ＰＷ１に生じる電圧が閾値電圧Ｖｈ未満に制限されるため、高電圧検出回路１０はシステムレベルのＥＳＤを検出しない。

このように、実施形態に係る保護回路１は、システムＳＹＳにＥＳＤが生じた場合に、トランジスタ４０をオフ状態に維持することが出来る。且つ、集積回路装置ＩＣにデバイスＥＳＤが生じた際には、トランジスタ４０をオン状態にし、集積回路装置ＩＣを保護することが出来る。すなわち、実施形態に係る保護回路１は、デバイスＥＳＤに対する保護動作を阻害することなく、システムＥＳＤによってトランジスタ４０がスナップバック破壊することを抑制することが出来る。これにより、実施形態に係る保護回路１は、動作信頼性を向上させることが出来る。

［４］その他の変形例等
実施形態では、電源電圧や各閾値電圧について具体的な電圧値を例に挙げて説明したが、これに限定されない。電源電圧や各閾値電圧は、定められた大小関係を満たす範囲で、異なる値を用いることが可能である。例えば、電源電圧Ｖｄｄが５Ｖの場合、高電圧検出回路の閾値電圧Ｖｈは、６Ｖでも良いし、８Ｖでも良い。閾値電圧Ｖｈは、電源電圧Ｖｄｄよりも大きく電源電圧Ｖｄｄの２倍よりも小さい範囲で、変更が可能である。また、例えば電源電圧Ｖｄｄは、３．３Ｖでも良いし、１２Ｖでも良い。電源電圧Ｖｄｄに合わせて、各閾値電圧は定められた大小関係を満たす値に設定される。

高電圧検出回路１０のダイオードストリング１１が含むダイオード１１０の個数は、閾値電圧Ｖｈと共に変更が可能である。実施形態では、閾値電圧が略１Ｖのダイオード１１０を、７個直列に接続することで、７Ｖの閾値電圧Ｖｈを実現した。ダイオード１１０の閾値電圧及び個数は、これに限定されない。例えば、閾値電圧が略１Ｖのダイオード１１０を、６個直列に接続することで、閾値電圧Ｖｈを６Ｖとしても良い。また、例えば閾値電圧が０．７Ｖのダイオードを１０個直列に接続することで、７Ｖの閾値電圧Ｖｈを実現してもよい。

また、実施形態では検出素子としてダイオードストリング１１を用いたが、これに限定されない。例えば、検出素子としてＭＯＳＦＥＴが使用されても良い。図８は、実施形態の変形例に係る高電圧検出回路１０の回路構成の一例を示している。変形例に係る高電圧検出回路１０は、抵抗素子１２と、トランジスタ１３とを含む。トランジスタ１３は、例えばＮ型のＭＯＳＦＥＴである。トランジスタ１３のドレインは、電源線ＰＷに接続される。トランジスタ１３のソースと、ゲートと、バックゲートとのそれぞれは、ノードＮ１に接続される。抵抗素子１２の一端は、ノードＮ１に接続される。抵抗素子１２の他端は、電源線ＧＷに接続される。

トランジスタ１３は、電源線ＰＷ１の電圧が閾値電圧Ｖｈ以上になった場合、スナップバック状態になる。トランジスタ１３がスナップバック状態になったことにより、寄生するバイポーラトランジスタがオン状態となり、電源線ＰＷ１からノードＮ１へ電流が流れる。電流が流れたことにより、ノードＮ１の電位が上昇し、電源線ＰＷ１の電圧が閾値電圧Ｖｈ以上となったことを検出することが出来る。なお、寄生するトランジスタを流れる電流の量は、抵抗素子１２によって制限される。このため、トランジスタ１３がスナップバック破壊することが抑制される。トランジスタ１３がスナップバック状態になる電圧は、トランジスタ１３のゲート長と関係がある。トランジスタ１３のゲート長を適切に設定することで、電源線ＰＷ１の電圧が閾値電圧Ｖｈ以上になった際に、トランジスタ１３をスナップバック状態にすることが出来る。

また、高電圧検出回路１０は、検出素子としてツェナーダイオード１４を用いても良い。高電圧検出回路１０のツェナーダイオード１４を用いる変形例では、高電圧検出回路１０は、抵抗素子１２と、ツェナーダイオード１４とを含む。ツェナーダイオード１４のカソードは電源線ＰＷ１に接続される。ツェナーダイオード１４のアノードはノードＮ１に接続される。抵抗素子１２の一端は、ノードＮ１に接続される。抵抗素子１２の他端は、電源線ＧＷに接続される。ツェナーダイオード１４の降伏電圧が、閾値電圧Ｖｈと等しくなるように構成することで、電源線ＰＷ１の電圧が閾値電圧Ｖｈ以上となったことを検出することが出来る。

また、高電圧検出回路１０は、検出素子として抵抗素子１５を用いても良い。高電圧検出回路１０の抵抗素子１５を用いる変形例では、高電圧検出回路１０は、抵抗素子１２と、抵抗素子１５とを含む。抵抗素子１５の一端は、電源線ＰＷ１に接続される。抵抗素子１５の他端は、ノードＮ１に接続される。抵抗素子１２の一端は、ノードＮ１に接続される。抵抗素子１２の他端は、電源線ＧＷに接続される。このように構成されることで、電源線ＰＷ１の電圧を、抵抗素子１５と抵抗素子１２とで抵抗分圧した電圧が、ノードＮ１に生じる。抵抗素子１５の抵抗値と抵抗素子１２の抵抗値との比率を適切に定めることで、電源線ＰＷ１の電圧が閾値電圧Ｖｈ以上となった場合に、ノードＮ１にゲートが接続された第１制御回路２０のトランジスタ２１をオン状態にすることが出来る。

実施形態では、トランジスタ２１、トランジスタ２４、及びトランジスタ４０が、Ｎ型のＭＯＳＦＥＴである場合を例に説明した。また、ダイオードストリング１１のアノード側端部及び抵抗素子３１の一端が電源線ＰＷ１に接続され、トランジスタ２４のソースが電源線ＧＷ１に接続される構成を例に説明した。本発明の実施形態は、これに限定されない。例えば、図９に示すように構成を変更することも可能である。図９は、実施形態に係る保護回路１の回路構成の変形例を示す回路図である。

図９に示した変形例では、トランジスタ２１、トランジスタ２４、及びトランジスタ４０は、Ｐ型のＭＯＳＦＥＴである。また、抵抗素子１２の他端は、電源線ＰＷ１に接続される。ダイオードストリング１１のカソード側端部は、電源線ＧＷ１に接続される。トランジスタ２１のソースとバックゲートとのそれぞれは、電源線ＰＷ１に接続される。抵抗素子２２の一端は、電源線ＧＷ１に接続される。トランジスタ２４のソースとバックゲートとのそれぞれは、電源線ＰＷ１に接続される。抵抗素子３１の一端は、電源線ＧＷ１に接続される。キャパシタ３２の他端は、電源線ＰＷ１に接続される。トランジスタ４０のソースとバックゲートとのそれぞれは、電源線ＰＷ１に接続される。トランジスタ４０のドレインは、電源線ＧＷ１に接続される。このように構成された変形例に係る保護回路１も、実施形態に係る保護回路１と同じように、システムＥＳＤによってトランジスタ４０がスナップバック破壊することを抑制することが出来、動作信頼性を向上させることが出来る。

また、直列に接続されたインバータ３３、インバータ３４、及びインバータ３５も、構成を変更することが可能である。例えば、インバータ３４及びインバータ３５が削除され、トランジスタ４０のゲートとノードＮ４とが接続されてもよい。この場合、トランジスタ２４は、トランジスタ２４がオン状態の場合にトランジスタ４０がオフ状態となるように設けられる。

また、ノードＮ３とトランジスタ４０のゲートとの間に直列接続されるインバータの数が変更されてもよい。例えば、実施形態で説明した図２の構成から、トランジスタ４０をＰ型のＭＯＳＦＥＴに変更する場合、直列に接続して設けられるインバータの数を偶数個に変形してもよい。具体的には、インバータ３５が削除され、インバータ３４の出力端がトランジスタ４０のゲートに接続されてもよい。あるいは、インバータ３５の出力端とトランジスタ４０のゲートとの間に、インバータ３６が挿入されてもよい。

抵抗素子及びキャパシタは、トランジスタを用いて構成してもよい。例えば、トランジスタが有する電流と電圧との関係を活用して、トランジスタを抵抗として用いてもよい。また、例えばＭＯＳＦＥＴのゲート容量を活用して、ＭＯＳＦＥＴをキャパシタとして用いてもよい。

本明細書において、インバータが“Ｈ”レベルを出力するとは、インバータの正側の電源端子の電圧と略等しい電圧を出力することを意味する。インバータが“Ｌ”レベルを出力するとは、インバータの負側の電源端子の電圧と略等しい電圧を出力することを意味する。

本明細書において、トランジスタのサイズの大小関係は、ゲート電極のゲート長Ｌとゲート幅Ｗから定まるアスペクト比（Ｗ／Ｌ）が大きい又は小さいこと、又はゲート電極のゲート長Ｌ又はゲート幅Ｗが大きい又は小さいことを示している。

本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…保護回路、１０…高電圧検出回路、２０…第１制御回路、３０…第２制御回路、４０，２１，２４…トランジスタ、１１…ダイオードストリング、１２，２２，３１…抵抗素子、２３，３３，３４，３５…インバータ、３２…キャパシタ、１１０…ダイオード、ＰＷ１，ＧＷ１…電源線。

Claims (9)

1. 第１電源線と、
   第２電源線と、
   一端が前記第１電源線に接続された第１抵抗素子と、一方電極が前記第２電源線に接続されたキャパシタと、入力端に前記第１抵抗素子の他端と前記キャパシタの他方電極とのそれぞれが接続された第１インバータと、入力端に前記第１インバータの出力端が接続された第２インバータと、入力端に前記第２インバータの出力端が接続される第３インバータと、を備える第１制御部と、
   ゲートに前記第３インバータの出力端が接続され、一端が前記第１電源線に接続され、他端が前記第２電源線に接続された第１トランジスタと、
   直列接続された複数のダイオードを含み、前記複数のダイオードのそれぞれのアノードが前記第１電源線側に接続され、アノード側端部が前記第１電源線に接続されたダイオードストリングと、一端が前記第２電源線に接続され、他端が前記ダイオードストリングのカソード側端部と接続された第２抵抗素子と、を含む検出部と、
   ゲートが前記ダイオードストリングのカソード側端部と前記第２抵抗素子の他端とのそれぞれに接続され、一端が前記第２電源線に接続された第２トランジスタと、一端が前記第１電源線に接続された第３抵抗素子と、入力端に前記第２トランジスタの他端と前記第３抵抗素子の他端とのそれぞれが接続された第４インバータと、ゲートに前記第４インバータの出力端が接続され、一端が前記第２電源線に接続され、他端が前記第１インバータの出力端と前記第２インバータの入力端とのそれぞれに接続された第３トランジスタと、を含む第２制御部と、
   を備える、保護回路。
2. 前記第１電源線の電圧と前記第２電源線の電圧との電圧差が第１電圧未満の場合、前記第３トランジスタはオフ状態となり、
   前記第１電源線の電圧と前記第２電源線の電圧との電圧差が前記第１電圧以上の場合、前記第３トランジスタはオン状態となる、
   請求項１に記載の保護回路。
3. 前記第３トランジスタがオン状態の場合、前記第２インバータの入力端の電圧は、前記第１電源線の電圧と前記第２電源線の電圧との平均よりも前記第２電源線の電圧に近い、
   請求項１に記載の保護回路。
4. 前記第１トランジスタのサイズは、前記第２トランジスタ及び前記第３トランジスタのどちらよりも大きい、
   請求項１に記載の保護回路。
5. 第１電源線と、
   第２電源線と、
   前記第１電源線と前記第２電源線との間に設けられた第１トランジスタと、
   前記第１電源線の電圧と前記第２電源線の電圧との差に基づいて第１トランジスタを制御する制御回路と、
   を備え、
   前記制御回路は、
   前記第１電源線の電圧と前記第２電源線の電圧との差が第１電圧未満の場合、前記第１トランジスタをオン状態又はオフ状態に制御し、
   前記第１電源線の電圧と前記第２電源線の電圧との差が前記第１電圧以上の場合、前記第１トランジスタをオフ状態に制御する、
   保護回路。
6. 前記第１電圧は、電源電圧よりも大きく、前記電源電圧の２倍よりも小さい、
   請求項２または５に記載の保護回路。
7. 前記制御回路は、
   前記第１電源線と前記第２電源線との間に直列に接続された検出素子と第１抵抗素子とを含む検出部と、
   前記第１電源線と前記第２電源線との間に直列に接続された第２抵抗素子とキャパシタとを含むＲＣ部と、
   入力端が前記第２抵抗素子と前記キャパシタとの間の第１ノードに接続され、出力端が第２ノードに接続された第１インバータと、前記第２ノードと前記第１電源線との間又は前記第２ノードと前記第２電源線との間のいずれかに設けられた第２トランジスタとを含む制御部と、
   を備え、
   前記制御部は、前記検出素子と前記第１抵抗素子との間の第３ノードの電圧に基づいて前記第２トランジスタをオン状態又はオフ状態とし、前記第２ノードの電圧に基づいて前記第１トランジスタをオン状態又はオフ状態に制御する、
   請求項５に記載の保護回路。
8. 前記検出素子は、直列接続された複数のダイオードを含む、
   請求項７に記載の保護回路。
9. 前記検出素子は、ゲートとバックゲートと電流経路の一端とが共通接続された第３トランジスタを含む、
   請求項７に記載の保護回路。

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