JP2021034527A - 半導体モジュールの製造方法 - Google Patents

半導体モジュールの製造方法 Download PDF

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Abstract

【課題】 型を開くときに、キャビティの外部へのプライマの飛散を抑制する。【解決手段】 半導体モジュールの製造方法であって、第1〜第4工程を有する。前記第1工程は、リードフレームと前記リードフレームに実装された半導体チップとを有する組立品をキャビティを有する型に設置する工程である。第1工程では、前記組立品の前記半導体チップを含む部分である第1部分が前記キャビティの内部に配置されるとともに前記組立品の第2部分が前記キャビティの外部に配置されるように前記型を閉じる。前記第2工程では、前記キャビティにプライマを充填して前記第1部分にプライマを塗布する。前記第3工程では、前記キャビティからプライマを排出する。前記第4工程では、前記キャビティの内部の圧力を負圧にした状態で前記型を開く。【選択図】図9

Description

本明細書に開示の技術は、半導体モジュールの製造方法に関する。
特許文献1には、リードフレームと半導体チップを有する組立品にプライマを塗布する技術が開示されている。プライマを塗布した後に、組立品を樹脂で封止する。プライマを用いることで、樹脂を組立品に強く接続することができる。
特開2016−122719号公報
型を用いてプライマを塗布する技術がある。この技術では、組立品の一部が型のキャビティ(空洞部)の内部に配置されるように組立品を型に設置し、キャビティにプライマを充填することで組立品の一部(すなわち、キャビティの内部に配置された部分)にプライマを塗布する。その後、キャビティからプライマを排出し、型を開いて組立品を取り出す。この技術では、型を開くときに、型に付着しているプライマがキャビティの外部に飛散し、組立品のプライマを塗布すべきでない部分(キャビティの外部に配置された部分)にプライマが付着する場合があった。本明細書では、型を開くときに、キャビティの外部へのプライマの飛散を抑制する技術を提案する。
本明細書が開示する半導体モジュールの製造方法は、第1〜第4工程を有する。前記第1工程は、リードフレームと前記リードフレームに実装された半導体チップとを有する組立品をキャビティを有する型に設置する工程である。第1工程では、前記組立品の前記半導体チップを含む部分である第1部分が前記キャビティの内部に配置されるとともに前記組立品の第2部分が前記キャビティの外部に配置されるように前記型を閉じる。前記第2工程では、前記キャビティにプライマを充填して前記第1部分にプライマを塗布する。前記第3工程では、前記キャビティからプライマを排出する。前記第4工程では、前記キャビティの内部の圧力を負圧にした状態で前記型を開く。
この製造方法では、組立品の第1部分がキャビティの内部に配置され、組立品の第2部分がキャビティの外部に配置された状態で、キャビティにプライマを充填する。これによって、第2部分にプライマを塗布することなく、第1部分にプライマを塗布する。その後、キャビティからプライマを排出し、型を開く。型を開くときに、型に付着しているプライマが飛散する。この製造方法では、キャビティの内部の圧力を負圧にした状態で型を開くため、型を開くときにキャビティの外部からキャビティの内部に向かって空気が流入する。このようにキャビティ内に空気が流入することで、型を開くときに飛散するプライマが、キャビティの外部に向かって飛散することを抑制することができる。このため、型を開くときに、組立品の第2部分にプライマが付着することを抑制することができる。
リードフレームの斜視図。 半導体チップ実装後のリードフレームの斜視図。 ワイヤーボンディング後のリードフレームの斜視図。 電極板実装後のリードフレームの斜視図。 開いた状態の金型の断面図。 閉じた状態の金型の断面図。 プライマを充填した状態の金型の断面図。 プライマを排出した後の金型の断面図。 金型を開く工程を示す断面図。 金型を開くときの上型の移動速度を示すグラフ。 プライマの飛散発生率を示すグラフ。 樹脂成型後のリードフレームの斜視図。 切削工程後のリードフレームの斜視図。 半導体モジュールの斜視図。
実施形態の製造方法では、図1に示すリードフレーム12から半導体モジュールを製造する。図1に示すように、リードフレーム12は、2つの放熱板14a、14bと、放熱板14a、14bの周囲に配置された複数の端子16を有している。端子16には、大電流が流れるメイン端子16aと、小電流が流れる信号端子16bが含まれる。各放熱板14と各端子16は、タイバー15によって互いに接続されている。
まず、図2に示すように、放熱板14a、14bのそれぞれの上面に、半導体チップ18a、18b、20a、20bを実装する。半導体チップ18a、18bは、IGBT(insulated gate bipolar transistor)を内蔵する半導体チップである。半導体チップ20a、20bは、ダイオードを内蔵する半導体チップである。ここでは、半導体チップ18a、20aの下面電極を、はんだによって、放熱板14aの上面に接続する。また、半導体チップ18b、20bの下面電極を、はんだによって、放熱板14bの上面に接続する。次に、図3に示すように、ワイヤーボンディングを行うことによって、ワイヤー22を介して半導体チップ18a、18bを対応する信号端子16bに接続する。次に、図4に示すように、半導体チップ18a、20a上に電極板24aを固定するとともに、半導体チップ18b、20b上に電極板24bを固定する。ここでは、電極板24aの下面を、はんだによって、半導体チップ18a、20aの上面電極に接続する。また、電極板24bの下面を、はんだによって、半導体チップ18b、20bの上面電極に接続する。以下では、図4に示す部品全体を、組立品30という。
次に、組立品30に対してプライマを塗布する。プライマを塗布する工程では、図5、6に示す金型100を使用する。金型100は、上型102と下型104を有している。上型102は、下型104に対して相対的に上下動することができる。例えば、下型104が固定されているとともに上型102が上下に移動する構成とすることができる。上型102は、キャビティ面102a、パッキン104a、及び、ゲート106aを有している。下型104は、キャビティ面102b、パッキン104b、及び、ゲート106bを有している。上型102を下型104に向かって移動させると、図6に示すように金型100が閉じる。金型100が閉じた状態では、キャビティ面102a、102bによって囲まれたキャビティ110(空洞部)が形成される。また、この状態では、キャビティ110の外側に、空間112が形成される。ゲート106a、106bは、キャビティ110に繋がる流路である。パッキン104a、104bは、金型のシール面に配置されている。
プライマ塗布工程では、まず、図5に示すように金型100を開いた状態で、金型100の内部に組立品30を設置する。より詳細には、下型104の上に組立品30を載置する。このとき、組立品30のうち、半導体チップ18a、18b、20a、20b、放熱板14a、14b、及び、電極板24a、24bを含む部分(以下、第1部分31という)がキャビティ面102bの上部に位置するように組立品30を載置する。また、組立品30のうち、各端子16の先端部(放熱板14a、14bの反対側の端部)を含む部分(以下、第2部分32という)がキャビティ面102bの外側(パッキン104bよりも外側)に位置するように載置する。このように組立品30を設置した状態で、図6に示すように、金型100を閉じる。すると、上型102のパッキン104aが組立品30に接触する。組立品30は、パッキン104aとパッキン104bによって挟まれて固定される。また、パッキン104aとパッキン104bが組立品30に接触することで、金型100の内部が、キャビティ110と空間112に分割される。キャビティ110内に組立品30の第1部分31が配置され、空間112内に組立品30の第2部分32が配置された状態となる。
次に、図7に示すように、ゲート106a、106bからキャビティ110内にプライマ120を導入することで、組立品30の第1部分31の表面全体にプライマ120を塗布する。その後、図8に示すように、キャビティ110内のプライマ120をゲート106a、106bから外部に排出する。その結果、組立品30の第1部分31がプライマ120でコーティングされた状態となる。キャビティ110からプライマ120を排出したら、ゲート106a、106bからキャビティ110内のガスを吸気することによってキャビティ110内を減圧する。これによって、キャビティ110内が負圧(すなわち、大気圧よりも低い圧力)に保持される。キャビティ110の外部の空間112内の圧力は、大気圧と略等しい。したがって、キャビティ110内の圧力は、空間112内の圧力よりも低い。
次に、金型100を開いて、組立品30を金型100から取り出す。このとき、キャビティ110内の圧力を負圧に維持した状態で、金型100を開く。このため、図9の矢印130に示すように、金型100を開くと同時に、パッキン104aとパッキン104bの間を通って空間112からキャビティ110内へ空気が流入する。また、金型100を開くときに、キャビティ面102a等に付着しているプライマが、金型100のシール面(すなわち、パッキン104a)からその周辺に飛散する。このとき、空間112からキャビティ110内へ空気が流入しているので、飛散するプライマは、図9の参照番号132に示すように、キャビティ110側に向かって飛散する。これによって、プライマが、キャビティ110の外部(すなわち、組立品30の第2部分32)に向かって飛散することが抑制される。このため、第2部分32(すなわち、端子16a、16b)にプライマが付着することを抑制することができる。
また、金型100を開くときには、サーボモータを用いて、図10に示すように金型100を開く速度V(すなわち、上型102の下型104に対する相対的に上昇させるときの上昇速度)を制御する。なお、図10の横軸は時間を示しており、原点は金型100を開く瞬間を示している。図10に示すように、金型100を開いた直後においては、低い加速度A1で上型102の上昇速度Vを速度V1まで上昇させる。そして、金型100を開いてから時間t1が経過した後に、高い加速度A2で上型102の上昇速度Vを速度V2まで上昇させる。このように金型100を開いた直後の上型102の加速度を低くする(すなわち、金型100をゆっくり開く)ことで、キャビティ110内へ空気がより速い速度で流入し易くなり、プライマの飛散抑制効果を高めることができる。図11は、上述した方法で金型100を開くときに、キャビティ110の外部へのプライマの飛散が発生する確率(飛散発生率)を示している。図11は、金型100を開くときの上型102の加速度Aと飛散発生率との関係を示している。図11に示すように、金型100を開くときの上型102の加速度Aを400mm/sec以下とすることで、キャビティ110の外部へのプライマの飛散の発生をほぼ無くすことができる。このように、金型100を開いた直後においては、上型102を低い加速度で移動させることで、キャビティ110の外部へのプライマの飛散の発生を効果的に抑制することができる。また、図10に示すように、金型100を開いてから一定時間t1が経過した後は、高い加速度A2で上型102を移動させることができる。一定時間t1が経過した後は、高い加速度A2で上型102を移動させても、プライマの飛散は発生しない。また、このように、金型100を開いてから一定時間t1が経過した後に高い加速度A2で上型102を移動させることで、組立品30を取り出す作業を効率化することができる。
組立品30の第1部分31にプライマを塗布したら、図12に示すように、第1部分31を覆うエポキシ樹脂層40を射出成型によって形成する。第1部分31にプライマが塗布されており、その第1部分31を覆うようにエポキシ樹脂層40が形成される。このため、エポキシ樹脂層40は、プライマを介して第1部分31に強固に接続される。
次に、図13に示すように、エポキシ樹脂層40の表層部を切削することによって、組立品30の表面に電極板24a、24bを露出させる。
次に、図14に示すように、組立品30の第2部分32(すなわち、エポキシ樹脂層40に覆われていない部分)で、リードフレーム12のタイバー15をカットする。これによって、端子16を互いから分離させる。
以上の工程によって、図14に示す半導体モジュールが完成する。この製造方法では、プライマ塗布工程で金型100を開くときに、組立品30の第2部分32に向かってプライマが飛散することが抑制される。したがって、各端子16にプライマを付着させることなく、半導体モジュールを製造することができる。したがって、各端子16で導通不良が生じることを防止することができる。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの1つの目的を達成すること自体で技術有用性を持つものである。
12:リードフレーム
14a、14b:放熱板
15:タイバー
16:端子
18a、18b、20a、20b:半導体チップ
24a、24b:電極板
30:組立品
31:第1部分
32:第2部分
40:エポキシ樹脂層
100:金型
102:上型
104:下型
104a、104b:パッキン
106a、106b:ゲート
110:キャビティ
112:空間
120:プライマ

Claims (1)

  1. 半導体モジュールの製造方法であって、
    リードフレームと前記リードフレームに実装された半導体チップとを有する組立品をキャビティを有する型に設置する工程であって、前記組立品の前記半導体チップを含む部分である第1部分が前記キャビティの内部に配置されるとともに前記組立品の第2部分が前記キャビティの外部に配置されるように前記型を閉じる工程と、
    前記キャビティにプライマを充填して前記第1部分にプライマを塗布する工程と、
    前記キャビティからプライマを排出する工程と、
    前記キャビティの内部の圧力を負圧にした状態で前記型を開く工程、
    を有する製造方法。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008141052A (ja) * 2006-12-04 2008-06-19 Denso Corp 電子パッケージ
JP2014087733A (ja) * 2012-10-30 2014-05-15 Denso Corp 塗布装置
JP2014187135A (ja) * 2013-03-22 2014-10-02 Toyota Motor Corp 半導体装置
JP2014192518A (ja) * 2013-03-28 2014-10-06 Toyota Motor Corp 半導体装置およびその製造方法
JP2015164165A (ja) * 2014-01-30 2015-09-10 日立化成株式会社 半導体装置
JP6551952B1 (ja) * 2018-02-16 2019-07-31 アイテック株式会社 塗布装置、及び塗布方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008141052A (ja) * 2006-12-04 2008-06-19 Denso Corp 電子パッケージ
JP2014087733A (ja) * 2012-10-30 2014-05-15 Denso Corp 塗布装置
JP2014187135A (ja) * 2013-03-22 2014-10-02 Toyota Motor Corp 半導体装置
JP2014192518A (ja) * 2013-03-28 2014-10-06 Toyota Motor Corp 半導体装置およびその製造方法
JP2015164165A (ja) * 2014-01-30 2015-09-10 日立化成株式会社 半導体装置
JP6551952B1 (ja) * 2018-02-16 2019-07-31 アイテック株式会社 塗布装置、及び塗布方法

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