JP2021034453A - パッケージ基板及び電子機器 - Google Patents
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Abstract
Description
先ず、第1の実施形態について説明する。図1は、第1の実施形態に係るパッケージ基板を示す斜視図である。図2は、第1の実施形態に係るパッケージ基板を示す断面図である。
次に、第2の実施形態について説明する。第2の実施形態は、第1の実施形態に係るパッケージ基板1を含む電子機器に関する。図10は、第2の実施形態に係る電子機器を示す模式図である。
内部に設けられた第1の配線層と前記第1の配線層に接続され第1の主面に露出する第1の導電ビアとを含む再配線層と、
前記第1の主面上に設けられ、前記第1の導電ビアに接続された第2の配線層を含み、前記第2の配線層の少なくとも一部が受動素子を構成する素子基板と、
前記第1の主面上に設けられ、前記第1の配線層に接続された半導体チップと、
前記第1の主面上に設けられ、前記素子基板及び前記半導体チップを封止する封止材と、
を有することを特徴とするパッケージ基板。
(付記2)
前記受動素子は、前記第1の主面から離間して設けられていることを特徴とする付記1に記載のパッケージ基板。
(付記3)
前記素子基板は、前記第1の主面から傾斜した第2の主面を有することを特徴とする付記1又は2に記載のパッケージ基板。
(付記4)
前記第1の主面と前記第2の主面とがなす角の大きさが90°であることを特徴とする付記3に記載のパッケージ基板。
(付記5)
前記素子基板の誘電正接は、前記再配線層の誘電正接より低いことを特徴とする付記1乃至4のいずれか1項に記載のパッケージ基板。
(付記6)
前記受動素子は、方向性結合器を含むことを特徴とする付記1乃至5のいずれか1項に記載のパッケージ基板。
(付記7)
前記半導体チップは、電極パッドを有し、
前記再配線層は、前記第1の配線層及び前記電極パッドに接続された第2の導電ビアを有することを特徴とする付記1乃至6のいずれか1項に記載のパッケージ基板。
(付記8)
前記第1の主面を基準として、前記素子基板の高さは、前記半導体チップの高さより小さいことを特徴とする付記1乃至7のいずれか1項に記載のパッケージ基板。
(付記9)
付記1乃至8のいずれか1項に記載のパッケージ基板を含むことを特徴とする電子機器。
2:電子機器
100:再配線層
101:第1の主面
111、111A、112:導電層
131、131A、131B:導電ビア
200:素子基板
201:第2の主面
210:方向性結合器
211、212:伝送線路
215:平行二線部
300:半導体チップ
400:封止材
Claims (7)
- 内部に設けられた第1の配線層と前記第1の配線層に接続され第1の主面に露出する第1の導電ビアとを含む再配線層と、
前記第1の主面上に設けられ、前記第1の導電ビアに接続された第2の配線層を含み、前記第2の配線層の少なくとも一部が受動素子を構成する素子基板と、
前記第1の主面上に設けられ、前記第1の配線層に接続された半導体チップと、
前記第1の主面上に設けられ、前記素子基板及び前記半導体チップを封止する封止材と、
を有することを特徴とするパッケージ基板。 - 前記受動素子は、前記第1の主面から離間して設けられていることを特徴とする請求項1に記載のパッケージ基板。
- 前記素子基板は、前記第1の主面から傾斜した第2の主面を有することを特徴とする請求項1又は2に記載のパッケージ基板。
- 前記第1の主面と前記第2の主面とがなす角の大きさが90°であることを特徴とする請求項3に記載のパッケージ基板。
- 前記素子基板の誘電正接は、前記再配線層の誘電正接より低いことを特徴とする請求項1乃至4のいずれか1項に記載のパッケージ基板。
- 前記受動素子は、方向性結合器を含むことを特徴とする請求項1乃至5のいずれか1項に記載のパッケージ基板。
- 請求項1乃至6のいずれか1項に記載のパッケージ基板を含むことを特徴とする電子機器。
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