JP2021002637A - Semiconductor device and manufacturing method of semiconductor device - Google Patents

Semiconductor device and manufacturing method of semiconductor device Download PDF

Info

Publication number
JP2021002637A
JP2021002637A JP2019175304A JP2019175304A JP2021002637A JP 2021002637 A JP2021002637 A JP 2021002637A JP 2019175304 A JP2019175304 A JP 2019175304A JP 2019175304 A JP2019175304 A JP 2019175304A JP 2021002637 A JP2021002637 A JP 2021002637A
Authority
JP
Japan
Prior art keywords
region
semiconductor device
water
solder
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019175304A
Other languages
Japanese (ja)
Other versions
JP7400293B2 (en
Inventor
賢平 中村
Masahira Nakamura
賢平 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of JP2021002637A publication Critical patent/JP2021002637A/en
Application granted granted Critical
Publication of JP7400293B2 publication Critical patent/JP7400293B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

To maintain the reliability while suppressing the increase in the thickness of solder.SOLUTION: A semiconductor device 10 comprises: a semiconductor chip 50 which includes a transistor part 51 having a transistor formed on one end part in the plan view and a control circuit part 52 having a control circuit formed in a remaining portion; a die pad 20 in which the semiconductor chip 50 is joined to a junction region of a front surface; and solder 40 which is provided between the rear surface of the semiconductor chip 50 and the junction region and joins the semiconductor chip 50 to the junction region. The solder 40 comprises: a first portion 41 that overlaps on the transistor part 51 in the plan view; and a second portion 42 that overlaps on the control circuit part 52 and has a cavity part 43. This semiconductor device 10 can reduce the heat stress that is generated with respect to the solder 40 due to the heat cycle and prevent the occurrence of a crack in a corner part of the solder 40.SELECTED DRAWING: Figure 3

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.

半導体装置は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の半導体チップを含んでいる。また、半導体装置の小型化及びインテリジェント化を目的として、インテリジェントパワースイッチ等の半導体装置がある。インテリジェントパワースイッチは、縦型パワー半導体素子を含むトランジスタ部と、この縦型パワー半導体素子の制御・保護用回路を構成する横型半導体素子を含む制御回路部とを設けた半導体チップを搭載したものである（例えば、特許文献１参照）。 The semiconductor device includes, for example, a semiconductor chip such as an IGBT (Insulated Gate Bipolar Transistor) and a power MOSFET (Metal Oxide Semiconductor Field Effect Transistor). Further, there are semiconductor devices such as intelligent power switches for the purpose of miniaturization and intelligentization of semiconductor devices. The intelligent power switch is equipped with a semiconductor chip provided with a transistor unit including a vertical power semiconductor element and a control circuit unit including a horizontal semiconductor element constituting a control / protection circuit of the vertical power semiconductor element. (See, for example, Patent Document 1).

このような半導体装置では、温度差が大きい温度変化が生じる環境下でも高い信頼性が得られるために、半導体チップとダイパッドとを接合するはんだの強度を高め、半導体チップの剥離等を防ぐ必要がある。このため、はんだ量を増やしてはんだを厚くして、はんだの強度を高め、半導体装置の温度変化に対する信頼性の向上が図られている（例えば、特許文献２参照）。 In such a semiconductor device, in order to obtain high reliability even in an environment where a large temperature difference occurs, it is necessary to increase the strength of the solder that joins the semiconductor chip and the die pad to prevent peeling of the semiconductor chip. is there. Therefore, the amount of solder is increased to thicken the solder, the strength of the solder is increased, and the reliability against temperature changes of the semiconductor device is improved (see, for example, Patent Document 2).

再公表２０１５−１７４１９７号公報Republished 2015-174197 特開２００２−３５３３７８号公報JP-A-2002-353378

半導体装置の小型化並びに半導体チップのサイズの縮小化に伴い、はんだの塗布領域も縮小化が必要となる。しかし、はんだの強度を高めるためにはんだを厚くするとその分はんだの量が増加してしまい、塗布領域も広がり、半導体装置の小型化が進まない。 With the miniaturization of semiconductor devices and the reduction of the size of semiconductor chips, it is necessary to reduce the solder coating area. However, if the solder is thickened in order to increase the strength of the solder, the amount of the solder increases by that amount, the coating area expands, and the miniaturization of the semiconductor device does not proceed.

また、はんだを厚くするとその厚さにばらつきが生じやすくなる。これに伴い、はんだに搭載される半導体チップも傾いてしまうおそれがある。傾いた半導体チップに対してボンディングワイヤをボンディングするとボンディングのための超音波が半導体チップに適切に伝わらず、ワイヤを確実に接合することができず、ボンディングワイヤの剥離等が生じやすくなる。 Further, when the solder is thickened, the thickness tends to vary. Along with this, the semiconductor chip mounted on the solder may also be tilted. When a bonding wire is bonded to an inclined semiconductor chip, ultrasonic waves for bonding are not properly transmitted to the semiconductor chip, the wire cannot be reliably bonded, and the bonding wire is likely to be peeled off.

本発明はこのような点に鑑みてなされたものであり、はんだの厚さの増大を抑制しつつ、信頼性を維持することができる半導体装置及び半導体装置の製造方法を提供することを目的とする。 The present invention has been made in view of these respects, and an object of the present invention is to provide a semiconductor device and a method for manufacturing a semiconductor device capable of maintaining reliability while suppressing an increase in solder thickness. To do.

本発明の一観点によれば、平面視で一端部に構成されるトランジスタを備えるトランジスタ部と残りの部分に構成される制御回路を備える制御回路部とを含む半導体チップと、おもて面の接合領域に前記半導体チップが接合されるダイパッドと、前記半導体チップの裏面と前記接合領域との間に設けられ、前記半導体チップと前記接合領域とを接合するはんだと、を有し、前記はんだは、平面視で前記トランジスタ部に重複する第１部分と前記制御回路部に重複し、空洞部を含む第２部分とを備える、半導体装置を提供する。 According to one aspect of the present invention, a semiconductor chip including a transistor portion including a transistor formed at one end in a plan view and a control circuit portion including a control circuit formed at the remaining portion, and a front surface. The solder has a die pad to which the semiconductor chip is bonded to the bonding region, and a solder provided between the back surface of the semiconductor chip and the bonding region to bond the semiconductor chip and the bonding region. Provided is a semiconductor device including a first portion overlapping the transistor portion and a second portion overlapping the control circuit portion and including a cavity portion in a plan view.

本発明の一観点によれば、平面視で一端部に構成されるトランジスタを備えるトランジスタ部と残りの部分に構成される制御回路を備える制御回路部とを含む半導体チップと、前記半導体チップが接合される接合領域がおもて面に設定されたダイパッドとを用意する用意工程と、前記半導体チップの前記制御回路部の裏面、または、前記ダイパッドの前記接合領域の前記半導体チップの前記制御回路部に対応する領域のいずれかに撥水領域を形成する撥水処理工程と、前記ダイパッドにはんだを介して前記半導体チップを接合する工程と、を有する半導体装置の製造方法を提供する。 According to one aspect of the present invention, the semiconductor chip is joined to a semiconductor chip including a transistor portion including a transistor formed at one end in a plan view and a control circuit portion including a control circuit formed at the remaining portion. The preparation step of preparing a die pad in which the bonding region to be formed is set on the front surface and the back surface of the control circuit unit of the semiconductor chip, or the control circuit unit of the semiconductor chip in the bonding region of the die pad. Provided is a method for manufacturing a semiconductor device having a water-repellent treatment step of forming a water-repellent region in any of the regions corresponding to the above, and a step of joining the semiconductor chip to the die pad via solder.

本発明の一観点によれば、平面視で一端部に構成されるトランジスタを備えるトランジスタ部と残りの部分に構成される制御回路を備える制御回路部とを含む半導体チップと、おもて面の接合領域に前記半導体チップが接合されるダイパッドと、前記半導体チップの裏面と前記接合領域との間に設けられ、前記半導体チップと前記接合領域とを接合するはんだと、を有し、前記はんだは、平面視で前記トランジスタ部に重複する第１部分と前記制御回路部に重複し、はんだの空隙率が前記第１部分よりも大きい第２部分とを備える、半導体装置を提供する。 According to one aspect of the present invention, a semiconductor chip including a transistor portion including a transistor formed at one end in a plan view and a control circuit portion including a control circuit formed at the remaining portion, and a front surface. The solder has a die pad to which the semiconductor chip is bonded to the bonding region, and a solder provided between the back surface of the semiconductor chip and the bonding region to bond the semiconductor chip and the bonding region. Provided is a semiconductor device including a first portion overlapping the transistor portion in a plan view and a second portion overlapping the control circuit portion and having a solder void ratio larger than that of the first portion.

上記構成の半導体装置及び半導体装置の製造方法は、はんだの厚さの増大を抑制しつつ、信頼性を維持することができる。 The semiconductor device having the above configuration and the method for manufacturing the semiconductor device can maintain reliability while suppressing an increase in the thickness of the solder.

第１の実施の形態の半導体装置の外観を説明するための図である。It is a figure for demonstrating the appearance of the semiconductor device of 1st Embodiment. 第１の実施の形態の半導体装置の透視的平面図である。It is a perspective plan view of the semiconductor device of 1st Embodiment. 第１の実施の形態の半導体装置の側断面図である。It is a side sectional view of the semiconductor device of 1st Embodiment. 第１の実施の形態の半導体装置の製造方法を示すフローチャートである。It is a flowchart which shows the manufacturing method of the semiconductor device of 1st Embodiment. 第１の実施の形態の半導体装置の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the semiconductor device of 1st Embodiment. 第１の実施の形態の半導体装置の製造方法に含まれるリードフレームのセット工程を説明するための図である。It is a figure for demonstrating the setting process of the lead frame included in the manufacturing method of the semiconductor device of 1st Embodiment. 第１の実施の形態の半導体装置の製造方法に含まれる撥水処理工程を説明するための図である。It is a figure for demonstrating the water-repellent treatment process included in the manufacturing method of the semiconductor device of 1st Embodiment. 第１の実施の形態の半導体装置の製造方法に含まれるはんだ塗布工程を説明するための図である。It is a figure for demonstrating the solder coating process included in the manufacturing method of the semiconductor device of 1st Embodiment. 第１の実施の形態の半導体装置の製造方法に含まれる半導体チップセット工程を説明するための図である。It is a figure for demonstrating the semiconductor chipset process included in the manufacturing method of the semiconductor device of 1st Embodiment. 第１の実施の形態の半導体装置の製造方法に含まれる封止工程を説明するための図である。It is a figure for demonstrating the sealing process included in the manufacturing method of the semiconductor device of 1st Embodiment. 第１の実施の形態の半導体装置におけるダイパッドに対する撥水領域の形成領域を説明するための図である。It is a figure for demonstrating the formation region of the water-repellent region with respect to the die pad in the semiconductor device of 1st Embodiment. 第２の実施の形態の半導体装置の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the semiconductor device of 2nd Embodiment. 第３の実施の形態の半導体装置の透視的平面図である。It is a perspective plan view of the semiconductor device of 3rd Embodiment. 第３の実施の形態の半導体装置の側断面図である。It is a side sectional view of the semiconductor device of 3rd Embodiment. 第３の実施の形態の半導体装置の製造方法に含まれる撥水処理工程を説明するための図（その１）である。It is a figure (the 1) for demonstrating the water-repellent treatment process included in the manufacturing method of the semiconductor device of 3rd Embodiment. 第３の実施の形態の半導体装置の製造方法に含まれる撥水処理工程を説明するための図（その２）である。It is a figure (the 2) for demonstrating the water-repellent treatment process included in the manufacturing method of the semiconductor device of 3rd Embodiment. 第４の実施の形態の半導体装置の透視的平面図である。It is a perspective plan view of the semiconductor device of 4th Embodiment. 第４の実施の形態の半導体装置の側断面図である。It is a side sectional view of the semiconductor device of 4th Embodiment. 第４の実施の形態の半導体装置の製造方法に含まれる撥水処理工程を説明するための図である。It is a figure for demonstrating the water-repellent treatment process included in the manufacturing method of the semiconductor device of 4th Embodiment. 第５の実施の形態の半導体装置の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the semiconductor device of 5th Embodiment.

［第１の実施の形態］
以下、図面を参照して、第１の実施の形態の半導体装置について、図１〜図３を用いて説明する。図１は、第１の実施の形態の半導体装置の外観を説明するための図である。図２は、第１の実施の形態の半導体装置の透視的平面図であり、図３は、第１の実施の形態の半導体装置の側断面図である。なお、図２は、図１の半導体装置１０の平面図を透視的に示している。また、図３（Ａ）は、図２の一点鎖線Ｘ１−Ｘ１による断面図、図３（Ｂ）は、図２の一点鎖線Ｘ２−Ｘ２による断面図をそれぞれ表している。 [First Embodiment]
Hereinafter, the semiconductor device of the first embodiment will be described with reference to the drawings with reference to FIGS. 1 to 3. FIG. 1 is a diagram for explaining the appearance of the semiconductor device according to the first embodiment. FIG. 2 is a perspective plan view of the semiconductor device of the first embodiment, and FIG. 3 is a side sectional view of the semiconductor device of the first embodiment. Note that FIG. 2 shows a perspective view of the semiconductor device 10 of FIG. Further, FIG. 3A shows a cross-sectional view taken along the alternate long and short dash line X1-X1 of FIG. 2, and FIG. 3B shows a sectional view taken along the alternate long and short dash line X2-X2 of FIG.

また、第１，第２の実施の形態において、おもて面とは、図１の半導体装置１０が上側を向いた面であり、例えば、図２のダイパッド２０において半導体チップ５０が搭載された面がおもて面である。裏面とは、図１の半導体装置１０において、下側を向いた面を表す。例えば、図３のダイパッド２０において半導体チップ５０が搭載された面の反対側の面が裏面である。これらの図以外でもおもて面及び裏面は同様の方向性を意味する。 Further, in the first and second embodiments, the front surface is a surface on which the semiconductor device 10 of FIG. 1 faces upward, and for example, the semiconductor chip 50 is mounted on the die pad 20 of FIG. The face is the front face. The back surface represents a surface facing downward in the semiconductor device 10 of FIG. For example, in the die pad 20 of FIG. 3, the surface opposite to the surface on which the semiconductor chip 50 is mounted is the back surface. Other than these figures, the front surface and the back surface mean the same direction.

半導体装置１０は、ダイパッド２０と複数の接続端子３０とダイパッド２０上にはんだ４０を介して配置された半導体チップ５０と半導体チップ５０及び接続端子３０を電気的に接続する複数のボンディングワイヤ６０とを備えている。半導体装置１０は、これらの部材が封止部材７０により略立方体状に封止されて構成されている。半導体装置１０は、少なくとも、１つのダイパッド２０と１つの半導体チップ５０があればよい。このような構成を有する半導体装置１０は、封止側面７１，７２の長さは２．５ｍｍ以上、６ｍｍ以下、厚さは０．５ｍｍ以上、２ｍｍ以下である。 The semiconductor device 10 comprises a die pad 20, a plurality of connection terminals 30, a semiconductor chip 50 arranged on the die pad 20 via solder 40, a semiconductor chip 50, and a plurality of bonding wires 60 for electrically connecting the connection terminals 30. I have. The semiconductor device 10 is configured such that these members are sealed in a substantially cubic shape by a sealing member 70. The semiconductor device 10 may have at least one die pad 20 and one semiconductor chip 50. In the semiconductor device 10 having such a configuration, the lengths of the sealing side surfaces 71 and 72 are 2.5 mm or more and 6 mm or less, and the thickness is 0.5 mm or more and 2 mm or less.

ダイパッド２０は、熱伝導性に優れたアルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金等の金属により構成されている。また、ダイパッド２０のおもて面には、後述するように、半導体チップ５０が接合される接合領域２１（後述）が設定されている。さらに、この接合領域２１には、撥水領域２３（図３（Ｂ））が形成されている。撥水領域２３は、ダイパッド２０の接合領域２１の中で、撥水領域２３以外の領域と比べてはんだ濡れ性が悪い領域である。そのため、ダイパッド２０の接合領域２１に、後述するようにはんだ４０が塗布されると、はんだ溶融した時に撥水領域２３でははんだ４０を弾き、撥水領域２３以外の接合領域２１にはんだ４０が流れる。このため、ダイパッド２０の接合領域２１の全面にはんだ４０を塗布すると、はんだ４０を溶融させた後には撥水領域２３以外の領域にははんだ４０が存在するものの、撥水領域２３上にははんだ４０が存在せず、空隙（空洞部４３）が生成される。なお、図２では、半導体チップ５０の制御回路部５２に対向するはんだ４０に含まれる空洞部４３の位置を破線で示している。 The die pad 20 is made of a metal such as aluminum, iron, silver, copper, or an alloy containing at least one of these, which has excellent thermal conductivity. Further, as will be described later, a bonding region 21 (described later) to which the semiconductor chip 50 is bonded is set on the front surface of the die pad 20. Further, a water-repellent region 23 (FIG. 3 (B)) is formed in the joint region 21. The water-repellent region 23 is a region in the joint region 21 of the die pad 20 that has poorer solder wettability than a region other than the water-repellent region 23. Therefore, when the solder 40 is applied to the joint region 21 of the die pad 20 as described later, the solder 40 is repelled in the water-repellent region 23 when the solder melts, and the solder 40 flows in the joint region 21 other than the water-repellent region 23. .. Therefore, when the solder 40 is applied to the entire surface of the joint region 21 of the die pad 20, the solder 40 exists in the region other than the water-repellent region 23 after the solder 40 is melted, but the solder is on the water-repellent region 23. 40 does not exist and a void (cavity 43) is created. In FIG. 2, the position of the cavity 43 included in the solder 40 facing the control circuit 52 of the semiconductor chip 50 is shown by a broken line.

ダイパッド２０の対向する短辺には、切り落とされたフレーム部（後述）からダイパッド２０を支持していた吊りピン部２２が構成されている。吊りピン部２２は、ダイパッド２０の対向するそれぞれの短辺に、２つずつ形成されていてよい。このようなダイパッド２０の裏面は、図示は省略するものの、封止部材７０の裏面側にあたる封止主面から表出されて、封止主面と同一平面を成している。また、ダイパッド２０の吊りピン部２２の端面は封止部材７０の対向する２つの封止側面７２から露出している。 On the opposite short side of the die pad 20, a hanging pin portion 22 that supports the die pad 20 from a cut-off frame portion (described later) is configured. Two suspension pin portions 22 may be formed on the opposite short sides of the die pad 20. Although not shown, the back surface of such a die pad 20 is exposed from the sealing main surface, which is the back surface side of the sealing member 70, and forms the same plane as the sealing main surface. Further, the end faces of the hanging pin portions 22 of the die pad 20 are exposed from the two facing sealing side surfaces 72 of the sealing member 70.

接続端子３０は、ボンディングワイヤ６０が接合される平板状であって、平面視でＴ字型あるいはＩ字型を成している（なお、図２では、Ｔ字型の場合を示している）。接続端子３０は、ダイパッド２０を挟んだ両側にそれぞれ４つずつ配列している。なお、接続端子３０の個数は一例であって、この場合に限らない。さらに、接続端子３０は、図示を省略するものの、その裏面が封止部材７０の封止主面から表出し、封止主面及びダイパッド２０の裏面と同一平面を成している。このような接続端子３０は、導電性に優れた銅あるいは銅合金等の金属により構成されている。そして、耐食性を向上させるために、例えば、すず、銀、すず合金または銀合金により構成される材料をめっき膜とするめっき処理等により表面に形成されている。 The connection terminal 30 has a flat plate shape to which the bonding wire 60 is bonded, and has a T-shape or an I-shape in a plan view (Note that FIG. 2 shows a T-shape). .. Four connection terminals 30 are arranged on each side of the die pad 20. The number of connection terminals 30 is an example, and is not limited to this case. Further, although not shown, the back surface of the connection terminal 30 is exposed from the sealing main surface of the sealing member 70, and forms the same plane as the sealing main surface and the back surface of the die pad 20. Such a connection terminal 30 is made of a metal such as copper or a copper alloy having excellent conductivity. Then, in order to improve the corrosion resistance, the surface is formed by, for example, a plating process using a material composed of tin, silver, a tin alloy or a silver alloy as a plating film.

はんだ４０は、例えば、錫−銀−銅からなる合金、錫−亜鉛−ビスマスからなる合金、錫−銅からなる合金、錫−銀−インジウム−ビスマスからなる合金のうち少なくともいずれかの合金を主成分とする鉛フリーはんだにより構成される。さらに、ニッケル、ゲルマニウム、コバルトまたはシリコン等の添加物が含まれてもよい。また、はんだ４０は、後の図８に示されるように、第１部分４１と第２部分４２とを含んでいる。 The solder 40 is mainly composed of at least one of, for example, an alloy composed of tin-silver-copper, an alloy composed of tin-zinc-bismuth, an alloy composed of tin-copper, and an alloy composed of tin-silver-indium-bismuth. It is composed of lead-free solder as a component. In addition, additives such as nickel, germanium, cobalt or silicon may be included. Further, the solder 40 includes a first portion 41 and a second portion 42, as shown in FIG. 8 later.

半導体チップ５０は、例えば、シリコンまたは炭化シリコンから構成された、ＩＧＢＴ、パワーＭＯＳＦＥＴ等のスイッチング素子を含むトランジスタ部５１を含んでいる。このような半導体チップ５０は、例えば、裏面に主電極として入力電極（ドレイン電極またはコレクタ電極）を、おもて面に、制御電極（ゲート電極）及び主電極として出力電極（ソース電極またはエミッタ電極）をそれぞれ備えている。半導体チップ５０は、さらに、このようなスイッチング素子をそれぞれ制御するための制御回路を含む制御回路部５２を含んでいる。半導体チップ５０は、例えば、図２に示されるように、平面視で一端部にトランジスタ部５１が、残りの部分に制御回路部５２がそれぞれ構成されている。また、このような半導体チップ５０の長辺は、１．５ｃｍ以上、４ｃｍ以下、短辺は、１ｃｍ以上、３．２ｃｍ以下である。 The semiconductor chip 50 includes a transistor unit 51 including a switching element such as an IGBT or a power MOSFET, which is made of, for example, silicon or silicon carbide. In such a semiconductor chip 50, for example, an input electrode (drain electrode or collector electrode) is provided as a main electrode on the back surface, a control electrode (gate electrode) is provided on the front surface, and an output electrode (source electrode or emitter electrode) is used as the main electrode. ) Are provided respectively. The semiconductor chip 50 further includes a control circuit unit 52 including a control circuit for controlling each of such switching elements. As shown in FIG. 2, for example, the semiconductor chip 50 includes a transistor portion 51 at one end and a control circuit portion 52 at the remaining portion in a plan view. Further, the long side of such a semiconductor chip 50 is 1.5 cm or more and 4 cm or less, and the short side is 1 cm or more and 3.2 cm or less.

上記の半導体チップ５０は、その裏面側がダイパッド２０上にはんだ４０により接合されている。この際、はんだ４０は、平面視で半導体チップ５０のトランジスタ部５１に重複する第１部分４１（図３（Ａ））と、半導体チップ５０の制御回路部５２に重複し、空洞部４３を含む第２部分４２（図３（Ｂ））とを備える。また、このようにして半導体チップ５０とダイパッド２０とを接合するはんだ４０の厚さは、１０μｍ以上、１００μｍ以下である。さらに、好ましくは、２０μｍ以上、１００μｍ以下である。この範囲より薄すぎても、厚すぎてもはんだ４０の強度が低下し、半導体チップ５０の剥離が生じやすくなる。 The back surface side of the semiconductor chip 50 is bonded to the die pad 20 by solder 40. At this time, the solder 40 overlaps the first portion 41 (FIG. 3A) that overlaps the transistor portion 51 of the semiconductor chip 50 in a plan view and the control circuit portion 52 of the semiconductor chip 50, and includes the cavity portion 43. It includes a second portion 42 (FIG. 3B). Further, the thickness of the solder 40 for joining the semiconductor chip 50 and the die pad 20 in this way is 10 μm or more and 100 μm or less. Further, it is preferably 20 μm or more and 100 μm or less. If it is too thin or too thick than this range, the strength of the solder 40 will decrease, and the semiconductor chip 50 will easily peel off.

ボンディングワイヤ６０は、導電性に優れたアルミニウム、銅等の金属、または、少なくともこれらの一種を含む合金等により構成されている。なお、半導体装置１０のボンディングワイヤ６０では、銅または銅合金により構成されている。また、この径は、１００μｍ以上、１ｍｍ以下であることが好ましい。また、ボンディングワイヤ６０に替えて、板状のリードフレームまたは薄帯状のリボン等の接続部材を用いてもよい。封止部材７０は、例えば、エポキシ樹脂、フェノール樹脂等の熱硬化性樹脂を用いることができる。 The bonding wire 60 is made of a metal such as aluminum or copper having excellent conductivity, or an alloy containing at least one of these. The bonding wire 60 of the semiconductor device 10 is made of copper or a copper alloy. Further, this diameter is preferably 100 μm or more and 1 mm or less. Further, instead of the bonding wire 60, a connecting member such as a plate-shaped lead frame or a thin strip-shaped ribbon may be used. As the sealing member 70, for example, a thermosetting resin such as an epoxy resin or a phenol resin can be used.

次に、このような半導体装置１０の製造方法について、図４〜図１０並びに図１〜図３を用いて説明する。図４は、第１の実施の形態の半導体装置の製造方法を示すフローチャートであり、図５は、第１の実施の形態の半導体装置の製造方法を説明するための図である。図６は、第１の実施の形態の半導体装置の製造方法に含まれるリードフレームのセット工程を説明するための図であり、図７は、第１の実施の形態の半導体装置の製造方法に含まれる撥水処理工程を説明するための図である。図８は、第１の実施の形態の半導体装置の製造方法に含まれるはんだ塗布工程を説明するための図であり、図９は、第１の実施の形態の半導体装置の製造方法に含まれる半導体チップセット工程を説明するための図である。図１０は、第１の実施の形態の半導体装置の製造方法に含まれる封止工程を説明するための図である。図５は、図７及び図９の一点鎖線Ｘ−Ｘによる断面図をそれぞれ表している。図６〜図１０は、平面の要部をそれぞれ表している。 Next, a method of manufacturing such a semiconductor device 10 will be described with reference to FIGS. 4 to 10 and FIGS. 1 to 3. FIG. 4 is a flowchart showing a method of manufacturing the semiconductor device of the first embodiment, and FIG. 5 is a diagram for explaining a method of manufacturing the semiconductor device of the first embodiment. FIG. 6 is a diagram for explaining a lead frame setting process included in the method for manufacturing a semiconductor device according to the first embodiment, and FIG. 7 is a diagram for explaining the method for manufacturing a semiconductor device according to the first embodiment. It is a figure for demonstrating the included water-repellent treatment process. FIG. 8 is a diagram for explaining a solder coating step included in the method for manufacturing a semiconductor device according to the first embodiment, and FIG. 9 is a diagram included in the method for manufacturing a semiconductor device according to the first embodiment. It is a figure for demonstrating the semiconductor chipset process. FIG. 10 is a diagram for explaining a sealing step included in the method for manufacturing a semiconductor device according to the first embodiment. FIG. 5 represents a cross-sectional view taken along the alternate long and short dash line XX of FIGS. 7 and 9, respectively. 6 to 10 show each of the main parts of the plane.

［ステップＳ１］ ダイパッド２０及び接続端子３０を含むリードフレーム（後述）、半導体チップ５０、封止部材７０等を予め用意する。半導体チップ５０及び封止部材７０については既述のものを用意する。リードフレームは、例えば、銅または銅合金により構成される。 [Step S1] A lead frame (described later) including a die pad 20 and a connection terminal 30, a semiconductor chip 50, a sealing member 70, and the like are prepared in advance. As for the semiconductor chip 50 and the sealing member 70, those described above are prepared. The lead frame is made of, for example, copper or a copper alloy.

［ステップＳ２］ リードフレームを所定位置にセットする。例えば、図６に示すリードフレーム８０は、ダイパッド２０が吊りピン部２２を介して接続された一対のフレーム部８１と、一対のフレーム部８１を接続すると共に、複数の接続端子３０が接続されているタイバー８２とを有している。このようにリードフレーム８０は、ダイパッド２０と複数の接続端子３０とが一体となっている。このようなリードフレーム８０は、所定の金型で金属板を打ち抜くことで形成することができる。 [Step S2] The lead frame is set at a predetermined position. For example, in the lead frame 80 shown in FIG. 6, a pair of frame portions 81 to which the die pad 20 is connected via a hanging pin portion 22 and a pair of frame portions 81 are connected, and a plurality of connection terminals 30 are connected. Has a tie bar 82. In this way, in the lead frame 80, the die pad 20 and the plurality of connection terminals 30 are integrated. Such a lead frame 80 can be formed by punching a metal plate with a predetermined die.

［ステップＳ３］ リードフレーム８０に含まれるダイパッド２０の接合領域２１に、例えば、図７に示されるように、撥水処理を行って撥水領域２３を形成する。撥水領域２３は、後に接合領域２１に半導体チップ５０を接合させた際の制御回路部５２に対応する領域に形成される。また、ダイパッド２０の撥水領域２３の表面粗さは、他の接合領域２１の表面粗さよりも粗く構成されてもよい。このような撥水領域２３は、例えば、図５（Ａ）に示されるように当該領域にレーザー加工により形成される。レーザー加工により、表面粗さを粗くすることができる。または、大気中あるいは酸素中でレーザー加工することにより、当該領域に酸化膜を形成してもよい。または、ポリイミド等の樹脂を塗布してもよい。 [Step S3] As shown in FIG. 7, for example, a water-repellent treatment is performed on the joint region 21 of the die pad 20 included in the lead frame 80 to form a water-repellent region 23. The water-repellent region 23 is formed in a region corresponding to the control circuit unit 52 when the semiconductor chip 50 is later bonded to the bonding region 21. Further, the surface roughness of the water-repellent region 23 of the die pad 20 may be configured to be coarser than the surface roughness of the other bonding regions 21. Such a water-repellent region 23 is formed, for example, by laser processing in the region as shown in FIG. 5 (A). The surface roughness can be roughened by laser processing. Alternatively, an oxide film may be formed in the region by laser processing in the air or oxygen. Alternatively, a resin such as polyimide may be applied.

［ステップＳ４］ リードフレーム８０に含まれるダイパッド２０の撥水領域２３を含む接合領域２１の全面に、図８に示されるように、はんだ４０を塗布する。この際のはんだ４０は、後に半導体チップ５０を接合した際にトランジスタ部５１と重複する第１部分４１と、同様に制御回路部５２と重複する第２部分４２とに便宜的に分けられる。なお、図８には、第２部分４２に撥水領域２３に対応する箇所を破線で示している。 [Step S4] As shown in FIG. 8, solder 40 is applied to the entire surface of the joint region 21 including the water-repellent region 23 of the die pad 20 included in the lead frame 80. The solder 40 at this time is conveniently divided into a first portion 41 that overlaps with the transistor portion 51 when the semiconductor chip 50 is joined later, and a second portion 42 that also overlaps with the control circuit portion 52. In addition, in FIG. 8, the portion corresponding to the water-repellent region 23 is shown by a broken line in the second portion 42.

［ステップＳ５］ リードフレーム８０に含まれるダイパッド２０上に塗布されたはんだ４０上に半導体チップ５０を位置合わせし（図５（Ｂ））、加熱しながら半導体チップ５０をはんだ４０に接合してダイパッド２０側に押圧してセットする。はんだ４０（第１部分４１）により半導体チップ５０のトランジスタ部５１はダイパッド２０に接合する。一方、はんだ４０（第２部分４２）は、ダイパッド２０の接合領域２１の撥水領域２３を十分に濡らすことができず、また、撥水領域２３以外の接合領域２１は十分に濡らすことができる。このため、はんだ４０（第２部分４２）は、図５（Ｃ）に示されるように、撥水領域２３に対向する箇所には空洞部４３を含んで、半導体チップ５０の制御回路部５２とダイパッド２０とを接合する。この際のはんだ４０の厚さは、１０μｍ以上、１００μｍ以下である。なお、図９には、半導体チップ５０の制御回路部５２に空洞部４３に対応する箇所を破線で示している。 [Step S5] The semiconductor chip 50 is aligned on the solder 40 applied on the die pad 20 included in the lead frame 80 (FIG. 5B), and the semiconductor chip 50 is joined to the solder 40 while heating to join the die pad. Press to the 20 side to set. The transistor portion 51 of the semiconductor chip 50 is joined to the die pad 20 by the solder 40 (first portion 41). On the other hand, the solder 40 (second portion 42) cannot sufficiently wet the water-repellent region 23 of the joint region 21 of the die pad 20, and the joint region 21 other than the water-repellent region 23 can be sufficiently wet. .. Therefore, as shown in FIG. 5C, the solder 40 (second portion 42) includes a cavity 43 at a portion facing the water-repellent region 23, and is combined with the control circuit portion 52 of the semiconductor chip 50. Join with the die pad 20. The thickness of the solder 40 at this time is 10 μm or more and 100 μm or less. Note that FIG. 9 shows a portion of the control circuit portion 52 of the semiconductor chip 50 corresponding to the cavity portion 43 with a broken line.

仮に、半導体チップ５０とダイパッド２０とを接合するはんだ４０の第２部分４２が空洞部４３を含んでいない場合には、熱サイクルにより、はんだ４０に熱応力が発生してはんだ４０の角部にクラックが発生してしまう。これにより、半導体装置１０の信頼性の低下を招いてしまう。はんだ４０の角部のクラックの発生を抑制するためにはんだ４０を厚くすることが考えられる。はんだ４０を厚くすると、はんだ４０に対するクラックの発生は抑制されるものの、既述の通り、はんだ４０の厚さが不均一になってはんだ４０に配置される半導体チップ５０が傾くおそれがあり、また、はんだ量の増加に伴い小型化が難しくなる。 If the second portion 42 of the solder 40 that joins the semiconductor chip 50 and the die pad 20 does not include the cavity 43, thermal stress is generated in the solder 40 due to the thermal cycle, and the corners of the solder 40 are affected. Cracks will occur. This causes a decrease in the reliability of the semiconductor device 10. It is conceivable to thicken the solder 40 in order to suppress the occurrence of cracks at the corners of the solder 40. When the solder 40 is thickened, the occurrence of cracks in the solder 40 is suppressed, but as described above, the thickness of the solder 40 may become uneven and the semiconductor chip 50 arranged on the solder 40 may be tilted. As the amount of solder increases, miniaturization becomes difficult.

一方、第１の実施の形態のように半導体チップ５０とダイパッド２０とを接合するはんだ４０の第２部分４２が空洞部４３を含むことで、はんだ４０の角部のクラックの発生を抑制することができる。空洞部４３を含まないはんだ４０の対角線の長さに比べて、空洞部４３の縁部からはんだ４０の角部までの長さ（図９中の破線矢印）は短くなる。このため、熱サイクルによるはんだ４０に対して生じる熱応力を低減でき、はんだ４０の角部のクラックの発生が防止される。したがって、このようなはんだ４０は厚さを薄くすることができ、半導体装置１０の小型化を図ることができる。また、はんだ４０の厚さのばらつきも抑えることができるため、はんだ４０上に接合される半導体チップ５０の傾きも抑制される。このため、半導体チップ５０に対するワイヤボンディングを適切に行うことが可能となる。したがって、半導体装置１０の信頼性が維持されるようになる。また、半導体チップ５０では、トランジスタ部５１の方が制御回路部５２よりも発熱量が大きい。特に近年はトランジスタ部５１で炭化シリコンが適用される場合が増えている。炭化シリコンが用いられた半導体素子は、シリコンが用いられた場合に比べて多くの電流を流すために発熱量も増加する。このため、半導体チップ５０のトランジスタ部５１は高い放熱性が求められ、はんだ４０の第１部分４１に空洞部４３を含ませることは好ましくない。このため、空洞部４３は、はんだ４０の第１部分４１ではなく、第２部分４２内に含ませることが望まれる。 On the other hand, as in the first embodiment, the second portion 42 of the solder 40 that joins the semiconductor chip 50 and the die pad 20 includes the cavity 43, thereby suppressing the occurrence of cracks at the corners of the solder 40. Can be done. The length from the edge of the cavity 43 to the corner of the solder 40 (broken line arrow in FIG. 9) is shorter than the diagonal length of the solder 40 not including the cavity 43. Therefore, the thermal stress generated on the solder 40 due to the thermal cycle can be reduced, and the occurrence of cracks at the corners of the solder 40 can be prevented. Therefore, the thickness of such a solder 40 can be reduced, and the semiconductor device 10 can be downsized. Further, since the variation in the thickness of the solder 40 can be suppressed, the inclination of the semiconductor chip 50 bonded on the solder 40 is also suppressed. Therefore, wire bonding to the semiconductor chip 50 can be appropriately performed. Therefore, the reliability of the semiconductor device 10 is maintained. Further, in the semiconductor chip 50, the transistor unit 51 generates a larger amount of heat than the control circuit unit 52. In particular, in recent years, the number of cases where silicon carbide is applied to the transistor portion 51 is increasing. A semiconductor device using silicon carbide passes a larger amount of current than when silicon is used, so that the amount of heat generated also increases. Therefore, the transistor portion 51 of the semiconductor chip 50 is required to have high heat dissipation, and it is not preferable to include the cavity portion 43 in the first portion 41 of the solder 40. Therefore, it is desirable that the hollow portion 43 is included in the second portion 42 instead of the first portion 41 of the solder 40.

なお、はんだ４０の第２部分４２に含まれる空洞部４３は、実際は、はんだ４０が全く含まれていないということではなく、他のはんだ４０の部分よりも空隙率が高い領域が一定の範囲を占めている。空隙率とは、はんだ４０内の空隙（ボイド）の総体積をはんだ４０の体積で割ったものである。はんだ４０の第２部分４２の空隙率は、１０％以上、３０％以下である。空隙率がこの範囲よりも小さい場合には、応力緩和の効果が得られない。また、空隙率がこの範囲よりも大きい場合には、はんだ４０の残存領域が少なくなりすぎてクラックが発生し易くなる。一般的に、塗布されて固化したはんだ４０には自然発生的に発生したボイドが含まれる。但し、はんだ４０の第１部分４１の空隙率は、第２部分の空隙率よりも十分低く、１％以上、１０％未満である。 The hollow portion 43 included in the second portion 42 of the solder 40 does not actually include the solder 40 at all, but a region having a higher porosity than the other solder 40 portions has a certain range. is occupying. The porosity is the total volume of voids in the solder 40 divided by the volume of the solder 40. The porosity of the second portion 42 of the solder 40 is 10% or more and 30% or less. If the porosity is smaller than this range, the effect of stress relaxation cannot be obtained. When the porosity is larger than this range, the remaining region of the solder 40 becomes too small and cracks are likely to occur. Generally, the applied and solidified solder 40 contains spontaneously generated voids. However, the porosity of the first portion 41 of the solder 40 is sufficiently lower than the porosity of the second portion, and is 1% or more and less than 10%.

［ステップＳ６］ リードフレーム８０のダイパッド２０にはんだ４０により接合された半導体チップ５０とタイバー８２とをボンディングワイヤ６０で電気的に接続する（図示を省略）。リードフレーム８０のダイパッド２０に配置された半導体チップ５０と接続端子３０とボンディングワイヤ６０とを、図１０に示されるように、封止部材７０を用いて所定の金型中で成形し、封止部材７０で封止する。 [Step S6] The semiconductor chip 50 bonded to the die pad 20 of the lead frame 80 by solder 40 and the tie bar 82 are electrically connected by a bonding wire 60 (not shown). As shown in FIG. 10, the semiconductor chip 50, the connection terminal 30, and the bonding wire 60 arranged on the die pad 20 of the lead frame 80 are molded and sealed in a predetermined mold using the sealing member 70. Seal with member 70.

［ステップＳ７］ リードフレーム８０のフレーム部８１及びタイバー８２から封止部材７０で封止したダイパッド２０及び接続端子３０を分離する。この分離には、例えば、タイバー８２及び吊りピン部２２を金型で打ち抜き、あるいは、ダイシングブレードによるダイシングが行われる。以上の工程により、図１〜図３に示される半導体装置１０が得られる。 [Step S7] The die pad 20 and the connection terminal 30 sealed by the sealing member 70 are separated from the frame portion 81 and the tie bar 82 of the lead frame 80. For this separation, for example, the tie bar 82 and the hanging pin portion 22 are punched out with a die, or dicing is performed with a dicing blade. Through the above steps, the semiconductor device 10 shown in FIGS. 1 to 3 is obtained.

上記半導体装置１０は、平面視で一端部に構成されるトランジスタを備えるトランジスタ部５１と残りの部分に構成される制御回路を備える制御回路部５２とを含む半導体チップ５０と、おもて面の接合領域２１に半導体チップ５０が接合されるダイパッド２０と、を有している。さらに、半導体チップ５０の裏面と接合領域２１との間に設けられ、半導体チップ５０と接合領域２１とを接合するはんだ４０を有している。この際、はんだ４０は、平面視でトランジスタ部５１に重複する第１部分４１と制御回路部５２に重複し、空洞部４３を含む第２部分４２とを備える。または、はんだ４０は、平面視でトランジスタ部５１に重複する第１部分４１と制御回路部５２に重複し、はんだ４０の空隙率が第１部分４１よりも大きい第２部分４２とを備える。このような半導体装置１０は、熱サイクルによるはんだ４０に対して生じる熱応力を低減でき、はんだ４０の角部のクラックの発生が防止される。このため、はんだ４０の厚さを薄くすることができ、半導体装置１０の小型化を図ることができる。また、はんだ４０の厚さのばらつきも抑えることができるため、はんだ４０上に接合される半導体チップ５０の傾きも抑制される。このため、半導体チップ５０に対するワイヤボンディングを適切に行うことが可能となる。したがって、半導体装置１０の信頼性が維持されるようになる。 The semiconductor device 10 includes a semiconductor chip 50 including a transistor unit 51 including a transistor formed at one end in a plan view and a control circuit unit 52 including a control circuit formed at the remaining portion, and a front surface of the semiconductor device 10. It has a die pad 20 to which the semiconductor chip 50 is bonded to the bonding region 21. Further, it has a solder 40 provided between the back surface of the semiconductor chip 50 and the bonding region 21 to bond the semiconductor chip 50 and the bonding region 21. At this time, the solder 40 includes a first portion 41 that overlaps the transistor portion 51 in a plan view and a second portion 42 that overlaps the control circuit portion 52 and includes the cavity portion 43. Alternatively, the solder 40 includes a first portion 41 that overlaps the transistor portion 51 in a plan view and a second portion 42 that overlaps the control circuit portion 52 and has a porosity of the solder 40 larger than that of the first portion 41. Such a semiconductor device 10 can reduce the thermal stress generated on the solder 40 due to the thermal cycle, and prevent the occurrence of cracks at the corners of the solder 40. Therefore, the thickness of the solder 40 can be reduced, and the semiconductor device 10 can be downsized. Further, since the variation in the thickness of the solder 40 can be suppressed, the inclination of the semiconductor chip 50 bonded on the solder 40 is also suppressed. Therefore, wire bonding to the semiconductor chip 50 can be appropriately performed. Therefore, the reliability of the semiconductor device 10 is maintained.

次に、はんだ４０の第２部分４２に含まれる空洞部４３を生成するにあたり、ダイパッド２０に対する撥水領域２３の形成範囲について図１１を用いて説明する。図１１は、第１の実施の形態の半導体装置におけるダイパッドに対する撥水領域の形成領域を説明するための図である。なお、図１１に示す半導体装置１０は、図２に対応するものであり、図２において半導体チップ５０を除いた場合を示している。 Next, in forming the cavity 43 included in the second portion 42 of the solder 40, the formation range of the water-repellent region 23 with respect to the die pad 20 will be described with reference to FIG. FIG. 11 is a diagram for explaining a region for forming a water-repellent region with respect to a die pad in the semiconductor device of the first embodiment. The semiconductor device 10 shown in FIG. 11 corresponds to FIG. 2, and shows the case where the semiconductor chip 50 is removed in FIG.

既述の通り、半導体装置１０は、はんだ４０の第２部分４２に空洞部４３を含むことで、空洞部４３の縁部からはんだ４０の角部までの長さ（図９中の破線矢印）が短くなり、はんだ４０の角部に対するクラックの発生を抑制している。このため、ダイパッド２０に形成する撥水領域２３をはんだ４０の第２部分４２に対応する領域内で最大にすることが求められる。一方で、撥水領域２３を広くし過ぎると、半導体チップ５０の制御回路部５２の放熱性が低下し過ぎてしまう。そこで、図１１に示されるように、ダイパッド２０の接合領域２１の端辺から内側に、接合領域２１の辺の長さに対して１０％入り込んで囲まれる最大領域２３ａ内に撥水領域２３を形成し、最大領域２３ａと同様の広さの撥水領域２３を形成する必要がある。なお、撥水領域２３の平面視の形状は、第１の実施の形態の円形に限らず、矩形、楕円形等、どのような形状であってもよい。 As described above, the semiconductor device 10 includes the cavity 43 in the second portion 42 of the solder 40, so that the length from the edge of the cavity 43 to the corner of the solder 40 (broken line arrow in FIG. 9). Is shortened, and the occurrence of cracks in the corners of the solder 40 is suppressed. Therefore, it is required to maximize the water-repellent region 23 formed on the die pad 20 within the region corresponding to the second portion 42 of the solder 40. On the other hand, if the water-repellent region 23 is made too wide, the heat dissipation of the control circuit unit 52 of the semiconductor chip 50 will be too low. Therefore, as shown in FIG. 11, the water-repellent region 23 is formed in the maximum region 23a surrounded by 10% of the length of the side of the joint region 21 inward from the end side of the joint region 21 of the die pad 20. It is necessary to form the water-repellent region 23 having the same size as the maximum region 23a. The shape of the water-repellent region 23 in a plan view is not limited to the circular shape of the first embodiment, and may be any shape such as a rectangle or an ellipse.

［第２の実施の形態］
第２の実施の形態では、撥水領域を半導体チップ５０側に形成して、はんだ４０に空洞部４３を含ませるようにする場合について図１２（並びに図４）を用いて説明する。図１２は、第２の実施の形態の半導体装置の製造方法を説明するための図である。この場合でも、図４に示した製造方法と同様にステップＳ１，Ｓ２が実施される。ステップＳ３の撥水処理工程において、半導体チップ５０の制御回路部５２の裏面に撥水領域５３を形成する。このような撥水領域５３は、当該領域にポリイミド等の樹脂を塗布してもよい。または、酸化膜を形成してもよい。あるいは、アルミニウムまたはニッケルを含むめっき膜を形成してもよい。そして、ステップＳ４によりダイパッド２０の接合領域２１にはんだ４０を塗布する。 [Second Embodiment]
In the second embodiment, a case where the water-repellent region is formed on the semiconductor chip 50 side so that the solder 40 includes the cavity 43 will be described with reference to FIGS. 12 (and 4). FIG. 12 is a diagram for explaining a method of manufacturing the semiconductor device according to the second embodiment. Even in this case, steps S1 and S2 are carried out in the same manner as in the manufacturing method shown in FIG. In the water-repellent treatment step of step S3, the water-repellent region 53 is formed on the back surface of the control circuit portion 52 of the semiconductor chip 50. Such a water-repellent region 53 may be coated with a resin such as polyimide. Alternatively, an oxide film may be formed. Alternatively, a plating film containing aluminum or nickel may be formed. Then, in step S4, the solder 40 is applied to the bonding region 21 of the die pad 20.

そして、ステップＳ５の半導体チップ５０のセット工程が行われる。すなわち、リードフレーム８０に含まれるダイパッド２０上に塗布されたはんだ４０上にこのように撥水領域５３が形成された半導体チップ５０を位置合わせし（図１２（Ａ））、加熱しながら半導体チップ５０をはんだ４０に接合してダイパッド２０側に押圧してセットする。はんだ４０（第１部分４１）により半導体チップ５０のトランジスタ部５１はダイパッド２０に接合する。一方、はんだ４０（第２部分４２）は、半導体チップ５０の撥水領域５３を十分に濡らすことができず、撥水領域５３以外は十分に濡らすことができる。このため、はんだ４０（第２部分４２）は、図１２（Ｂ）に示されるように、撥水領域５３に対向する箇所には空洞部４３を含んで、半導体チップ５０の制御回路部５２とダイパッド２０とを接合する。この際のはんだ４０の厚さは、第１の実施の形態と同様に、１０μｍ以上、１００μｍ以下である。この後は図４のステップＳ６，Ｓ７と同様の工程を行うことで、半導体装置１０が得られる。 Then, the step of setting the semiconductor chip 50 in step S5 is performed. That is, the semiconductor chip 50 in which the water-repellent region 53 is formed in this way is aligned on the solder 40 coated on the die pad 20 included in the lead frame 80 (FIG. 12A), and the semiconductor chip is heated while being heated. 50 is joined to the solder 40 and pressed against the die pad 20 to set. The transistor portion 51 of the semiconductor chip 50 is joined to the die pad 20 by the solder 40 (first portion 41). On the other hand, the solder 40 (second portion 42) cannot sufficiently wet the water-repellent region 53 of the semiconductor chip 50, and can sufficiently wet the regions other than the water-repellent region 53. Therefore, as shown in FIG. 12B, the solder 40 (second portion 42) includes a cavity 43 at a portion facing the water-repellent region 53, and is combined with the control circuit portion 52 of the semiconductor chip 50. Join with the die pad 20. The thickness of the solder 40 at this time is 10 μm or more and 100 μm or less, as in the first embodiment. After that, the semiconductor device 10 is obtained by performing the same steps as in steps S6 and S7 of FIG.

このようにして得られた半導体装置１０も、第１の実施の形態と同様に、熱サイクルによるはんだ４０に対して生じる熱応力を低減でき、はんだ４０の角部のクラックの発生が防止される。このため、はんだ４０の厚さを薄くすることができ、半導体装置１０の小型化を図ることができる。また、はんだ４０の厚さのばらつきも抑えることができるため、はんだ４０上に接合される半導体チップ５０の傾きも抑制される。このため、半導体チップ５０に対するワイヤボンディングを適切に行うことが可能となる。したがって、半導体装置１０の信頼性が維持されるようになる。 Similarly to the first embodiment, the semiconductor device 10 thus obtained can also reduce the thermal stress generated on the solder 40 due to the thermal cycle, and prevent the occurrence of cracks at the corners of the solder 40. .. Therefore, the thickness of the solder 40 can be reduced, and the semiconductor device 10 can be downsized. Further, since the variation in the thickness of the solder 40 can be suppressed, the inclination of the semiconductor chip 50 bonded on the solder 40 is also suppressed. Therefore, wire bonding to the semiconductor chip 50 can be appropriately performed. Therefore, the reliability of the semiconductor device 10 is maintained.

［第３の実施の形態］
第３の実施の形態では、第１の実施の形態の半導体装置１０において、ダイパッド２０に撥水領域２３と共に、突起部を形成する場合について図１３及び図１４を用いて説明する。図１３は、第３の実施の形態の半導体装置の透視的平面図であり、図１４は、第３の実施の形態の半導体装置の側断面図である。なお、図１３は、半導体装置１０の平面図を透視的に示している。また、図１４は、図１３の一点鎖線Ｘ−Ｘによる断面図を表している。第３の実施の形態では、第１の実施の形態の半導体装置１０と同じ構成には同じ符号を付しており、それらの説明については省略する。 [Third Embodiment]
In the third embodiment, in the semiconductor device 10 of the first embodiment, a case where a protrusion is formed on the die pad 20 together with the water-repellent region 23 will be described with reference to FIGS. 13 and 14. FIG. 13 is a perspective plan view of the semiconductor device according to the third embodiment, and FIG. 14 is a side sectional view of the semiconductor device according to the third embodiment. Note that FIG. 13 shows a perspective view of the semiconductor device 10. Further, FIG. 14 shows a cross-sectional view taken along the alternate long and short dash line XX of FIG. In the third embodiment, the same configurations as those of the semiconductor device 10 of the first embodiment are designated by the same reference numerals, and the description thereof will be omitted.

半導体装置１０は、図１３及び図１４に示されるように、ダイパッド２０と複数の接続端子３０とダイパッド２０上にはんだ４０を介して配置された半導体チップ５０と半導体チップ５０及び接続端子３０を電気的に接続するボンディングワイヤ６０とを備えている。半導体装置１０は、これらの部材が封止部材７０により略立方体状に封止されて構成されている（図１参照）。 As shown in FIGS. 13 and 14, the semiconductor device 10 electrically connects the die pad 20, the plurality of connection terminals 30, and the semiconductor chip 50, the semiconductor chip 50, and the connection terminal 30 arranged on the die pad 20 via the solder 40. It is provided with a bonding wire 60 for connecting to the target. The semiconductor device 10 is configured such that these members are sealed in a substantially cubic shape by a sealing member 70 (see FIG. 1).

ダイパッド２０は、既述の通り、半導体チップ５０が接合される接合領域２１（後述する図１５参照）の半導体チップ５０の制御回路部５２に対向する領域内に撥水領域２３が形成されている。さらに、第３の実施の形態のダイパッド２０の接合領域２１に突起部２４が形成されている。この突起部２４により、半導体チップ５０とダイパッド２０との間隙が一定に維持されている。なお、図１３及び図１４に示す突起部２４は、円柱状を成している場合を示している。 As described above, the die pad 20 has a water-repellent region 23 formed in a region of the bonding region 21 (see FIG. 15 described later) to which the semiconductor chip 50 is bonded, which faces the control circuit portion 52 of the semiconductor chip 50. .. Further, a protrusion 24 is formed in the joint region 21 of the die pad 20 of the third embodiment. The protrusion 24 keeps the gap between the semiconductor chip 50 and the die pad 20 constant. The protrusions 24 shown in FIGS. 13 and 14 show a columnar shape.

第１の実施の形態では、ダイパッド２０の接合領域２１の半導体チップ５０の制御回路部５２に対応する領域内に撥水領域２３を形成している。これにより、ダイパッド２０の接合領域２１に塗布されるはんだ４０は撥水領域２３上に空洞部４３を含むようになる。この結果、空洞部４３の縁部からはんだ４０の角部までの長さが短くなり、はんだ４０の角部に対するクラックの発生を抑制することができる。この撥水領域２３は、図１１に示したようにダイパッド２０の最大領域２３ａ内に形成される。この際、このダイパッド２０上にはんだ４０を塗布して半導体チップ５０を配置すると、半導体チップ５０は、はんだ４０の空洞部４３が含まれる側が傾いてしまい、はんだ４０の厚さにばらつきが生じてしまう。撥水領域２３の中心点がダイパッド２０の重心からずれて形成され、さらに、撥水領域２３の面積が比較的広めに形成された場合、撥水領域２３に対応してはんだ４０内に含まれる空洞部４３によりはんだ４０内に体積が少ない領域が生じる。このようなはんだ４０上に半導体チップ５０が配置されると、はんだ４０の空洞部４３側は半導体チップ５０を支持することができず、半導体チップ５０は傾いてしまう。このようにして、はんだ４０の厚さにばらつきが生じると、半導体チップ５０に対する放熱性にもばらつきが生じてしまい、半導体チップ５０に不具合が生じてしまう場合がある。 In the first embodiment, the water-repellent region 23 is formed in the region corresponding to the control circuit portion 52 of the semiconductor chip 50 in the bonding region 21 of the die pad 20. As a result, the solder 40 applied to the bonding region 21 of the die pad 20 includes the cavity 43 on the water-repellent region 23. As a result, the length from the edge of the cavity 43 to the corner of the solder 40 is shortened, and the occurrence of cracks in the corner of the solder 40 can be suppressed. The water-repellent region 23 is formed in the maximum region 23a of the die pad 20 as shown in FIG. At this time, when the solder 40 is applied on the die pad 20 and the semiconductor chip 50 is arranged, the side of the semiconductor chip 50 including the cavity 43 is tilted, and the thickness of the solder 40 varies. It ends up. When the center point of the water-repellent region 23 is formed so as to deviate from the center of gravity of the die pad 20, and the area of the water-repellent region 23 is formed to be relatively large, it is included in the solder 40 corresponding to the water-repellent region 23. The hollow portion 43 creates a region having a small volume in the solder 40. When the semiconductor chip 50 is arranged on such a solder 40, the hollow portion 43 side of the solder 40 cannot support the semiconductor chip 50, and the semiconductor chip 50 is tilted. If the thickness of the solder 40 varies in this way, the heat dissipation property of the semiconductor chip 50 also varies, which may cause a problem in the semiconductor chip 50.

そこで、第３の実施の形態では、上記のように、ダイパッド２０の半導体チップ５０が傾いてしまう側に突起部２４を設けた。これにより、撥水領域２３に対応する箇所に空洞部４３を含むはんだ４０上の半導体チップ５０が突起部２４により支持されて半導体チップ５０の傾きが防止される。このため、はんだ４０の厚さも略均一に維持されて、半導体チップ５０に対する放熱性のばらつきを抑制し、半導体装置１０の信頼性の低下を防止することができる。このため、突起部２４は円柱状に限らず、半導体チップ５０とダイパッド２０との間隙を一定に維持することができる形状であることを要する。このような形状として、例えば、凸状、角柱状、半楕円状、棒状等である。また、複数の突起部２４を点在させて配置させてもよく、また、平面視で矩形状の突起部２４を適宜配置してもよい。突起部２４の高さは、半導体チップ５０とダイパッド２０との間隙が所望の間隔となるように、１０μｍ以上、１００μｍ以下であることが好ましい。また、突起部２４の個数及び形成位置は一例であり、はんだ４０上に配置される半導体チップ５０を確実に支持して傾くことを抑制することができる箇所に形成される個数及び形成位置であればよい。 Therefore, in the third embodiment, as described above, the protrusion 24 is provided on the side where the semiconductor chip 50 of the die pad 20 is tilted. As a result, the semiconductor chip 50 on the solder 40 including the cavity 43 is supported by the protrusion 24 at the portion corresponding to the water-repellent region 23, and the inclination of the semiconductor chip 50 is prevented. Therefore, the thickness of the solder 40 is also maintained substantially uniform, the variation in heat dissipation with respect to the semiconductor chip 50 can be suppressed, and the reliability of the semiconductor device 10 can be prevented from deteriorating. Therefore, the protrusion 24 is not limited to a columnar shape, and needs to have a shape capable of maintaining a constant gap between the semiconductor chip 50 and the die pad 20. Such a shape is, for example, convex, prismatic, semi-elliptical, rod-shaped, or the like. Further, a plurality of protrusions 24 may be arranged in a scattered manner, or rectangular protrusions 24 may be appropriately arranged in a plan view. The height of the protrusion 24 is preferably 10 μm or more and 100 μm or less so that the gap between the semiconductor chip 50 and the die pad 20 is a desired distance. Further, the number and formation positions of the protrusions 24 are examples, and may be the number and formation positions formed at locations where the semiconductor chip 50 arranged on the solder 40 can be reliably supported and tilted can be suppressed. Just do it.

次に、このような突起部２４が形成されたダイパッド２０を含む半導体装置１０の製造方法について、図１５及び図１６並びに図４〜図１０を用いて説明する。図１５及び図１６は、第３の実施の形態の半導体装置の製造方法に含まれる撥水処理工程を説明するための図である。なお、図１６（Ａ）は、図１５の一点鎖線Ｘ−Ｘにおける断面図である。図１６（Ｂ）は、撥水領域２３及び突起部２４が形成されたダイパッド２０の平面図である。図１６（Ｂ）では、ダイパッド２０の短手方向に平行であって長辺の中心を通る中心線Ｃ１と長手方向に平行であって短辺の中心を通る中心線Ｃ２とを示している。また、中心線Ｃ１，Ｃ２の交点はダイパッド２０の重心Ｇである。 Next, a method of manufacturing the semiconductor device 10 including the die pad 20 on which such a protrusion 24 is formed will be described with reference to FIGS. 15 and 16 and FIGS. 4 to 10. 15 and 16 are diagrams for explaining a water repellent treatment step included in the method for manufacturing a semiconductor device according to the third embodiment. Note that FIG. 16A is a cross-sectional view taken along the alternate long and short dash line XX of FIG. FIG. 16B is a plan view of the die pad 20 in which the water-repellent region 23 and the protrusion 24 are formed. FIG. 16B shows a center line C1 parallel to the short side of the die pad 20 and passing through the center of the long side and a center line C2 parallel to the longitudinal direction and passing through the center of the short side. The intersection of the center lines C1 and C2 is the center of gravity G of the die pad 20.

第３の実施の形態の半導体装置１０についても、図４に示したフローチャートに従って製造される。この場合でも、図４に示した製造方法と同様にステップＳ１，Ｓ２が実施される。ステップＳ３の撥水処理工程において、リードフレーム８０に含まれるダイパッド２０の接合領域２１に、撥水処理を行って撥水領域２３を形成する。そして、ダイパッド２０の所定箇所に対してプレス加工を行って、図１５及び図１６（Ａ）に示されるように、ダイパッド２０のおもて面に突起部２４を形成する。なお、突起部２４は、ステップＳ２においてリードフレーム８０の形成時に形成してもよい。また、突起部２４は、ダイパッド２０に対するプレス加工を行って形成する場合に限らず、樹脂を塗布して形成してもよい。なお、このような樹脂は、マレイミド変性エポキシ樹脂、マレイミド変性フェノール樹脂、マレイミド樹脂等の熱硬化性樹脂を用いることができる。また、このような突起部２４は、後にはんだ４０上に配置される半導体チップ５０を確実に支持することができる箇所に形成されることを要する。このため、突起部２４は、図１６（Ｂ）に示すダイパッド２０の制御回路部５２に対応する領域内に形成される。 The semiconductor device 10 of the third embodiment is also manufactured according to the flowchart shown in FIG. Even in this case, steps S1 and S2 are carried out in the same manner as in the manufacturing method shown in FIG. In the water-repellent treatment step of step S3, the water-repellent treatment is performed on the joint region 21 of the die pad 20 included in the lead frame 80 to form the water-repellent region 23. Then, a predetermined portion of the die pad 20 is press-processed to form a protrusion 24 on the front surface of the die pad 20 as shown in FIGS. 15 and 16 (A). The protrusion 24 may be formed when the lead frame 80 is formed in step S2. Further, the protrusion 24 is not limited to the case where the die pad 20 is formed by press working, and may be formed by applying a resin. As such a resin, a thermosetting resin such as a maleimide-modified epoxy resin, a maleimide-modified phenol resin, or a maleimide resin can be used. Further, such a protrusion 24 needs to be formed at a position where the semiconductor chip 50, which is later arranged on the solder 40, can be reliably supported. Therefore, the protrusion 24 is formed in the region corresponding to the control circuit 52 of the die pad 20 shown in FIG. 16 (B).

また、撥水領域２３の面積がダイパッド２０のおもて面の面積の１０％以上、３０％以下を占め、撥水領域２３の中心Ｐがダイパッド２０の重心Ｇから位置ずれしている場合、突起部２４は、中心線Ｃ１（重心Ｇ）よりも図１６中下側の制御回路部５２に対応する領域内に形成されることが好ましい。突起部２４は、より確実に半導体チップ５０を支持するためには、撥水領域２３の中心Ｐから制御回路部５２に対応する領域内に形成されることが好ましい。さらに、突起部２４は、重心Ｇから最も離れた図１６中下側の辺近傍に形成されることがより好ましい。このステップＳ３以降は、図４に示したフローチャートのステップＳ４〜Ｓ７の工程が行われることで、図１３及び図１４に示す半導体装置１０が製造される。 Further, when the area of the water-repellent region 23 occupies 10% or more and 30% or less of the area of the front surface of the die pad 20, and the center P of the water-repellent region 23 is displaced from the center of gravity G of the die pad 20. The protrusion 24 is preferably formed in a region corresponding to the control circuit portion 52 on the lower side in FIG. 16 than the center line C1 (center of gravity G). In order to more reliably support the semiconductor chip 50, the protrusion 24 is preferably formed in a region corresponding to the control circuit portion 52 from the center P of the water repellent region 23. Further, it is more preferable that the protrusion 24 is formed in the vicinity of the lower side in FIG. 16 farthest from the center of gravity G. After this step S3, the steps S4 to S7 of the flowchart shown in FIG. 4 are performed to manufacture the semiconductor device 10 shown in FIGS. 13 and 14.

このようにして得られた半導体装置１０も、第１，第２の実施の形態と同様に、熱サイクルによるはんだ４０に対して生じる熱応力を低減でき、はんだ４０の角部のクラックの発生が防止される。また、突起部２４により、半導体チップ５０とダイパッド２０との間隙を一定に保つことができる。このため、はんだ４０の厚さを薄く、略均一にすることができ、半導体装置１０の小型化を図ることができる。また、はんだ４０の厚さのばらつきもより確実に抑えることができるため、はんだ４０上に接合される半導体チップ５０の傾きも抑制される。このため、半導体チップ５０に対するワイヤボンディングを適切に行うことが可能となり、半導体チップ５０に対する放熱性の低下を抑制することができる。したがって、半導体装置１０の信頼性が維持されるようになる。 Similarly to the first and second embodiments, the semiconductor device 10 thus obtained can also reduce the thermal stress generated on the solder 40 due to the thermal cycle, and cracks at the corners of the solder 40 can be generated. Be prevented. Further, the protrusion 24 can keep the gap between the semiconductor chip 50 and the die pad 20 constant. Therefore, the thickness of the solder 40 can be made thin and substantially uniform, and the semiconductor device 10 can be downsized. Further, since the variation in the thickness of the solder 40 can be suppressed more reliably, the inclination of the semiconductor chip 50 bonded on the solder 40 is also suppressed. Therefore, wire bonding to the semiconductor chip 50 can be appropriately performed, and deterioration of heat dissipation to the semiconductor chip 50 can be suppressed. Therefore, the reliability of the semiconductor device 10 is maintained.

［第４の実施の形態］
第４の実施の形態では、第３の実施の形態の半導体装置１０の変形例について図１７及び図１８を用いて説明する。図１７は、第４の実施の形態の半導体装置の透視的平面図であり、図１８は、第４の実施の形態の半導体装置の側断面図である。なお、第４の実施の形態でも、第３の実施の形態の半導体装置１０と同じ構成には同じ符号を付しており、それらの説明については省略する。 [Fourth Embodiment]
In the fourth embodiment, a modification of the semiconductor device 10 of the third embodiment will be described with reference to FIGS. 17 and 18. FIG. 17 is a perspective plan view of the semiconductor device of the fourth embodiment, and FIG. 18 is a side sectional view of the semiconductor device of the fourth embodiment. Also in the fourth embodiment, the same components as those of the semiconductor device 10 of the third embodiment are designated by the same reference numerals, and the description thereof will be omitted.

半導体装置１０は、図１７及び図１８に示されるように、ダイパッド２０と複数の接続端子３０とダイパッド２０上にはんだ４０を介して配置された半導体チップ５０と半導体チップ５０及び接続端子３０を電気的に接続するボンディングワイヤ６０とを備えている。半導体装置１０は、これらの部材が封止部材７０により略立方体状に封止されて構成されている。 As shown in FIGS. 17 and 18, the semiconductor device 10 electrically connects the die pad 20, the plurality of connection terminals 30, and the semiconductor chip 50, the semiconductor chip 50, and the connection terminal 30 arranged on the die pad 20 via the solder 40. It is provided with a bonding wire 60 for connecting to the target. The semiconductor device 10 is configured such that these members are sealed in a substantially cubic shape by a sealing member 70.

ダイパッド２０は、第３の実施の形態と同様に、半導体チップ５０が接合される接合領域２１（後述する図１９参照）の半導体チップ５０の制御回路部５２に対向する領域内に撥水領域６３及び突起部２４が形成されている。この突起部２４により、半導体チップ５０とダイパッド２０との間隙が一定に維持されている。なお、図１７及び図１８に示す突起部２４は、円柱状を成している場合を示している。さらに、第４の実施の形態のダイパッド２０は、撥水領域６３の周囲を取り囲んで土手部２５が形成されている。この際、土手部２５の（ダイパッド２０の主面からの）高さは、撥水領域６３の主面よりも高位である。撥水領域６３及び土手部２５は、一体的に、樹脂により構成されている。なお、この樹脂は、マレイミド変性エポキシ樹脂、マレイミド変性フェノール樹脂、マレイミド樹脂等の熱硬化性樹脂を用いることができる。このようなダイパッド２０では、撥水領域６３と土手部２５と半導体チップ５０の裏面とで囲まれる空洞部４３が構成される。 Similar to the third embodiment, the die pad 20 has a water-repellent region 63 in a region of the bonding region 21 (see FIG. 19 described later) to which the semiconductor chip 50 is bonded, which faces the control circuit portion 52 of the semiconductor chip 50. And the protrusion 24 is formed. The protrusion 24 keeps the gap between the semiconductor chip 50 and the die pad 20 constant. The protrusions 24 shown in FIGS. 17 and 18 show a case where they have a columnar shape. Further, in the die pad 20 of the fourth embodiment, a bank portion 25 is formed so as to surround the water-repellent region 63. At this time, the height of the bank portion 25 (from the main surface of the die pad 20) is higher than the main surface of the water-repellent region 63. The water-repellent region 63 and the bank portion 25 are integrally made of resin. As this resin, a thermosetting resin such as a maleimide-modified epoxy resin, a maleimide-modified phenol resin, or a maleimide resin can be used. In such a die pad 20, a hollow portion 43 surrounded by a water-repellent region 63, a bank portion 25, and a back surface of a semiconductor chip 50 is formed.

第１〜第３の実施の形態では、ダイパッド２０の接合領域２１の半導体チップ５０の制御回路部５２に対応する領域に撥水領域２３を形成している。これにより、ダイパッド２０に塗布されたはんだ４０を撥水領域２３で撥水させて、撥水領域２３に対応するはんだ４０の箇所に空洞部４３を含ませている。しかしながら、撥水領域２３ではんだ４０を確実に撥水させることが難しく、ある程度の量のはんだ４０が撥水領域２３上に残る。すなわち、撥水領域２３に対応するはんだ４０の箇所がはんだ４０の他の箇所よりもはんだ４０の密度が低くなっている。特に、撥水領域２３の縁部にはんだ４０が付着しやすい。すなわち、空洞部４３を確実に構成することができず、また、撥水領域２３の面積が実質的に小さくなってしまう場合がある。これに伴い、空洞部４３も小さくなってしまい、空洞部４３の縁部からはんだ４０の角部までの長さが実際の空洞部４３よりも長くなる。したがって、はんだ４０の角部のクラックの発生を確実に抑制することができなくなる場合がある。 In the first to third embodiments, the water-repellent region 23 is formed in the region corresponding to the control circuit portion 52 of the semiconductor chip 50 in the bonding region 21 of the die pad 20. As a result, the solder 40 applied to the die pad 20 is made water-repellent in the water-repellent region 23, and the cavity portion 43 is included in the portion of the solder 40 corresponding to the water-repellent region 23. However, it is difficult to reliably make the solder 40 water repellent in the water repellent region 23, and a certain amount of the solder 40 remains on the water repellent region 23. That is, the density of the solder 40 in the portion of the solder 40 corresponding to the water-repellent region 23 is lower than that in the other portions of the solder 40. In particular, the solder 40 tends to adhere to the edge of the water-repellent region 23. That is, the cavity 43 cannot be reliably formed, and the area of the water-repellent region 23 may be substantially reduced. Along with this, the cavity 43 also becomes smaller, and the length from the edge of the cavity 43 to the corner of the solder 40 becomes longer than the actual cavity 43. Therefore, it may not be possible to reliably suppress the occurrence of cracks at the corners of the solder 40.

そこで、第４の実施の形態では、ダイパッド２０の撥水領域６３の周囲を取り囲む土手部２５が形成されている。これにより、はんだ４０は、撥水領域６３に対応する箇所に確実に空洞部４３を含むようになり、撥水領域６３の面積に対応する空洞部４３を維持することができる。したがって、空洞部４３の縁部からはんだ４０の角部までの長さを維持することができ、熱サイクルによるはんだ４０に対して生じる熱応力を低減でき、はんだ４０の角部のクラックの発生をより確実に防止することができる。 Therefore, in the fourth embodiment, the bank portion 25 surrounding the water-repellent region 63 of the die pad 20 is formed. As a result, the solder 40 surely includes the cavity 43 in the portion corresponding to the water-repellent region 63, and the cavity 43 corresponding to the area of the water-repellent region 63 can be maintained. Therefore, the length from the edge of the cavity 43 to the corner of the solder 40 can be maintained, the thermal stress generated on the solder 40 due to the thermal cycle can be reduced, and cracks in the corner of the solder 40 can be generated. It can be prevented more reliably.

次に、このような土手部２５が形成されたダイパッド２０を含む半導体装置１０の製造方法について、図１９並びに図４〜図１０を用いて説明する。図１９は、第４の実施の形態の半導体装置の製造方法に含まれる撥水処理工程を説明するための図である。 Next, a method of manufacturing the semiconductor device 10 including the die pad 20 on which such a bank portion 25 is formed will be described with reference to FIGS. 19 and 4 to 10. FIG. 19 is a diagram for explaining a water repellent treatment step included in the method for manufacturing a semiconductor device according to the fourth embodiment.

第４の実施の形態の半導体装置１０についても、図４に示したフローチャートに従って製造される。この場合でも、図４に示した製造方法と同様にステップＳ１，Ｓ２が実施される。ステップＳ３の撥水処理工程において、リードフレーム８０に含まれるダイパッド２０の接合領域２１に、樹脂を塗布して撥水領域６３及び土手部２５を形成する。この際、ダイパッド２０のおもて面の所定の領域に塗布した樹脂から撥水領域６３と当該撥水領域６３の周囲を取り囲む土手部２５とを形成する（図１８参照）。なお、第１の実施の形態でダイパッド２０にレーザーにより形成された撥水領域２３に対して、当該撥水領域２３を取り囲むように樹脂により土手部２５を形成してもよい。撥水領域６３及び土手部２５の形成後、ダイパッド２０に対してプレス加工を行って、図１９に示されるように、ダイパッド２０のおもて面に突起部２４を形成する。なお、突起部２４については、第３の実施の形態と同様にして形成される。また、突起部２４は、ステップＳ２においてリードフレーム８０の形成時に形成してもよい。このステップＳ３以降は、図４に示したフローチャートのステップＳ４〜Ｓ７の工程が行われることで、図１７及び図１８に示す半導体装置１０が製造される。 The semiconductor device 10 of the fourth embodiment is also manufactured according to the flowchart shown in FIG. Even in this case, steps S1 and S2 are carried out in the same manner as in the manufacturing method shown in FIG. In the water-repellent treatment step of step S3, resin is applied to the joint region 21 of the die pad 20 included in the lead frame 80 to form the water-repellent region 63 and the bank portion 25. At this time, the water-repellent region 63 and the bank portion 25 surrounding the water-repellent region 63 are formed from the resin applied to the predetermined region on the front surface of the die pad 20 (see FIG. 18). The bank portion 25 may be formed of resin so as to surround the water-repellent region 23 with respect to the water-repellent region 23 formed on the die pad 20 by the laser in the first embodiment. After forming the water-repellent region 63 and the bank portion 25, the die pad 20 is press-processed to form the protrusion 24 on the front surface of the die pad 20 as shown in FIG. The protrusion 24 is formed in the same manner as in the third embodiment. Further, the protrusion 24 may be formed at the time of forming the lead frame 80 in step S2. After this step S3, the steps S4 to S7 of the flowchart shown in FIG. 4 are performed to manufacture the semiconductor device 10 shown in FIGS. 17 and 18.

このようにして得られた半導体装置１０は、ダイパッド２０上に撥水領域６３と当該撥水領域６３の周囲を取り囲む土手部２５とを形成している。このため、はんだ４０は、撥水領域６３に対応する箇所に確実に空洞部４３を含むようになり、撥水領域６３の面積に対応する空洞部４３を維持することができる。したがって、空洞部４３の縁部からはんだ４０の角部までの長さを維持することができ、熱サイクルによるはんだ４０に対して生じる熱応力を低減でき、はんだ４０の角部のクラックの発生をより確実に防止することができる。さらに、半導体装置１０は、ダイパッド２０に突起部２４が形成されているため、第３の実施の形態と同様に、半導体チップ５０とダイパッド２０との間隙を一定に薄く保つことができる。このため、半導体チップ５０に対するワイヤボンディングを適切に行うことが可能となる。したがって、半導体装置１０の信頼性が維持されるようになる。 The semiconductor device 10 thus obtained has a water-repellent region 63 and a bank portion 25 surrounding the water-repellent region 63 formed on the die pad 20. Therefore, the solder 40 surely includes the cavity 43 in the portion corresponding to the water-repellent region 63, and can maintain the cavity 43 corresponding to the area of the water-repellent region 63. Therefore, the length from the edge of the cavity 43 to the corner of the solder 40 can be maintained, the thermal stress generated on the solder 40 due to the thermal cycle can be reduced, and cracks in the corner of the solder 40 can be generated. It can be prevented more reliably. Further, in the semiconductor device 10, since the protrusion 24 is formed on the die pad 20, the gap between the semiconductor chip 50 and the die pad 20 can be kept constant and thin as in the third embodiment. Therefore, wire bonding to the semiconductor chip 50 can be appropriately performed. Therefore, the reliability of the semiconductor device 10 is maintained.

［第５の実施の形態］
第５の実施の形態では、撥水領域６３及び土手部２５並びに突起部２４を半導体チップ５０側に形成して、はんだ４０に空洞部４３を含ませるようにする場合について図２０（並びに図４）を用いて説明する。図２０は、第５の実施の形態の半導体装置の製造方法を説明するための図である。この場合でも、図４に示した製造方法と同様にステップＳ１，Ｓ２が実施される。ステップＳ３の撥水処理工程において、半導体チップ５０の制御回路部５２の裏面に樹脂を塗布して撥水領域６３及び土手部２５を形成する。なお、図２０には図示を省略しているものの、ダイパッド２０に、突起部２４を形成する。なお、突起部２４については、第３の実施の形態と同様にして形成される。また、突起部２４は、ステップＳ２においてリードフレーム８０の形成時に形成してもよい。そして、ステップＳ４によりダイパッド２０の接合領域２１にはんだ４０を塗布する。 [Fifth Embodiment]
In the fifth embodiment, the water-repellent region 63, the bank portion 25, and the protrusion 24 are formed on the semiconductor chip 50 side so that the solder 40 includes the cavity portion 43. FIG. 20 (and FIG. 4). ) Will be described. FIG. 20 is a diagram for explaining a method of manufacturing the semiconductor device according to the fifth embodiment. Even in this case, steps S1 and S2 are carried out in the same manner as in the manufacturing method shown in FIG. In the water-repellent treatment step of step S3, resin is applied to the back surface of the control circuit portion 52 of the semiconductor chip 50 to form the water-repellent region 63 and the bank portion 25. Although not shown in FIG. 20, a protrusion 24 is formed on the die pad 20. The protrusion 24 is formed in the same manner as in the third embodiment. Further, the protrusion 24 may be formed at the time of forming the lead frame 80 in step S2. Then, in step S4, the solder 40 is applied to the bonding region 21 of the die pad 20.

そして、ステップＳ５の半導体チップ５０のセット工程が行われる。すなわち、リードフレーム８０に含まれるダイパッド２０上に塗布されたはんだ４０上にこのように撥水領域６３及び土手部２５が形成された半導体チップ５０を位置合わせし（図２０（Ａ））、加熱しながら半導体チップ５０をはんだ４０に接合してダイパッド２０側に押圧してセットする。はんだ４０（第１部分４１）により半導体チップ５０のトランジスタ部５１はダイパッド２０に接合する。一方、はんだ４０（第２部分４２）は、半導体チップ５０の撥水領域６３及び土手部２５を十分に濡らすことができず、撥水領域６３及び土手部２５以外は十分に濡らすことができる。このため、はんだ４０（第２部分４２）は、図２０（Ｂ）に示されるように、撥水領域６３及び土手部２５に対向する箇所には空洞部４３を含んで、半導体チップ５０の制御回路部５２とダイパッド２０とを接合する。この際のはんだ４０の厚さは、第１の実施の形態と同様に、５０μｍ以上、１００μｍ以下である。これ以降は、図４に示したステップＳ６，Ｓ７と同様の工程を行うことで、半導体装置１０が得られる。 Then, the step of setting the semiconductor chip 50 in step S5 is performed. That is, the semiconductor chip 50 in which the water-repellent region 63 and the bank portion 25 are formed in this way is aligned on the solder 40 applied on the die pad 20 included in the lead frame 80 (FIG. 20A) and heated. While joining the semiconductor chip 50 to the solder 40, press it against the die pad 20 to set it. The transistor portion 51 of the semiconductor chip 50 is joined to the die pad 20 by the solder 40 (first portion 41). On the other hand, the solder 40 (second portion 42) cannot sufficiently wet the water-repellent region 63 and the bank portion 25 of the semiconductor chip 50, and can sufficiently wet the regions other than the water-repellent region 63 and the bank portion 25. Therefore, as shown in FIG. 20B, the solder 40 (second portion 42) includes a cavity portion 43 at a position facing the water-repellent region 63 and the bank portion 25, and controls the semiconductor chip 50. The circuit unit 52 and the die pad 20 are joined. The thickness of the solder 40 at this time is 50 μm or more and 100 μm or less, as in the first embodiment. After that, the semiconductor device 10 can be obtained by performing the same steps as in steps S6 and S7 shown in FIG.

このようにして得られた半導体装置１０も、第４の実施の形態と同様に、ダイパッド２０上に撥水領域６３と当該撥水領域６３の周囲を取り囲む土手部２５とを形成している。このため、はんだ４０は、撥水領域６３に対応する箇所に確実に空洞部４３を含むようになり、撥水領域６３の面積に対応する空洞部４３を維持することができる。したがって、空洞部４３の縁部からはんだ４０の角部までの長さを維持することができ、熱サイクルによるはんだ４０に対して生じる熱応力を低減でき、はんだ４０の角部のクラックの発生をより確実に防止することができる。さらに、半導体装置１０は、ダイパッド２０に突起部２４が形成されているため、第４の実施の形態と同様に、半導体チップ５０とダイパッド２０との間隙を一定に薄く保つことができる。このため、半導体チップ５０に対するワイヤボンディングを適切に行うことが可能となる。したがって、半導体装置１０の信頼性が維持されるようになる。 The semiconductor device 10 thus obtained also has a water-repellent region 63 and a bank portion 25 surrounding the water-repellent region 63 formed on the die pad 20 as in the fourth embodiment. Therefore, the solder 40 surely includes the cavity 43 in the portion corresponding to the water-repellent region 63, and can maintain the cavity 43 corresponding to the area of the water-repellent region 63. Therefore, the length from the edge of the cavity 43 to the corner of the solder 40 can be maintained, the thermal stress generated on the solder 40 due to the thermal cycle can be reduced, and cracks in the corner of the solder 40 can be generated. It can be prevented more reliably. Further, in the semiconductor device 10, since the protrusion 24 is formed on the die pad 20, the gap between the semiconductor chip 50 and the die pad 20 can be kept constant and thin as in the fourth embodiment. Therefore, wire bonding to the semiconductor chip 50 can be appropriately performed. Therefore, the reliability of the semiconductor device 10 is maintained.

１０ 半導体装置
２０ ダイパッド
２１ 接合領域
２２ 吊りピン部
２３，５３，６３ 撥水領域
２３ａ 最大領域
２４ 突起部
２５ 土手部
３０ 接続端子
４０ はんだ
４１ 第１部分
４２ 第２部分
４３ 空洞部
５０ 半導体チップ
５１ トランジスタ部
５２ 制御回路部
６０ ボンディングワイヤ
７０ 封止部材
７１，７２ 封止側面
８０ リードフレーム
８１ フレーム部
８２ タイバー 10 Semiconductor device 20 Die pad 21 Bonding area 22 Suspension pin part 23, 53, 63 Water repellent area 23a Maximum area 24 Protrusion part 25 Bank part 30 Connection terminal 40 Solder 41 First part 42 Second part 43 Cavity part 50 Semiconductor chip 51 Transistor Part 52 Control circuit part 60 Bonding wire 70 Sealing member 71, 72 Sealing side surface 80 Lead frame 81 Frame part 82 Tie bar

Claims (22)

平面視で一端部に構成されるトランジスタを備えるトランジスタ部と残りの部分に構成される制御回路を備える制御回路部とを含む半導体チップと、
おもて面の接合領域に前記半導体チップが接合されるダイパッドと、
前記半導体チップの裏面と前記接合領域との間に設けられ、前記半導体チップと前記接合領域とを接合するはんだと、
を有し、
前記はんだは、平面視で前記トランジスタ部に重複する第１部分と前記制御回路部に重複し、空洞部を含む第２部分とを備える、
半導体装置。 A semiconductor chip including a transistor part having a transistor formed at one end in a plan view and a control circuit part having a control circuit formed at the remaining part.
A die pad to which the semiconductor chip is bonded to the bonding region of the front surface, and
Solder provided between the back surface of the semiconductor chip and the bonding region to bond the semiconductor chip and the bonding region, and
Have,
The solder includes a first portion that overlaps the transistor portion and a second portion that overlaps the control circuit portion and includes a cavity portion in a plan view.
Semiconductor device. 前記第２部分は、前記接合領域の端辺から内側に、前記接合領域の辺の長さに対して１０％入り込んで囲まれる領域内に前記空洞部を含む、
請求項１に記載の半導体装置。 The second portion includes the cavity in a region surrounded by 10% of the length of the side of the joint region inside from the end side of the joint region.
The semiconductor device according to claim 1. 前記第２部分は、平面視で円形の前記空洞部を前記第２部分の中央部に含む、
請求項１または２に記載の半導体装置。 The second portion includes the hollow portion that is circular in a plan view in the central portion of the second portion.
The semiconductor device according to claim 1 or 2. 前記ダイパッドは、前記接合領域の前記空洞部に対応する箇所に撥水領域が形成されている、
請求項１乃至３のいずれかに記載の半導体装置。 The die pad has a water-repellent region formed at a portion corresponding to the cavity portion of the joint region.
The semiconductor device according to any one of claims 1 to 3. 前記撥水領域における表面粗さは、前記撥水領域以外の前記接合領域の表面粗さよりも粗い、
請求項４に記載の半導体装置。 The surface roughness in the water-repellent region is coarser than the surface roughness of the joint region other than the water-repellent region.
The semiconductor device according to claim 4. 前記撥水領域は、酸化膜が形成されている、
請求項４または５に記載の半導体装置。 An oxide film is formed in the water-repellent region.
The semiconductor device according to claim 4 or 5. 前記撥水領域は、樹脂が塗布されている、
請求項４または５に記載の半導体装置。 The water-repellent region is coated with resin.
The semiconductor device according to claim 4 or 5. 前記半導体チップは、前記裏面の前記空洞部に対応する箇所に撥水領域が形成されている、
請求項１乃至３のいずれかに記載の半導体装置。 In the semiconductor chip, a water-repellent region is formed at a portion corresponding to the cavity on the back surface.
The semiconductor device according to any one of claims 1 to 3. 前記撥水領域は、樹脂が塗布されている、
請求項８に記載の半導体装置。 The water-repellent region is coated with resin.
The semiconductor device according to claim 8. 前記ダイパッドの前記接合領域の重心から離間して、前記接合領域の前記第２部分が塗布される領域側に突起部が形成されている、
請求項４乃至９のいずれかに記載の半導体装置。 A protrusion is formed on the region side of the joint region to which the second portion is applied, away from the center of gravity of the joint region of the die pad.
The semiconductor device according to any one of claims 4 to 9. 前記突起部は、前記撥水領域の中心から離間して、前記接合領域の前記第２部分が塗布される領域側に形成されている、
請求項１０に記載の半導体装置。 The protrusion is formed on the region side where the second portion of the joint region is applied, away from the center of the water repellent region.
The semiconductor device according to claim 10. 前記ダイパッドは、前記撥水領域を取り囲み、前記ダイパッドの主面からの高さが前記撥水領域より高い土手部が形成されている、
請求項４乃至１１に記載の半導体装置。 The die pad surrounds the water-repellent region, and a bank portion having a height from the main surface of the die pad higher than the water-repellent region is formed.
The semiconductor device according to claims 4 to 11. 前記土手部は樹脂により形成されている、
請求項１２に記載の半導体装置。 The bank portion is made of resin.
The semiconductor device according to claim 12. 平面視で一端部に構成されるトランジスタを備えるトランジスタ部と残りの部分に構成される制御回路を備える制御回路部とを含む半導体チップと、前記半導体チップが接合される接合領域がおもて面に設定されたダイパッドとを用意する用意工程と、
前記半導体チップの前記制御回路部の裏面、または、前記ダイパッドの前記接合領域の前記半導体チップの前記制御回路部に対応する領域のいずれかに撥水領域を形成する撥水処理工程と、
前記ダイパッドにはんだを介して前記半導体チップを接合する工程と、
を有する半導体装置の製造方法。 A semiconductor chip including a transistor portion having a transistor formed at one end in a plan view and a control circuit portion having a control circuit formed at the remaining portion, and a bonding region to which the semiconductor chip is bonded are front surfaces. Preparation process to prepare the die pad set to
A water-repellent treatment step of forming a water-repellent region on either the back surface of the control circuit portion of the semiconductor chip or a region corresponding to the control circuit portion of the semiconductor chip in the bonding region of the die pad.
The process of joining the semiconductor chip to the die pad via solder,
A method for manufacturing a semiconductor device having. 前記撥水処理工程において、前記ダイパッドに対してレーザー加工を行って前記撥水領域を形成する、
請求項１４に記載の半導体装置の製造方法。 In the water-repellent treatment step, the die pad is laser-processed to form the water-repellent region.
The method for manufacturing a semiconductor device according to claim 14. 前記撥水処理工程において、前記半導体チップの前記制御回路部の裏面に樹脂を塗布して前記撥水領域を形成する、
請求項１５に記載の半導体装置の製造方法。 In the water-repellent treatment step, a resin is applied to the back surface of the control circuit portion of the semiconductor chip to form the water-repellent region.
The method for manufacturing a semiconductor device according to claim 15. 前記ダイパッドの前記接合領域の重心から前記接合領域の前記制御回路部に対応する領域側に突起部が形成されている、
請求項１４に記載の半導体装置の製造方法。 A protrusion is formed from the center of gravity of the joint region of the die pad to the region side of the joint region corresponding to the control circuit portion.
The method for manufacturing a semiconductor device according to claim 14. 前記撥水処理工程において、前記撥水領域と前記撥水領域を取り囲み、前記ダイパッドからの高さが前記撥水領域より高い土手部とを形成する、
請求項１４または１６に記載の半導体装置の製造方法。 In the water-repellent treatment step, the water-repellent region and the water-repellent region are surrounded, and a bank portion whose height from the die pad is higher than that of the water-repellent region is formed.
The method for manufacturing a semiconductor device according to claim 14 or 16. 前記撥水領域及び前記土手部は樹脂により形成する、
請求項１８に記載の半導体装置の製造方法。 The water-repellent region and the bank portion are formed of resin.
The method for manufacturing a semiconductor device according to claim 18. 平面視で一端部に構成されるトランジスタを備えるトランジスタ部と残りの部分に構成される制御回路を備える制御回路部とを含む半導体チップと、
おもて面の接合領域に前記半導体チップが接合されるダイパッドと、
前記半導体チップの裏面と前記接合領域との間に設けられ、前記半導体チップと前記接合領域とを接合するはんだと、
を有し、
前記はんだは、平面視で前記トランジスタ部に重複する第１部分と前記制御回路部に重複し、前記はんだの空隙率が前記第１部分よりも大きい第２部分とを備える、
半導体装置。 A semiconductor chip including a transistor part having a transistor formed at one end in a plan view and a control circuit part having a control circuit formed at the remaining part.
A die pad to which the semiconductor chip is bonded to the bonding region of the front surface, and
Solder provided between the back surface of the semiconductor chip and the bonding region to bond the semiconductor chip and the bonding region, and
Have,
The solder includes a first portion that overlaps the transistor portion in a plan view and a second portion that overlaps the control circuit portion and has a porosity of the solder larger than that of the first portion.
Semiconductor device. 前記第２部分の空隙率は、１％以上、１０％未満である、
請求項２０に記載の半導体装置。 The porosity of the second portion is 1% or more and less than 10%.
The semiconductor device according to claim 20. 前記第１部分の空隙率は、１０％以上、３０％以下である、
請求項２０または２１に記載の半導体装置。 The porosity of the first portion is 10% or more and 30% or less.
The semiconductor device according to claim 20 or 21.
JP2019175304A 2019-06-21 2019-09-26 Semiconductor device and semiconductor device manufacturing method Active JP7400293B2 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019115114 2019-06-21
JP2019115114 2019-06-21

Publications (2)

Publication Number Publication Date
JP2021002637A true JP2021002637A (en) 2021-01-07
JP7400293B2 JP7400293B2 (en) 2023-12-19

Family

ID=73995579

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019175304A Active JP7400293B2 (en) 2019-06-21 2019-09-26 Semiconductor device and semiconductor device manufacturing method

Country Status (1)

Country Link
JP (1) JP7400293B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023243256A1 (en) * 2022-06-13 2023-12-21 富士電機株式会社 Semiconductor device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4251792B2 (en) 2001-07-03 2009-04-08 三菱電機株式会社 Semiconductor device
JP2004047783A (en) 2002-07-12 2004-02-12 Nissan Motor Co Ltd Cooling structure of element
JP2008181908A (en) 2007-01-23 2008-08-07 Rohm Co Ltd Semiconductor device and lead frame therefor
JP6487280B2 (en) 2015-06-11 2019-03-20 ルネサスエレクトロニクス株式会社 Semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023243256A1 (en) * 2022-06-13 2023-12-21 富士電機株式会社 Semiconductor device

Also Published As

Publication number Publication date
JP7400293B2 (en) 2023-12-19

Similar Documents

Publication Publication Date Title
US6992385B2 (en) Semiconductor device, a method of manufacturing the same and an electronic device
JP4078993B2 (en) Semiconductor device
JP6433590B2 (en) Power semiconductor device manufacturing method and power semiconductor device
US20140042609A1 (en) Semiconductor device and method of manufacturing the same
JP2006517744A (en) Alternative FLMP package design and package manufacturing method
JP2002110893A (en) Semiconductor device
JP6610590B2 (en) Semiconductor device and manufacturing method thereof
JP5011562B2 (en) Semiconductor device and manufacturing method thereof
JP6448388B2 (en) Power semiconductor device
JP2019186326A (en) Semiconductor device and manufacturing method of the same
US9076782B2 (en) Semiconductor device and method of manufacturing same
JP2021002637A (en) Semiconductor device and manufacturing method of semiconductor device
JP6551432B2 (en) Semiconductor device and method of manufacturing the same
JP2008016469A (en) Semiconductor device
JP2006196765A (en) Semiconductor device
JP6423147B2 (en) Power semiconductor device and manufacturing method thereof
JP2021027146A (en) Semiconductor device
JP2021027211A (en) Electronic device
JP6619119B1 (en) Semiconductor device
JP7390826B2 (en) Semiconductor device and semiconductor device manufacturing method
JP7322467B2 (en) semiconductor equipment
JP2018067681A (en) Semiconductor device and manufacturing method of the same
JP2022027162A (en) Semiconductor device
JP5254374B2 (en) Electronic component and manufacturing method thereof
JP2023105546A (en) Semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220810

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230428

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230606

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230804

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231107

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231120

R150 Certificate of patent or registration of utility model

Ref document number: 7400293

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150