JP2020195080A - 異常検出装置 - Google Patents
異常検出装置 Download PDFInfo
- Publication number
- JP2020195080A JP2020195080A JP2019100270A JP2019100270A JP2020195080A JP 2020195080 A JP2020195080 A JP 2020195080A JP 2019100270 A JP2019100270 A JP 2019100270A JP 2019100270 A JP2019100270 A JP 2019100270A JP 2020195080 A JP2020195080 A JP 2020195080A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- abnormality
- input control
- control voltage
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
VCOの入力制御電圧が所定の範囲内で変化するか否かを判定するため、システムは変調周期の初期にVCOの入力制御電圧を一定とする異常判定期間を設け、入力制御電圧がこの異常判定期間中に下限閾値電圧を下回っているか否かを比較判定する。このとき入力制御電圧が下限閾値電圧を下回っていれば下限異常と判定できる。またシステムは、変調周期の終期にVCOの入力制御電圧を一定とする異常判定期間を設けることで、異常判定期間中に入力制御電圧が上限閾値電圧を上回っているか否かを比較判定する。このとき入力制御電圧が上限閾値電圧を上回っていれば上限異常と判定できる。
図1から図5は、第1実施形態の説明図を示す。図1に示すように、PLL回路1は、VCO2(Voltage Controlled Oscillator)、分周器3、MMD4(Multi Modulus Divider)、位相比較器5、ループフィルタ6、小数点演算ロジック部7、変調信号生成器8、及び、ロジック回路9を備え、外部の基準信号生成器(図示せず)により生成された基準信号Reference Clockを位相比較器5に入力し、ロジック回路9の制御に基づいて動作する。ロジック回路9は、ハードウェアにより制御主体を構成するもので異常検出部として機能し、必要に応じて非遷移的実体的記録媒体としてのメモリを備える。
CMOSスイッチによる切替スイッチ11が異常検出装置10の入力部分に追加されているため、異常検出装置10が入力制御電圧Vcを検出するタイミングや周期を任意に決定できる。
以下、図4及び図5を参照し、平均部12の検出電圧Vc2の中心値と上限閾値VtH及び下限閾値VtLの設計例を説明する。FCM変調方式を用いた場合、出力周波数fcが線形的に変化するランプ期間Ramp中の検出電圧Vc2の中心値は(Vc2_start+Vc2_stop)/2に設定すると良く、例えば、電源電圧Vddの1/2であるVdd/2を中心値に設定すると良い。
図6及び図7は、第2実施形態の説明図を示す。図6に示すように、異常検出装置210は、異常検出装置10の構成の他、プリチャージ部30を備える。プリチャージ部30は、平均部12により入力制御電圧Vcの検出電圧Vc2を平均化する前に当該検出電圧Vc2をプリチャージするために設けられる。
本実施形態によれば、プリチャージ部30が入力制御電圧Vcの検出電圧Vc2をプリチャージしているため、当該検出電圧Vc2の初期収束時間を短縮できる。また、プリチャージ部30が、実際に変調を開始するタイミングt1の前に検出電圧Vc2の中心値に近い電圧値まで検出ノードにプリチャージした場合には、初期期間t1〜t2中に誤検出防止のための異常検出マスクを行う必要がなくなる。
図8は、第3実施形態の説明図を示す。変調方式は、前述実施形態で説明したFCM変調に限らず他の線形又は非線形に変化する各種の変調方式を用いることができ、周波数を非線形的(例えば、ステップ状)に変化させる場合にも適用できる。
平均部12の検出電圧Vc2の一変調周期当たりの中心値を見積もることができれば、任意の周波数変調方式を適用しても異常検出できる。例えば図8に示すように、VCO2の出力周波数fcを所定の2周波数にステップ的に変化させる周波数変調方式を適用しても良い。この場合、図1に示す変調信号生成器8は、ステップ状に入力制御電圧Vcを変化させるための変調信号を生成する。
前述した複数の実施形態の構成、機能を組み合わせても良い。前述実施形態の一部を、課題を解決できる限りにおいて省略した態様も実施形態と見做すことが可能である。また、特許請求の範囲に記載した文言によって特定される発明の本質を逸脱しない限度において考え得るあらゆる態様も実施形態と見做すことが可能である。
Claims (5)
- 入力制御電圧に応じて周波数を変化させる信号を出力するVCO(2)を用いて前記入力制御電圧を周期的に制御することで前記VCOの出力周波数を所定の周波数変調方式により前記周期的に制御するように構成されるPLL回路(1)についての異常検出装置(10;210)であって、
前記周期的に変化する前記入力制御電圧を検出して平均化する平均部(12)と、
前記平均部により平均化された検出電圧が正常範囲から外れているか否かを判定することで異常検出する異常検出部(9)と、
を備える異常検出装置。 - 前記異常検出部は、所定の周波数範囲から逸脱しているか否かの異常検出、及び、所定の周波数変調の異常検出を同時に行う請求項1記載の異常検出装置。
- 前記平均部は、RCローパスフィルタ回路を用いて構成され、前記RCローパスフィルタ回路の時定数が調整可能に構成されている請求項1または2記載の異常検出装置。
- 前記平均部が平均化する前に前記入力制御電圧の前記検出電圧をプリチャージするプリチャージ部(30)、をさらに備える請求項1から3の何れか一項に記載の異常検出装置。
- 前記異常検出部は、前記周波数が前記周期的に変化する特性であれば、前記周波数が線形的に変化するか非線形に変化するかに拘わらず異常検出する請求項1から4の何れか一項に記載の異常検出装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019100270A JP7120155B2 (ja) | 2019-05-29 | 2019-05-29 | 異常検出装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019100270A JP7120155B2 (ja) | 2019-05-29 | 2019-05-29 | 異常検出装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020195080A true JP2020195080A (ja) | 2020-12-03 |
JP7120155B2 JP7120155B2 (ja) | 2022-08-17 |
Family
ID=73548077
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019100270A Active JP7120155B2 (ja) | 2019-05-29 | 2019-05-29 | 異常検出装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7120155B2 (ja) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002314413A (ja) * | 2001-04-17 | 2002-10-25 | Ando Electric Co Ltd | 位相同期ループ回路 |
JP2005191999A (ja) * | 2003-12-26 | 2005-07-14 | Matsushita Electric Ind Co Ltd | 変調器、半導体集積回路、有線および無線通信装置 |
JP2007166003A (ja) * | 2005-12-09 | 2007-06-28 | Matsushita Electric Ind Co Ltd | Pll回路 |
JP2008072257A (ja) * | 2006-09-12 | 2008-03-27 | Fujitsu Ltd | 位相同期発振器及びその制御方法 |
JP2011166473A (ja) * | 2010-02-10 | 2011-08-25 | Seiko Epson Corp | 半導体集積回路 |
JP2011234104A (ja) * | 2010-04-27 | 2011-11-17 | Renesas Electronics Corp | スペクトラム拡散クロック生成回路及びその制御方法 |
-
2019
- 2019-05-29 JP JP2019100270A patent/JP7120155B2/ja active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002314413A (ja) * | 2001-04-17 | 2002-10-25 | Ando Electric Co Ltd | 位相同期ループ回路 |
JP2005191999A (ja) * | 2003-12-26 | 2005-07-14 | Matsushita Electric Ind Co Ltd | 変調器、半導体集積回路、有線および無線通信装置 |
JP2007166003A (ja) * | 2005-12-09 | 2007-06-28 | Matsushita Electric Ind Co Ltd | Pll回路 |
JP2008072257A (ja) * | 2006-09-12 | 2008-03-27 | Fujitsu Ltd | 位相同期発振器及びその制御方法 |
JP2011166473A (ja) * | 2010-02-10 | 2011-08-25 | Seiko Epson Corp | 半導体集積回路 |
JP2011234104A (ja) * | 2010-04-27 | 2011-11-17 | Renesas Electronics Corp | スペクトラム拡散クロック生成回路及びその制御方法 |
Also Published As
Publication number | Publication date |
---|---|
JP7120155B2 (ja) | 2022-08-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7285997B2 (en) | Delay locked loop circuit and method | |
US5272453A (en) | Method and apparatus for switching between gain curves of a voltage controlled oscillator | |
US6704381B1 (en) | Frequency acquisition rate control in phase lock loop circuits | |
US8264260B2 (en) | Delay locked loop and method of driving delay locked loop | |
US5870002A (en) | Phase-frequency lock detector | |
US6411142B1 (en) | Common bias and differential structure based DLL with fast lockup circuit and current range calibration for process variation | |
US20070159914A1 (en) | Semiconductor integrated circuit | |
JP2000224029A (ja) | 遅延同期ル―プ及びこれに対する制御方法 | |
US9285778B1 (en) | Time to digital converter with successive approximation architecture | |
US7271619B2 (en) | Charge pump circuit reducing noise and charge error and PLL circuit using the same | |
KR101996292B1 (ko) | 클럭 생성 회로 | |
KR20190139007A (ko) | 비대칭 펄스 폭 비교 회로 및 이를 포함하는 클럭 위상 보정 회로 | |
US6897691B2 (en) | Phase locked loop with low steady state phase errors and calibration circuit for the same | |
US6826248B2 (en) | Phase locked loop circuit | |
US6614318B1 (en) | Voltage controlled oscillator with jitter correction | |
US7622968B2 (en) | Delay locked loop | |
JP2020195080A (ja) | 異常検出装置 | |
US7236025B2 (en) | PLL circuit and program for same | |
US20020027967A1 (en) | Delay locked-loop circuit for reducing load of variable delay unit at high-frequency operation and locking external clock signal stably | |
KR20050007821A (ko) | 적응적 가변 대역폭을 갖는 위상 동기 루프 회로 | |
JP3080007B2 (ja) | Pll回路 | |
KR102316443B1 (ko) | 지연 잠금 루프의 지연 범위를 제어하는 지연 잠금 회로 및 방법 | |
KR101832197B1 (ko) | 위상고정루프 장치 | |
US5627496A (en) | PLL and phase detection circuit therefor | |
KR20040040047A (ko) | 빠른 락시간을 가지는 디글리치 회로를 사용한 적응대역폭 위상 고정 루프 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210825 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220624 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220705 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220718 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 7120155 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |