JP2007166003A - Ｐｌｌ回路 - Google Patents

Abstract

【課題】直列接続されたＰＬＬ回路について、特にリセット時や電源投入時における異常なクロック信号の発生を抑制する。
【解決手段】直列接続された二つのＰＬＬ回路（１０Ａ，２０）からなるＰＬＬ回路において、前段のＰＬＬ回路（１０Ａ）は、出力クロック信号を生成する電圧制御発振器（１０４）、及び電圧制御発振器（１０４）に入力される制御電圧が所定の範囲にあるか否かを検出し、当該検出結果を示す検出信号を出力する制御電圧検出回路（１０６）を備えている。後段のＰＬＬ回路（２０）は、前段のＰＬＬ回路（１０Ａ）から出力された検出信号が第１の論理レベルのとき、停止する一方、当該検出信号が第２の論理レベルのとき、動作する。
【選択図】図１

Description

本発明は、ＰＬＬ（フェーズ・ロックド・ループ）回路に関し、特に、複数のＰＬＬ回路が直列に接続されてなるＰＬＬ回路に関するものである。

最近の大規模化したシステムＬＳＩの内部にはさまざまな種類及び用途のＰＬＬ回路が搭載されている。システムＬＳＩでは各エリアの用途に合わせてジッターフィルタ処理、周波数変調、クロック多相化などを行う必要から複数のＰＬＬ回路を直列に接続して用いることがある。

直列接続されたＰＬＬ回路における前段のＰＬＬ回路が出力するクロック信号の周波数は、リセット時や電源投入時などには不安定であり、異常な周波数となることがある。このような異常な周波数のクロック信号に基づいて後段のＰＬＬ回路が動作した場合、さらに異常なクロック信号が生成されることとなる。この異常なクロック信号を受けてＣＰＵなどが動作を開始した場合、ＣＰＵが誤動作することがある。

従来、ウォッチドックタイマによって異常なクロック信号を監視し、異常なクロック信号が検出された場合、当該クロック信号を無効にすることが行われている（例えば、特許文献１参照）。
特開平５―６１７２５号公報

上記の従来技術によると、直列接続されたＰＬＬ回路から出力されたクロック信号を受けたＣＰＵなどが誤動作することを回避することはできる。しかし、リセット時や電源投入時などにおいて、特に異常な高周波発振状態のＰＬＬ回路及びＰＬＬ回路からの出力クロック信号を受けたＣＰＵにおける充放電による消費電流増加を抑制することは困難である。また、直列接続されたＰＬＬ回路において、前段のＰＬＬ回路から出力されたクロック信号が異常であった場合、後段のＰＬＬ回路が安定発振状態に移行するまでに要する時間は比較的長くなってしまう。これらの問題は、特に携帯機器のように低消費電力化が求められ、また、頻繁に電源がオン／オフされる機器の場合には重大である。

上記問題に鑑み、本発明は、直列接続されたＰＬＬ回路について、特にリセット時や電源投入時における異常なクロック信号の発生を抑制することを課題とする。

上記課題を解決するために本発明が講じた手段は、第１のＰＬＬ回路と、前記第１のＰＬＬ回路の出力クロック信号を基準クロック信号として受けて動作する第２のＰＬＬ回路とを備えたＰＬＬ回路であって、前記第１のＰＬＬ回路は、前記出力クロック信号を生成する電圧制御発振器と、前記電圧制御発振器に入力される制御電圧が所定の範囲にあるか否かを検出し、当該検出結果を示す検出信号を出力する制御電圧検出回路とを備えたものであり、前記第２のＰＬＬ回路は、前記第１のＰＬＬ回路から出力された検出信号が第１の論理レベルのとき、停止する一方、当該検出信号が第２の論理レベルのとき、動作するものである。

これによると、制御電圧検出回路によって第１のＰＬＬ回路の発振周波数を決定する制御電圧が所定の範囲にあるか否かが検出され、その検出結果に応じて第２のＰＬＬ回路の動作／停止が制御される。したがって、第１のＰＬＬ回路が異常発振している場合には、第２のＰＬＬ回路を停止させることが可能となり、本ＰＬＬ回路から異常なクロック信号が発生することが抑制される。

また、本発明が講じた手段は、第１のＰＬＬ回路と、前記第１のＰＬＬ回路の出力クロック信号を基準クロック信号として受けて動作する第２のＰＬＬ回路とを備えたＰＬＬ回路であって、前記第１及び第２のＰＬＬ回路のいずれか一方は、前記出力クロック信号の周波数が所定の範囲にあるか否かを検出し、当該検出結果を示す検出信号を出力する発振周波数検出回路を備えたものであり、前記第２のＰＬＬ回路は、前記検出信号が第１の論理レベルのとき、停止する一方、当該検出信号が第２の論理レベルのとき、動作するものである。

これによると、発振周波数検出回路によって第１のＰＬＬ回路の発振周波数が所定の範囲にあるか否かが検出され、その検出結果に応じて第２のＰＬＬ回路の動作／停止が制御される。したがって、第１のＰＬＬ回路が異常発振している場合には、第２のＰＬＬ回路を停止させることが可能となり、本ＰＬＬ回路から異常なクロック信号が発生することが抑制される。

好ましくは、前記第１のＰＬＬ回路は、前記第１のＰＬＬ回路に与えられた電源電圧が所定の電圧を下回っているか否かを検出し、当該検出結果を示す検出信号を出力する電源電圧検出回路と、前記制御電圧検出回路及び電源電圧検出回路のそれぞれから出力された検出信号について所定の論理演算を行い、当該論理演算結果を、前記第２のＰＬＬ回路に与えられる検出信号として出力する論理演算回路とを備えたものとする。

これによると、例えば、リセット時や電源投入時などにおいて、第１のＰＬＬ回路に与えられた電源電圧が所定の電圧を下回っている場合にも第２のＰＬＬ回路が停止し、本ＰＬＬ回路から異常なクロック信号が発生することが抑制される。

本発明によると、ＰＬＬ回路が安定発振状態に移行するまでの時間、すなわち、ロック時間が短くなるとともに、リセット時や電源投入時などにおける過渡的な消費電流増加を抑制することができる。

以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。

（第１の実施形態）
図１は、第１の実施形態に係るＰＬＬ回路の構成を示す。本ＰＬＬ回路は、直列に接続された二つのＰＬＬ回路１０Ａ及び２０からなる。ＰＬＬ回路２０は、ＰＬＬ回路１０Ａから出力されたクロック信号ＣＫｏ１を基準クロック信号として受けて動作し、本ＰＬＬ回路の出力であるクロック信号ＣＫｏ２を生成する。ＰＬＬ回路２０は、ＰＬＬ回路１０Ａから受けた信号（検出信号）Ｓ３が“Ｌ”のとき停止し、“Ｈ”のとき動作する。

ＰＬＬ回路１０Ａは、フェーズディテクタ回路（ＰＤ）１０１、チャージポンプ回路（ＣＰ）１０２、ループフィルタ（ＬＰＦ）１０３、電圧制御発振器（ＶＣＯ）１０４、分周回路１０５、制御電圧検出回路（ＶＤ）１０６、電源電圧検出回路１０７、及びＡＮＤゲート１０８を備えている。フェーズディテクタ回路１０１は、基準クロック信号ＣＫｒとフィードバッククロック信号ＣＫｆとの位相差に応じた電圧を発生する。チャージポンプ回路１０２は、フェーズディテクタ回路１０１の出力電圧に応じた電流を出力する。ループフィルタ１０３は、チャージポンプ回路１０２の出力電流に基づく電圧の低周波成分を通過させる。電圧制御発振器１０４は、ループフィルタ１０３の出力電圧Ｖｃに従って発振周波数を変化させ、クロック信号ＣＫｏ１を出力する。分周回路１０５は、電圧制御発振器１０４から出力されたクロック信号ＣＫｏ１を分周して、フィードバッククロック信号ＣＫｆを生成する。以上は、一般的なＰＬＬ回路の構成例であり、ＰＬＬ回路２０も基本的にはこれと同様の構成をしている。

一方、ＡＮＤゲート１０８は、後述する制御電圧検出回路１０６から出力された信号（検出信号）Ｓ１及び同じく後述する電源電圧検出回路１０７から出力された信号（検出信号）Ｓ２の論理積を演算し、信号（検出信号）Ｓ３を出力する。すなわち、信号Ｓ１及びＳ２のいずれか一方が“Ｌ”のとき、信号Ｓ３は“Ｌ”となり、いずれもが“Ｈ”のとき、信号Ｓ３は“Ｈ”となる。

制御電圧検出回路１０６は、電圧制御発振器１０４に入力される電圧（制御電圧）Ｖｃが所定の範囲にあるか否かを検出し、当該検出結果を示す信号Ｓ２を出力する。図２は、制御電圧検出回路１０６の内部構成を示す。具体的には、制御電圧検出回路１０６は、電圧Ｖｃと上限基準電圧Ｖｒ１との大小を比較する比較器１０６２、電圧Ｖｃと下限基準電圧Ｖｒ２との大小を比較する比較器１０６３、及びこれら比較器の出力の論理積（信号Ｓ１）を出力するＡＮＤゲート１０６４を備えている。この構成によると、電圧Ｖｃが下限基準電圧Ｖｒ２から上限基準電圧Ｖｒ１までの間にある場合には信号Ｓ１は“Ｈ”となり、それ以外の場合、すなわち、電圧Ｖｃが所定の範囲を外れた場合には信号Ｓ１は“Ｌ”となる。

図３は、ループフィルタ１０３の出力電圧Ｖｃのグラフである。ＰＬＬ回路１０Ａを例に説明すると、一般にＰＬＬ回路は、リセット時や電源投入時に基準クロック信号ＣＫｒに同期するようにループフィルタ１０３の出力電圧Ｖｃを上昇させる。電圧制御発振器１０４の発振周波数は電圧Ｖｃが大きくなるほど高くなる。そして、ＰＬＬロックタイムＴの時間を経てループフィルタ１０３の出力電圧Ｖｃは一定電圧に収束する。したがって、電圧Ｖｒ１及びＶｒ２は、上記の一定電圧を含むような範囲で設定すればよい。こうすることで、ループフィルタ１０３の出力電圧Ｖｃがクロック信号ＣＫｏ１の許容周波数の範囲に対応する電圧範囲を外れたとき、信号Ｓ１が“Ｌ”となることによって信号Ｓ３は“Ｌ”となり、ＰＬＬ回路２０は停止する。すなわち、非ロック状態のＰＬＬ回路１０Ａの出力クロック信号ＣＫｏ１を受けてＰＬＬ回路２０が異常発振することがない。

図１に戻り、電源電圧検出回路１０７は、ＰＬＬ回路１０Ａに与えられた電源電圧が電圧Ｖ１を下回っているか否かを検出し、当該検出結果を示す信号（検出信号）Ｓ２を出力する。具体的には、電源電圧検出回路１０７は、ＰＬＬ回路１０Ａに与えられた電源電圧及び所定の電圧Ｖ１の大小を比較し、当該比較結果を出力する比較器で実現可能である。これにより、特に電源投入時や瞬時停電時などにたとえ信号Ｓ２が“Ｈ”であっても、ＰＬＬ回路１０Ａの電源電圧が電圧Ｖ１以下になったとき、信号Ｓ２が“Ｌ”となることよって信号Ｓ３は“Ｌ”となり、ＰＬＬ回路２０は停止する。すなわち、低電圧時にＰＬＬ回路２０が不要な動作をすることがない。

以上、本実施形態によると、直列に接続された二つのＰＬＬ回路からなるＰＬＬ回路において、後段のＰＬＬ回路は前段のＰＬＬ回路の発振周波数が所望値近くになってから動作するため、後段のＰＬＬ回路は異常発振することなく、また、比較的短時間でロックすることが可能となる。これにより、本実施形態に係るＰＬＬ回路が生成するクロック信号を受けて動作するＣＰＵなどについて、誤動作や消費電力の増加などが抑制される。

なお、図１に示したＰＬＬ回路において、ＰＬＬ回路１０Ａに与えられた電源電圧の低下を特に考慮しないのであれば、電源電圧検出回路１０７及びＡＮＤゲート１０８を省略して、制御電圧検出回路１０６の出力信号Ｓ１を直接ＰＬＬ回路２０に入力するようにしてもよい。また、図２に示した制御電圧検出回路１０６において、比較器１０６２及び１０６３のいずれか一方及びＡＮＤゲート１０６４を省略して、制御電圧検出回路１０６を１個の比較器で構成してもよい。このように両基準電圧ではなく片側の基準電圧で電圧Ｖｃの検出を行っても、上記の効果が奏されることに変わりない。

（第２の実施形態）
図４は、第２の実施形態に係るＰＬＬ回路の構成を示す。本ＰＬＬ回路は、直列に接続された二つのＰＬＬ回路１０Ｂ及び２０からなる。ＰＬＬ回路１０Ｂは、図１に示したＰＬＬ回路１０Ａにおける電源電圧検出回路１０７及びＡＮＤゲート１０８を省略し、さらに、制御電圧検出回路１０６に代えて発振周波数検出回路１０９を備えたものである。また、ＰＬＬ回路２０は、図１に示したＰＬＬ回路２０と同様である。以下、第１の実施形態と異なる点についてのみ説明する。

発振周波数検出回路１０９は、電圧制御発振器１０４から出力されたクロック信号ＣＫｏ１の周波数が所定の範囲にあるか否かを検出し、当該検出結果を示す信号Ｓ１を出力する。図５は、発振周波数検出回路１０９の内部構成を示す。具体的には、発振周波数検出回路１０９は、ローパスフィルタ１０９１、その出力電圧Ｎ１と上限基準電圧Ｖｒ１との大小を比較する比較器１０９２、電圧Ｎ１と下限基準電圧Ｖｒ２との大小を比較する比較器１０９３、及びこれら比較器の出力の排他的否定論理和（信号Ｓ１）を出力するＥＸＮＯＲゲート１０９４を備えている。図６は、ローパスフィルタ１０９１の出力電圧Ｎ１のグラフである。ローパスフィルタ１０９１に入力されたクロック信号ＣＫｏ１の高周波成分は減衰し、電圧Ｎ１となって出力される。上記の構成によると、信号Ｓ１は、電圧Ｎ１が下限基準電圧Ｖｒ２から上限基準電圧Ｖｒ１までの間にある場合には“Ｈ”となり、それ以外の場合、すなわち、電圧Ｎ１が所定の範囲を外れた場合には“Ｌ”となる。電圧Ｖｒ１及びＶｒ２は、例えば、クロック信号ＣＫｏ１の周波数がローパスフィルタ１０９１のカットオフ周波数以上の場合に信号Ｓ１が“Ｌ”となるような値に設定すればよい。

以上、本実施形態によると、第１の実施形態と同様に、後段のＰＬＬ回路は異常発振することなく、また、比較的短時間でロックすることが可能となる。これにより、本実施形態に係るＰＬＬ回路が生成するクロック信号を受けて動作するＣＰＵなどについて、誤動作や消費電力の増加などが抑制される。

なお、図５に示した発振周波数検出回路１０９において、比較器１０９２及び１０９３のいずれか一方及びＥＸＯＲゲート１０９４を省略して、発振周波数検出回路１０９を１個の比較器で構成してもよい。このように両基準電圧ではなく片側の基準電圧でクロック信号ＣＫｏ１の周波数の検出を行っても、上記の効果が奏されることに変わりない。また、発振周波数検出回路１０９におけるＥＸＮＯＲゲート１０９４をＡＮＤゲートに置換してもよい。逆に、第１の実施形態に係るＰＬＬ回路について、図２に示したＡＮＤゲート１０６４をＥＸＮＯＲゲートに置換してもよい。

また、発振周波数検出回路１０９は、後段のＰＬＬ回路、すなわち、ＰＬＬ回路２０に備えるようにしてもよい。この場合、前段のＰＬＬ回路は一般的な構成であってもよく、後段のＰＬＬ回路に発振周波数検出回路１０９を設けることで後段のＰＬＬ回路の異常発振などを抑制することができる。

また、上記の各実施形態では２段構成のＰＬＬ回路について説明したが本発明はこれに限定されるものではない。すなわち、３段以上の直列接続構成のＰＬＬ回路についても上記の効果が奏される。

本発明に係るＰＬＬ回路は、異常なクロック信号の発生を抑制することができ、また、比較的短い時間で安定発振状態に移行可能なため、低消費電力化が求められ、また、頻繁に電源がオン／オフされる携帯機器などにおけるクロック信号発生器として有用である。

第１の実施形態に係るＰＬＬ回路の構成図である。 制御電圧検出回路の内部構成図である。 ＰＬＬ回路におけるループフィルタの出力電圧のグラフである。 第２の実施形態に係るＰＬＬ回路の構成図である。 発振周波数検出回路の内部構成図である。 発振周波数検出回路におけるローパスフィルタの出力電圧のグラフである。

符号の説明

１０Ａ，１０Ｂ ＰＬＬ回路（第１のＰＬＬ回路）
２０ ＰＬＬ回路（第２のＰＬＬ回路）
１０４ 電圧制御発振器
１０６ 制御電圧検出回路
１０６２ 比較器（第１の比較器）
１０６３ 比較器（第２の比較器）
１０６４ ＡＮＤゲート（論理演算回路）
１０８ ＡＮＤゲート（論理演算回路）
１０９ 発振周波数検出回路
１０９１ ローパスフィルタ
１０９２ 比較器（第１の比較器）
１０９３ 比較器（第２の比較器）
１０９４ ＥＸＮＯＲゲート（論理演算回路）

Claims (11)

1. 第１のＰＬＬ回路と、前記第１のＰＬＬ回路の出力クロック信号を基準クロック信号として受けて動作する第２のＰＬＬ回路とを備えたＰＬＬ回路であって、
   前記第１のＰＬＬ回路は、
   前記出力クロック信号を生成する電圧制御発振器と、
   前記電圧制御発振器に入力される制御電圧が所定の範囲にあるか否かを検出し、当該検出結果を示す検出信号を出力する制御電圧検出回路とを備えたものであり、
   前記第２のＰＬＬ回路は、前記第１のＰＬＬ回路から出力された検出信号が第１の論理レベルのとき、停止する一方、当該検出信号が第２の論理レベルのとき、動作するものである
   ことを特徴とするＰＬＬ回路。
2. 請求項１に記載のＰＬＬ回路において、
   前記制御電圧検出回路は、基準電圧及び前記制御電圧の大小を比較し、当該比較結果を出力する比較器である
   ことを特徴とするＰＬＬ回路。
3. 請求項１に記載のＰＬＬ回路において、
   前記制御電圧検出回路は、
   第１の基準電圧及び前記制御電圧の大小を比較し、当該比較結果を示す第１の信号を出力する第１の比較器と、
   第２の基準電圧及び前記制御電圧の大小を比較し、当該比較結果を示す第２の信号を出力する第２の比較器と、
   前記第１及び第２の信号について所定の論理演算を行い、当該論理演算結果を出力する論理演算回路とを有する
   ことを特徴とするＰＬＬ回路。
4. 第１のＰＬＬ回路と、前記第１のＰＬＬ回路の出力クロック信号を基準クロック信号として受けて動作する第２のＰＬＬ回路とを備えたＰＬＬ回路であって、
   前記第１及び第２のＰＬＬ回路のいずれか一方は、
   前記出力クロック信号の周波数が所定の範囲にあるか否かを検出し、当該検出結果を示す検出信号を出力する発振周波数検出回路を備えたものであり、
   前記第２のＰＬＬ回路は、前記検出信号が第１の論理レベルのとき、停止する一方、当該検出信号が第２の論理レベルのとき、動作するものである
   ことを特徴とするＰＬＬ回路。
5. 請求項４に記載のＰＬＬ回路において、
   前記発振周波数検出回路は、
   前記出力クロック信号が入力されるローパスフィルタと、
   基準電圧及び前記ローパスフィルタの出力電圧の大小を比較し、当該比較結果を出力する比較器とを有する
   ことを特徴とするＰＬＬ回路。
6. 請求項４に記載のＰＬＬ回路において、
   前記発振周波数検出回路は、
   前記出力クロック信号が入力されるローパスフィルタと、
   第１の基準電圧及び前記ローパスフィルタの出力電圧の大小を比較し、当該比較結果を示す第１の信号を出力する第１の比較器と、
   第２の基準電圧及び前記ローパスフィルタの出力電圧の大小を比較し、当該比較結果を示す第２の信号を出力する第２の比較器と、
   前記第１及び第２の信号について所定の論理演算を行い、当該論理演算結果を出力する論理演算回路とを有する
   ことを特徴とするＰＬＬ回路。
7. 請求項３及び６のいずれか一つに記載のＰＬＬ回路において、
   前記論理演算回路は、ＡＮＤゲートである
   ことを特徴とするＰＬＬ回路。
8. 請求項３及び６のいずれか一つに記載のＰＬＬ回路において、
   前記論理演算回路は、排他的ＮＯＲゲートである
   ことを特徴とするＰＬＬ回路。
9. 請求項１及び４のいずれか一つに記載のＰＬＬ回路において、
   前記第１のＰＬＬ回路は、
   前記第１のＰＬＬ回路に与えられた電源電圧が所定の電圧を下回っているか否かを検出し、当該検出結果を示す検出信号を出力する電源電圧検出回路と、
   前記制御電圧検出回路及び電源電圧検出回路のそれぞれから出力された検出信号について所定の論理演算を行い、当該論理演算結果を、前記第２のＰＬＬ回路に与えられる検出信号として出力する論理演算回路とを備えたものである
   ことを特徴とするＰＬＬ回路。
10. 請求項９に記載のＰＬＬ回路において、
    前記電源電圧検出回路は、前記電源電圧及び所定の電圧の大小を比較し、当該比較結果を出力する比較器である
    ことを特徴とするＰＬＬ回路。
11. 請求項９に記載のＰＬＬ回路において、
    前記論理演算回路は、ＡＮＤゲートである
    ことを特徴とするＰＬＬ回路。

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