JP2007166003A - Pll回路 - Google Patents
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Abstract
【課題】直列接続されたPLL回路について、特にリセット時や電源投入時における異常なクロック信号の発生を抑制する。
【解決手段】直列接続された二つのPLL回路(10A,20)からなるPLL回路において、前段のPLL回路(10A)は、出力クロック信号を生成する電圧制御発振器(104)、及び電圧制御発振器(104)に入力される制御電圧が所定の範囲にあるか否かを検出し、当該検出結果を示す検出信号を出力する制御電圧検出回路(106)を備えている。後段のPLL回路(20)は、前段のPLL回路(10A)から出力された検出信号が第1の論理レベルのとき、停止する一方、当該検出信号が第2の論理レベルのとき、動作する。
【選択図】図1
【解決手段】直列接続された二つのPLL回路(10A,20)からなるPLL回路において、前段のPLL回路(10A)は、出力クロック信号を生成する電圧制御発振器(104)、及び電圧制御発振器(104)に入力される制御電圧が所定の範囲にあるか否かを検出し、当該検出結果を示す検出信号を出力する制御電圧検出回路(106)を備えている。後段のPLL回路(20)は、前段のPLL回路(10A)から出力された検出信号が第1の論理レベルのとき、停止する一方、当該検出信号が第2の論理レベルのとき、動作する。
【選択図】図1
Description
本発明は、PLL(フェーズ・ロックド・ループ)回路に関し、特に、複数のPLL回路が直列に接続されてなるPLL回路に関するものである。
最近の大規模化したシステムLSIの内部にはさまざまな種類及び用途のPLL回路が搭載されている。システムLSIでは各エリアの用途に合わせてジッターフィルタ処理、周波数変調、クロック多相化などを行う必要から複数のPLL回路を直列に接続して用いることがある。
直列接続されたPLL回路における前段のPLL回路が出力するクロック信号の周波数は、リセット時や電源投入時などには不安定であり、異常な周波数となることがある。このような異常な周波数のクロック信号に基づいて後段のPLL回路が動作した場合、さらに異常なクロック信号が生成されることとなる。この異常なクロック信号を受けてCPUなどが動作を開始した場合、CPUが誤動作することがある。
従来、ウォッチドックタイマによって異常なクロック信号を監視し、異常なクロック信号が検出された場合、当該クロック信号を無効にすることが行われている(例えば、特許文献1参照)。
特開平5―61725号公報
上記の従来技術によると、直列接続されたPLL回路から出力されたクロック信号を受けたCPUなどが誤動作することを回避することはできる。しかし、リセット時や電源投入時などにおいて、特に異常な高周波発振状態のPLL回路及びPLL回路からの出力クロック信号を受けたCPUにおける充放電による消費電流増加を抑制することは困難である。また、直列接続されたPLL回路において、前段のPLL回路から出力されたクロック信号が異常であった場合、後段のPLL回路が安定発振状態に移行するまでに要する時間は比較的長くなってしまう。これらの問題は、特に携帯機器のように低消費電力化が求められ、また、頻繁に電源がオン/オフされる機器の場合には重大である。
上記問題に鑑み、本発明は、直列接続されたPLL回路について、特にリセット時や電源投入時における異常なクロック信号の発生を抑制することを課題とする。
上記課題を解決するために本発明が講じた手段は、第1のPLL回路と、前記第1のPLL回路の出力クロック信号を基準クロック信号として受けて動作する第2のPLL回路とを備えたPLL回路であって、前記第1のPLL回路は、前記出力クロック信号を生成する電圧制御発振器と、前記電圧制御発振器に入力される制御電圧が所定の範囲にあるか否かを検出し、当該検出結果を示す検出信号を出力する制御電圧検出回路とを備えたものであり、前記第2のPLL回路は、前記第1のPLL回路から出力された検出信号が第1の論理レベルのとき、停止する一方、当該検出信号が第2の論理レベルのとき、動作するものである。
これによると、制御電圧検出回路によって第1のPLL回路の発振周波数を決定する制御電圧が所定の範囲にあるか否かが検出され、その検出結果に応じて第2のPLL回路の動作/停止が制御される。したがって、第1のPLL回路が異常発振している場合には、第2のPLL回路を停止させることが可能となり、本PLL回路から異常なクロック信号が発生することが抑制される。
また、本発明が講じた手段は、第1のPLL回路と、前記第1のPLL回路の出力クロック信号を基準クロック信号として受けて動作する第2のPLL回路とを備えたPLL回路であって、前記第1及び第2のPLL回路のいずれか一方は、前記出力クロック信号の周波数が所定の範囲にあるか否かを検出し、当該検出結果を示す検出信号を出力する発振周波数検出回路を備えたものであり、前記第2のPLL回路は、前記検出信号が第1の論理レベルのとき、停止する一方、当該検出信号が第2の論理レベルのとき、動作するものである。
これによると、発振周波数検出回路によって第1のPLL回路の発振周波数が所定の範囲にあるか否かが検出され、その検出結果に応じて第2のPLL回路の動作/停止が制御される。したがって、第1のPLL回路が異常発振している場合には、第2のPLL回路を停止させることが可能となり、本PLL回路から異常なクロック信号が発生することが抑制される。
好ましくは、前記第1のPLL回路は、前記第1のPLL回路に与えられた電源電圧が所定の電圧を下回っているか否かを検出し、当該検出結果を示す検出信号を出力する電源電圧検出回路と、前記制御電圧検出回路及び電源電圧検出回路のそれぞれから出力された検出信号について所定の論理演算を行い、当該論理演算結果を、前記第2のPLL回路に与えられる検出信号として出力する論理演算回路とを備えたものとする。
これによると、例えば、リセット時や電源投入時などにおいて、第1のPLL回路に与えられた電源電圧が所定の電圧を下回っている場合にも第2のPLL回路が停止し、本PLL回路から異常なクロック信号が発生することが抑制される。
本発明によると、PLL回路が安定発振状態に移行するまでの時間、すなわち、ロック時間が短くなるとともに、リセット時や電源投入時などにおける過渡的な消費電流増加を抑制することができる。
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
(第1の実施形態)
図1は、第1の実施形態に係るPLL回路の構成を示す。本PLL回路は、直列に接続された二つのPLL回路10A及び20からなる。PLL回路20は、PLL回路10Aから出力されたクロック信号CKo1を基準クロック信号として受けて動作し、本PLL回路の出力であるクロック信号CKo2を生成する。PLL回路20は、PLL回路10Aから受けた信号(検出信号)S3が“L”のとき停止し、“H”のとき動作する。
図1は、第1の実施形態に係るPLL回路の構成を示す。本PLL回路は、直列に接続された二つのPLL回路10A及び20からなる。PLL回路20は、PLL回路10Aから出力されたクロック信号CKo1を基準クロック信号として受けて動作し、本PLL回路の出力であるクロック信号CKo2を生成する。PLL回路20は、PLL回路10Aから受けた信号(検出信号)S3が“L”のとき停止し、“H”のとき動作する。
PLL回路10Aは、フェーズディテクタ回路(PD)101、チャージポンプ回路(CP)102、ループフィルタ(LPF)103、電圧制御発振器(VCO)104、分周回路105、制御電圧検出回路(VD)106、電源電圧検出回路107、及びANDゲート108を備えている。フェーズディテクタ回路101は、基準クロック信号CKrとフィードバッククロック信号CKfとの位相差に応じた電圧を発生する。チャージポンプ回路102は、フェーズディテクタ回路101の出力電圧に応じた電流を出力する。ループフィルタ103は、チャージポンプ回路102の出力電流に基づく電圧の低周波成分を通過させる。電圧制御発振器104は、ループフィルタ103の出力電圧Vcに従って発振周波数を変化させ、クロック信号CKo1を出力する。分周回路105は、電圧制御発振器104から出力されたクロック信号CKo1を分周して、フィードバッククロック信号CKfを生成する。以上は、一般的なPLL回路の構成例であり、PLL回路20も基本的にはこれと同様の構成をしている。
一方、ANDゲート108は、後述する制御電圧検出回路106から出力された信号(検出信号)S1及び同じく後述する電源電圧検出回路107から出力された信号(検出信号)S2の論理積を演算し、信号(検出信号)S3を出力する。すなわち、信号S1及びS2のいずれか一方が“L”のとき、信号S3は“L”となり、いずれもが“H”のとき、信号S3は“H”となる。
制御電圧検出回路106は、電圧制御発振器104に入力される電圧(制御電圧)Vcが所定の範囲にあるか否かを検出し、当該検出結果を示す信号S2を出力する。図2は、制御電圧検出回路106の内部構成を示す。具体的には、制御電圧検出回路106は、電圧Vcと上限基準電圧Vr1との大小を比較する比較器1062、電圧Vcと下限基準電圧Vr2との大小を比較する比較器1063、及びこれら比較器の出力の論理積(信号S1)を出力するANDゲート1064を備えている。この構成によると、電圧Vcが下限基準電圧Vr2から上限基準電圧Vr1までの間にある場合には信号S1は“H”となり、それ以外の場合、すなわち、電圧Vcが所定の範囲を外れた場合には信号S1は“L”となる。
図3は、ループフィルタ103の出力電圧Vcのグラフである。PLL回路10Aを例に説明すると、一般にPLL回路は、リセット時や電源投入時に基準クロック信号CKrに同期するようにループフィルタ103の出力電圧Vcを上昇させる。電圧制御発振器104の発振周波数は電圧Vcが大きくなるほど高くなる。そして、PLLロックタイムTの時間を経てループフィルタ103の出力電圧Vcは一定電圧に収束する。したがって、電圧Vr1及びVr2は、上記の一定電圧を含むような範囲で設定すればよい。こうすることで、ループフィルタ103の出力電圧Vcがクロック信号CKo1の許容周波数の範囲に対応する電圧範囲を外れたとき、信号S1が“L”となることによって信号S3は“L”となり、PLL回路20は停止する。すなわち、非ロック状態のPLL回路10Aの出力クロック信号CKo1を受けてPLL回路20が異常発振することがない。
図1に戻り、電源電圧検出回路107は、PLL回路10Aに与えられた電源電圧が電圧V1を下回っているか否かを検出し、当該検出結果を示す信号(検出信号)S2を出力する。具体的には、電源電圧検出回路107は、PLL回路10Aに与えられた電源電圧及び所定の電圧V1の大小を比較し、当該比較結果を出力する比較器で実現可能である。これにより、特に電源投入時や瞬時停電時などにたとえ信号S2が“H”であっても、PLL回路10Aの電源電圧が電圧V1以下になったとき、信号S2が“L”となることよって信号S3は“L”となり、PLL回路20は停止する。すなわち、低電圧時にPLL回路20が不要な動作をすることがない。
以上、本実施形態によると、直列に接続された二つのPLL回路からなるPLL回路において、後段のPLL回路は前段のPLL回路の発振周波数が所望値近くになってから動作するため、後段のPLL回路は異常発振することなく、また、比較的短時間でロックすることが可能となる。これにより、本実施形態に係るPLL回路が生成するクロック信号を受けて動作するCPUなどについて、誤動作や消費電力の増加などが抑制される。
なお、図1に示したPLL回路において、PLL回路10Aに与えられた電源電圧の低下を特に考慮しないのであれば、電源電圧検出回路107及びANDゲート108を省略して、制御電圧検出回路106の出力信号S1を直接PLL回路20に入力するようにしてもよい。また、図2に示した制御電圧検出回路106において、比較器1062及び1063のいずれか一方及びANDゲート1064を省略して、制御電圧検出回路106を1個の比較器で構成してもよい。このように両基準電圧ではなく片側の基準電圧で電圧Vcの検出を行っても、上記の効果が奏されることに変わりない。
(第2の実施形態)
図4は、第2の実施形態に係るPLL回路の構成を示す。本PLL回路は、直列に接続された二つのPLL回路10B及び20からなる。PLL回路10Bは、図1に示したPLL回路10Aにおける電源電圧検出回路107及びANDゲート108を省略し、さらに、制御電圧検出回路106に代えて発振周波数検出回路109を備えたものである。また、PLL回路20は、図1に示したPLL回路20と同様である。以下、第1の実施形態と異なる点についてのみ説明する。
図4は、第2の実施形態に係るPLL回路の構成を示す。本PLL回路は、直列に接続された二つのPLL回路10B及び20からなる。PLL回路10Bは、図1に示したPLL回路10Aにおける電源電圧検出回路107及びANDゲート108を省略し、さらに、制御電圧検出回路106に代えて発振周波数検出回路109を備えたものである。また、PLL回路20は、図1に示したPLL回路20と同様である。以下、第1の実施形態と異なる点についてのみ説明する。
発振周波数検出回路109は、電圧制御発振器104から出力されたクロック信号CKo1の周波数が所定の範囲にあるか否かを検出し、当該検出結果を示す信号S1を出力する。図5は、発振周波数検出回路109の内部構成を示す。具体的には、発振周波数検出回路109は、ローパスフィルタ1091、その出力電圧N1と上限基準電圧Vr1との大小を比較する比較器1092、電圧N1と下限基準電圧Vr2との大小を比較する比較器1093、及びこれら比較器の出力の排他的否定論理和(信号S1)を出力するEXNORゲート1094を備えている。図6は、ローパスフィルタ1091の出力電圧N1のグラフである。ローパスフィルタ1091に入力されたクロック信号CKo1の高周波成分は減衰し、電圧N1となって出力される。上記の構成によると、信号S1は、電圧N1が下限基準電圧Vr2から上限基準電圧Vr1までの間にある場合には“H”となり、それ以外の場合、すなわち、電圧N1が所定の範囲を外れた場合には“L”となる。電圧Vr1及びVr2は、例えば、クロック信号CKo1の周波数がローパスフィルタ1091のカットオフ周波数以上の場合に信号S1が“L”となるような値に設定すればよい。
以上、本実施形態によると、第1の実施形態と同様に、後段のPLL回路は異常発振することなく、また、比較的短時間でロックすることが可能となる。これにより、本実施形態に係るPLL回路が生成するクロック信号を受けて動作するCPUなどについて、誤動作や消費電力の増加などが抑制される。
なお、図5に示した発振周波数検出回路109において、比較器1092及び1093のいずれか一方及びEXORゲート1094を省略して、発振周波数検出回路109を1個の比較器で構成してもよい。このように両基準電圧ではなく片側の基準電圧でクロック信号CKo1の周波数の検出を行っても、上記の効果が奏されることに変わりない。また、発振周波数検出回路109におけるEXNORゲート1094をANDゲートに置換してもよい。逆に、第1の実施形態に係るPLL回路について、図2に示したANDゲート1064をEXNORゲートに置換してもよい。
また、発振周波数検出回路109は、後段のPLL回路、すなわち、PLL回路20に備えるようにしてもよい。この場合、前段のPLL回路は一般的な構成であってもよく、後段のPLL回路に発振周波数検出回路109を設けることで後段のPLL回路の異常発振などを抑制することができる。
また、上記の各実施形態では2段構成のPLL回路について説明したが本発明はこれに限定されるものではない。すなわち、3段以上の直列接続構成のPLL回路についても上記の効果が奏される。
本発明に係るPLL回路は、異常なクロック信号の発生を抑制することができ、また、比較的短い時間で安定発振状態に移行可能なため、低消費電力化が求められ、また、頻繁に電源がオン/オフされる携帯機器などにおけるクロック信号発生器として有用である。
10A,10B PLL回路(第1のPLL回路)
20 PLL回路(第2のPLL回路)
104 電圧制御発振器
106 制御電圧検出回路
1062 比較器(第1の比較器)
1063 比較器(第2の比較器)
1064 ANDゲート(論理演算回路)
108 ANDゲート(論理演算回路)
109 発振周波数検出回路
1091 ローパスフィルタ
1092 比較器(第1の比較器)
1093 比較器(第2の比較器)
1094 EXNORゲート(論理演算回路)
20 PLL回路(第2のPLL回路)
104 電圧制御発振器
106 制御電圧検出回路
1062 比較器(第1の比較器)
1063 比較器(第2の比較器)
1064 ANDゲート(論理演算回路)
108 ANDゲート(論理演算回路)
109 発振周波数検出回路
1091 ローパスフィルタ
1092 比較器(第1の比較器)
1093 比較器(第2の比較器)
1094 EXNORゲート(論理演算回路)
Claims (11)
- 第1のPLL回路と、前記第1のPLL回路の出力クロック信号を基準クロック信号として受けて動作する第2のPLL回路とを備えたPLL回路であって、
前記第1のPLL回路は、
前記出力クロック信号を生成する電圧制御発振器と、
前記電圧制御発振器に入力される制御電圧が所定の範囲にあるか否かを検出し、当該検出結果を示す検出信号を出力する制御電圧検出回路とを備えたものであり、
前記第2のPLL回路は、前記第1のPLL回路から出力された検出信号が第1の論理レベルのとき、停止する一方、当該検出信号が第2の論理レベルのとき、動作するものである
ことを特徴とするPLL回路。 - 請求項1に記載のPLL回路において、
前記制御電圧検出回路は、基準電圧及び前記制御電圧の大小を比較し、当該比較結果を出力する比較器である
ことを特徴とするPLL回路。 - 請求項1に記載のPLL回路において、
前記制御電圧検出回路は、
第1の基準電圧及び前記制御電圧の大小を比較し、当該比較結果を示す第1の信号を出力する第1の比較器と、
第2の基準電圧及び前記制御電圧の大小を比較し、当該比較結果を示す第2の信号を出力する第2の比較器と、
前記第1及び第2の信号について所定の論理演算を行い、当該論理演算結果を出力する論理演算回路とを有する
ことを特徴とするPLL回路。 - 第1のPLL回路と、前記第1のPLL回路の出力クロック信号を基準クロック信号として受けて動作する第2のPLL回路とを備えたPLL回路であって、
前記第1及び第2のPLL回路のいずれか一方は、
前記出力クロック信号の周波数が所定の範囲にあるか否かを検出し、当該検出結果を示す検出信号を出力する発振周波数検出回路を備えたものであり、
前記第2のPLL回路は、前記検出信号が第1の論理レベルのとき、停止する一方、当該検出信号が第2の論理レベルのとき、動作するものである
ことを特徴とするPLL回路。 - 請求項4に記載のPLL回路において、
前記発振周波数検出回路は、
前記出力クロック信号が入力されるローパスフィルタと、
基準電圧及び前記ローパスフィルタの出力電圧の大小を比較し、当該比較結果を出力する比較器とを有する
ことを特徴とするPLL回路。 - 請求項4に記載のPLL回路において、
前記発振周波数検出回路は、
前記出力クロック信号が入力されるローパスフィルタと、
第1の基準電圧及び前記ローパスフィルタの出力電圧の大小を比較し、当該比較結果を示す第1の信号を出力する第1の比較器と、
第2の基準電圧及び前記ローパスフィルタの出力電圧の大小を比較し、当該比較結果を示す第2の信号を出力する第2の比較器と、
前記第1及び第2の信号について所定の論理演算を行い、当該論理演算結果を出力する論理演算回路とを有する
ことを特徴とするPLL回路。 - 請求項3及び6のいずれか一つに記載のPLL回路において、
前記論理演算回路は、ANDゲートである
ことを特徴とするPLL回路。 - 請求項3及び6のいずれか一つに記載のPLL回路において、
前記論理演算回路は、排他的NORゲートである
ことを特徴とするPLL回路。 - 請求項1及び4のいずれか一つに記載のPLL回路において、
前記第1のPLL回路は、
前記第1のPLL回路に与えられた電源電圧が所定の電圧を下回っているか否かを検出し、当該検出結果を示す検出信号を出力する電源電圧検出回路と、
前記制御電圧検出回路及び電源電圧検出回路のそれぞれから出力された検出信号について所定の論理演算を行い、当該論理演算結果を、前記第2のPLL回路に与えられる検出信号として出力する論理演算回路とを備えたものである
ことを特徴とするPLL回路。 - 請求項9に記載のPLL回路において、
前記電源電圧検出回路は、前記電源電圧及び所定の電圧の大小を比較し、当該比較結果を出力する比較器である
ことを特徴とするPLL回路。 - 請求項9に記載のPLL回路において、
前記論理演算回路は、ANDゲートである
ことを特徴とするPLL回路。
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