JP2020191503A - 撮像装置、カメラ装置、制御方法、およびプログラム - Google Patents
撮像装置、カメラ装置、制御方法、およびプログラム Download PDFInfo
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Abstract
【課題】複数の分割画像を取得する構成において画像データ量を効果的に低減することが可能な撮像装置を提供する。【解決手段】撮像装置が、複数の単位画素を有する画素アレイ部10と、複数の単位画素が出力する複数のアナログ信号を第1ビット数でAD変換して複数のデジタル信号を出力するAD変換部20と、AD変換部20から入力される複数のデジタル信号にクリップ処理を実行して画像データを出力する信号処理部40と、所定の蓄積期間を分割した複数のサブ蓄積期間ごとに分割読出し動作を実行するように制御すると共に、クリップ処理の処理ビット数を第1ビット数Mよりも小さい第2ビット数(M−N)に設定する出力制御部60と、を備える。【選択図】図2
Description
本発明は、撮像装置、撮像装置を備えるカメラ装置、制御方法、およびプログラムに関する。
信号読出し時に発生するランダムノイズ抑制の技術向上に伴い、CMOSセンサ等の撮像装置において、画像の蓄積期間を複数回に分割して複数の画像(分割画像)を取得し、複数の画像を加算して1枚の画像(統合画像)を取得する撮影手法が提案されている。
また近年、アバランシェフォトダイオードを用いたSPAD(Single-Photon Avalanche Diode)という撮像装置も提案されている。SPADは、入射する1つの光子(フォトン)を高利得に増倍することによってフォトンカウンティングを実行し、読出しノイズの低減を実現している。以上のような撮像装置の登場によって、前述の撮影手法の実現性がより高まっている。
前述の撮影手法を実現するカメラ装置は、画像を複数回に亘って分割して読み出すので、画像の蓄積期間中において撮影の途中経過を確認する機能や、確認内容を踏まえて撮影を中断する機能を実現することができる。以上の機能は、夜景撮影やバルブ撮影等の長い蓄積期間を要する撮影において特に有用である。
特許文献1では、通常動作では撮像素子が飽和してしまう撮影条件において、画像の蓄積期間を複数回に分割して読出しを実行し、読み出された複数の画像を後から加算する手法が開示されている。以上の手法によれば、撮像素子を飽和させることなく画像を取得することが可能である。
画像の蓄積期間を複数回に分割して複数の分割画像を取得する以上の構成では、分割の回数を増大させるほどより多くの光量を画像に記録することが可能である。一方で、分割の回数を増大させるほど撮像装置が出力する画像データ量も増大する。画像データ量が増大するのに伴って、加算処理等の画像処理の負荷の増大、画像データの転送量の増大、および記録すべき画像データの容量の増大が招来される。
以上の事情に鑑み、本発明の目的は、複数の分割画像を取得する構成において画像データ量を効果的に低減することが可能な撮像装置、カメラ装置、制御方法、およびプログラムを提供することにある。
上記目的を達成するために、本発明の撮像装置は、複数の単位画素を有する画素アレイ部と、複数の前記単位画素が出力する複数のアナログ信号を第1ビット数でAD変換して複数のデジタル信号を出力するAD変換部と、前記AD変換部から入力される複数の前記デジタル信号にクリップ処理を実行して画像データを出力する信号処理部と、所定の蓄積期間を分割した複数のサブ蓄積期間ごとに分割読出し動作を実行するように制御すると共に、前記クリップ処理の処理ビット数を前記第1ビット数よりも小さい第2ビット数に設定する出力制御部と、を備えることを特徴とする。
本発明によれば、複数の分割画像を取得する構成において画像データ量を効果的に低減することが可能である。
以下、本発明の実施形態について添付図面を参照しながら詳細に説明する。以下に説明される実施形態は、本発明を実現可能な構成の一例に過ぎない。以下の実施形態は、本発明が適用される装置の構成や各種条件に応じて適宜修正または変更することが可能である。したがって、本発明の範囲は、以下の実施形態に記載される構成によって限定されるものではない。以下の実施形態に係る撮像装置は、デジタルスチルカメラ、デジタルビデオカメラ、監視カメラ、工業用カメラ、医療用カメラ等の種々のカメラ装置に搭載され得る。
<第1実施形態>
図1から図3を参照して、本発明の第1実施形態に係る撮像装置100およびカメラ装置1000について説明する。
図1から図3を参照して、本発明の第1実施形態に係る撮像装置100およびカメラ装置1000について説明する。
図1は、第1実施形態に係る撮像装置100の構成を示すブロック図である。撮像装置100は、例えば、後述されるカメラ装置1000に用いられるCMOSイメージセンサである。
撮像装置100は、画素アレイ部10と、AD変換部20と、読出し駆動部30と、信号処理部40と、加算処理部50と、出力制御部60とを有する。
画素アレイ部10は、行列状に配列された複数の単位画素1を有する。各単位画素1は、光電変換素子を有する要素であって、入射する光に応じたアナログ信号(画素信号)をAD変換部20に出力する。
AD変換部20は、画素アレイ部10から出力された単位画素1ごとのアナログ信号を受信して、所定のビット数で単位画素1ごとのデジタル信号(画像信号)に変換し、信号処理部40に出力する。なお、画素アレイ部10とAD変換部20との間に、単位画素1から出力されたアナログ信号を増幅してAD変換部20に出力するアンプ部が設けられてもよい。
読出し駆動部30は、画素アレイ部10(単位画素1)とAD変換部20とを駆動することによって、画素アレイ部10(単位画素1)とAD変換部20とにおける信号出力を制御する。例えば、読出し駆動部30は、AD変換部20が実行するAD変換におけるビット数を制御する。
信号処理部40は、出力制御部60からの指示に基づいて、AD変換部20からの単位画素1ごとのデジタル信号(画像データ)に所定の処理ビット数のクリップ処理を施してビットレンジを低減させ、クリップ処理後の画像データを加算処理部50に出力する。
加算処理部(統合処理部)50は、入力された複数の画像データ(分割画像データ)を蓄積して加算処理を実行することで加算された画像データ(統合画像データ)を生成し、撮像装置100の外部へ出力する。なお、加算処理部50は、図1に示すように撮像装置100に含まれていてもよいし、撮像装置100の外部に設けられていてもよい。例えば、撮像装置100の後段に設けられた後述の画像処理回路1003が加算処理部50を有してもよい。また、加算処理部50は、加算処理以外の手法によって複数の画像データを統合してもよい。
出力制御部60は、画像データの読出し回数に応じて、読出し駆動部30および信号処理部40における読出し動作を制御する。
図2は、第1実施形態に係る撮像装置100における画像データの取得動作の説明図である。概略的には、蓄積期間を分割して読み出された複数枚の分割画像データを統合することによって、1枚の統合画像データが取得される。本明細書では、蓄積期間を分割した複数のサブ蓄積期間において、複数のサブ蓄積期間に対応する複数の分割画像データを取得することを、「分割読出し」または「分割読出し動作」と称する場合がある。
図2の例においては、画像データが蓄積される期間の時間長が蓄積期間Tで示され、単位画素1ごとのデジタル信号のビットレンジがビット数Mで示され、蓄積期間Tにおける分割画像データの読出し回数(分割読出しの回数)が2N回で示される。本例において、Mは1以上の整数であり、Nは0以上の整数であり、MはNよりも大きい(M>N)。
蓄積期間Tに亘る2N回の分割読出しにおいて、1回の分割読出しに対応するサブ蓄積期間の時間長はT/2Nである。2N回の分割読出しによって取得された2N枚の分割画像に対して加算処理を行うことによって、蓄積期間Tに対応する1枚の統合画像が生成される。
図2に示される画像取得動作において、出力制御部60は、サブ蓄積期間T/2Nごとに読出し駆動部30に対して読出し動作を実行するように指示する。出力制御部60は、蓄積期間Tに亘って、すなわち読出し回数が2N回に達するまで、連続的に読出し動作の実行を指示する。読出し駆動部30は、出力制御部60からの指示に基づいて、画素アレイ部10が有する複数の単位画素1およびAD変換部20による読出し動作を制御する。
読出し駆動部30による制御の下、画素アレイ部10およびAD変換部20にて分割読出し動作が実行される。1回の分割読出し動作の実行によって、1つの単位画素1当たりのデジタル信号のビットレンジがMビット(第1ビット数)であり蓄積時間がT/2Nである1枚の分割画像が取得され、信号処理部40に出力される。
出力制御部60は、1つの単位画素1当たりのデジタル信号のビットレンジが(M−N)ビット(第2ビット数)となるように信号処理部40を設定する。信号処理部40は、出力制御部60による制御に従って、分割画像データに対して、1つの単位画素1当たりのデジタル信号のビットレンジが(M−N)ビットとなるような処理ビット数のクリップ処理を実行し、加算処理部50に出力する。以上の動作は、AD変換部20から信号処理部40へ分割画像データが入力されるごとに、蓄積期間Tに亘って2N回繰り返される。
加算処理部50は、1つの単位画素1当たりのデジタル信号のビットレンジが(M−N)ビットである2N枚の分割画像データを蓄積期間Tに亘って取得する。加算処理部50は、取得した2N枚の分割画像に対して加算処理(統合処理)を実行することによって、1つの単位画素1当たりのデジタル信号のビットレンジがMビットである1枚の統合画像を取得して出力する。
上記したように、本実施形態に係る撮像装置100においては、蓄積期間を分割して読み出された複数枚の分割画像データを統合することによって、1枚の統合画像データが取得される。複数枚の分割画像データに対し、1つの単位画素1当たりのデジタル信号のビットレンジを低減させることによって、取り扱うべき画像データ量を抑制することができる。結果として、統合画像データを得るための加算処理(統合処理)の負荷、画像データの転送量、記録すべき画像データの容量等を抑制することが可能である。
特に、信号処理部40が、1つの単位画素1当たりのデジタル信号のビットレンジが(M−N)ビットとなるような処理ビット数のクリップ処理を実行することによって、1つの単位画素1当たりのデータ量は((M−N)×2N)ビットとなる。結果として、クリップ処理が実行されない場合(ビットレンジがMビットのままである場合)と比較して、データ量がN/Mだけ抑制される。例えば、M=12かつN=2の場合は、データ量が17%程度(N/M=2/12=0.166...)抑制される。
なお、上記した構成においては、蓄積期間Tに亘る2N回の分割読出しの1回当たりのサブ蓄積期間を、蓄積期間Tを等分した時間長であるT/2Nに設定している。しかしながら、蓄積期間Tは均等に分割されなくてもよい。例えば、ビットレンジがM=12である1枚の統合画像(各単位画素1が0〜4095の値を取り得る画像)を取得する場合、読出し回数を4回(=22回)とし、サブ蓄積期間の時間長をそれぞれT/6、T/3、T/3、T/6とすることができる。各サブ蓄積期間のビットレンジ(処理ビット数)は、時間長に応じて決定されると好適であり、特に、時間長が長いほどレンジが広くなるように決定されると好適である。例えば、サブ蓄積期間T/6においてビットレンジを10ビット(0〜1023)に設定し、サブ蓄積期間T/3においてビットレンジを11ビット(0〜2047)に設定することができる。
図3は、上記した第1実施形態に係る撮像装置100を有するカメラ装置1000の全体的な構成を示すブロック図である。
カメラ装置1000は、撮像装置100と、レンズ部1001と、レンズ駆動部1002と、画像処理回路1003と、状態制御回路1004と、メモリ部1005と、制御演算部1006と、インターフェース1007と、表示部1009とを有する。撮像装置100については先に詳述した通りである。
レンズ部1001は、撮像光学系を有するレンズユニットであって、例えば、カメラ装置1000に対して着脱可能に装着される交換レンズである。レンズ部1001は、被写体の光学像を撮像装置100において結像させる。
レンズ駆動部1002は、レンズ部1001内の各部を駆動する要素であって、レンズ部1001におけるズーム制御、フォーカス制御、絞り制御等の光学的な制御を実行する。
画像処理回路1003は、被写体の光学像に基づいて撮像装置100にて取得され出力される画像データに対して、各種の補正処理、データ圧縮処理、合成処理等の様々な画像処理を実行する論理回路である。画像処理回路1003は、複数の画像を合成することによって、広ダイナミックレンジの画像を取得することが可能である。
状態制御回路1004は、撮像装置100および画像処理回路1003に対して、撮影モード指示信号および各種のタイミング信号を出力する論理回路である。
メモリ部1005は、種々の記憶素子、例えば、ROM(Read Only Memory)等の不揮発性メモリとRAM(Random Access Memory)等の揮発性メモリとを有する。メモリ部1005は、制御用のプログラムおよびデータを記憶していると共に、画像処理回路1003が出力した画像データを一時的に記憶することができる。
制御演算部1006は、CPU(Central Processing Unit)またはMPU(Micro Processing Unit)等のプロセッサを有する制御装置である。制御演算部1006は、メモリ部1005の不揮発性メモリ内のプログラムを揮発性メモリに展開して実行することにより、カメラ装置1000が有する各機能単位の動作を制御する他、各種の演算処理を実行する。
インターフェース1007は、記録媒体1008が着脱されるインターフェースである。インターフェース1007を介して、記録媒体1008に対する書込みまたは読出しが実行される。
記録媒体1008は、画像データが記録される着脱可能な半導体メモリであって、例えばフラッシュメモリである。
表示部1009は、制御演算部1006による制御の下、画像撮影に関する各種の情報および撮影画像を表示する表示装置である。
次いで、カメラ装置1000における撮影動作について概略的に説明する。
カメラ装置1000のメイン電源が投入されると、まず、制御演算部1006等のコントロール系回路に電源が供給され、次いで、画像処理回路1003等の撮像系回路に電源が供給される。カメラ装置1000の各部に電源が供給され制御プログラムが実行されると、カメラ装置1000が撮影可能な状態となる。
不図示のレリーズボタンがユーザによって押下されると、撮影動作が開始される。
撮影動作が開始されると、状態制御回路1004が撮像装置100に対して撮影を指示する撮影信号を供給する。撮像装置100は、供給された撮影信号に従って撮影動作を実行し、被写体の光学像に対応した画像信号を取得する。
撮影動作が終了すると、撮像装置100から出力された画像信号が画像処理回路1003に入力される。
画像処理回路1003は、入力された画像信号(画像データ)に対して加算処理等の画像処理を実行する。画像処理が実行された画像信号は、制御演算部1006による制御に基づいてメモリ部1005に書き込まれる。
メモリ部1005に書き込まれた画像データは、制御演算部1006による制御に基づいて、インターフェース1007を介して記録媒体1008に書き込まれる。
撮像装置100を備えるカメラ装置1000においては、前述したように、取り扱うべき画像データ量を抑制することができる。結果として、統合画像データを得るための加算処理(統合処理)の負荷、画像データの転送量、記録すべき画像データの容量等を抑制することが可能である。
なお、撮像装置100ではなく、画像処理回路1003が上述の加算処理部50を備えてもよい。この場合、前述したように信号処理部40がクリップ処理を実行するので、撮像装置100から出力されるデータ量がN/Mだけ抑制される。撮像装置100から出力されるデータ(分割画像データ)は、記録媒体1008に書き込まれコンピュータ等の外部装置において高度な加算処理に供されてもよい。
また、撮像装置100から出力された画像データが、不図示の外部インターフェースを介してコンピュータ等の外部装置に直接的に供給され、外部装置にて画像処理が実行されてもよい。
分割読出し動作を実行するモードにおいて、制御演算部1006による制御の下、表示部1009が、上述したようなクリップ処理の処理ビット数を低減した分割読出し動作を実行することを表示して、ユーザに認識を促すと好適である。
<第2実施形態>
第1実施形態では、上記したように、分割読出しによって得られる分割画像の枚数に応じたクリップ処理によって、単位画素1当たりのデジタル信号のビットレンジを低減させている。ところが、被写体の特性によっては、クリップ処理によるビットレンジの低減に起因して正しい信号が取得できない現象が発生する可能性がある。以下、そのような現象が発生するケースを例示して説明する。
第1実施形態では、上記したように、分割読出しによって得られる分割画像の枚数に応じたクリップ処理によって、単位画素1当たりのデジタル信号のビットレンジを低減させている。ところが、被写体の特性によっては、クリップ処理によるビットレンジの低減に起因して正しい信号が取得できない現象が発生する可能性がある。以下、そのような現象が発生するケースを例示して説明する。
統合画像データの取得において、ビットレンジがM=12(0〜4095)であり、分割読出しの回数が2回(=21回)である例を想定する。本例において、1回の分割読出しにおけるビットレンジはM=11(0〜2047)であり、2048[LSB(Least Significant Bit)]を超える値を取るデジタル信号は2047[LSB]にクリップされる。
以上の条件において、ある被写体の撮像時のある1つの単位画素1におけるAD変換後の信号値について検討する。1回目の分割読出しの信号値が3072[LSB]であり、2回目の分割読出しの信号値が128[LSB]である場合、加算後の正しい信号値は3200[LSB](=3072+128)である。ところが、上記したようなクリップ処理によって1回目の分割読出しの信号値は2047[LSB]にクリップされるので、加算後の信号値は2175[LSB](=2047+128)という正しくない値になってしまう。以上のような現象は、例えば、光を発しながら移動する被写体を撮影する場合に発生し得る。
第2実施形態では、以上のようなケースにおいても正しい信号値を取得できるようなクリップ処理を実行する。以下、図4および図5を参照して、本発明の第2実施形態に係る撮像装置100について説明する。なお、以下に例示する各実施形態において、作用、機能が第1実施形態と同等である要素については、以上の説明で参照した符号を流用して各々の説明を適宜に省略する。
図4は、本発明の第2実施形態に係る信号処理部40の構成および動作を示す図である。
信号処理部40は、フレームメモリ41とクリップ処理回路42とを有する。フレームメモリ41は、画素アレイ部10に設けられた複数の単位画素1が出力する単位画素1当たりMビットの複数のデジタル信号(すなわち、1画面に相当する画像データ)を保持可能な半導体メモリである。クリップ処理回路42は、フレームメモリ41から出力された単位画素1当たりのビットレンジがMビットである画像データに対し、ビットレンジが(M−N)ビットとなるように画像データをクリップする。以上のクリップ処理によってビットレンジが(M−N)ビットに低減された画像データは、信号処理部40の外部へと出力される。
信号処理部40は、AD変換部20からのデジタル信号を入力する入力動作(図4中の(a))および信号処理部40から外部へ画像データを出力する出力動作(図4中の(b))を実行し得る。
入力動作において、信号処理部40は、単位画素1当たりのビットレンジがMビットであるAD変換部20からのデジタル信号をフレームメモリ41に累積的に加算する。この段階では、フレームメモリ41内のデジタル信号(画像データ)には、クリップ処理がなされていない。サブ蓄積期間T/2Nにおける1回の分割読出しに関し、明るさが変化しない被写体による画像信号は、(M−N)ビットのレンジ内に収まる。一方、明るさが変化する被写体であっても、AD変換部20およびフレームメモリ41はMビットのレンジを有するので、(M−N)ビットのレンジを超える画像信号であっても損失無くフレームメモリ41に格納可能である。
出力動作において、信号処理部40は、フレームメモリ41に保持されている単位画素1当たりのビットレンジがMビットである画像データをクリップ処理回路42に出力する。上述したように、クリップ処理回路42はビットレンジが(M−N)ビットとなるように画像データをクリップして、信号処理部40の外部およびフレームメモリ41に出力する。フレームメモリ41は、クリップ処理回路42から出力されたクリップ後の画像データを、格納されている画像データから減算する。
上記した動作によって、フレームメモリ41内の複数のデジタル信号のうち(M−N)ビットのレンジに収まるデジタル信号であるレンジ内信号は、クリップされることなくクリップ処理回路42から出力される。その後、フレームメモリ41において、格納されているレンジ内信号から、クリップ処理回路42から出力され同じ値を有するデジタル信号が減算される。結果として、レンジ内信号に関してフレームメモリ41に追加的に書き込まれる値(持ち越される値)は0となる。
一方、フレームメモリ41内の複数のデジタル信号のうち(M−N)ビットのレンジを超過するデジタル信号であるレンジ外信号は、クリップ処理回路42でクリップされる。したがって、クリップ処理回路42は、(M−N)ビットのレンジの最大値2M−N−1に相当するクリップ後のデジタル信号を出力する。その後、フレームメモリ41において、格納されているレンジ外信号から、クリップ処理回路42から出力された出力値2M−N−1に相当するデジタル信号が減算される。結果として、レンジ外信号に関してフレームメモリ41に書き込まれる値は、フレームメモリ41に保持されているMビットのレンジにおける値から、(M−N)ビットのレンジの最大値2M−N−1を減算した値である。すなわち、レンジ外信号については、(M−N)ビットのレンジの最大値を超えた分の信号値が、次の分割読出しによる分割画像データに持ち越される。
複数回の分割読出しの際の最終フレーム(最後のサブ蓄積期間)では、以上のように超過分を持ち越す先の分割画像データが存在しないので、クリップ処理回路42はクリップ処理を実行せず単位画素1当たりMビットのレンジのデジタル信号を出力する。すなわち、最終フレームにおいては、単位画素1当たりのビットレンジがMビットに拡張される。
例として、ビットレンジがM=12(0〜4095)かつ分割読出しの回数が2回(=21回)である条件において、1回目の分割読出しの信号値が3072[LSB]であり、2回目の分割読出しの信号値が128[LSB]である場合を検討する。
1回目の分割読出しに対応する入力動作では、フレームメモリ41にMビットのレンジの信号値である3072[LSB]が書き込まれる。1回目の分割読出しに対応する出力動作では、クリップ処理によってクリップ処理回路42から(M−N)ビットのレンジの最大値である2047[LSB]が出力される。フレームメモリ41に格納されている信号値である3072[LSB]からクリップ処理回路42からの出力値である2047[LSB]が減算され、残りの信号値である1025[LSB]が次の分割読出し動作へと持ち越される。
2回目の分割読出しに対応する入力動作では、フレームメモリ41において、2回目の分割読出しの信号値である128[LSB]が、持ち越された信号値である1025[LSB]に加算され、1153[LSB]が信号値として保持される。2回目の分割読出しに対応する出力動作では、信号値である1153[LSB]がクリップ処理回路42からそのまま出力される。
加算処理部50は、1回目および2回目の分割読出しによって信号処理部40から出力された信号値(2047[LSB]および1153[LSB])を加算して、所望の信号値である3200[LSB]を取得する。
加えて、同条件において、1回目の分割読出しの信号値が128[LSB]であり、2回目の分割読出しの信号値が3072[LSB]である場合を検討する。2回目の分割読出しの信号値である3072[LSB]は、最終フレーム以外においてはクリップ処理の対象であるが、最終フレームである2回目の分割読出しにおいては、前述のようにクリップ処理が実行されない。すなわち、最終フレームではクリップ処理回路42における単位画素1当たりのビットレンジがMビットに拡張され、クリップ処理回路42から信号値である3072[LSB]がそのまま出力される。結果として、1回目および2回目の分割読出しによって信号処理部40から128[LSB]および3072[LSB]が信号値として出力されるので、加算処理部50は所望の信号値である3200[LSB]を取得できる。
図5は、第2実施形態に係る撮像装置100における画像データの取得動作の説明図である。
読出し駆動部30による制御の下、画素アレイ部10およびAD変換部20にて分割読出し動作が実行される。1回の分割読出し動作によって、1つの単位画素1当たりのデジタル信号のビットレンジがMビットであり蓄積時間がT/2Nである1枚の分割画像が取得され、信号処理部40に出力される。
出力制御部60は、1つの単位画素1当たりのデジタル信号のビットレンジが(M−N)ビットとなるように信号処理部40を設定する。信号処理部40は、出力制御部60による制御に従って、分割画像データに対して、1つの単位画素1当たりのデジタル信号のビットレンジが(M−N)ビットとなるようにクリップ処理を実行し、加算処理部50に出力する。以上の動作は、AD変換部20から信号処理部40へ分割画像データが入力されるごとに、(2N−1)回繰り返される。
2N回目の分割読出し(すなわち、最終フレーム)において、出力制御部60は、1つの単位画素1当たりのデジタル信号のビットレンジが、フレームメモリ41のビットレンジと同じMビットとなるように、信号処理部40を設定する。信号処理部40は、出力制御部60による制御に従って、最終フレームの分割画像データに対して、クリップ処理を実行せずに加算処理部50に出力する。
加算処理部50は、取得した2N枚の分割画像に対して加算処理(統合処理)を実行することによって、1つの単位画素1当たりのデジタル信号のビットレンジがMビットである1枚の統合画像を取得して出力する。なお、加算処理部50は、加算処理後の信号値がMビットのレンジを超過する場合は、Mビットのレンジに収まるように信号値にクリップ処理を実行する。
上記したように、本実施形態に係る撮像装置100においては、第1実施形態と同様の技術的効果が奏される。加えて、クリップ処理が実行された場合に超過分の信号値を持ち越すことによって、クリップ処理が実行されても統合画像の画質劣化を抑制することができる。以上の技術的効果は、明るさが変化する被写体を撮影する際により顕著に発揮される。
<変形例>
以上、本発明の好ましい実施の形態について説明したが、本発明は上述した実施の形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。例えば、本発明は、上述の実施の形態の1以上の機能を実現するプログラムを、ネットワークや記憶媒体を介してシステムや装置に供給し、そのシステム又は装置のコンピュータの1つ以上のプロセッサがプログラムを読み出して実行する処理でも実現可能である。また、本発明は、1以上の機能を実現する回路(例えば、ASIC)によっても実現可能である。
以上、本発明の好ましい実施の形態について説明したが、本発明は上述した実施の形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。例えば、本発明は、上述の実施の形態の1以上の機能を実現するプログラムを、ネットワークや記憶媒体を介してシステムや装置に供給し、そのシステム又は装置のコンピュータの1つ以上のプロセッサがプログラムを読み出して実行する処理でも実現可能である。また、本発明は、1以上の機能を実現する回路(例えば、ASIC)によっても実現可能である。
1 単位画素
10 画素アレイ部
20 AD変換部
30 読出し駆動部
40 信号処理部
41 フレームメモリ
42 クリップ処理回路
50 加算処理部
60 出力制御部
100 撮像装置
1000 カメラ装置
1003 画像処理回路
10 画素アレイ部
20 AD変換部
30 読出し駆動部
40 信号処理部
41 フレームメモリ
42 クリップ処理回路
50 加算処理部
60 出力制御部
100 撮像装置
1000 カメラ装置
1003 画像処理回路
Claims (13)
- 複数の単位画素を有する画素アレイ部と、
複数の前記単位画素が出力する複数のアナログ信号を第1ビット数でAD変換して複数のデジタル信号を出力するAD変換部と、
前記AD変換部から入力される複数の前記デジタル信号にクリップ処理を実行して画像データを出力する信号処理部と、
所定の蓄積期間を分割した複数のサブ蓄積期間ごとに分割読出し動作を実行するように制御すると共に、前記クリップ処理の処理ビット数を前記第1ビット数よりも小さい第2ビット数に設定する出力制御部と、を備えることを特徴とする撮像装置。 - 前記出力制御部は、前記サブ蓄積期間の時間長に応じて前記クリップ処理の前記処理ビット数である前記第2ビット数を決定する、ことを特徴とする請求項1に記載の撮像装置。
- 前記出力制御部は、前記サブ蓄積期間の時間長が長いほど値が大きくなるように前記第2ビット数を決定する、ことを特徴とする請求項2に記載の撮像装置。
- 前記信号処理部は、前記AD変換部から入力される複数の前記デジタル信号を格納するフレームメモリと、前記クリップ処理を実行するクリップ処理回路とを備え、
前記フレームメモリは、
前記AD変換部から複数の前記デジタル信号が入力されると、前記単位画素ごとに、入力された前記デジタル信号が示す信号値と前記フレームメモリに格納された信号値とを累積的に加算して保持し、
前記クリップ処理回路から前記画像データが出力されると、前記単位画素ごとに、出力された前記画像データに対応する信号値を前記フレームメモリに格納された信号値から減算して保持する、ことを特徴とする請求項1から請求項3のいずれか1項に記載の撮像装置。 - 前記フレームメモリは、前記AD変換部から入力される複数の前記第1ビット数の前記デジタル信号を格納可能である、ことを特徴とする請求項4に記載の撮像装置。
- 前記出力制御部は、前記蓄積期間に含まれる複数の前記サブ蓄積期間の少なくとも1つにおいて、前記クリップ処理の前記処理ビット数を前記第1ビット数に設定する、ことを特徴とする請求項1から請求項5のいずれか1項に記載の撮像装置。
- 前記出力制御部は、前記蓄積期間に含まれる最後の前記サブ蓄積期間において、前記クリップ処理の前記処理ビット数を前記第1ビット数に設定する、ことを特徴とする請求項6に記載の撮像装置。
- 前記出力制御部による制御に基づいて、前記画素アレイ部と前記AD変換部とを駆動して前記分割読出し動作を実行させる読出し駆動部を備える、ことを特徴とする請求項1から請求項7のいずれか1項に記載の撮像装置。
- 複数の前記サブ蓄積期間における前記分割読出し動作によって前記信号処理部が出力した複数の前記画像データを統合して1枚の統合画像データを取得する統合処理部をさらに備える、ことを特徴とする請求項1から請求項8のいずれか1項に記載の撮像装置。
- 請求項1から請求項8のいずれか1項に記載の撮像装置と、
複数の前記サブ蓄積期間における前記分割読出し動作によって前記信号処理部が出力した複数の前記画像データを統合して1枚の統合画像データを取得する統合処理部と、を備えることを特徴とするカメラ装置。 - 前記処理ビット数を前記第1ビット数よりも小さい前記第2ビット数に設定した前記分割読出し動作を実行することを表示する表示部をさらに備える、ことを特徴とする請求項10に記載のカメラ装置。
- 複数の単位画素が出力する複数のアナログ信号を第1ビット数でAD変換して複数のデジタル信号を出力する工程と、
出力された複数の前記デジタル信号にクリップ処理を実行して画像データを出力する工程と、
所定の蓄積期間を分割した複数のサブ蓄積期間ごとに分割読出し動作を実行するように制御すると共に、前記クリップ処理の処理ビット数を前記第1ビット数よりも小さい第2ビット数に設定する工程と、を備えることを特徴とする制御方法。 - 請求項12に記載の制御方法をコンピュータに実行させる、ことを特徴とするプログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019094639A JP2020191503A (ja) | 2019-05-20 | 2019-05-20 | 撮像装置、カメラ装置、制御方法、およびプログラム |
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JP2020191503A true JP2020191503A (ja) | 2020-11-26 |
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ID=73454751
Family Applications (1)
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JP2019094639A Pending JP2020191503A (ja) | 2019-05-20 | 2019-05-20 | 撮像装置、カメラ装置、制御方法、およびプログラム |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022107837A1 (ja) | 2020-11-18 | 2022-05-27 | 日本製鉄株式会社 | めっき鋼材 |
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2019
- 2019-05-20 JP JP2019094639A patent/JP2020191503A/ja active Pending
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