JP2020191503A - 撮像装置、カメラ装置、制御方法、およびプログラム - Google Patents

Abstract

【課題】複数の分割画像を取得する構成において画像データ量を効果的に低減することが可能な撮像装置を提供する。【解決手段】撮像装置が、複数の単位画素を有する画素アレイ部１０と、複数の単位画素が出力する複数のアナログ信号を第１ビット数でＡＤ変換して複数のデジタル信号を出力するＡＤ変換部２０と、ＡＤ変換部２０から入力される複数のデジタル信号にクリップ処理を実行して画像データを出力する信号処理部４０と、所定の蓄積期間を分割した複数のサブ蓄積期間ごとに分割読出し動作を実行するように制御すると共に、クリップ処理の処理ビット数を第１ビット数Ｍよりも小さい第２ビット数（Ｍ−Ｎ）に設定する出力制御部６０と、を備える。【選択図】図２

Description

本発明は、撮像装置、撮像装置を備えるカメラ装置、制御方法、およびプログラムに関する。

信号読出し時に発生するランダムノイズ抑制の技術向上に伴い、ＣＭＯＳセンサ等の撮像装置において、画像の蓄積期間を複数回に分割して複数の画像（分割画像）を取得し、複数の画像を加算して１枚の画像（統合画像）を取得する撮影手法が提案されている。

また近年、アバランシェフォトダイオードを用いたＳＰＡＤ（Single-Photon Avalanche Diode）という撮像装置も提案されている。ＳＰＡＤは、入射する１つの光子（フォトン）を高利得に増倍することによってフォトンカウンティングを実行し、読出しノイズの低減を実現している。以上のような撮像装置の登場によって、前述の撮影手法の実現性がより高まっている。

前述の撮影手法を実現するカメラ装置は、画像を複数回に亘って分割して読み出すので、画像の蓄積期間中において撮影の途中経過を確認する機能や、確認内容を踏まえて撮影を中断する機能を実現することができる。以上の機能は、夜景撮影やバルブ撮影等の長い蓄積期間を要する撮影において特に有用である。

特許文献１では、通常動作では撮像素子が飽和してしまう撮影条件において、画像の蓄積期間を複数回に分割して読出しを実行し、読み出された複数の画像を後から加算する手法が開示されている。以上の手法によれば、撮像素子を飽和させることなく画像を取得することが可能である。

特開２００９−２９６４２３号公報

画像の蓄積期間を複数回に分割して複数の分割画像を取得する以上の構成では、分割の回数を増大させるほどより多くの光量を画像に記録することが可能である。一方で、分割の回数を増大させるほど撮像装置が出力する画像データ量も増大する。画像データ量が増大するのに伴って、加算処理等の画像処理の負荷の増大、画像データの転送量の増大、および記録すべき画像データの容量の増大が招来される。

以上の事情に鑑み、本発明の目的は、複数の分割画像を取得する構成において画像データ量を効果的に低減することが可能な撮像装置、カメラ装置、制御方法、およびプログラムを提供することにある。

上記目的を達成するために、本発明の撮像装置は、複数の単位画素を有する画素アレイ部と、複数の前記単位画素が出力する複数のアナログ信号を第１ビット数でＡＤ変換して複数のデジタル信号を出力するＡＤ変換部と、前記ＡＤ変換部から入力される複数の前記デジタル信号にクリップ処理を実行して画像データを出力する信号処理部と、所定の蓄積期間を分割した複数のサブ蓄積期間ごとに分割読出し動作を実行するように制御すると共に、前記クリップ処理の処理ビット数を前記第１ビット数よりも小さい第２ビット数に設定する出力制御部と、を備えることを特徴とする。

本発明によれば、複数の分割画像を取得する構成において画像データ量を効果的に低減することが可能である。

本発明の第１実施形態に係る撮像装置の構成を示すブロック図である。 本発明の第１実施形態に係る撮像装置における画像データの取得動作の説明図である。 本発明の第１実施形態に係るカメラ装置の全体構成を示すブロック図である。 本発明の第２実施形態に係る信号処理部の構成および動作を示す図である。 本発明の第２実施形態に係る撮像装置における画像データの取得動作の説明図である。

以下、本発明の実施形態について添付図面を参照しながら詳細に説明する。以下に説明される実施形態は、本発明を実現可能な構成の一例に過ぎない。以下の実施形態は、本発明が適用される装置の構成や各種条件に応じて適宜修正または変更することが可能である。したがって、本発明の範囲は、以下の実施形態に記載される構成によって限定されるものではない。以下の実施形態に係る撮像装置は、デジタルスチルカメラ、デジタルビデオカメラ、監視カメラ、工業用カメラ、医療用カメラ等の種々のカメラ装置に搭載され得る。

＜第１実施形態＞
図１から図３を参照して、本発明の第１実施形態に係る撮像装置１００およびカメラ装置１０００について説明する。

図１は、第１実施形態に係る撮像装置１００の構成を示すブロック図である。撮像装置１００は、例えば、後述されるカメラ装置１０００に用いられるＣＭＯＳイメージセンサである。

撮像装置１００は、画素アレイ部１０と、ＡＤ変換部２０と、読出し駆動部３０と、信号処理部４０と、加算処理部５０と、出力制御部６０とを有する。

画素アレイ部１０は、行列状に配列された複数の単位画素１を有する。各単位画素１は、光電変換素子を有する要素であって、入射する光に応じたアナログ信号（画素信号）をＡＤ変換部２０に出力する。

ＡＤ変換部２０は、画素アレイ部１０から出力された単位画素１ごとのアナログ信号を受信して、所定のビット数で単位画素１ごとのデジタル信号（画像信号）に変換し、信号処理部４０に出力する。なお、画素アレイ部１０とＡＤ変換部２０との間に、単位画素１から出力されたアナログ信号を増幅してＡＤ変換部２０に出力するアンプ部が設けられてもよい。

読出し駆動部３０は、画素アレイ部１０（単位画素１）とＡＤ変換部２０とを駆動することによって、画素アレイ部１０（単位画素１）とＡＤ変換部２０とにおける信号出力を制御する。例えば、読出し駆動部３０は、ＡＤ変換部２０が実行するＡＤ変換におけるビット数を制御する。

信号処理部４０は、出力制御部６０からの指示に基づいて、ＡＤ変換部２０からの単位画素１ごとのデジタル信号（画像データ）に所定の処理ビット数のクリップ処理を施してビットレンジを低減させ、クリップ処理後の画像データを加算処理部５０に出力する。

加算処理部（統合処理部）５０は、入力された複数の画像データ（分割画像データ）を蓄積して加算処理を実行することで加算された画像データ（統合画像データ）を生成し、撮像装置１００の外部へ出力する。なお、加算処理部５０は、図１に示すように撮像装置１００に含まれていてもよいし、撮像装置１００の外部に設けられていてもよい。例えば、撮像装置１００の後段に設けられた後述の画像処理回路１００３が加算処理部５０を有してもよい。また、加算処理部５０は、加算処理以外の手法によって複数の画像データを統合してもよい。

出力制御部６０は、画像データの読出し回数に応じて、読出し駆動部３０および信号処理部４０における読出し動作を制御する。

図２は、第１実施形態に係る撮像装置１００における画像データの取得動作の説明図である。概略的には、蓄積期間を分割して読み出された複数枚の分割画像データを統合することによって、１枚の統合画像データが取得される。本明細書では、蓄積期間を分割した複数のサブ蓄積期間において、複数のサブ蓄積期間に対応する複数の分割画像データを取得することを、「分割読出し」または「分割読出し動作」と称する場合がある。

図２の例においては、画像データが蓄積される期間の時間長が蓄積期間Ｔで示され、単位画素１ごとのデジタル信号のビットレンジがビット数Ｍで示され、蓄積期間Ｔにおける分割画像データの読出し回数（分割読出しの回数）が２^Ｎ回で示される。本例において、Ｍは１以上の整数であり、Ｎは０以上の整数であり、ＭはＮよりも大きい（Ｍ＞Ｎ）。

蓄積期間Ｔに亘る２^Ｎ回の分割読出しにおいて、１回の分割読出しに対応するサブ蓄積期間の時間長はＴ／２^Ｎである。２^Ｎ回の分割読出しによって取得された２^Ｎ枚の分割画像に対して加算処理を行うことによって、蓄積期間Ｔに対応する１枚の統合画像が生成される。

図２に示される画像取得動作において、出力制御部６０は、サブ蓄積期間Ｔ／２^Ｎごとに読出し駆動部３０に対して読出し動作を実行するように指示する。出力制御部６０は、蓄積期間Ｔに亘って、すなわち読出し回数が２^Ｎ回に達するまで、連続的に読出し動作の実行を指示する。読出し駆動部３０は、出力制御部６０からの指示に基づいて、画素アレイ部１０が有する複数の単位画素１およびＡＤ変換部２０による読出し動作を制御する。

読出し駆動部３０による制御の下、画素アレイ部１０およびＡＤ変換部２０にて分割読出し動作が実行される。１回の分割読出し動作の実行によって、１つの単位画素１当たりのデジタル信号のビットレンジがＭビット（第１ビット数）であり蓄積時間がＴ／２^Ｎである１枚の分割画像が取得され、信号処理部４０に出力される。

出力制御部６０は、１つの単位画素１当たりのデジタル信号のビットレンジが（Ｍ−Ｎ）ビット（第２ビット数）となるように信号処理部４０を設定する。信号処理部４０は、出力制御部６０による制御に従って、分割画像データに対して、１つの単位画素１当たりのデジタル信号のビットレンジが（Ｍ−Ｎ）ビットとなるような処理ビット数のクリップ処理を実行し、加算処理部５０に出力する。以上の動作は、ＡＤ変換部２０から信号処理部４０へ分割画像データが入力されるごとに、蓄積期間Ｔに亘って２^Ｎ回繰り返される。

加算処理部５０は、１つの単位画素１当たりのデジタル信号のビットレンジが（Ｍ−Ｎ）ビットである２^Ｎ枚の分割画像データを蓄積期間Ｔに亘って取得する。加算処理部５０は、取得した２^Ｎ枚の分割画像に対して加算処理（統合処理）を実行することによって、１つの単位画素１当たりのデジタル信号のビットレンジがＭビットである１枚の統合画像を取得して出力する。

上記したように、本実施形態に係る撮像装置１００においては、蓄積期間を分割して読み出された複数枚の分割画像データを統合することによって、１枚の統合画像データが取得される。複数枚の分割画像データに対し、１つの単位画素１当たりのデジタル信号のビットレンジを低減させることによって、取り扱うべき画像データ量を抑制することができる。結果として、統合画像データを得るための加算処理（統合処理）の負荷、画像データの転送量、記録すべき画像データの容量等を抑制することが可能である。

特に、信号処理部４０が、１つの単位画素１当たりのデジタル信号のビットレンジが（Ｍ−Ｎ）ビットとなるような処理ビット数のクリップ処理を実行することによって、１つの単位画素１当たりのデータ量は（（Ｍ−Ｎ）×２^Ｎ）ビットとなる。結果として、クリップ処理が実行されない場合（ビットレンジがＭビットのままである場合）と比較して、データ量がＮ／Ｍだけ抑制される。例えば、Ｍ＝１２かつＮ＝２の場合は、データ量が１７％程度（Ｎ／Ｍ＝２／１２＝０．１６６．．．）抑制される。

なお、上記した構成においては、蓄積期間Ｔに亘る２^Ｎ回の分割読出しの１回当たりのサブ蓄積期間を、蓄積期間Ｔを等分した時間長であるＴ／２^Ｎに設定している。しかしながら、蓄積期間Ｔは均等に分割されなくてもよい。例えば、ビットレンジがＭ＝１２である１枚の統合画像（各単位画素１が０〜４０９５の値を取り得る画像）を取得する場合、読出し回数を４回（＝２^２回）とし、サブ蓄積期間の時間長をそれぞれＴ／６、Ｔ／３、Ｔ／３、Ｔ／６とすることができる。各サブ蓄積期間のビットレンジ（処理ビット数）は、時間長に応じて決定されると好適であり、特に、時間長が長いほどレンジが広くなるように決定されると好適である。例えば、サブ蓄積期間Ｔ／６においてビットレンジを１０ビット（０〜１０２３）に設定し、サブ蓄積期間Ｔ／３においてビットレンジを１１ビット（０〜２０４７）に設定することができる。

図３は、上記した第１実施形態に係る撮像装置１００を有するカメラ装置１０００の全体的な構成を示すブロック図である。

カメラ装置１０００は、撮像装置１００と、レンズ部１００１と、レンズ駆動部１００２と、画像処理回路１００３と、状態制御回路１００４と、メモリ部１００５と、制御演算部１００６と、インターフェース１００７と、表示部１００９とを有する。撮像装置１００については先に詳述した通りである。

レンズ部１００１は、撮像光学系を有するレンズユニットであって、例えば、カメラ装置１０００に対して着脱可能に装着される交換レンズである。レンズ部１００１は、被写体の光学像を撮像装置１００において結像させる。

レンズ駆動部１００２は、レンズ部１００１内の各部を駆動する要素であって、レンズ部１００１におけるズーム制御、フォーカス制御、絞り制御等の光学的な制御を実行する。

画像処理回路１００３は、被写体の光学像に基づいて撮像装置１００にて取得され出力される画像データに対して、各種の補正処理、データ圧縮処理、合成処理等の様々な画像処理を実行する論理回路である。画像処理回路１００３は、複数の画像を合成することによって、広ダイナミックレンジの画像を取得することが可能である。

状態制御回路１００４は、撮像装置１００および画像処理回路１００３に対して、撮影モード指示信号および各種のタイミング信号を出力する論理回路である。

メモリ部１００５は、種々の記憶素子、例えば、ＲＯＭ（Read Only Memory）等の不揮発性メモリとＲＡＭ（Random Access Memory）等の揮発性メモリとを有する。メモリ部１００５は、制御用のプログラムおよびデータを記憶していると共に、画像処理回路１００３が出力した画像データを一時的に記憶することができる。

制御演算部１００６は、ＣＰＵ（Central Processing Unit）またはＭＰＵ（Micro Processing Unit）等のプロセッサを有する制御装置である。制御演算部１００６は、メモリ部１００５の不揮発性メモリ内のプログラムを揮発性メモリに展開して実行することにより、カメラ装置１０００が有する各機能単位の動作を制御する他、各種の演算処理を実行する。

インターフェース１００７は、記録媒体１００８が着脱されるインターフェースである。インターフェース１００７を介して、記録媒体１００８に対する書込みまたは読出しが実行される。

記録媒体１００８は、画像データが記録される着脱可能な半導体メモリであって、例えばフラッシュメモリである。

表示部１００９は、制御演算部１００６による制御の下、画像撮影に関する各種の情報および撮影画像を表示する表示装置である。

次いで、カメラ装置１０００における撮影動作について概略的に説明する。

カメラ装置１０００のメイン電源が投入されると、まず、制御演算部１００６等のコントロール系回路に電源が供給され、次いで、画像処理回路１００３等の撮像系回路に電源が供給される。カメラ装置１０００の各部に電源が供給され制御プログラムが実行されると、カメラ装置１０００が撮影可能な状態となる。

不図示のレリーズボタンがユーザによって押下されると、撮影動作が開始される。

撮影動作が開始されると、状態制御回路１００４が撮像装置１００に対して撮影を指示する撮影信号を供給する。撮像装置１００は、供給された撮影信号に従って撮影動作を実行し、被写体の光学像に対応した画像信号を取得する。

撮影動作が終了すると、撮像装置１００から出力された画像信号が画像処理回路１００３に入力される。

画像処理回路１００３は、入力された画像信号（画像データ）に対して加算処理等の画像処理を実行する。画像処理が実行された画像信号は、制御演算部１００６による制御に基づいてメモリ部１００５に書き込まれる。

メモリ部１００５に書き込まれた画像データは、制御演算部１００６による制御に基づいて、インターフェース１００７を介して記録媒体１００８に書き込まれる。

撮像装置１００を備えるカメラ装置１０００においては、前述したように、取り扱うべき画像データ量を抑制することができる。結果として、統合画像データを得るための加算処理（統合処理）の負荷、画像データの転送量、記録すべき画像データの容量等を抑制することが可能である。

なお、撮像装置１００ではなく、画像処理回路１００３が上述の加算処理部５０を備えてもよい。この場合、前述したように信号処理部４０がクリップ処理を実行するので、撮像装置１００から出力されるデータ量がＮ／Ｍだけ抑制される。撮像装置１００から出力されるデータ（分割画像データ）は、記録媒体１００８に書き込まれコンピュータ等の外部装置において高度な加算処理に供されてもよい。

また、撮像装置１００から出力された画像データが、不図示の外部インターフェースを介してコンピュータ等の外部装置に直接的に供給され、外部装置にて画像処理が実行されてもよい。

分割読出し動作を実行するモードにおいて、制御演算部１００６による制御の下、表示部１００９が、上述したようなクリップ処理の処理ビット数を低減した分割読出し動作を実行することを表示して、ユーザに認識を促すと好適である。

＜第２実施形態＞
第１実施形態では、上記したように、分割読出しによって得られる分割画像の枚数に応じたクリップ処理によって、単位画素１当たりのデジタル信号のビットレンジを低減させている。ところが、被写体の特性によっては、クリップ処理によるビットレンジの低減に起因して正しい信号が取得できない現象が発生する可能性がある。以下、そのような現象が発生するケースを例示して説明する。

統合画像データの取得において、ビットレンジがＭ＝１２（０〜４０９５）であり、分割読出しの回数が２回（＝２^１回）である例を想定する。本例において、１回の分割読出しにおけるビットレンジはＭ＝１１（０〜２０４７）であり、２０４８［ＬＳＢ（Least Significant Bit）］を超える値を取るデジタル信号は２０４７［ＬＳＢ］にクリップされる。

以上の条件において、ある被写体の撮像時のある１つの単位画素１におけるＡＤ変換後の信号値について検討する。１回目の分割読出しの信号値が３０７２［ＬＳＢ］であり、２回目の分割読出しの信号値が１２８［ＬＳＢ］である場合、加算後の正しい信号値は３２００［ＬＳＢ］（＝３０７２＋１２８）である。ところが、上記したようなクリップ処理によって１回目の分割読出しの信号値は２０４７［ＬＳＢ］にクリップされるので、加算後の信号値は２１７５［ＬＳＢ］（＝２０４７＋１２８）という正しくない値になってしまう。以上のような現象は、例えば、光を発しながら移動する被写体を撮影する場合に発生し得る。

第２実施形態では、以上のようなケースにおいても正しい信号値を取得できるようなクリップ処理を実行する。以下、図４および図５を参照して、本発明の第２実施形態に係る撮像装置１００について説明する。なお、以下に例示する各実施形態において、作用、機能が第１実施形態と同等である要素については、以上の説明で参照した符号を流用して各々の説明を適宜に省略する。

図４は、本発明の第２実施形態に係る信号処理部４０の構成および動作を示す図である。

信号処理部４０は、フレームメモリ４１とクリップ処理回路４２とを有する。フレームメモリ４１は、画素アレイ部１０に設けられた複数の単位画素１が出力する単位画素１当たりＭビットの複数のデジタル信号（すなわち、１画面に相当する画像データ）を保持可能な半導体メモリである。クリップ処理回路４２は、フレームメモリ４１から出力された単位画素１当たりのビットレンジがＭビットである画像データに対し、ビットレンジが（Ｍ−Ｎ）ビットとなるように画像データをクリップする。以上のクリップ処理によってビットレンジが（Ｍ−Ｎ）ビットに低減された画像データは、信号処理部４０の外部へと出力される。

信号処理部４０は、ＡＤ変換部２０からのデジタル信号を入力する入力動作（図４中の（ａ））および信号処理部４０から外部へ画像データを出力する出力動作（図４中の（ｂ））を実行し得る。

入力動作において、信号処理部４０は、単位画素１当たりのビットレンジがＭビットであるＡＤ変換部２０からのデジタル信号をフレームメモリ４１に累積的に加算する。この段階では、フレームメモリ４１内のデジタル信号（画像データ）には、クリップ処理がなされていない。サブ蓄積期間Ｔ／２^Ｎにおける１回の分割読出しに関し、明るさが変化しない被写体による画像信号は、（Ｍ−Ｎ）ビットのレンジ内に収まる。一方、明るさが変化する被写体であっても、ＡＤ変換部２０およびフレームメモリ４１はＭビットのレンジを有するので、（Ｍ−Ｎ）ビットのレンジを超える画像信号であっても損失無くフレームメモリ４１に格納可能である。

出力動作において、信号処理部４０は、フレームメモリ４１に保持されている単位画素１当たりのビットレンジがＭビットである画像データをクリップ処理回路４２に出力する。上述したように、クリップ処理回路４２はビットレンジが（Ｍ−Ｎ）ビットとなるように画像データをクリップして、信号処理部４０の外部およびフレームメモリ４１に出力する。フレームメモリ４１は、クリップ処理回路４２から出力されたクリップ後の画像データを、格納されている画像データから減算する。

上記した動作によって、フレームメモリ４１内の複数のデジタル信号のうち（Ｍ−Ｎ）ビットのレンジに収まるデジタル信号であるレンジ内信号は、クリップされることなくクリップ処理回路４２から出力される。その後、フレームメモリ４１において、格納されているレンジ内信号から、クリップ処理回路４２から出力され同じ値を有するデジタル信号が減算される。結果として、レンジ内信号に関してフレームメモリ４１に追加的に書き込まれる値（持ち越される値）は０となる。

一方、フレームメモリ４１内の複数のデジタル信号のうち（Ｍ−Ｎ）ビットのレンジを超過するデジタル信号であるレンジ外信号は、クリップ処理回路４２でクリップされる。したがって、クリップ処理回路４２は、（Ｍ−Ｎ）ビットのレンジの最大値２^Ｍ−Ｎ−１に相当するクリップ後のデジタル信号を出力する。その後、フレームメモリ４１において、格納されているレンジ外信号から、クリップ処理回路４２から出力された出力値２^Ｍ−Ｎ−１に相当するデジタル信号が減算される。結果として、レンジ外信号に関してフレームメモリ４１に書き込まれる値は、フレームメモリ４１に保持されているＭビットのレンジにおける値から、（Ｍ−Ｎ）ビットのレンジの最大値２^Ｍ−Ｎ−１を減算した値である。すなわち、レンジ外信号については、（Ｍ−Ｎ）ビットのレンジの最大値を超えた分の信号値が、次の分割読出しによる分割画像データに持ち越される。

複数回の分割読出しの際の最終フレーム（最後のサブ蓄積期間）では、以上のように超過分を持ち越す先の分割画像データが存在しないので、クリップ処理回路４２はクリップ処理を実行せず単位画素１当たりＭビットのレンジのデジタル信号を出力する。すなわち、最終フレームにおいては、単位画素１当たりのビットレンジがＭビットに拡張される。

例として、ビットレンジがＭ＝１２（０〜４０９５）かつ分割読出しの回数が２回（＝２^１回）である条件において、１回目の分割読出しの信号値が３０７２［ＬＳＢ］であり、２回目の分割読出しの信号値が１２８［ＬＳＢ］である場合を検討する。

１回目の分割読出しに対応する入力動作では、フレームメモリ４１にＭビットのレンジの信号値である３０７２［ＬＳＢ］が書き込まれる。１回目の分割読出しに対応する出力動作では、クリップ処理によってクリップ処理回路４２から（Ｍ−Ｎ）ビットのレンジの最大値である２０４７［ＬＳＢ］が出力される。フレームメモリ４１に格納されている信号値である３０７２［ＬＳＢ］からクリップ処理回路４２からの出力値である２０４７［ＬＳＢ］が減算され、残りの信号値である１０２５［ＬＳＢ］が次の分割読出し動作へと持ち越される。

２回目の分割読出しに対応する入力動作では、フレームメモリ４１において、２回目の分割読出しの信号値である１２８［ＬＳＢ］が、持ち越された信号値である１０２５［ＬＳＢ］に加算され、１１５３［ＬＳＢ］が信号値として保持される。２回目の分割読出しに対応する出力動作では、信号値である１１５３［ＬＳＢ］がクリップ処理回路４２からそのまま出力される。

加算処理部５０は、１回目および２回目の分割読出しによって信号処理部４０から出力された信号値（２０４７［ＬＳＢ］および１１５３［ＬＳＢ］）を加算して、所望の信号値である３２００［ＬＳＢ］を取得する。

加えて、同条件において、１回目の分割読出しの信号値が１２８［ＬＳＢ］であり、２回目の分割読出しの信号値が３０７２［ＬＳＢ］である場合を検討する。２回目の分割読出しの信号値である３０７２［ＬＳＢ］は、最終フレーム以外においてはクリップ処理の対象であるが、最終フレームである２回目の分割読出しにおいては、前述のようにクリップ処理が実行されない。すなわち、最終フレームではクリップ処理回路４２における単位画素１当たりのビットレンジがＭビットに拡張され、クリップ処理回路４２から信号値である３０７２［ＬＳＢ］がそのまま出力される。結果として、１回目および２回目の分割読出しによって信号処理部４０から１２８［ＬＳＢ］および３０７２［ＬＳＢ］が信号値として出力されるので、加算処理部５０は所望の信号値である３２００［ＬＳＢ］を取得できる。

図５は、第２実施形態に係る撮像装置１００における画像データの取得動作の説明図である。

読出し駆動部３０による制御の下、画素アレイ部１０およびＡＤ変換部２０にて分割読出し動作が実行される。１回の分割読出し動作によって、１つの単位画素１当たりのデジタル信号のビットレンジがＭビットであり蓄積時間がＴ／２^Ｎである１枚の分割画像が取得され、信号処理部４０に出力される。

出力制御部６０は、１つの単位画素１当たりのデジタル信号のビットレンジが（Ｍ−Ｎ）ビットとなるように信号処理部４０を設定する。信号処理部４０は、出力制御部６０による制御に従って、分割画像データに対して、１つの単位画素１当たりのデジタル信号のビットレンジが（Ｍ−Ｎ）ビットとなるようにクリップ処理を実行し、加算処理部５０に出力する。以上の動作は、ＡＤ変換部２０から信号処理部４０へ分割画像データが入力されるごとに、（２^Ｎ−１）回繰り返される。

２^Ｎ回目の分割読出し（すなわち、最終フレーム）において、出力制御部６０は、１つの単位画素１当たりのデジタル信号のビットレンジが、フレームメモリ４１のビットレンジと同じＭビットとなるように、信号処理部４０を設定する。信号処理部４０は、出力制御部６０による制御に従って、最終フレームの分割画像データに対して、クリップ処理を実行せずに加算処理部５０に出力する。

加算処理部５０は、取得した２^Ｎ枚の分割画像に対して加算処理（統合処理）を実行することによって、１つの単位画素１当たりのデジタル信号のビットレンジがＭビットである１枚の統合画像を取得して出力する。なお、加算処理部５０は、加算処理後の信号値がＭビットのレンジを超過する場合は、Ｍビットのレンジに収まるように信号値にクリップ処理を実行する。

上記したように、本実施形態に係る撮像装置１００においては、第１実施形態と同様の技術的効果が奏される。加えて、クリップ処理が実行された場合に超過分の信号値を持ち越すことによって、クリップ処理が実行されても統合画像の画質劣化を抑制することができる。以上の技術的効果は、明るさが変化する被写体を撮影する際により顕著に発揮される。

＜変形例＞
以上、本発明の好ましい実施の形態について説明したが、本発明は上述した実施の形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。例えば、本発明は、上述の実施の形態の１以上の機能を実現するプログラムを、ネットワークや記憶媒体を介してシステムや装置に供給し、そのシステム又は装置のコンピュータの１つ以上のプロセッサがプログラムを読み出して実行する処理でも実現可能である。また、本発明は、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

１ 単位画素
１０ 画素アレイ部
２０ ＡＤ変換部
３０ 読出し駆動部
４０ 信号処理部
４１ フレームメモリ
４２ クリップ処理回路
５０ 加算処理部
６０ 出力制御部
１００ 撮像装置
１０００ カメラ装置
１００３ 画像処理回路

Claims (13)

1. 複数の単位画素を有する画素アレイ部と、
   複数の前記単位画素が出力する複数のアナログ信号を第１ビット数でＡＤ変換して複数のデジタル信号を出力するＡＤ変換部と、
   前記ＡＤ変換部から入力される複数の前記デジタル信号にクリップ処理を実行して画像データを出力する信号処理部と、
   所定の蓄積期間を分割した複数のサブ蓄積期間ごとに分割読出し動作を実行するように制御すると共に、前記クリップ処理の処理ビット数を前記第１ビット数よりも小さい第２ビット数に設定する出力制御部と、を備えることを特徴とする撮像装置。
2. 前記出力制御部は、前記サブ蓄積期間の時間長に応じて前記クリップ処理の前記処理ビット数である前記第２ビット数を決定する、ことを特徴とする請求項１に記載の撮像装置。
3. 前記出力制御部は、前記サブ蓄積期間の時間長が長いほど値が大きくなるように前記第２ビット数を決定する、ことを特徴とする請求項２に記載の撮像装置。
4. 前記信号処理部は、前記ＡＤ変換部から入力される複数の前記デジタル信号を格納するフレームメモリと、前記クリップ処理を実行するクリップ処理回路とを備え、
   前記フレームメモリは、
   前記ＡＤ変換部から複数の前記デジタル信号が入力されると、前記単位画素ごとに、入力された前記デジタル信号が示す信号値と前記フレームメモリに格納された信号値とを累積的に加算して保持し、
   前記クリップ処理回路から前記画像データが出力されると、前記単位画素ごとに、出力された前記画像データに対応する信号値を前記フレームメモリに格納された信号値から減算して保持する、ことを特徴とする請求項１から請求項３のいずれか１項に記載の撮像装置。
5. 前記フレームメモリは、前記ＡＤ変換部から入力される複数の前記第１ビット数の前記デジタル信号を格納可能である、ことを特徴とする請求項４に記載の撮像装置。
6. 前記出力制御部は、前記蓄積期間に含まれる複数の前記サブ蓄積期間の少なくとも１つにおいて、前記クリップ処理の前記処理ビット数を前記第１ビット数に設定する、ことを特徴とする請求項１から請求項５のいずれか１項に記載の撮像装置。
7. 前記出力制御部は、前記蓄積期間に含まれる最後の前記サブ蓄積期間において、前記クリップ処理の前記処理ビット数を前記第１ビット数に設定する、ことを特徴とする請求項６に記載の撮像装置。
8. 前記出力制御部による制御に基づいて、前記画素アレイ部と前記ＡＤ変換部とを駆動して前記分割読出し動作を実行させる読出し駆動部を備える、ことを特徴とする請求項１から請求項７のいずれか１項に記載の撮像装置。
9. 複数の前記サブ蓄積期間における前記分割読出し動作によって前記信号処理部が出力した複数の前記画像データを統合して１枚の統合画像データを取得する統合処理部をさらに備える、ことを特徴とする請求項１から請求項８のいずれか１項に記載の撮像装置。
10. 請求項１から請求項８のいずれか１項に記載の撮像装置と、
    複数の前記サブ蓄積期間における前記分割読出し動作によって前記信号処理部が出力した複数の前記画像データを統合して１枚の統合画像データを取得する統合処理部と、を備えることを特徴とするカメラ装置。
11. 前記処理ビット数を前記第１ビット数よりも小さい前記第２ビット数に設定した前記分割読出し動作を実行することを表示する表示部をさらに備える、ことを特徴とする請求項１０に記載のカメラ装置。
12. 複数の単位画素が出力する複数のアナログ信号を第１ビット数でＡＤ変換して複数のデジタル信号を出力する工程と、
    出力された複数の前記デジタル信号にクリップ処理を実行して画像データを出力する工程と、
    所定の蓄積期間を分割した複数のサブ蓄積期間ごとに分割読出し動作を実行するように制御すると共に、前記クリップ処理の処理ビット数を前記第１ビット数よりも小さい第２ビット数に設定する工程と、を備えることを特徴とする制御方法。
13. 請求項１２に記載の制御方法をコンピュータに実行させる、ことを特徴とするプログラム。
    

Images