JP2020155942A - 保護制御装置 - Google Patents

Abstract

【課題】マスタと複数のスレーブとを含む保護制御装置において、各スレーブにおける電気量のサンプリングタイミングの同期精度を向上させる。【解決手段】保護制御装置は、マスタと、第１シリアルバスを介してマスタと接続された第１の複数のスレーブと、第１シリアルバスと第２シリアルバスとの間において通信パケットの転送を行なうバスリピータと、第２シリアルバスを介してバスリピータと接続された第２の複数のスレーブとを備える。バスリピータは、通信パケットに含まれる情報に基づいて、通信パケットが、各スレーブにおける電気量のサンプリングタイミングを同期させるための同期パケットであるか否かを判断する第１判断回路と、通信パケットが同期パケットである場合、第２シリアルバスを介して、内部メモリに予め記憶されている同期パケットを第２の複数のスレーブに送信する送信回路とを含む。【選択図】図３

Description

本開示は、保護制御装置に関する。

電力系統から電流および電圧などの電気量を複数の箇所で収集し、それらの電気量を用いて電力機器の制御および保護を行なう保護制御装置が知られている。従来、保護制御装置に設けられた各ノードでサンプリングされた電気量をＣＰＵ（Central Processing Unit）へ伝達するバスとして、ＰＣＩ（Peripheral Component Interconnect）等のパラレルバスが用いられてきた。

しかし、パラレルバスは、データ伝送速度の高速化に限界があること、および信号配線数が多く装置の小型化に向かないこと等から、伝送速度の高速化と省配線化とを両立できる高速シリアルバスへの移行が進んでいる。この場合、保護制御装置に設けられた各ノードにおける電気量のサンプリングタイミングを同期させるために、そのサンプリングタイミングを知らせるためのタイミング信号がシリアルバスを介して各ノードへ送信される。

例えば、特開２０１３−１４３７４８号公報（特許文献１）は、時刻同期システムを開示している。このシステムでは、マスタに設けられたメイン処理部および時刻同期処理部にそれぞれ異なるＩＰアドレスを付与することにより、ネットワーク遅延のばらつきを減少させ、時刻同期パケットをネットワーク遅延のばらつきの影響を受けることなく通信することを検討している。

特開２０１３−１４３７４８号公報

シリアルバスでは、パケット通信にてデータの伝達が行なわれるため、タイミング信号は通信パケットに埋め込んで伝送される。ＣＰＵを含むマスタと、電気量をサンプリングする複数のスレーブとがシリアルバスで接続される構成においては、スレーブの数が多くなると信号波形の歪みが大きくなり正しいデータを通信できなくなる。そのため、シリアルバスを電気的に分離するリピータを設けて、同一バス上のスレーブの数を抑えることが考えられる。しかし、この場合、通信パケットがリピータを通過する際の処理遅延が加わるため、各スレーブにおけるタイミング信号の到着時間差が大きくなり、所望のサンプリングタイミングの同期精度を得ることができない。

本開示のある局面における目的は、マスタと複数のスレーブとを含む保護制御装置において、各スレーブにおける電気量のサンプリングタイミングの同期精度を向上させることである。

ある実施の形態に従う保護制御装置は、マスタと、第１シリアルバスを介して、マスタと接続された第１の複数のスレーブと、第１シリアルバスと第２シリアルバスとの間において通信パケットの転送を行なうバスリピータと、第２シリアルバスを介して、バスリピータと接続された第２の複数のスレーブとを備える。バスリピータは、第１シリアルバスを介して受信した通信パケットに含まれる情報に基づいて、通信パケットが、第１および第２の複数のスレーブの各々における電気量のサンプリングタイミングを同期させるための同期パケットであるか否かを判断する第１判断回路と、通信パケットが同期パケットである場合、第２シリアルバスを介して、内部メモリに予め記憶されている同期パケットを第２の複数のスレーブに送信する送信回路とを含む。

本開示によると、マスタ基板と複数のスレーブ基板とを含む保護制御装置において、各スレーブ基板における電気量のサンプリングタイミングの同期精度を向上させることができる。

実施の形態１に従う保護制御装置の全体構成の一例を示す図である。 実施の形態１に従う保護制御装置のハードウェア構成の一例を示す図である。 実施の形態１に従うバスリピータの構成の一例を示す図である。 実施の形態１に従う同期パケットおよびデータパケットの構成を模式的に示す図である。 実施の形態１の利点を説明するための図である。 実施の形態２に従うバスリピータの構成の一例を示す図である。 実施の形態２に従う同期パケットおよびデータパケットの構成を模式的に示す図である。 実施の形態３に従うスレーブの構成の一例を示す図である。 実施の形態３の利点を説明するための図である。 その他の実施の形態に従う保護制御装置の全体構成の一例を示す図である。

以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明は繰り返さない。

実施の形態１．
＜全体構成＞
図１は、実施の形態１に従う保護制御装置１００の全体構成の一例を示す図である。図１を参照して、保護制御装置１００は、マスタ１０と、複数のスレーブ１１と、シリアルバス１３Ａ，１３Ｂと、バスリピータ１５とを含む。典型的には、マスタ１０および複数のスレーブ１１は、それぞれ異なる基板で構成されている。

本実施の形態では、保護制御装置１００はｎ個（例えば、ｎ＝２０）のスレーブ１１を含むものとし、ｎ個のスレーブ１１に対して、便宜上、＃１〜＃ｎの番号を付与してそれぞれを区別する。ｎ個のスレーブ１１は、それぞれスレーブ♯１〜♯ｎとも称される。スレーブ♯１〜♯ｍは、シリアルバス１３Ａを介して、マスタ１０およびバスリピータ１５と接続されている。また、スレーブ♯ｍ＋１〜♯ｎは、シリアルバス１３Ｂを介して、バスリピータ１５と接続されている。

シリアルバス１３Ａ，１３Ｂ（以下、「シリアルバス１３」とも総称する。）は、マルチポイント型の高速シリアルバスであり、例えば、Ｍ−ＬＶＤＳ（Multipoint Low Voltage Differential Signaling）バスで構成されている。マスタ１０は、シリアルバス１３およびバスリピータ１５を介して、各スレーブ１１と通信パケットを送受信する。

図２は、実施の形態１に従う保護制御装置１００のハードウェア構成の一例を示す図である。図２中のスレーブ１１ａ，１１ｂは、それぞれ図１中のスレーブ♯１，♯２に対応しており、図２中のスレーブ１１ｃは、図１中のスレーブ♯ｍ＋１に対応している。

図２を参照して、マスタ１０は、シリアルバス１３Ａを介して、スレーブ１１ａ，１１ｂと接続されている。また、マスタ１０は、シリアルバス１３Ａ、バスリピータ１５およびシリアルバス１３Ｂを介して、スレーブ１１ｃと接続されている。

マスタ１０は、各種の指令情報を埋め込んだ通信パケットを各スレーブ１１に送信する。例えば、マスタ１０は、各スレーブ１１における電気量のサンプリングタイミングを同期させるための同期パケットを送信する。また、マスタ１０は、各スレーブ１１でサンプリングされた電気量をマスタ１０側へ送信させるための指令情報を含むデータパケットを送信する。マスタ１０は、当該指令情報に従って各スレーブ１１から送信された電気量を受信する。

マスタ１０は、主なハードウェア構成として、ＣＰＵ２２と、バスインターフェイス（Ｉ／Ｆ）２１と、ＲＡＭ（Random Access Memory）２３と、ＲＯＭ（Read Only Memory）２４とを含む。

ＣＰＵ２２は、ＲＯＭ２４に予め格納されたプログラムを読み出して実行することによって、保護制御装置１００の動作を制御する。なお、ＲＯＭ２４には、ＣＰＵ２２によって用いられる各種情報が格納されている。ＣＰＵ２２は、たとえば、マイクロプロセッサである。なお、当該ハードウェアは、ＣＰＵ以外のＦＰＧＡ（Field Programmable Gate Array）、ＡＳＩＣ（Application Specific Integrated Circuit）およびその他の演算機能を有する回路などであってもよい。

ＣＰＵ２２は、シリアルバス１３を介して、各スレーブ１１からディジタルデータを取り込む。ＣＰＵ２２は、ＲＯＭ２４に格納されているプログラムに従って、取り込んだディジタルデータを用いて制御演算を実行する。

例えば、ＣＰＵ２２は、制御演算結果に基づいて、監視対象（例えば、送電線）の事故を検出した場合（例えば、演算値が整定値を上回っている場合）には、スレーブ１１に設けられたＤＯ（digital output）回路を介して制御信号を出力する。また、ＣＰＵ２２は、スレーブ１１に設けられたＤＩ（digital input）回路を介して、外部の装置から各種信号を受け取る。

バスインターフェイス２１は、シリアルバス１３Ａと接続されており、例えば、Ｍ−ＬＶＤＳ規格に対応するインターフェイスである。ＣＰＵ２２は、バスインターフェイス２１を介して、各スレーブ１１と通信する。典型的には、バスインターフェイス２１は、ＦＰＧＡ等の回路で構成されている。

スレーブ１１ａ〜１１ｃは、それぞれバスインターフェイス３１ａ〜３１ｃ（以下、「バスインターフェイス３１」とも総称する。）と、ＡＤ（analog-to-digital）変換回路３２ａ〜３２ｃ（以下、「ＡＤ変換回路３２」とも総称する。）とを含む。なお、スレーブ１１ａは、ＤＩ回路３３ａと、ＤＯ回路３４ａとをさらに含む。バスインターフェイス３１は、例えば、Ｍ−ＬＶＤＳ規格に対応するインターフェイスである。

バスインターフェイス３１ａ，３１ｂはシリアルバス１３Ａに接続され、バスインターフェイス３１ｃはシリアルバス１３Ｂに接続される。バスインターフェイス３１ａは、ＡＤ変換回路３２ａ、ＤＩ回路３３ａおよびＤＯ回路３４ａと接続され、バスインターフェイス３１ｂはＡＤ変換回路３２ｂと接続され、バスインターフェイス３１ｃはＡＤ変換回路３２ｃと接続される。

バスインターフェイス３１は、マスタ１０から送信された通信パケットを受信し、自身が受信対象の場合、対応する回路へ制御信号を送信する。ここで、受信した通信パケットが、同報通知パケット、または、宛先アドレスが自身のアドレスと一致するパケットである場合、バスインターフェイス３１は自身が受信対象であると判断する。例えば、バスインターフェイス３１は、電気量のサンプリングタイミングを同期させるために同報通知でスレーブ１１へ送られる同期パケットを受信した場合には、ＡＤ変換回路３２へサンプリングタイミング信号を出力する。

ＡＤ変換回路３２は、図示しない補助変成器と接続されている。補助変成器は、電流変成器からの入力電流、あるいは電圧変成器からの入力電圧を取り込み、保護制御装置１００の内部回路での信号処理に適した電圧信号に変換して出力する。ＡＤ変換回路３２は、補助変成器から出力されるアナログ信号（すなわち、電圧信号）を取り込んでディジタル信号に変換する。具体的には、ＡＤ変換回路３２は、アナログフィルタと、サンプルホールド回路と、マルチプレクサと、信号変換器とを含む。

アナログフィルタは、補助変成器から出力される電圧信号から高周波のノイズ成分を除去する。サンプルホールド回路は、アナログフィルタから出力される信号を予め定められたサンプリング周期でサンプリングする。マルチプレクサは、ＣＰＵ２２から入力されるタイミング信号に基づいて、サンプルホールド回路から入力される波形信号を時系列で順次切り替えて信号変換器に入力する。信号変換器は、マルチプレクサから入力される波形信号をアナログデータからディジタルデータに変換する。ＡＤ変換回路３２は、バスインターフェイス３１を介して、ディジタル変換した信号（すなわち、ディジタルデータ）をマスタ１０へ出力する。

ＤＩ回路３３ａは、例えば、電力系統に設けられた系統機器の状態信号を取り込む。ＤＯ回路３４ａは、系統機器に対して制御信号を出力する。

バスリピータ１５は、シリアルバス１３Ａとシリアルバス１３Ｂとの間において通信パケットを転送する。典型的には、バスリピータ１５は、一方のシリアルバス１３から入力された通信パケットに対応する電気信号を整形して他方のシリアルバス１３へ出力する。

＜バスリピータの構成＞
保護制御装置１００では、マスタ１０と複数のスレーブ１１とがシリアルバス１３で接続されており、スレーブの数が多くても正しくデータを通信できるようにバスリピータ１５が設けられている。

マスタ１０は、シリアルバス１３およびバスリピータ１５を介して、各スレーブ１１における電気量のサンプリングタイミングを同期させるための同期パケットを各スレーブ１１に送信する。バスリピータ１５の処理遅延によるサンプリングタイミングの同期ずれをできるだけ小さくするために、バスリピータ１５は以下のような構成を有する。

図３は、実施の形態１に従うバスリピータ１５の構成の一例を示す図である。図３を参照して、バスリピータ１５は、上流側（すなわち、シリアルバス１３Ａ）から下流側（すなわち、シリアルバス１３Ｂ側）に通信パケットを伝送する構成として、受信回路１１０と、エラー検出回路１２０と、バッファメモリ回路１３０と、同期パケット出力回路１４０と、送信回路１５０とを含む。

受信回路１１０は、シリアルバス１３Ａを介して、マスタ１０からの通信パケットを受信する。具体的には、受信回路１１０は、シリアルパラレル変換回路１１１と、デコーダ回路１１３とを含む。

シリアルパラレル変換回路１１１は、シリアルバス１３Ａから受信した通信パケットをシリアルデータからパラレルデータへ変換してデコーダ回路１１３に出力する。

デコーダ回路１１３は、入力される信号を復号化する回路であり、符号化方式に応じたデコーダを有する。本実施の形態では、デコーダ回路１１３は、８Ｂ／１０Ｂデコーダで構成されている。デコーダ回路１１３は、通信パケットを１０ビットのデータから８ビットのデータに変換してエラー検出回路１２０へ出力する。符号化方式は、８Ｂ／１０Ｂ符号化方式に限られず、４Ｂ／５Ｂ符号化方式であってもよい。

受信回路１１０において受信される通信パケットは、典型的には、同期パケットあるいはデータパケットである。

図４は、実施の形態１に従う同期パケットおよびデータパケットの構成を模式的に示す図である。具体的には、図４（ａ）は同期パケットの構成の一例を示しており、図４（ｂ）はデータパケットの構成の一例を示している。

図４（ａ）を参照して、同期パケットは、先頭フラグ領域５１と、同期フラグ領域５２と、誤り検出情報が格納されるＦＣＳ（Frame Check Sequence）領域５３とを含む。また、同期パケットは全てのスレーブに対して同報通信されるパケットであり、通信相手を指定するアドレスを有していない。図４（ｂ）を参照して、データパケットは、先頭フラグ領域６１と、ヘッダ領域６２と、データ本体が格納されるペイロード領域６３と、ＦＣＳ領域６４とを含む。ヘッダ領域６２には、通信コマンド、通信相手を指定するアドレス、シーケンス番号、データ長等の情報が格納される。

図４（ａ）に示すように、同期パケットには、ヘッダ領域およびペイロード領域が存在しない。同期フラグ領域５２には、マスタ１０から受信した通信パケットが同期パケットであることを示す制御コードＳｘが格納される。この制御コードＳｘは、例えば、カンマ符号を示すＫ２８．５等のＫコードである。

このように、同期パケットには可変要素が存在せず、先頭フラグ領域５１および同期フラグ領域５２に格納されるフラグと、ＦＣＳに格納される誤り検出情報のみで構成される。そのため、同期パケットのパケット長は、データパケットのパケット長よりも短い。一方、データパケットには、可変要素である各種の指令情報がペイロード領域に格納されるため、パケット長は比較的長くなる。

再び、図３を参照して、デコーダ回路１１３は、通信パケットにおいて制御コードＳｘを検出した場合、当該制御コードＳｘが検出されたことを示す検出結果（例えば、検出フラグ信号）を同期パケット出力回路１４０に出力する。また、この制御コードＳｘの検出フラグ信号はエラー検出回路１２０へ出力される。

エラー検出回路１２０は、通信パケットに含まれるＦＣＳに基づいてエラーを検出し、エラー検出結果を同期パケット出力回路１４０に出力する。

同期パケット出力回路１４０は、同期パケットのバイパス回路として機能する。具体的には、同期パケット出力回路１４０は、デコーダ回路１１３から制御コードＳｘの検出フラグ信号の入力を受け付けた場合（すなわち、通信パケットに制御コードＳｘが含まれる場合）、受信回路１１０において受信された通信パケットが同期パケットであると判断する。そして、同期パケット出力回路１４０は、エラー検出回路１２０においてエラーが検出されなかった場合（すなわち、エラー検出結果が“エラーなし”の場合）、この同期パケットにはエラーがないと判断する。この場合、同期パケット出力回路１４０は、内部メモリに予め格納されている同期パケット（すなわち、図４（ａ）に示す同期パケット）を送信回路１５０へ出力する。

一方、同期パケット出力回路１４０は、デコーダ回路１１３から制御コードＳｘの検出フラグ信号の入力を受け付けた場合であっても、エラー検出回路１２０においてエラーが検出された場合（すなわち、エラー検出結果が“エラーあり”の場合）には、同期パケットを送信回路１５０へ出力しない。また、同期パケット出力回路１４０は、デコーダ回路１１３から制御コードＳｘの検出フラグ信号の入力を受け付けていない場合（すなわち、制御コードＳｘが検出されてない場合）、同期パケットを送信回路１５０に出力しない。

エラー検出回路１２０は、デコーダ回路１１３から制御コードＳｘの検出フラグ信号の入力を受け付けた場合、デコーダ回路１１３から受信した通信パケットは同期パケットであると判断して、この通信パケット（すなわち、同期パケット）を破棄する。

一方、エラー検出回路１２０は、制御コードＳｘの検出フラグ信号の入力を受け付けていない場合、通信パケットがデータパケットであると判断する。エラー検出回路１２０は、データパケットにエラーが検出されなかった場合には、当該データパケットをバッファメモリ回路１３０へ出力する。エラー検出回路１２０は、データパケットにエラーが検出された場合には、当該データパケットを破棄するか、あるいは、エラーが検出されたことを示すエラーフラグを当該データパケットにセットして、当該データパケットをバッファメモリ回路１３０へ出力する。データパケットにエラーフラグがセットされた場合、バッファメモリ回路１３０はＦＣＳを生成し、通信パケット内のＦＣＳを当該生成したＦＣＳに置き換える。

バッファメモリ回路１３０は、受信したデータパケットを一時的に蓄積し、当該蓄積されたデータパケットを送信回路１５０へ出力する。例えば、バッファメモリ回路１３０は、ＦＩＦＯ（First In First Out）メモリから構成される。具体的には、バッファメモリ回路１３０は、受信回路１１０の動作クロックで処理されたデータパケットを送信回路１５０の動作クロックに載せ替えて、送信回路１５０へ出力する。

送信回路１５０は、通信パケットをシリアルバス１３Ｂへ出力する。具体的には、送信回路１５０は、エンコーダ回路１５１と、パラレルシリアル変換回路１５３とを含む。

エンコーダ回路１５１は、入力される信号を符号化する回路であり、符号化方式に応じたエンコーダを有する。本実施の形態では、エンコーダ回路１５１は、８Ｂ／１０Ｂエンコーダで構成されている。エンコーダ回路１５１は、通信パケットを８ビットのデータから１０ビットのデータに変換して、パラレルシリアル変換回路１５３へ出力する。具体的には、エンコーダ回路１５１は、同期パケット出力回路１４０から受信した同期パケット、またはバッファメモリ回路１３０から受信したデータパケットを１０ビットのデータに変換してパラレルシリアル変換回路１５３へ出力する。

パラレルシリアル変換回路１５３は、エンコーダ回路１５１から受信した通信パケット（すなわち、同期パケットまたはデータパケット）をパラレルデータからシリアルデータへ変換してシリアルバス１３Ｂに出力する。

また、バスリピータ１５は、下流側から上流側に通信パケットを伝送する構成として、受信回路１６０と、エラー検出回路１７０と、バッファメモリ回路１８０と、送信回路１９０とを含む。

受信回路１６０は、シリアルバス１３Ｂを介して、各スレーブ♯ｍ＋１〜♯ｎから送信されたデータパケットを受信する。具体的には、受信回路１６０は、シリアルパラレル変換回路１６１と、デコーダ回路１６３とを含む。

シリアルパラレル変換回路１６１は、シリアルバス１３Ｂから受信したデータパケットをシリアルデータからパラレルデータへ変換してデコーダ回路１６３に出力する。デコーダ回路１６３は、８Ｂ／１０Ｂデコーダで構成されており、データパケットを１０ビットのデータから８ビットのデータに変換して、エラー検出回路１７０へ出力する。

エラー検出回路１７０は、データパケットにエラーが検出されなかった場合には、当該データパケットをバッファメモリ回路１８０へ出力する。エラー検出回路１７０は、データパケットにエラーが検出された場合には、当該データパケットを破棄するか、あるいは、エラーフラグがセットされた当該データパケットをバッファメモリ回路１８０へ出力する。バッファメモリ回路１８０は、入力されたデータパケットを一時的に蓄積し、送信回路１９０へ出力する。

送信回路１９０は、データパケットをシリアルバス１３Ａへ出力する。具体的には、送信回路１９０は、エンコーダ回路１９１と、パラレルシリアル変換回路１９３とを含む。

エンコーダ回路１９１は、８Ｂ／１０Ｂエンコーダで構成されており、８ビットのデータを１０ビットのデータに変換して、パラレルシリアル変換回路１９３へ出力する。具体的には、エンコーダ回路１９１は、バッファメモリ回路１３０から受信したデータパケットを１０ビットのデータに変換してパラレルシリアル変換回路１９３へ出力する。

パラレルシリアル変換回路１９３は、エンコーダ回路１９１から受信したデータパケットをパラレルデータからシリアルデータへ変換してシリアルバス１３Ａに出力する。

上記のように、バスリピータ１５は、シリアルバス１３Ａを介して受信した通信パケットに含まれる情報（例えば、制御コードＳｘ）に基づいて、当該通信パケットが同期パケットであるか否かを判断する回路（例えば、同期パケット出力回路１４０）を含む。また、バスリピータ１５は、通信パケットが同期パケットである場合、シリアルバス１３Ｂを介して、バスリピータ１５の内部メモリに予め記憶されている同期パケットを、各スレーブ♯ｍ＋１〜♯ｎに送信する送信回路１５０を含む。

また、バスリピータ１５は、通信パケットが同期パケットではない場合、当該通信パケットを蓄積し、当該蓄積された通信パケットを送信回路１５０へ出力するバッファメモリ回路１３０を含む。送信回路１５０は、シリアルバス１３Ｂを介して、バッファメモリ回路１３０から受け付けた通信パケットを各スレーブ♯ｍ＋１〜♯ｎに送信する。

バスリピータ１５は、シリアルバス１３Ａを介して受信した通信パケットのエラーを検出するエラー検出回路１２０を含む。通信パケットが同期パケットであると判断された場合であっても、エラー検出回路１２０によりエラーが検出された場合には、同期パケット出力回路１４０から同期パケットが出力されないため、送信回路１５０は、バスリピータ１５の内部メモリに記憶された同期パケットを送信しない。

シリアルバス１３Ａを介して受信した通信パケットが制御コードＳｘを含む場合、同期パケット出力回路１４０は、当該通信パケットが同期パケットであると判断して、内部メモリに予め記憶されている同期パケットを送信回路１５０へ出力する。

上記のようなバスリピータ１５の構成によると、通信パケットが同期パケットであると判断された場合には、予め用意されている同期パケットが即時に下流側の各スレーブ♯ｍ＋１〜♯ｎに送信される。そのため、通信パケットを一時的に蓄積して送信回路１５０へ出力する処理が不要となり、バスリピータ１５内を同期パケットが通過する時間を短縮できる。

同期フラグ領域５２には、通信パケットが同期パケットであることを示す制御コードＳｘが格納されており、これは、デコーダ回路１１３で検出可能である。そのため、同期パケットの検出処理時間を短縮でき、結果として、通信パケットが同期パケットであることを判断する時間を短縮できる。また、同期パケットのパケット長は、データパケットのパケット長よりも短いため、同期パケットはバスリピータ１５を短時間で通過できる。これにより、バスリピータ１５内を同期パケットが通過する時間をさらに短縮できる。

＜利点＞
図５は、実施の形態１の利点を説明するための図である。図５を参照して、マスタ１０から同期パケットが各スレーブ＃１〜＃ｎに送信された場合における同期パケットの到達時間差Ｔ１が示されている。具体的には、到達時間差Ｔ１は、マスタ１０による同期パケットの送信時刻から、スレーブ♯ｎによる同期パケットの受信時刻までの時間である。

また、マスタ１０からデータパケットが各スレーブ＃１〜＃ｎに送信された場合の当該データパケットの到達時間差Ｔ２が示されている。具体的には、到達時間差Ｔ２は、マスタ１０によるデータパケットの送信時刻から、スレーブ♯ｎによるデータパケットの受信時刻までの時間である。

図５に示すように、到達時間差Ｔ１は到達時間差Ｔ２よりも短くなっている。これは、同期パケットがバスリピータ１５を通過する通過時間Ｔｄ１が、データパケットがバスリピータ１５を通過する通過時間Ｔｄ２よりも短縮されているためである。このように、上述したバスリピータ１５の構成および処理により、バスリピータ１５内の同期パケットの通過時間を短縮することにより、各スレーブ１１における電気量のサンプリングタイミングの同期精度を向上させることができる。

実施の形態２．
実施の形態１では、通信パケットが同期パケットであることを識別するために、同期パケットの同期フラグ領域５２に制御コードＳｘを格納する構成について説明した。実施の形態２では、同期パケットのヘッダ領域内に同期コマンドを格納する構成について説明する。なお、実施の形態２に従う保護制御装置１００の全体構成は、実施の形態１の＜全体構成＞と同様である。

図６は、実施の形態２に従うバスリピータ１５Ａの構成の一例を示す図である。図６を参照して、バスリピータ１５Ａは、図３に示すバスリピータ１５におけるデコーダ回路１１３、エラー検出回路１２０および同期パケット出力回路１４０を、それぞれデコーダ回路１１３Ａ、検出回路１２０Ａおよび同期パケット出力回路１４０Ａに置き換えた構成に相当する。そのため、バスリピータ１５と同様な構成についてはその詳細な説明は繰り返さない。

受信回路１１０Ａは、シリアルバス１３Ａを介して、マスタ１０からの通信パケットを受信する。ここで、受信回路１１０Ａにおいて受信される同期パケットおよびデータパケットの構成について説明する。

図７は、実施の形態２に従う同期パケットおよびデータパケットの構成を模式的に示す図である。具体的には、図７（ａ）は同期パケットの構成の一例を示しており、図７（ｂ）はデータパケットの構成の一例を示している。なお、図７（ｂ）に示すデータパケットの構成は、図４（ｂ）に示すデータパケットの構成と同一であるため、その詳細な説明は行なわない。

図７（ａ）を参照して、同期パケットは、先頭フラグ領域５１と、ヘッダ領域５４と、ＦＣＳ領域５３とを含む。図７（ａ）に示すように、実施の形態２に従う同期パケットには、ヘッダ領域５４が存在し、図４（ａ）に示す同期フラグ領域５２が存在しない。この点が、実施の形態１に従う同期パケットの構成と異なる。ヘッダ領域５４には同期コマンドが含まれる。なお、同期パケットに可変要素が存在しない点は、図４（ａ）に示す同期パケットと同様である。

再び、図６を参照して、受信回路１１０Ａは、シリアルパラレル変換回路１１１と、デコーダ回路１１３Ａとを含む。デコーダ回路１１３Ａは、８Ｂ／１０Ｂデコーダで構成されており、１０ビットのデータを８ビットのデータに変換して、検出回路１２０Ａへ出力する。

実施の形態１では、デコーダ回路１１３は、同期パケットの同期フラグ領域５２に格納された制御コードＳｘを検出していた。しかし、実施の形態２では、図７（ｂ）に示すように同期パケットには制御コードＳｘは含まれていないため、デコーダ回路１１３Ａは、制御コードＳｘを検出することはない。

検出回路１２０Ａは、デコーダ回路１１３Ａから受信した通信パケットのヘッダ領域に同期コマンドが含まれることを検出した場合、当該同期コマンドを検出したことを示す検出結果（例えば、検出フラグ信号）を同期パケット出力回路１４０Ａに出力する。また、検出回路１２０Ａは、通信パケットに含まれるＦＣＳに基づいてエラーを検出し、エラー検出結果を同期パケット出力回路１４０Ａに出力する。

同期パケット出力回路１４０Ａは、検出回路１２０Ａから同期コマンドの検出フラグ信号の入力を受け付けた場合（すなわち、通信パケットに同期コマンドが含まれている場合）、受信回路１１０Ａにおいて受信された通信パケットが同期パケットであると判断する。そして、同期パケット出力回路１４０Ａは、検出回路１２０Ａにおいてエラーが検出されなかった場合、この同期パケットにはエラーがないと判断する。この場合、同期パケット出力回路１４０Ａは、内部メモリに予め記憶されている同期パケットを送信回路１５０へ出力する。

一方、同期パケット出力回路１４０Ａは、検出回路１２０Ａから同期コマンドの検出フラグ信号の入力を受け付けた場合であっても、検出回路１２０Ａにおいてエラーが検出された場合には、同期パケットを送信回路１５０へ出力しない。また、同期パケット出力回路１４０Ａは、検出回路１２０Ａから同期コマンドの検出フラグ信号の入力を受け付けていない場合（すなわち、同期コマンドが検出されてない場合）、同期パケットを送信回路１５０へ出力しない。

検出回路１２０Ａは、通信パケットにおいて同期コマンドが検出された場合、受信回路１１０Ａにおいて受信された通信パケットが同期パケットであると判断して、この通信パケット（すなわち、同期パケット）を破棄する。

一方、検出回路１２０Ａは、通信パケットにおいて同期コマンドが検出されない場合、当該通信パケットがデータパケットであると判断する。検出回路１２０Ａは、データパケットにエラーが検出されなかった場合には、当該データパケットをバッファメモリ回路１３０へ出力する。検出回路１２０Ａは、データパケットにエラーが検出された場合には、当該データパケットを破棄するか、あるいは、エラーフラグがセットされた当該データパケットをバッファメモリ回路１３０へ出力する。データパケットにエラーフラグがセットされた場合、バッファメモリ回路１３０はＦＣＳを生成し、通信パケット内のＦＣＳを当該生成したＦＣＳに置き換える。

上記のように、バスリピータ１５Ａは、シリアルバス１３Ａを介して受信した通信パケットに含まれる情報（例えば、同期コマンド）に基づいて、当該通信パケットが同期パケットであるか否かを判断する回路（例えば、同期パケット出力回路１４０Ａ）を含む。また、バスリピータ１５Ａは、通信パケットが同期パケットである場合、シリアルバス１３Ｂを介して、バスリピータ１５Ａの内部メモリに記憶された同期パケットを、各スレーブ♯ｍ＋１〜♯ｎに送信する送信回路１５０を含む。

シリアルバス１３Ａを介して受信した通信パケットが同期コマンドを含む場合、同期パケット出力回路１４０Ａは、当該通信パケットが同期パケットであると判断して、内部メモリに予め記憶されている同期パケットを送信回路１５０へ出力する。

実施の形態２では、ヘッダ領域５４には、通信パケットが同期パケットであることを示す同期コマンドが格納されており、これは、検出回路１２０Ａにより検出可能である。この場合でも、同期パケットの検出処理時間を短縮でき、結果として、通信パケットが同期パケットであることを判断する時間を短縮できる。

＜利点＞
実施の形態２によると実施の形態１と同様の利点を有する。

実施の形態３．
上述した実施の形態１および２では、同期パケットがバスリピータを通過する時間を短縮する構成について説明したが、実施の形態３では、各スレーブ１１のバスインターフェイス３１が同期パケットを受信してから、ＡＤ変換回路３２へ電気量のサンプリングタイミング信号を出力するまでの時間を短縮する構成について説明する。なお、実施の形態３に従う保護制御装置１００の全体構成は、実施の形態１の＜全体構成＞と同様である。

図８は、実施の形態３に従うスレーブ１１Ｐの構成の一例を示す図である。図８を参照して、スレーブ１１Ｐは、バスインターフェイス３１Ｐと、ＡＤ変換回路３２とを含む。ここで、スレーブ１１Ｐは図１中のスレーブ１１に対応するが、区別のため便宜上「Ｐ」との符号を付加している。これは、バスインターフェイス３１Ｐについても同様である。

以下では、説明の容易化のため、スレーブ１１Ｐは、図１中のシリアルバス１３Ａに接続されたスレーブ♯１〜♯ｍのうちの１つであるとする。また、同期パケットおよびデータパケットの各々の構成は、実施の形態１で説明した図４に示す構成であるとする。なお、スレーブ♯ｍ＋１〜♯ｎも以下に説明するスレーブ１１Ｐと同様の構成を有する。

バスインターフェイス３１Ｐは、受信回路２１０と、エラー検出回路２２０と、タイミング信号出力回路２３０と、指令生成回路２４０と、通信パケット生成回路２５０と、送信回路２６０とを含む。

受信回路２１０は、シリアルバス１３Ａを介して、マスタ１０からの通信パケットを受信する。具体的には、受信回路２１０は、シリアルパラレル変換回路２１１と、デコーダ回路２１３とを含む。受信回路２１０の構成は、バスリピータ１５の受信回路１１０の構成と同様である。

シリアルパラレル変換回路２１１は、シリアルバス１３Ａから受信した通信パケットをシリアルデータからパラレルデータへ変換してデコーダ回路２１３に出力する。デコーダ回路２１３は、８Ｂ／１０Ｂデコーダで構成されており、通信パケットを１０ビットのデータから８ビットのデータに変換して、エラー検出回路２２０へ出力する。

デコーダ回路２１３は、通信パケットにおいて制御コードＳｘを検出した場合、当該制御コードＳｘが検出されたことを示す検出結果（例えば、検出フラグ信号）をタイミング信号出力回路２３０に出力する。また、この制御コードＳｘはエラー検出回路２２０へ出力される。エラー検出回路２２０は、通信パケットに含まれるＦＣＳに基づいてエラーを検出し、エラー検出結果をタイミング信号出力回路２３０に出力する。

タイミング信号出力回路２３０は、デコーダ回路２１３から制御コードＳｘの検出フラグ信号の入力を受け付けた場合（すなわち、通信パケットに制御コードＳｘが含まれている場合）、通信パケットが同期パケットであると判断する。そして、タイミング信号出力回路２３０は、エラー検出回路２２０においてエラーが検出されなかった場合、この同期パケットにはエラーがないと判断する。この場合、タイミング信号出力回路２３０は、電気量のサンプリングタイミング信号（例えば、パルス信号）をＡＤ変換回路３２へ出力する。

一方、タイミング信号出力回路２３０は、デコーダ回路２１３から制御コードＳｘの検出フラグ信号の入力を受け付けた場合であっても、エラー検出回路２２０においてエラーが検出された場合には、サンプリングタイミング信号をＡＤ変換回路３２へ出力しない。また、タイミング信号出力回路２３０は、デコーダ回路２１３から制御コードＳｘの検出フラグ信号の入力を受け付けていない場合、サンプリングタイミング信号をＡＤ変換回路３２へ出力しない。

エラー検出回路２２０は、デコーダ回路２１３から制御コードＳｘの検出フラグ信号の入力を受け付けた場合、デコーダ回路２１３から受信した通信パケットは同期パケットであると判断して、この通信パケット（すなわち、同期パケット）を破棄する。

一方、エラー検出回路２２０は、制御コードＳｘの検出フラグ信号の入力を受け付けていない場合、通信パケットがデータパケットであると判断する。エラー検出回路２２０は、データパケットにエラーが検出されなかった場合には、当該データパケットを指令生成回路２４０へ出力する。なお、エラー検出回路２２０は、データパケットにエラーが検出された場合には、当該データパケットを破棄するか、あるいは、エラーフラグを当該データパケットにセットして、当該データパケットを指令生成回路２４０へ出力する。

指令生成回路２４０は、データパケットを解析して自身宛のデータパケットであった場合、このデータパケットに対応する指令信号を生成し、ＡＤ変換回路３２へ出力する。例えば、指令信号は、ＡＤ変換回路３２でサンプリングされた電気量をマスタ１０へ送信するように指令する信号、およびＡＤ変換回路３２における動作モード（例えば、フィルタ回路のＯＮ、ＯＦＦ等）を指令する信号等を含む。

ＡＤ変換回路３２は、指令信号に従って、サンプリングした電気量を通信パケット生成回路２５０へ出力する。また、ＡＤ変換回路３２は、自身の現在の状態を示す状態信号を通信パケット生成回路２５０へ出力する。状態信号は、ＡＤ変換回路３２の状態が正常か否かを示す信号、電気量のサンプリングが終了した状態であることを示す信号等を含む。

通信パケット生成回路２５０は、ＡＤ変換回路３２から受信した電気量、状態信号等を格納したデータパケットを生成し、当該データパケットを送信回路２６０へ出力する。

送信回路２６０は、データパケットをシリアルバス１３Ａへ出力する。具体的には、送信回路２６０は、エンコーダ回路２６１と、パラレルシリアル変換回路２６３とを含む。

エンコーダ回路２６１は、８Ｂ／１０Ｂエンコーダで構成されている。エンコーダ回路２６１は、データパケットを８ビットのデータから１０ビットのデータに変換して、パラレルシリアル変換回路２６３へ出力する。

上記のように、バスインターフェイス３１Ｐは、シリアルバス１３Ａを介して受信した通信パケットに含まれる情報（例えば、制御コードＳｘ）に基づいて当該通信パケットが同期パケットであると判断した場合、電気量のサンプリングタイミング信号をＡＤ変換回路３２へ出力するタイミング信号出力回路２３０を含む。

また、バスインターフェイス３１Ｐは、シリアルバス１３Ａを介して受信した通信パケットのエラーを検出するエラー検出回路２２０を含む。通信パケットが同期パケットである場合であっても、エラー検出回路２２０によりエラーが検出された場合には、タイミング信号出力回路２３０は、電気量のサンプリングタイミング信号をＡＤ変換回路３２へ出力しない。

上記では、同期パケットおよびデータパケットの各々の構成が図４に示す構成である場合について説明したが、当該構成に限られず、実施の形態２における図７に示す構成であってもよい。この場合、図８中のエラー検出回路２２０が、検出回路１２０Ａと同様の機能を有する検出回路へ置換される。

具体的には、当該検出回路は、デコーダ回路２１３から受信した通信パケットのヘッダ領域に同期コマンドが含まれることを検出した場合、当該同期コマンドをタイミング信号出力回路２３０に出力する。また、検出回路は、通信パケットに含まれるＦＣＳに基づいてエラーを検出し、エラー検出結果をタイミング信号出力回路２３０に出力する。タイミング信号出力回路２３０は、検出回路から同期コマンドの入力を受け付け、かつ検出回路においてエラーが検出されなかった場合、サンプリングタイミング信号を出力する。

＜利点＞
図９は、実施の形態３の利点を説明するための図である。ここでは、データパケットおよび同期パケットがマスタ１０から各スレーブ＃１〜＃ｍに送信された場合を想定する。

図９を参照して、マスタ１０がデータパケットを送信すると、スレーブ♯１において当該データパケットが受信される。スレーブ♯１のバスインターフェイス３１Ｐは、受信したデータパケットを解析して、当該データパケットに対応する指令信号をＡＤ変換回路３２へ出力する。具体的には、マスタ１０がデータパケットを送信した時刻から、スレーブ♯１のＡＤ変換回路３２へ指令信号が出力された時刻までの時間が、指令信号の出力遅延時間Ｔｄｘ１として示されている。

時間Ｔｓ１は、スレーブ♯１において指令信号が出力された時刻から、スレーブ♯ｍにおいて指令信号が出力された時刻までの時間であり、スレーブ♯１およびスレーブ♯ｍ間における指令信号の出力時間差を示している。

また、マスタ１０が同期パケットを送信すると、スレーブ♯１において当該同期パケットが受信される。スレーブ♯１のバスインターフェイス３１Ｐは、同期パケットを受信すると、電気量のサンプリングタイミング信号をＡＤ変換回路３２へ出力する。具体的には、マスタ１０による同期パケットの送信時刻から、スレーブ♯１のバスインターフェイス３１Ｐによるサンプリングタイミング信号の出力時刻までの時間がサンプリングタイミング信号の出力遅延時間Ｔｄｘ２として示されている。

時間Ｔｓ２は、スレーブ♯１におけるサンプリングタイミング信号の出力時刻から、スレーブ♯ｍにおけるサンプリングタイミング信号の出力時刻までの時間であり、スレーブ♯１およびスレーブ♯ｍ間におけるサンプリングタイミング信号の出力時間差を示している。典型的には、時間Ｔｓ１と時間Ｔｓ２とは同一である。

図９に示すように、サンプリングタイミング信号の出力遅延時間Ｔｄｘ２は、指令信号の出力遅延時間Ｔｄｘ１よりも短くなっている。これは、バスインターフェイス３１Ｐが、受信した通信パケットが同期パケットであると判断した場合、即時にサンプリングタイミング信号を出力するためである。一方、データパケットは指令生成回路２４０で解析されてから、当該データパケットに対応する指令信号が出力されるため時間がかかる。なお、図９では、データパケットのパケット長よりも同期パケットのパケット長の方が短いため、出力遅延時間Ｔｄｘ１と出力遅延時間Ｔｄｘ２との差がより大きくなっている。

このように、バスインターフェイス３１Ｐが同期パケットを受信してから、ＡＤ変換回路３２へサンプリングタイミング信号を出力するまでの時間を短縮することにより、各スレーブ１１における電気量のサンプリングタイミングの同期精度をさらに向上させることができる。

例えば、マスタ１０が送電線の系統周波数と同期して同期パケットを出力する場合、各スレーブ１１は、マスタ１０による同期パケットの出力タイミングに近いタイミングで電気量をサンプリングでき、系統周波数との同期精度を向上できる。

その他の実施の形態．
（１）上述した実施の形態では、図１に示すように１つバスリピータ１５を用いて、マスタ１０が複数のスレーブ♯１〜♯ｎに接続される構成について説明したが、当該構成に限られない。例えば、図１０に示すように、２つのバスリピータ１５を用いて、マスタ１０が複数のスレーブ♯１〜♯ｎに接続される構成であってもよい。

図１０は、その他の実施の形態に従う保護制御装置１００Ａの全体構成の一例を示す図である。図１０を参照して、保護制御装置１００Ａは、マスタ１０と、複数のスレーブ♯１〜♯ｎと、シリアルバス１３Ａ，１３Ｂと、バスリピータ１５＿１，１５＿２と、光ケーブル１８とを含む。

マスタ１０は、シリアルバス１３Ａを介して、スレーブ♯１〜♯ｍおよびバスリピータ１５＿１と接続されている。バスリピータ１５＿１とバスリピータ１５＿２とは、光ケーブル１８を介して接続されている。

バスリピータ１５＿２は、シリアルバス１３Ｂを介して、スレーブ♯ｍ＋１〜♯ｎと接続されている。したがって、マスタ１０は、シリアルバス１３Ａ、バスリピータ１５＿１，１５＿２およびシリアルバス１３Ｂを介して、スレーブ♯ｍ＋１〜♯ｎと接続されている。

バスリピータ１５＿１，１５＿２は、上述したバスリピータ１５と同様の構成および機能を有する。ただし、バスリピータ１５＿１，１５＿２は、電気信号を光信号に変換するための回路を有する。

例えば、バスリピータ１５＿１が受信した通信パケットは、上述したバスリピータ１５による処理が行なわれた後に電気信号から光信号に変換されて、バスリピータ１５＿２へ送信される。バスリピータ１５＿２が受信した通信パケットは、光信号から電気信号に変換された後に、上述したバスリピータ１５による処理が行なわれて、シリアルバス１３Ｂに送信される。

（２）上述の実施の形態において、各スレーブ１１にＤＩ回路が含まれている場合に、各ＤＩ回路が信号を取り込むタイミングを同期させるための同期パケットが、マスタ１０から各スレーブ１１に送信される構成であってもよい。

（３）上述の実施の形態として例示した構成は、本発明の構成の一例であり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、一部を省略する等、変更して構成することも可能である。また、上述した実施の形態において、他の実施の形態で説明した処理および構成を適宜採用して実施する場合であってもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１０ マスタ、１１，１１Ｐ スレーブ、１３Ａ，１３Ｂ シリアルバス、１５，１５Ａ バスリピータ、１８ 光ケーブル、２１，３１ａ〜３１ｃ，３１Ｐ バスインターフェイス、２２ ＣＰＵ、２４ ＲＯＭ、３２ａ〜３２ｃ ＡＤ変換回路、３３ａ ＤＩ回路、３４ａ ＤＯ回路、１００，１００Ａ 保護制御装置、１１０，１１０Ａ，１６０，２１０ 受信回路、１１１，１６１，２１１ シリアルパラレル変換回路、１１３，１１３Ａ，１６３，２１３ デコーダ回路、１２０，１７０，２２０ エラー検出回路、１２０Ａ 検出回路、１３０，１８０ バッファメモリ回路、１４０，１４０Ａ 同期パケット出力回路、１５０，１９０，２６０ 送信回路、１５１，１９１，２６１ エンコーダ回路、１５３，１９３，２６３ パラレルシリアル変換回路、２３０ タイミング信号出力回路、２４０ 指令生成回路、２５０ 通信パケット生成回路。

Claims (8)

1. マスタと、
   第１シリアルバスを介して、前記マスタと接続された第１の複数のスレーブと、
   前記第１シリアルバスと第２シリアルバスとの間において通信パケットの転送を行なうバスリピータと、
   前記第２シリアルバスを介して、前記バスリピータと接続された第２の複数のスレーブとを備え、
   前記バスリピータは、
   前記第１シリアルバスを介して受信した通信パケットに含まれる情報に基づいて、前記通信パケットが、前記第１および第２の複数のスレーブの各々における電気量のサンプリングタイミングを同期させるための同期パケットであるか否かを判断する第１判断回路と、
   前記通信パケットが前記同期パケットである場合、前記第２シリアルバスを介して、内部メモリに予め記憶されている同期パケットを前記第２の複数のスレーブに送信する送信回路とを含む、保護制御装置。
2. 前記バスリピータは、前記通信パケットが前記同期パケットではない場合、当該通信パケットを蓄積し、当該蓄積された通信パケットを前記送信回路へ出力するバッファメモリ回路をさらに含み、
   前記送信回路は、前記第２シリアルバスを介して、前記バッファメモリ回路から受け付けた前記通信パケットを前記第２の複数のスレーブに送信する、請求項１に記載の保護制御装置。
3. 前記第１シリアルバスを介して受信した通信パケットのエラーを検出する第１エラー検出回路をさらに含み、
   前記第１判断回路により前記通信パケットが前記同期パケットであると判断された場合であっても、前記第１エラー検出回路により前記エラーが検出された場合には、前記送信回路は、前記内部メモリに記憶された同期パケットを送信しない、請求項１または請求項２に記載の保護制御装置。
4. 前記同期パケットは、予め定められた制御コードを含み、
   前記第１シリアルバスを介して受信した通信パケットが前記予め定められた制御コードを含む場合、前記第１判断回路は、当該通信パケットが前記同期パケットであると判断する、請求項１〜請求項３のいずれか１項に記載の保護制御装置。
5. 前記同期パケットは、ヘッダ領域内に同期コマンドを含み、
   前記第１シリアルバスを介して受信した通信パケットが前記同期コマンドを含む場合、前記第１判断回路は、当該通信パケットが前記同期パケットであると判断する、請求項１〜請求項３のいずれか１項に記載の保護制御装置。
6. 前記第１の複数のスレーブの各々は、
   前記第１シリアルバスに接続されるバスインターフェイスと、
   前記バスインターフェイスと接続されるＡＤ（analog-to-digital）変換回路とを含み、
   前記バスインターフェイスは、電気量のサンプリングタイミング信号を前記ＡＤ変換回路へ出力する信号出力回路を含み、
   前記信号出力回路は、前記第１シリアルバスを介して受信した通信パケットに含まれる情報に基づいて前記通信パケットが前記同期パケットであると判断した場合に、前記サンプリングタイミング信号を前記ＡＤ変換回路へ出力する、請求項１〜請求項５のいずれか１項に記載の保護制御装置。
7. 前記バスインターフェイスは、前記第１シリアルバスを介して受信した通信パケットのエラーを検出する第２エラー検出回路をさらに含み、
   前記通信パケットが前記同期パケットである場合であっても、前記第２エラー検出回路により前記エラーが検出された場合には、前記信号出力回路は、前記サンプリングタイミング信号を前記ＡＤ変換回路へ出力しない、請求項６に記載の保護制御装置。
8. 前記第１シリアルバスおよび前記第２シリアルバスの各々は、Ｍ−ＬＶＤＳ（multipoint low voltage differential signaling）バスである、請求項１〜請求項７のいずれか１項に記載の保護制御装置。
   

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