JP2020127017A - 半導体装置 - Google Patents

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佑紀 中野
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Abstract

【課題】スイッチング速度を向上させて、スイッチング損失を低減できる半導体装置を提供する。【解決手段】半導体装置１は、平面視において、四角形状の半導体層５２を備え、半導体層５２の表面にゲートフィンガー５８が形成されている。ゲートフィンガー５８は、半導体層５２の第１辺の中央部付近に形成されたゲートパッド部５７と、半導体層５２の第１辺と直行する第２辺から対辺の第４辺へ向かって延びた第１突出部および半導体層５２の第４辺から対辺の第２辺へ向かって延びた第２突出部とを含む。【選択図】図４

Description

本発明は、ＳｉＣを使用する半導体装置に関する。
従来、モータ制御システム、電力変換システム等、各種パワーエレクトロニクス分野におけるシステムに主として使用される半導体パワーデバイスが注目されている。この種の半導体パワーデバイスとして、たとえば、ＳｉＣ半導体装置が公知である（たとえば、特許文献１参照）。
特許文献１の半導体装置は、ＳｉＣ基板と、ＳｉＣ基板上に形成されたｎ型高抵抗層と、ｎ型高抵抗層上に形成されたｐウェル層と、ｐウェル層の表層部に形成されたｎ＋エミッタ領域と、ｎ＋エミッタ領域を貫通してｐウェル層に達するｐ＋コンタクト領域と、ｎ＋エミッタ領域の表面からｐウェル層を貫通してｎ型高抵抗層に達するトレンチと、トレンチの内面に形成されたゲート酸化膜と、トレンチに埋め込まれたポリシリコンゲート電極とを含む。
特開２００８−２９４２１０号公報
本発明の目的は、スイッチング速度を向上させて、スイッチング損失を低減することができる半導体装置を提供することを主たる目的とする。
本発明の半導体装置は、半導体層と、前記半導体層の表面から掘り下げられ、側面部および底面部へと連なる様に形成されたゲートトレンチと、前記ゲートトレンチの前記側面部および前記底面部を覆うように形成されたゲート絶縁膜と、前記ゲートトレンチに埋没される様に形成されたゲート電極と、前記半導体層の前記表面の一部と前記ゲート電極を覆うように形成された層間絶縁膜と、前記層間絶縁膜上に形成されたゲートフィンガーと、前記ゲートフィンガーに重ならない領域に形成された表面ソース電極とを備え、平面視において、前記半導体層は四角形状であり、前記ゲートフィンガーは、前記半導体層の第１辺の中央部付近に形成されたゲートパッド部と、前記半導体層の前記第１辺と直行する第２辺から対辺の第４辺へ向かって延びた第１突出部および前記半導体層の前記第４辺から対辺の前記第２辺へ向かって延びた第２突出部とを含むことを特徴とする。
図１（ａ）（ｂ）は、本発明の第１実施形態に係る半導体装置の模式的な平面図であって、図１（ａ）は全体図、図１（ｂ）は内部拡大図をそれぞれ示す。 図２は、図１（ｂ）の切断面線II−IIから見た断面図である。 図３は、本発明の第２実施形態に係る半導体装置の模式的な断面図である。 図４は、図４（ａ）（ｂ）は、本発明の第３実施形態に係る半導体装置の模式的な平面図であって、図４（ａ）は全体図、図４（ｂ）は内部拡大図をそれぞれ示す。 図５（ａ）（ｂ）（ｃ）は、前記半導体装置の断面図であって、図５（ａ）は図４（ｂ）の切断面線Vａ−Vａから見た断面図、図５（ｂ）は図４（ｂ）の切断面線Vｂ−Vｂから見た断面図、図５（ｃ）は図４（ｂ）の切断面線Vｃ−Vｃから見た断面図をそれぞれ示す。 図６（ａ）（ｂ）（ｃ）は、本発明の第４実施形態に係る半導体装置の模式的な断面図である。 図７（ａ）(ｂ)は、本発明の第５実施形態に係る半導体装置の模式的な断面図である。 図８（ａ）(ｂ)は、本発明の第６実施形態に係る半導体装置の模式的な断面図である。 図９（ａ）(ｂ)は、本発明の第７実施形態に係る半導体装置の模式的な断面図である。 図１０（ａ）(ｂ)は、本発明の第８実施形態に係る半導体装置の模式的な断面図である。 図１１は、前記半導体装置の単位セルのレイアウト図である。 図１２は、前記半導体装置の単位セルの他のレイアウト図である。 図１３は、前記半導体装置の単位セルの他のレイアウト図である。 図１４は、前記半導体装置の単位セルの他のレイアウト図である。 図１５（ａ）(ｂ)は、本発明の第９実施形態に係る半導体装置の模式的な断面図である。 図１６は、前記半導体装置の単位セルのレイアウト図である。 図１７は、前記半導体装置の単位セルの他のレイアウト図である。 図１８は、前記半導体装置の単位セルの他のレイアウト図である。 図１９は、前記半導体装置の単位セルの他のレイアウト図である。 図２０（ａ）(ｂ)は、本発明の第１０実施形態に係る半導体装置の模式的な断面図である。 図２１（ａ）(ｂ)は、本発明の第１０実施形態に係る半導体装置の模式的な断面図である。 図２２は、前記半導体装置の単位セルのレイアウト図である。 図２３は、前記半導体装置の単位セルの他のレイアウト図である。 図２４は、前記半導体装置の単位セルの他のレイアウト図である。 図２５は、前記半導体装置の単位セルの他のレイアウト図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１（ａ）（ｂ）は、本発明の第１実施形態に係る半導体装置の模式的な平面図であって、図１（ａ）は全体図、図１（ｂ）は内部拡大図をそれぞれ示す。図２は、図１（ｂ）の切断面線II−IIから見た断面図である。
半導体装置１は、たとえば、図１（ａ）に示すように、平面視正方形のチップ状である。チップ状の半導体装置１は、図１（ａ）の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。半導体装置１は、その中央部に配置され、電界効果トランジスタとして機能するアクティブ領域２と、アクティブ領域２を取り囲む外周領域３とを有している。アクティブ領域２と外周領域３との間には、環状のガードリング４が複数形成されている。
アクティブ領域２において半導体装置１の表面には、たとえばアルミニウム等の金属材料からなるソースパッド５が形成されている。ソースパッド５は、四隅が外方へ湾曲した平面視略正方形状であり、半導体装置１の表面のほぼ全域を覆うように形成されている。このソースパッド５には、その一辺の中央付近に除去領域６が形成されている。この除去領域６は、ソースパッド５が形成されていない領域である。
除去領域６には、ゲートパッド７が配置されている。ゲートパッド７とソースパッド５との間には間隔が設けられており、これらは互いに絶縁されている。
次に、半導体装置１の内部構造について説明する。
半導体装置１は、ＳｉＣ（炭化シリコン）を用いたパワーＭＩＳＦＥＴ(Metal-Insulator-Semiconductor Field Effect Transistor)素子を含み、本発明のＳｉＣ半導体層の一例としての、ＳｉＣ基板８、およびＳｉＣ基板８上に形成されたＳｉＣエピタキシャル層９を含む。ＳｉＣ基板８およびＳｉＣエピタキシャル層９の導電型は、いずれも第１導電型としてのｎ型である。具体的には、ＳｉＣ基板８は、ｎ＋型（たとえば、不純物濃度が１×１０１８〜１×１０２１ｃｍ−３）であり、ＳｉＣエピタキシャル層９は、ＳｉＣ基板８よりも低濃度のｎ−型（たとえば、不純物濃度が１×１０１５〜１×１０１７ｃｍ−３）である。ＳｉＣエピタキシャル層９は、電界効果トランジスタのドレイン領域（ドリフト層）として機能する。
アクティブ領域２においてＳｉＣエピタキシャル層９の表面側には、複数のｐ型ウェル１０がマトリクス状（行列状）に配列されて形成されている。各ｐ型ウェル１０は、アクティブ領域２において単位セル１１を構成している。また、ＳｉＣ基板８の裏面には、たとえば、ニッケル金属膜からなるドレイン電極１２が形成されている。
各ｐ型ウェル１０内には、ｎ＋型ソース領域１３と、このｎ＋型ソース領域１３に取り囲まれた、ｐ＋型ウェルコンタクト領域１４とが形成されている。ｎ＋型ソース領域１３およびｐ＋型ウェルコンタクト領域１４は共にＳｉＣエピタキシャル層９の表面に露出している。そして、互いに隣り合うｐ型ウェル１０に跨るようにゲート電極１５が形成されており、このゲート電極１５とＳｉＣエピタキシャル層９との間にゲート絶縁膜１６が介在されている。
ゲート電極１５は、ｎ＋型ソース領域１３とドレイン領域としてのＳｉＣエピタキシャル層９（隣り合うｐ型ウェル１０の間の領域）との間のチャネル形成領域１７（たとえば、環状（図１（ｂ）参照））に跨っていて、ｐ型ウェル１０の表面における反転層（チャネル）の形成を制御する。すなわち、この半導体装置１は、いわゆるプレーナゲート型構造のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有している。
ゲート電極１５は、ＳｉＣエピタキシャル層９の表面側からゲート絶縁膜１６を介してこの順に積層されたポリシリコン層１８および金属層１９を含む。ポリシリコン層１８は、たとえば、ｐ型ポリシリコンからなっていてもよく、金属層１９は、たとえば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、窒化チタン（ＴｉＮ）、銅（Ｃｕ）、タングステン（Ｗ）等からなっていてもよい。
ポリシリコン層１８は、ゲート絶縁膜１６上の領域が隠れるように、当該領域全体を覆うように形成されている。これにより、金属層１９とゲート絶縁膜１６との間の部分全体に渡ってポリシリコン層１８が配置され、ポリシリコン層１８によって、金属層１９とゲート絶縁膜１６との接触が阻止されている。
また、この実施形態では、ポリシリコン層１８および金属層１９は共に一様な厚さを有しており、ポリシリコン層１８が金属層１９よりも薄く形成されている。たとえば、ゲート電極１５全体の厚さに対して、ポリシリコン層１８の厚さが１０％〜３０％であり、金属層１９の厚さが９０％〜７０％である。具体的には、ポリシリコン層１８の厚さが、０．０５μｍ〜０．１５μｍであり（好ましくは０．１μｍ程度）であり、金属層１９の厚さが、０．４５μｍ〜０．３５μｍ程度（好ましくは、０．４μｍ程度）である。
このようなポリシリコン層１８および金属層１９の積層構造からなるゲート電極１５を形成するには、たとえば、ＳｉＣエピタキシャル層９上に、プラズマＣＶＤ法等によってポリシリコンを堆積させた後、蒸着法、プラズマＣＶＤ法、スパッタ法等によって金属材料を堆積させる。次に、堆積したポリシリコンおよび金属材料を一括して同じ形状にパターニングする。これにより、金属層１９およびポリシリコン層１８からなるゲート電極１５が得られる。
さらに、ゲート電極１５を覆うように、たとえば酸化シリコン等の絶縁材料からなる層間膜２０が形成されている。層間膜２０には、ｐ型ウェル１０の中央領域にコンタクトホール２１が選択的に形成されている。このコンタクトホール２１は、ｐ＋型ウェルコンタクト領域１４およびその周囲のｎ＋型ソース領域１３の一部を選択的に露出させることができる領域に形成されている。
そして、コンタクトホール２１に入り込むように、ソースパッド５が形成されている。ソースパッド５は、ｎ＋型ソース領域１３およびｐ＋型ウェルコンタクト領域１４に対して電気的に接続される。したがって、ｎ＋型ソース領域１３は、ソースパッド５と同電位となる。また、ｐ型ウェル１０は、ｐ＋型ウェルコンタクト領域１４を介してソースパッド５に接続されるので、このソースパッド５と同電位となる。一方、ゲートパッド７（図１（ａ）参照）は、図示しない位置においてゲート電極１５に接続されている。これにより、ゲート電極１５は、ゲートパッド７と同電位となる。
この半導体装置１によれば、ゲートパッド７に電圧を印加しない状態を継続することによって（オフ制御）、ｎ＋型ソース領域１３とｎ型のドレイン領域としてのＳｉＣエピタキシャル層９との間が、ｐ型ウェル１０領域によって電気的に絶縁される。つまり、ソース−ドレイン間にチャネルが形成されず、スイッチオフの状態となる。一方、ｎ＋型ソース領域１３とｎ型のドレイン領域としてのＳｉＣエピタキシャル層９との間にドレイン電圧を印加した状態でゲートパッド７に閾値電圧Ｖｔｈ以上の電圧を印加することによって（オン制御）、チャネル形成領域１７にチャネルが形成される。これが、スイッチオンの状態に相当する。
そして、この半導体装置１では、ゲート電極１５に金属層１９が含まれているので、ポリシリコンのみからなるゲート電極を用いる場合に比べて、ゲート電極１５のシート抵抗を下げることができる。その結果、半導体装置１のスイッチング速度を向上させて、スイッチング損失を低減することができる。
また、ポリシリコン層１８が、ゲート絶縁膜１６上の領域全体を覆うように形成されている。そのため、蒸着法、プラズマＣＶＤ法、スパッタ法等によって金属層１９を形成する際、ポリシリコン層１８によってゲート絶縁膜１６を保護することができる。これにより、金属層１９を構成する金属プラズマが、ゲート絶縁膜１６に直接衝突することを防止することができる。その結果、ゲート絶縁膜１６にプラズマダメージが発生することを防止することができる。すなわち、ゲート絶縁膜１６のチャネル形成領域１７上の部分でのプラズマダメージの発生を防止できる。よって、半導体装置１の特性（たとえば、閾値電圧Ｖｔｈ等）が、設計仕様に対して変動することを防止することができる。その結果、信頼性の高い半導体装置１を提供することができる。しかも、ポリシリコン層１８および金属層１９の一括パターニングによって形成できるので、製造工程が簡素で済む。また、半導体装置１の閾値電圧Ｖｔｈをポリシリコンの仕事関数で設計することができる。そのため、従来のポリシリコンのみからなるゲート電極の場合と同じ条件で閾値電圧Ｖｔｈを設計することができる。
また、この実施形態のように、半導体装置１がｎチャネルＭＩＳＦＥＴである場合、ｐ型ポリシリコンのみからなるゲート電極１５は、閾値電圧Ｖｔｈを高くできるという長所を有するが、逆に、シート抵抗が高いという短所も有する。そこで、この半導体装置１によれば、ｐ型ポリシリコン層１８と金属層１９の併用によって、ｐ型ポリシリコンの長所を生かしつつ、シート抵抗が低い金属層１９によってｐ型ポリシリコンの短所を補うことができる。
さらに、ポリシリコン層１８を金属層１９よりも薄く形成することによって、ゲート電極１５において金属層１９の割合を増やしている。これにより、ゲート電極１５のシート抵抗の低減という上記効果をより一層効果的に発現することができる。
図３は、本発明の第２実施形態に係る半導体装置の模式的な断面図である。図３において、図２に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
前述の第１実施形態の半導体装置１におけるゲート電極１５は、ゲート絶縁膜１６上の領域全体を覆うポリシリコン層１８と、このポリシリコン層１８に積層された金属層１９とを含んでいる。この第２実施形態の半導体装置３１におけるゲート電極３２は、ゲート絶縁膜１６上の領域を選択的に覆うポリシリコン層３３と、当該ポリシリコン層３３に積層された金属層３４とを含む。ポリシリコン層３３の厚さは、第１実施形態のポリシリコン層１８の厚さと同じであることが好ましい。
ポリシリコン層３３は、互いに隣り合う単位セル１１（ｐ型ウェル１０）の間の領域でゲート絶縁膜１６を露出させるように、各単位セルのチャネル形成領域１７上に配置されている。この構造は、ゲート絶縁膜１６の単位セル１１の間の領域上に、隣り合うポリシリコン層３３で挟まれた凹部３５を形成している。この実施形態では、ポリシリコン層３３の各チャネル形成領域１７上の部分は、ＳｉＣエピタキシャル層９の表面に沿って互いに平行に延びている。また、ポリシリコン層３３の各チャネル形成領域１７上の部分は、ｎ＋型ソース領域１３および／または隣り合う単位セル１１の間の領域を選択的に覆うオーバーラップ部を有していてもよい。また、ポリシリコン層３３の各チャネル形成領域１７上の部分に対して凹部３５の反対側のゲート絶縁膜１６の端部（ｎ＋型ソース領域１３上の領域）が露出していてもよい。当該ゲート絶縁膜１６の端部には、ポリシリコン層３３と層間膜２０で挟まれた凹部３６が形成されることとなる。
金属層３４は、ポリシリコン層３３を覆うように形成され、その一部が凹部３５，３６に埋め込まれている。また、金属層３４は、前述の第１実施形態の金属層１９と同じ材料からなることが好ましい。
このようなポリシリコン層３３および金属層３４の積層構造からなるゲート電極３２を形成するには、たとえば、ＳｉＣエピタキシャル層９上に、プラズマＣＶＤ法等によってポリシリコンを堆積させた後、ポリシリコンを所定の形状に選択的にパターニングする。これにより、各単位セル１１のチャネル形成領域１７上にポリシリコン層３３が形成される。次に、蒸着法、プラズマＣＶＤ法、スパッタ法等によって、ポリシリコン層３３を覆うように金属材料を堆積させる。次に、堆積した金属材料をパターニングする。これにより、金属層３４およびポリシリコン層３３からなるゲート電極３２が得られる。
この半導体装置３１によれば、前述の第１実施形態におけるゲート電極１５に比べて、凹部３５，３６に埋め込まれた分だけ、ゲート電極３２における金属層３４の割合を増やすことができる。そのため、ゲート電極３２のシート抵抗を一層下げることができる。
また、ポリシリコン層３３が、ゲート絶縁膜１６のチャネル形成領域１７上の領域を覆うように配置されている。そのため、ゲート絶縁膜１６のチャネル形成領域１７上の部分でのプラズマダメージの発生を防止することができる。これにより、半導体装置３１の特性（たとえば、閾値電圧Ｖｔｈ等）が、設計仕様に対して変動することを防止することができる。その結果、信頼性の高い半導体装置３１を提供することができる。また、半導体装置３１の閾値電圧Ｖｔｈをポリシリコンの仕事関数で設計することができる。そのため、従来のポリシリコンのみからなるゲート電極の場合と同じ条件で閾値電圧Ｖｔｈを設計することができる。
むろん、第１実施形態の半導体装置１と同様の効果を達成することもできる。
図４は、図４（ａ）（ｂ）は、本発明の第３実施形態に係る半導体装置の模式的な平面図であって、図４（ａ）は全体図、図４（ｂ）は内部拡大図をそれぞれ示す。
半導体装置は、ＳｉＣを用いたパワーＭＩＳＦＥＴ素子を含み、たとえば、図４（ａ）の紙面における上下方向の長さは１ｍｍ程度である。
図４（ａ）に示すように、半導体装置５１は、本発明のＳｉＣ半導体層の一例としてのＳｉＣ基板５２上の中央部に配置され、電界効果トランジスタとして機能するアクティブ領域５３と、アクティブ領域５３を取り囲む外周領域５４とを備えている。たとえばアルミニウムからなるソースパッド５５は、アクティブ領域５３のほぼ全域を覆うように形成されている。ソースパッド５５は、この実施形態では、平面視正方形状である。ソースパッド５５の周縁部には、外周領域５４に沿ってソースパッド５５の中央領域を取り囲む除去領域５６が形成されている。除去領域５６は、一部が選択的にソースパッド５５の中央領域へ向かって窪んでいる。この窪みに、ゲートパッド５７が設置されている。たとえばアルミニウムからなるゲートフィンガー５８は、ゲートパッド５７から外周領域５４に沿って除去領域５６全体に渡って延びている。この実施形態では、一対のゲートフィンガー５８がゲートパッド５７に対して対称な形状で形成されている。
図４（ｂ）に示すように、ソースパッド５５等の直下においてＳｉＣ基板５２には、ゲートトレンチ５９が形成されている。ゲートトレンチ５９は、アクティブ領域５３および外周領域５４に跨って形成されている。ゲートトレンチ５９は、アクティブ領域５３において格子状に形成され、ＭＩＳＦＥＴのゲートとして利用されるアクティブトレンチ６０と、アクティブトレンチ６０の各端部から外周領域５４に引き出されたストライプ状に形成され、アクティブトレンチ６０内のゲート電極６７（後述）へのコンタクトとなるコンタクトトレンチ６１とを含む。コンタクトトレンチ６１は、アクティブトレンチ６０の延長部で構成されている。なお、アクティブトレンチ６０およびコンタクトトレンチ６１のパターンは、これらの形状に限らない。たとえば、アクティブトレンチ６０はストライプ状やハニカム状等であってもよい。また、コンタクトトレンチ６１は格子状やハニカム状等であってもよい。
アクティブ領域５３は、アクティブトレンチ６０によって、さらに複数の単位セル６２に区画されている。アクティブ領域５３には、複数の単位セル６２がマトリクス状（行列状）に規則的に配列されることとなる。各単位セル６２の上面には、その中央領域にｐ＋型チャネルコンタクト層６３が形成され、ｐ＋型チャネルコンタクト層６３を取り囲むようにｎ＋型ソース層６４が形成されている。ｎ＋型ソース層６４は、各単位セル６２の側面（アクティブトレンチ６０の側面）を形成している。
外周領域５４においてゲートフィンガー５８は、ストライプ状のコンタクトトレンチ６１を横切る方向に沿って敷設されている。この実施形態では、ゲートフィンガー５８は、コンタクトトレンチ６１の長手方向終端部（アクティブトレンチ６０に対して反対側の端部）よりも内側領域に敷設されていて、コンタクトトレンチ６１の終端部はゲートフィンガー５８よりも外側にはみ出している。この終端部よりもさらに外側の領域においてＳｉＣ基板５２には、外周領域５４全周に渡って掘り下げられた低段部６５が形成されている。
次に、半導体装置５１のアクティブ領域５３および外周領域５４の基本的な断面構造を説明する。
図５（ａ）（ｂ）（ｃ）は、本発明の第３実施形態に係る半導体装置の断面図であって、図５（ａ）は図４（ｂ）の切断面線Vａ−Vａから見た断面図、図５（ｂ）は図４（ｂ）の切断面線Vｂ−Vｂから見た断面図、図５（ｃ）は図４（ｂ）の切断面線Vｃ−Vｃから見た断面図をそれぞれ示す。
前述のように、半導体装置５１は、ＳｉＣ基板５２を備えている。ＳｉＣ基板５２は、この実施形態では、第１導電型としてのｎ型（たとえば、濃度が１×１０１８〜１×１０２１ｃｍ−３のｎ＋型）であり、電界効果トランジスタのドレイン領域（ドリフト層）として機能する。
アクティブ領域５３においてＳｉＣ基板５２の表面側には、ｐ型チャネル層６６が形成されている。ｐ型チャネル層６６内には、ｎ＋型ソース層６４と、このｎ＋型ソース層６４に取り囲まれたｐ＋型チャネルコンタクト層６３とが形成されている。ｎ＋型ソース層６４およびｐ＋型チャネルコンタクト層６３は共にＳｉＣ基板５２の表面に露出している。
また、ＳｉＣ基板５２の表面側には、ｎ＋型ソース層６４およびｐ型チャネル層６６を貫通してドレイン領域としてのＳｉＣ基板５２に達するゲートトレンチ５９が形成されている。ゲートトレンチ５９によって、ｐ型チャネル層６６は、たとえば格子配列する複数の単位セル６２に区画されている。
そして、ゲートトレンチ５９に、ゲート電極６７が埋め込まれており、このゲート電極６７とＳｉＣ基板５２との間にゲート絶縁膜６８が介在されている。
アクティブ領域５３において、ゲート電極６７は、ｎ＋型ソース層６４とドレイン領域としてのＳｉＣ基板５２との間に跨っていて、ｐ型チャネル層６６の表面（アクティブトレンチ６０の側面）における反転層（チャネル）の形成を制御する。すなわち、この半導体装置５１は、いわゆるトレンチゲート型構造のＭＩＳＦＥＴを有している。
ゲート電極６７は、たとえば図４（ｂ）に斜線ハッチングで示されるように、アクティブ領域５３においては、ＳｉＣ基板５２の表面までゲートトレンチ５９（アクティブトレンチ６０）に埋め込まれている。これにより、ゲート電極６７も格子状に形成されており、各単位セル６２の上面はゲート電極６７で覆われずに露出している。一方、外周領域５４においては、ゲートトレンチ５９（コンタクトトレンチ６１）の開口端からＳｉＣ基板５２の表面を覆うように形成されたオーバーラップ部６９を有している。オーバーラップ部６９は、この実施形態では、ゲートフィンガー５８に沿ってストライプ状のコンタクトトレンチ６１を横切るように形成されている。
ゲート電極６７は、ゲートトレンチ５９の側面および底面側から、ゲート絶縁膜６８を介してこの順に積層されたポリシリコン層７０および金属層７１を含む。ポリシリコン層７０は、たとえば、ｐ型ポリシリコンからなっていてもよく、金属層７１は、たとえば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、窒化チタン（ＴｉＮ）、銅（Ｃｕ）、タングステン（Ｗ）等からなっていてもよい。この中でも、銅（Ｃｕ）、タングステン（Ｗ）が好ましい。銅（Ｃｕ）やタングステン（Ｗ）はステップカバレッジ性に優れるので、ゲートトレンチ５９に埋め込みゲート電極６７を形成する際に、ゲートトレンチ５９を金属層７１で良好に埋め戻すことができる。
ポリシリコン層７０は、ゲートトレンチ５９の側面および底面に倣って、ゲートトレンチ５９の内面全体を覆うように形成されている。また、ポリシリコン層７０は、この実施形態のように、外周領域５４においてＳｉＣ基板５２の表面を覆っていてもよい。これにより、ゲートトレンチ５９内には、ポリシリコン層７０で囲まれた空間７２が形成されている。この空間７２を埋め尽くし、かつ、外周領域５４においてゲートトレンチ５９の開口端からＳｉＣ基板５２の表面を覆うように金属層７１が形成されている。つまり、金属層７１は、外周領域５４においてゲート電極６７のオーバーラップ部６９を形成している。ポリシリコン層７０がゲートトレンチ５９の内面全体を覆っているので、金属層７１とゲート絶縁膜６８との間の部分全体に渡って、金属層７１とゲート絶縁膜６８との接触が阻止されている。
また、この実施形態では、ポリシリコン層７０は一様な厚さを有している。たとえば、ポリシリコン層７０の厚さは、ゲートトレンチ５９の幅に対して５％〜２０％である。具体的には、ゲートトレンチ５９の幅が、１．３μｍ〜１．０μｍ（好ましくは０．６μｍ）であり、ポリシリコン層７０の厚さが、０．０１５μｍ〜０．２μｍ（好ましくは０．１μｍ程度）である。これにより、ポリシリコン層７０は、金属層７１のゲートトレンチ５９の幅方向の厚さよりも薄くされている。
このようなポリシリコン層７０および金属層７１の積層構造からなるゲート電極６７を形成するには、たとえば、ゲートトレンチ５９の内面全体を覆うように、ＳｉＣ基板５２上に、プラズマＣＶＤ法等によってポリシリコンを堆積させた後、蒸着法、プラズマＣＶＤ法、スパッタ法等によって金属材料を堆積させる。次に、エッチバックによって、堆積したポリシリコンおよび金属材料のアクティブ領域５３上の部分を選択的に除去する。これにより、ポリシリコン層７０および金属層７１からなるゲート電極６７が得られる。
ＳｉＣ基板５２の表面には、たとえば酸化シリコンからなる層間膜７３が形成されている。層間膜７３には、アクティブ領域５３において、ｐ型チャネル層６６の中央領域にコンタクトホール７４が選択的に形成されている。このコンタクトホール７４は、ｐ＋型チャネルコンタクト層６３およびその周囲のｎ＋型ソース層６４の一部を選択的に露出させることができる領域に形成されている。また、図４（ｂ）に示すように、層間膜７３には、外周領域５４において、ゲートフィンガー５８の直下にコンタクトホール７５が選択的に形成されている。この実施形態では、コンタクトホール７５は、ゲートフィンガー５８の幅方向中央において、外周領域５４に沿ってアクティブ領域５３を取り囲む直線状に形成されている。
層間膜７３上には、ソースパッド５５およびゲートフィンガー５８（ゲートパッド５７）が形成されている。ソースパッド５５は、全てのコンタクトホール７４に一括して入り込んでいて、各単位セル６２においてｎ＋型ソース層６４およびｐ＋型チャネルコンタクト層６３に接続されている。したがって、ｎ＋型ソース層６４は、ソースパッド５５と同電位となる。また、ｐ型チャネル層６６は、ｐ＋型チャネルコンタクト層６３を介してソースパッド５５に接続されるので、このソースパッド５５と同電位となる。ゲートフィンガー５８は、コンタクトホール７５に入り込んでいて、ゲート電極６７のオーバーラップ部６９にコンタクト部７６として接続されている。したがって、アクティブトレンチ６０に埋め込まれたゲート電極６７は、オーバーラップ部６９を介してゲートフィンガー５８に接続されるので、ゲートフィンガー５８（ゲートパッド５７）と同電位となる。
この半導体装置５１によれば、ゲートパッド５７に電圧を印加しない状態を継続することによって（オフ制御）、ｎ＋型ソース層６４とｎ型のドレイン領域としてのＳｉＣ基板５２との間が、ｐ型チャネル層６６によって電気的に絶縁される。つまり、ソース−ドレイン間にチャネルが形成されず、スイッチオフの状態となる。一方、ｎ＋型ソース層６４とｎ型のドレイン領域としてのＳｉＣ基板５２との間にドレイン電圧を印加した状態でゲートパッド５７に閾値電圧Ｖｔｈ以上の電圧を印加することによって（オン制御）、ｐ型チャネル層６６のゲートトレンチ５９の側面にチャネルが形成される。これが、スイッチオンの状態に相当する。
そして、この半導体装置５１では、ゲート電極６７に金属層７１が含まれているので、ポリシリコンのみからなるゲート電極を用いる場合に比べて、ゲート電極６７のシート抵抗を下げることができる。その結果、半導体装置５１のスイッチング速度を向上させて、スイッチング損失を低減することができる。
また、ポリシリコン層７０が、ゲートトレンチ５９の内面全体を覆うように形成されている。そのため、蒸着法、プラズマＣＶＤ法、スパッタ法等によって金属層７１を形成する際、ポリシリコン層７０によって、ゲートトレンチ５９内のゲート絶縁膜６８を保護することができる。これにより、金属層７１を構成する金属プラズマが、ゲート絶縁膜６８に直接衝突することを防止することができる。その結果、ゲート絶縁膜６８にプラズマダメージが発生することを防止することができる。すなわち、ゲート絶縁膜６８のｐ型チャネル層６６上の部分でのプラズマダメージの発生を防止できる。よって、半導体装置５１の特性（たとえば、閾値電圧Ｖｔｈ等）が、設計仕様に対して変動することを防止することができる。その結果、信頼性の高い半導体装置５１を提供することができる。しかも、ポリシリコン層７０および金属層７１の一括パターニング（エッチバック）によって形成できるので、製造工程が簡素で済む。また、半導体装置５１の閾値電圧Ｖｔｈをポリシリコンの仕事関数で設計することができる。そのため、従来のポリシリコンのみからなるゲート電極の場合と同じ条件で閾値電圧Ｖｔｈを設計することができる。
また、ｐ型ポリシリコンのみからなるゲート電極６７は、閾値電圧Ｖｔｈを低くできるという長所を有するが、逆に、シート抵抗が高いという短所も有する。そこで、この半導体装置５１によれば、ｐ型ポリシリコン層７０と金属層７１の併用によって、ｐ型ポリシリコンの長所を生かしつつ、シート抵抗が低い金属層７１によってｐ型ポリシリコンの短所を補うことができる。
また、ポリシリコン層７０を金属層７１よりも薄く形成することによって、ゲート電極６７において金属層７１の割合を増やしている。これにより、ゲート電極６７のシート抵抗の低減という上記効果をより一層効果的に発現することができる。
さらに、オーバーラップ部６９のゲートフィンガー５８とのコンタクト部７６分が金属層７１であるため、ゲートフィンガー５８からゲート電極６７に対して電流を良好に流すことができる。
図６（ａ）（ｂ）（ｃ）は、本発明の第４実施形態に係る半導体装置の模式的な断面図である。図６（ａ）（ｂ）（ｃ）において、図５（ａ）（ｂ）（ｃ）に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
前述の第３実施形態の半導体装置５１におけるゲート電極６７は、ゲートトレンチ５９の側面および底面に倣ってゲートトレンチ５９の内面全体を覆うポリシリコン層７０と、このポリシリコン層７０の内側の空間７２に埋め込まれた金属層７１とを含んでいる。この第４実施形態の半導体装置８１におけるゲート電極８２は、ゲートトレンチ５９の底面を露出させるように、ゲートトレンチ５９の側面全体に選択的に形成されたポリシリコン層８３と、このポリシリコン層８３の内側の空間８５に埋め込まれた金属層８４とを含む。ポリシリコン層８３の厚さは、第３実施形態のポリシリコン層７０の厚さと同じであることが好ましい。
金属層８４は、ゲート絶縁膜６８のゲートトレンチ５９の底面上の部分に接するように、ポリシリコン層８３で囲まれた空間８５に埋め込まれている。また、金属層８４は、前述の第３実施形態の金属層７１と同じ材料からなることが好ましい。
このようなポリシリコン層８３および金属層８４の積層構造からなるゲート電極８２を形成するには、たとえば、ゲートトレンチ５９の内面全体を覆うように、ＳｉＣ基板５２上に、プラズマＣＶＤ法等によってポリシリコンを堆積させた後、エッチングによって、ポリシリコンのゲートトレンチ５９の底面上の部分を選択的に除去する。次に、蒸着法、プラズマＣＶＤ法、スパッタ法等によって金属材料を堆積させる。次に、エッチバックによって、堆積したポリシリコンおよび金属材料のアクティブ領域上の部分を選択的に除去する。これにより、ポリシリコン層８３および金属層８４からなるゲート電極８２が得られる。
この半導体装置８１によれば、前述の第３実施形態におけるゲート電極６７に比べて、ポリシリコン層８３のゲートトレンチ５９の底面上の部分が金属層８４に置き換えられた分だけ、ゲート電極８２における金属層８４の割合を増やすことができる。そのため、ゲート電極８２のシート抵抗を一層下げることができる。
また、ポリシリコン層８３が、ゲート絶縁膜６８のｐ型チャネル層６６上の領域を覆うように配置されている。そのため、ゲート絶縁膜６８のｐ型チャネル層６６上の部分でのプラズマダメージの発生を防止することができる。これにより、半導体装置８１の特性（たとえば、閾値電圧Ｖｔｈ等）が、設計仕様に対して変動することを防止することができる。その結果、信頼性の高い半導体装置８１を提供することができる。また、半導体装置８１の閾値電圧Ｖｔｈをポリシリコンの仕事関数で設計することができる。そのため、従来のポリシリコンのみからなるゲート電極の場合と同じ条件で閾値電圧Ｖｔｈを設計することができる。
むろん、第３実施形態の半導体装置８１と同様の効果を達成することもできる。
図７（ａ）(ｂ)は、本発明の第５実施形態に係る半導体装置の模式的な断面図である。図７（ａ）において、図３に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。また、図７（ｂ）において、図６（ａ）に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
まず、図７（ａ）に示すように、半導体装置４１は、各単位セル１１の内方領域に形成されたソーストレンチ４２をさらに含む。ソーストレンチ４２は、この実施形態では、各単位セル１１の中央部において、ＳｉＣエピタキシャル層９の表面からｐ型ウェル１０を貫通して、ドレイン領域としてのＳｉＣエピタキシャル層９に達している。
ソーストレンチ４２の周囲には、ｐ型ソース耐圧保持領域４３が形成されている。ソース耐圧保持領域４３は、ソーストレンチ４２の底面からそのエッジ部を経てｐ型ウェル１０に至るように形成されている。また、ソース耐圧保持領域４３の表面部には、各ソーストレンチ４２の底面に露出するようにｐ＋型ウェルコンタクト領域４４が形成されている。ｐ＋型ウェルコンタクト領域４４は、ソース耐圧保持領域４３を介して、ｐ型ウェル１０に電気的に接続されている。そして、ソースパッド５は、ソーストレンチ４２に入り込むように形成されている。これにより、ソースパッド５は、ソーストレンチ４２の側面においてｎ＋型ソース領域１３に電気的に接続され、ソーストレンチ４２の底面においてｐ＋型ウェルコンタクト領域４４に電気的に接続される。
また、図７（ｂ）に示すように、半導体装置４５も同様に、各単位セル６２の内方領域に形成されたソーストレンチ４６をさらに含む。ソーストレンチ４６は、この実施形態では、各単位セル６２の中央部において、ＳｉＣ基板５２の表面からｐ型チャネル層６６を貫通して、ドレイン領域としてのＳｉＣ基板５２に達している。ソーストレンチ４６の深さは、たとえば、ゲートトレンチ５９の深さと同じである。
ソーストレンチ４６の周囲には、ｐ型ソース耐圧保持領域４７が形成されている。ソース耐圧保持領域４７は、ソーストレンチ４６の底面からそのエッジ部を経てｐ型チャネル層６６に至るように形成されている。また、ソース耐圧保持領域４７の表面部には、各ソーストレンチ４６の底面に露出するようにｐ＋型チャネルコンタクト層４８が形成されている。ｐ＋型チャネルコンタクト層４８は、ソース耐圧保持領域４７を介して、ｐ型チャネル層６６に電気的に接続されている。そして、ソースパッド５５は、ソーストレンチ４６に入り込むように形成されている。これにより、ソースパッド５５は、ソーストレンチ４６の側面においてｎ＋型ソース層６４に電気的に接続され、ソーストレンチ４６の底面においてｐ＋型チャネルコンタクト層４８に電気的に接続される。
この第５実施形態の半導体装置４１，４５によっても、前述の実施形態と同様の作用効果を達することができる。
図８（ａ）(ｂ)は、本発明の第６実施形態に係る半導体装置の模式的な断面図である。図８（ａ）において、図３に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。また、図８（ｂ）において、図６（ａ）に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
まず、図８（ａ）に示すように、半導体装置９１は、各単位セル１１の内方領域に形成されたソーストレンチ９２をさらに含む。ソーストレンチ９２は、ＳｉＣエピタキシャル層９の表面からｐ型ウェル１０までの深さの上層トレンチ９３と、上層トレンチ９３よりも幅が狭く、ｐ型ウェル１０からドレイン領域としてのＳｉＣエピタキシャル層９までの深さの下層トレンチ９４とを含む。これによりソーストレンチ９２は、上層トレンチ９３の側面が下層トレンチ９４の側面よりも外側に一段広がった２段構造を有している。
そして、上層トレンチ９３と下層トレンチ９４との段差部分には、ｐ型ウェル１０が環状に露出しており、その露出した部分に、ｐ＋型ウェルコンタクト領域９５が形成されている。
ソーストレンチ９２の周囲には、ｐ型のソース耐圧保持領域９６が形成されている。ソース耐圧保持領域９６は、下層トレンチ９４の底面からそのエッジ部を経てｐ型ウェル１０に至るように形成されている。そして、ソースパッド５は、ソーストレンチ９２に入り込むように形成されている。これにより、ソースパッド５は、上層トレンチ９３の側面においてｎ＋型ソース領域１３に電気的に接続され、上層トレンチ９３の底面および下層トレンチ９４の側面においてｐ＋型ウェルコンタクト領域９５に電気的に接続される。
また、図８（ｂ）に示すように、半導体装置９７も同様に、各単位セル６２の内方領域に形成されたソーストレンチ９８をさらに含む。ソーストレンチ９８は、ＳｉＣ基板５２の表面からｐ型チャネル層６６までの深さの上層トレンチ９９と、上層トレンチ９９よりも幅が狭く、ｐ型チャネル層６６からドレイン領域としてのＳｉＣ基板５２までの深さの下層トレンチ１００とを含む。これによりソーストレンチ９８は、上層トレンチ９９の側面が下層トレンチ１００の側面よりも外側に一段広がった２段構造を有している。
そして、上層トレンチ９９と下層トレンチ１００との段差部分には、ｐ型チャネル層６６が環状に露出しており、その露出した部分に、ｐ＋型チャネルコンタクト層１０１が形成されている。
ソーストレンチ９８の周囲には、ｐ型のソース耐圧保持領域１０２が形成されている。ソース耐圧保持領域１０２は、下層トレンチ１００の底面からそのエッジ部を経てｐ型チャネル層６６に至るように形成されている。そして、ソースパッド５５は、ソーストレンチ９８に入り込むように形成されている。これにより、ソースパッド５５は、上層トレンチ９９の側面においてｎ＋型ソース層６４に電気的に接続され、上層トレンチ９９の底面および下層トレンチ１００の側面においてｐ＋型チャネルコンタクト層１０１に電気的に接続される。
この第６実施形態の半導体装置９１，９７によっても、前述の実施形態と同様の作用効果を達することができる。
図９（ａ）(ｂ)は、本発明の第７実施形態に係る半導体装置の模式的な断面図である。図９（ａ）において、図３に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。また、図９（ｂ）において、図６（ａ）に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
まず、図９（ａ）に示すように、半導体装置１１１は、ドレイン領域としてのＳｉＣエピタキシャル層９内に形成されたｐ型ピラー層１１２をさらに含む。ｐ型ピラー層１１２は、各単位セル１１のｐ型ウェル１０の内方領域に形成されている。この実施形態では、ｐ型ピラー層１１２は、ｐ型ウェル１０のほぼ中央の領域において、たとえばｐ型ウェル１０と相似形（図１（ｂ）のレイアウトでは平面視四角形）に形成されている。ｐ型ピラー層１１２は、ｐ型ウェル１０に連なるように形成されており、ドレイン領域としてのＳｉＣエピタキシャル層９において、ｐ型ウェル１０よりも深い位置までＳｉＣエピタキシャル層９の裏面に向かって延びている。すなわち、ｐ型ピラー層１１２は、ほぼ柱状（図１（ｂ）のレイアウトではほぼ四角柱状）に形成されている。これにより、ＳｉＣエピタキシャル層９には、適当なピッチで配列されたｐ型ピラー層１１２と、互いに隣り合うｐ型ピラー層１１２の間に挟まれたｎ型ドレイン領域としてのＳｉＣエピタキシャル層９とが、ＳｉＣエピタキシャル層９の表面に沿う方向に交互に配列されている。
また、図９（ｂ）に示すように、半導体装置１１３は、ドレイン領域としてのＳｉＣ基板５２内にｐ型ピラー層１１４が形成されている。ｐ型ピラー層１１４は、各単位セル６２のｐ型チャネル層６６の内方の領域に形成されている。より具体的には、この実施形態では、ｐ型ピラー層１１４は、ｐ型チャネル層６６のほぼ中央の領域において、たとえばｐ型チャネル層６６と相似形（図４（ｂ）のレイアウトでは平面視四角形）に形成されている。ｐ型ピラー層１１４は、ｐ型チャネル層６６に連なるように形成されており、ドレイン領域としてのＳｉＣ基板５２において、ｐ型チャネル層６６よりも深い位置までＳｉＣ基板５２の裏面に向かって延びている。すなわち、ｐ型ピラー層１１４は、ほぼ柱状（図４（ｂ）のレイアウトではほぼ四角柱状）に形成されている。これにより、ＳｉＣ基板５２には、適当なピッチで配列されたｐ型ピラー層１１４と、互いに隣り合うｐ型ピラー層１１４の間に挟まれたｎ型ドレイン領域としてのＳｉＣ基板５２とが、ＳｉＣ基板５２の表面に沿う方向に交互に配列されている。
この第７実施形態の半導体装置１１１，１１３によっても、前述の実施形態と同様の作用効果を達することができる。
図１０（ａ）(ｂ)は、本発明の第８実施形態に係る半導体装置の模式的な断面図である。図１０（ａ）において、図３に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。また、図１０（ｂ）において、図６（ａ）に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
まず、図１０（ａ）に示すように、半導体装置１２１は、ドレイン領域としてのＳｉＣエピタキシャル層９内に形成されたｐ型フローティング層１２２をさらに含む。ｐ型フローティング層１２２は、各単位セル１１のｐ型ウェル１０の内方領域に形成されている。この実施形態では、ｐ型フローティング層１２２は、ｐ型ウェル１０のほぼ中央領域の直下において、ｐ型ウェル１０に対して間隔を空けて配置されている。これにより、ｐ型フローティング層１２２は、ｐ型ウェル１０から絶縁されている。
また、図１０（ｂ）に示すように、半導体装置１２３は、ドレイン領域としてのＳｉＣ基板５２内に形成されたｐ型フローティング層１２４をさらに含む。ｐ型フローティング層１２４は、各単位セル６２のｐ型チャネル層６６の内方領域に形成されている。この実施形態では、ｐ型フローティング層１２４は、ｐ型チャネル層６６のほぼ中央領域の直下において、ｐ型チャネル層６６に対して間隔を空けて配置されている。これにより、ｐ型フローティング層１２４は、ｐ型チャネル層６６から絶縁されている。
この第８実施形態の半導体装置１２１，１２３によっても、前述の実施形態と同様の作用効果を達することができる。
次に、図１１〜図１４を参照して、複数の単位セル１１，６２の配列パターンを説明する。なお、複数の単位セル１１，６２の配列パターンはこれらに限られない。また、図１１〜図１４では、配列パターンの説明にあたり、単位セル６２の配列パターンを例示し、前述の図４（ｂ）に示された各部と対応する部分には同一の参照符号を付して示す。
前述の説明では、図１１に示すように、正方形状の単位セル１１，６２がマトリクス状（行列状）に規則的に配列されているとした。各単位セル１１，６２は、たとえば、図１２に示すように、長辺および短辺を有する長方形状に形成されていてもよい。この場合、単位セル１１，６２は、マトリクス状（行列状）に規則的に配列されていてもよい。また、各単位セル１１，６２は、六角形状（たとえば、正六角形状）に形成されていてもよい。複数の単位セル１１，６２の配列パターンは、ハニカム状であってもよい。言い換えれば、複数の単位セル１１，６２は、互いに隣り合う単位セル１１，６２を互い違いにずらした千鳥状に配列されていてもよい。この千鳥状の配列は、図１４に示すように、正方形状の単位セル１１，６２に適用されていてもよい。
図１５（ａ）(ｂ)は、本発明の第９実施形態に係る半導体装置の模式的な断面図である。図１５（ａ）において、図３に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。また、図１５（ｂ）において、図６（ａ）に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。また、図１６〜図１９は、図１５（ａ）（ｂ）の単位セル１１，６２のレイアウトを説明するための図であって、単位セル６２の配列パターンを例示している。
まず、図１５（ａ）に示すように、半導体装置１３１は、各単位セル１１を区画する格子状のｎ−型エピライン１３２に選択的に形成されたｐ−型緩和層１３３をさらに含む。このｐ−型緩和層１３３は、ｎ−型エピライン１３２の交差部分に配置された第１部分１３４を含む。
ｐ−型緩和層１３３の第１部分１３４は、ｎ−型エピライン１３２の幅よりも広い幅で、ｎ−型エピライン１３２を幅方向に横切るように形成されている。この実施形態では、第１部分１３４は、平面視において、ｎ−型エピライン１３２の交差部分を取り囲む単位セル１１（ｐ型ウェル１０）と重なるように、当該交差部分よりも大きい形状に形成されている。
また、図１５（ｂ）に示すように、半導体装置１３５は、各単位セル６２を区画する格子状のゲートトレンチ５９（コンタクトトレンチ６１）に選択的に形成されたｐ−型緩和層１３６をさらに含む。このｐ−型緩和層１３６は、ゲートトレンチ５９の交差部分に配置された第１部分１３７を含む。
ｐ−型緩和層１３６の第１部分１３７は、ゲートトレンチ５９の幅よりも広い幅で、ゲートトレンチ５９を幅方向に横切るように形成されている。この実施形態では、第１部分１３７は、平面視において、ゲートトレンチ５９の交差部分を取り囲む単位セル６２（ｐ型チャネル層６６）と重なるように、当該交差部分よりも大きい形状に形成されている。
この実施形態のｐ−型緩和層１３３，１３６は、単位セル１１，６２の配列パターンが異なるごとに位置や形状も異なり、たとえば、図１１〜１４に示す配列パターンにおいては、図１６〜図１９に示すように配置される。
この第９実施形態の半導体装置１２１，１２３によっても、前述の実施形態と同様の作用効果を達することができる。
図２０（ａ）(ｂ)は、本発明の第１０実施形態に係る半導体装置の模式的な断面図である。図２１（ａ）(ｂ)は、本発明の第１０実施形態に係る半導体装置の模式的な断面図である。図２０（ａ）（ｂ）において、図３および図１５（ａ）に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。また、図２１（ａ）（ｂ）において、図６（ａ）および図１５（ｂ）に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。また、図２２〜図２５は、図２０（ａ）（ｂ）および図２１（ａ）（ｂ）の単位セル１１，６２のレイアウトを説明するための図であって、単位セル６２の配列パターンを例示している。
まず、図２０（ａ）（ｂ）に示すように、半導体装置１４１のｐ−型緩和層１３３は、ｎ−型エピライン１３２の全体に渡って配置された第２部分１４２をさらに含む。つまり、ｎ−型エピライン１３２の直線部分にもｐ−型緩和層１３３が第２部分１４２として形成されている。
ｐ−型緩和層１３３の第２部分１４２は、ｎ−型エピライン１３２の幅よりも狭い幅で、ｎ−型エピライン１３２に沿って形成されている。この実施形態では、第２部分１４２は、互いに隣り合う複数の単位セル１１の各ｐ型ウェル１０に対して間隔を隔てて形成されている。第２部分１４２とｐ型ウェル１０との間に間隔を設けることによって、半導体装置１４１のオン時に各ｐ型ウェル１０の側面に沿ってｎ−型エピライン１３２を流れるドレイン電流の経路を確保することができる。よって、オン抵抗の増加を抑制でき、良好なトランジスタ動作を行うことができる。また、第２部分１４２は、第１部分１３４よりも浅く形成されている。
また、図２１（ａ）（ｂ）に示すように、半導体装置１４３のｐ−型緩和層１３６は、ゲートトレンチ５９の全体に渡って配置された第２部分１４４をさらに含む。つまり、ゲートトレンチ５９の直線部分にもｐ−型緩和層１３６が第２部分１４４として形成されている。
ｐ−型緩和層１３６の第２部分１４４は、ゲートトレンチ５９の幅よりも狭い幅で、ゲートトレンチ５９に沿って形成されている。この実施形態では、第２部分１４４は、互いに隣り合う複数の単位セル６２の各ｐ型チャネル層６６に対して間隔を隔てて形成されている。第２部分１４４とｐ型チャネル層６６との間に間隔を設けることによって、半導体装置１４３のオン時に各ｐ型チャネル層６６のゲートトレンチ５９の側面に沿って流れるドレイン電流の経路を確保することができる。よって、オン抵抗の増加を抑制でき、良好なトランジスタ動作を行うことができる。また、第２部分１４４は、第１部分１３７よりも浅く形成されている。
この実施形態のｐ−型緩和層１３３，１３６は、単位セル１１，６２の配列パターンが異なるごとに位置や形状も異なり、たとえば、図１１〜１４に示す配列パターンにおいては、図２２〜図２５に示すように配置される。
この第９実施形態の半導体装置１４１，１４３によっても、前述の実施形態と同様の作用効果を達することができる。
以上、この発明の実施形態を説明したが、この発明は、他の形態で実施することもできる。
たとえば、前述の各半導体装置の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、ゲート電極１５，３２，６７，８２において、ポリシリコン層に代えて、ポリ炭化シリコン層を用いてもよい。
また、ゲート電極１５，３２，６７，８２は、その全部が金属からなっていてもよい。
本発明の他の局面に係る半導体装置は、ＳｉＣ半導体層と、前記ＳｉＣ半導体層に接して形成されたゲート絶縁膜と、前記ゲート絶縁膜上に配置され、前記ＳｉＣ半導体層におけるチャネルの形成を制御するゲート電極とを含み、前記ゲート電極は、その全部または一部に金属部を含んでいてもよい。
この構成によれば、金属部が含まれていることによって、ポリシリコンのみからなるゲート電極を用いる場合に比べて、ゲート電極のシート抵抗を下げることができる。その結果、半導体装置のスイッチング速度を向上させて、スイッチング損失を低減することができる。
前記ゲート電極は、当該ゲート電極の一部を構成する前記金属部と前記ゲート絶縁膜との間に配置されたポリシリコン部を含むことが好ましい。
この構成によれば、蒸着法、プラズマＣＶＤ（Chemical Vapor Deposition）法、スパ
ッタ法等によって金属部を形成する場合であっても、その形成時、ポリシリコン部によってゲート絶縁膜を保護することができる。これにより、金属部を構成する金属プラズマが、ゲート絶縁膜に直接衝突することを防止することができる。その結果、ゲート絶縁膜にプラズマダメージが発生することを防止することができる。
前記ポリシリコン部は、前記ゲート絶縁膜上に選択的に形成されていることが好ましい。
この構成によれば、ゲート電極において金属部の割合を増やすことができるので、ゲート電極のシート抵抗を一層下げることができる。
前記ポリシリコン部は、前記ゲート絶縁膜を介して、前記ＳｉＣ半導体層の前記チャネルが形成される部分上に形成されていることが好ましい。
この構成によれば、ゲート絶縁膜のチャネル上の部分でのプラズマダメージの発生を防止することができる。これにより、半導体装置の特性（たとえば、閾値電圧Ｖｔｈ等）が、設計仕様に対して変動することを防止することができる。その結果、信頼性の高い半導体装置を提供することができる。
また、閾値電圧Ｖｔｈをポリシリコンの仕事関数で設計することができる。そのため、従来のポリシリコンのみからなるゲート電極の場合と同じ条件で閾値電圧Ｖｔｈを設計することができる。
前記ポリシリコン部は、前記ゲート絶縁膜上の領域全体を覆うように形成されていてもよい。
この構成によれば、ゲート絶縁膜のチャネル上の部分でのプラズマダメージの発生を防止できると共に、ポリシリコン部を簡単に形成することができる。
前記ポリシリコン部は、ｐ型ポリシリコンからなることが好ましい。
たとえば、前記半導体装置がｎチャネルＭＩＳＦＥＴである場合、ｐ型ポリシリコンのみからなるゲート電極は、閾値電圧Ｖｔｈを高くできるという長所を有するが、逆に、シート抵抗が高いという短所も有する。この構成によれば、ｐ型ポリシリコン部と金属部の併用によって、ｐ型ポリシリコンの長所を生かしつつ、シート抵抗が低い金属部によってｐ型ポリシリコンの短所を補うことができる。
前記ポリシリコン部および前記金属部は、前記ＳｉＣ半導体層の側からこの順に積層されたポリシリコン層および金属層であり、前記ポリシリコン層は、前記金属層よりも薄いことが好ましい。
この構成によれば、ゲート電極において金属層の割合を増やすことができるので、ゲート電極のシート抵抗を一層下げることができる。
前記金属部は、銅（Ｃｕ）またはタングステン（Ｗ）からなることが好ましい。
銅（Ｃｕ）やタングステン（Ｗ）はステップカバレッジ性に優れるので、たとえば、トレンチ等の凹部に埋め込みゲート電極を形成する際には、当該凹部を金属部で良好に埋め戻すことができる。
前記ゲート電極は、当該ゲート電極の一部を構成する前記金属部と前記ゲート絶縁膜との間に配置されたポリ炭化シリコン部を含むことが好ましい。
この構成によれば、蒸着法、プラズマＣＶＤ（Chemical Vapor Deposition）法、スパ
ッタ法等によって金属部を形成する場合であっても、その形成時、ポリ炭化シリコン部によってゲート絶縁膜を保護することができる。これにより、金属部を構成する金属プラズマが、ゲート絶縁膜に直接衝突することを防止することができる。その結果、ゲート絶縁膜にプラズマダメージが発生することを防止することができる。
また、ポリ炭化シリコンはシート抵抗が高いという短所を有するが、シート抵抗が低い金属部との併用によって、その短所を補うことができる。さらに、前記半導体装置がｎチャネルＭＩＳＦＥＴである場合、ポリ炭化シリコンは、ｐ型ポリ炭化シリコンであることが好ましい。ｐ型ポリ炭化シリコンは、ｎチャネルＭＩＳＦＥＴに対しては、ｎ型ポリ炭化シリコンに比べて閾値電圧Ｖｔｈを高くできるという長所を有する。閾値電圧Ｖｔｈが高ければ、スイッチング時のノイズ等による誤オンの防止効果が良好であるため、閾値電圧Ｖｔｈは高い方が好ましい。すなわち、ｎチャネルＭＩＳＦＥＴにｐ型ポリ炭化シリコンを組み合わせる構成では、ｐ型ポリ炭化シリコンと金属部の併用によって、閾値電圧Ｖｔｈが高いというｐ型ポリ炭化シリコンの長所を生かしつつ、シート抵抗が低い金属部によって、シート抵抗が高いというｐ型ポリ炭化シリコンの短所を補うことができる。
前記ポリ炭化シリコン部は、前記ゲート絶縁膜上に選択的に形成されていることが好ましい。
この構成によれば、ゲート電極において金属部の割合を増やすことができるので、ゲート電極のシート抵抗を一層下げることができる。
本発明の他の局面に係る半導体装置は、ドレイン領域として機能する第１導電型のＳｉＣ半導体層と、前記ＳｉＣ半導体層の表面側に露出するように、前記ＳｉＣ半導体層に選択的に配置された第２導電型のウェルと、前記ウェル内に配置され、前記ウェルに取り囲まれた第１導電型のソース領域と、前記ソース領域と前記ドレイン領域としての前記ＳｉＣ半導体層との間に跨って配置され、前記ウェルの表面におけるチャネルの形成を制御するゲート電極と、前記ゲート電極と前記ＳｉＣ半導体層の前記表面との間に配置されたゲート絶縁膜とを含み、前記ゲート電極は、前記ＳｉＣ半導体層の前記表面側からこの順に積層されたポリシリコン層および金属層を含む。
この構成によれば、半導体装置にプレーナゲート型ＭＩＳ（Metal Insulator Semiconductor）トランジスタ構造が形成されている。このプレーナゲート型ＭＩＳトランジスタ構造において、金属層が含まれている。これにより、ポリシリコンのみからなるゲート電極を用いる場合に比べて、ゲート電極のシート抵抗を下げることができる。その結果、半導体装置のスイッチング速度を向上させて、スイッチング損失を低減することができる。
さらに、蒸着法、プラズマＣＶＤ（Chemical Vapor Deposition）法、スパッタ法等に
よって金属層を形成する場合であっても、その形成時、ポリシリコン層によってゲート絶縁膜を保護することができる。これにより、金属層を構成する金属プラズマが、ゲート絶縁膜に直接衝突することを防止することができる。その結果、ゲート絶縁膜にプラズマダメージが発生することを防止することができる。
前記ポリシリコン層は、前記ゲート絶縁膜を介して、前記ウェルの前記チャネルが形成される部分上に選択的に形成されていることが好ましい。
この構成によれば、ゲート絶縁膜のチャネル上の部分でのプラズマダメージの発生を防止することができる。これにより、半導体装置の特性（たとえば、閾値電圧Ｖｔｈ等）が、設計仕様に対して変動することを防止することができる。その結果、信頼性の高い半導体装置を提供することができる。
また、閾値電圧Ｖｔｈをポリシリコンの仕事関数で設計することができる。そのため、従来のポリシリコンのみからなるゲート電極の場合と同じ条件で閾値電圧Ｖｔｈを設計することができる。
前記ポリシリコン層は、前記ゲート絶縁膜上の領域全体を覆うように形成されていてもよい。
この構成によれば、ゲート絶縁膜のチャネル上の部分でのプラズマダメージの発生を防止できると共に、ポリシリコン層を簡単に形成することができる。
前記ウェルは、格子状に複数配列されていてもよい。
本発明のさらに他の局面に係る半導体装置は、ゲートトレンチが形成されたＳｉＣ半導体層と、前記ＳｉＣ半導体層の表面側に露出するように配置され、前記ゲートトレンチの側面の一部を形成する第１導電型のソース層と、前記ソース層に対して前記ＳｉＣ半導体層の裏面側に前記ソース層に接するように配置され、前記ゲートトレンチの前記側面の一部を形成する第２導電型のチャネル層と、前記チャネル層に対して前記ＳｉＣ半導体層の前記裏面側に前記チャネル層に接するように配置され、前記ゲートトレンチの前記底面を形成する第１導電型のドレイン層と、前記ゲートトレンチの前記側面および前記底面に形成されたゲート絶縁膜と、前記ゲートトレンチに埋め込まれ、前記チャネル層の前記ゲートトレンチの前記側面におけるチャネルの形成を制御するゲート電極とを含み、前記ゲート電極は、前記ゲートトレンチの前記側面および／または前記底面側からこの順に積層されたポリシリコン層および金属層を含んでいてもよい。
この構成によれば、半導体装置にトレンチゲート型ＭＩＳトランジスタ構造が形成されている。このトレンチゲート型ＭＩＳトランジスタ構造において、金属層が含まれている。これにより、ポリシリコンのみからなるゲート電極を用いる場合に比べて、ゲート電極のシート抵抗を下げることができる。その結果、半導体装置のスイッチング速度を向上させて、スイッチング損失を低減することができる。
さらに、蒸着法、プラズマＣＶＤ（Chemical Vapor Deposition）法、スパッタ法等に
よって金属層を形成する場合であっても、その形成時、ポリシリコン層によってゲート絶縁膜を保護することができる。これにより、金属層を構成する金属プラズマが、ゲート絶縁膜に直接衝突することを防止することができる。その結果、ゲート絶縁膜にプラズマダメージが発生することを防止することができる。
前記ポリシリコン層は、前記ゲートトレンチの前記側面全体に選択的に形成されており、前記金属層は、前記ゲート絶縁膜の前記ゲートトレンチの前記底面上の部分に接するように、当該ポリシリコン層で囲まれた空間に埋め込まれていることが好ましい。
この構成によれば、ゲート絶縁膜のチャネル層に対向する部分でのプラズマダメージの発生を防止することができる。これにより、半導体装置の特性（たとえば、閾値電圧Ｖｔｈ等）が、設計仕様に対して変動することを防止することができる。その結果、信頼性の高い半導体装置を提供することができる。
また、閾値電圧Ｖｔｈをポリシリコンの仕事関数で設計することができる。そのため、従来のポリシリコンのみからなるゲート電極の場合と同じ条件で閾値電圧Ｖｔｈを設計することができる。
前記ポリシリコン層は、前記ゲートトレンチの前記側面および前記底面に倣って、前記ゲートトレンチの内面全体を覆うように形成されており、前記金属層は、当該ポリシリコン層で囲まれた空間に埋め込まれていてもよい。
この構成によれば、ゲート絶縁膜のチャネル層に対向する部分でのプラズマダメージの発生を防止できると共に、ポリシリコン層を簡単に形成することができる。
前記ＳｉＣ半導体層は、前記チャネルが形成されるアクティブ領域と、前記アクティブ領域を取り囲む外周領域とを含み、前記ゲートトレンチは、前記アクティブ領域および前記外周領域に跨って形成されており、前記ゲート電極は、前記外周領域において前記ゲートトレンチの開口端から前記ＳｉＣ半導体層の前記表面を覆うように形成され、前記金属層からなるオーバーラップ部を有し、前記半導体装置は、前記外周領域に沿って前記アクティブ領域を取り囲むように配置され、前記ゲート電極の前記オーバーラップ部に電気的に接続されたゲートフィンガーを含むことが好ましい。
この構成によれば、ゲートフィンガーが接続されるオーバーラップ部が金属層からなるので、ゲートフィンガーからゲート電極に対して電流を良好に流すことができる。
前記ゲートトレンチは、前記アクティブ領域において格子状に形成され、前記外周領域において前記格子状のトレンチの端部から引き出されたストライプ状に形成されており、前記ゲートフィンガーは、前記ストライプ状のトレンチを横切る方向に沿って敷設されていることが好ましい。
前記半導体装置は、前記ゲート電極を覆うように前記ＳｉＣ半導体層の前記表面に形成された層間膜をさらに含み、前記ゲートフィンガーは、その幅方向中央において前記層間膜を貫通して前記ゲート電極に接するコンタクト部を含むことが好ましい。
前記コンタクト部は、前記外周領域に沿って前記アクティブ領域を取り囲む直線状に形成されていることが好ましい。
本発明の半導体装置は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
また、前述の実施形態の開示から把握される特徴は、異なる実施形態間でも互いに組み合わせることができる。また、各実施形態において表した構成要素は、この発明の範囲で組み合わせることができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ アクティブ領域
３ 外周領域
８ ＳｉＣ基板
９ ＳｉＣエピタキシャル層
１０ ｐ型ウェル
１３ ｎ＋型ソース領域
１５ ゲート電極
１６ ゲート絶縁膜
１８ ポリシリコン層
１９ 金属層
３１ 半導体装置
３２ ゲート電極
３３ ポリシリコン層
３４ 金属層
４１ 半導体装置
４５ 半導体装置
５１ 半導体装置
５２ ＳｉＣ基板
５３ アクティブ領域
５４ 外周領域
５８ ゲートフィンガー
５９ ゲートトレンチ
６０ アクティブトレンチ
６１ コンタクトトレンチ
６４ ｎ＋型ソース層
６６ ｐ型チャネル層
６７ ゲート電極
６８ ゲート絶縁膜
６９ オーバーラップ部
７０ ポリシリコン層
７１ 金属層
７２ 空間
７３ 層間膜
７６ コンタクト部
８１ 半導体装置
８２ ゲート電極
８３ ポリシリコン層
８４ 金属層
８５ 空間
９１ 半導体装置
９７ 半導体装置
１１１ 半導体装置
１１３ 半導体装置
１２１ 半導体装置
１２３ 半導体装置
１３１ 半導体装置
１３５ 半導体装置
１４１ 半導体装置
１４３ 半導体装置

Claims (16)

  1. 半導体層と、
    前記半導体層の表面から掘り下げられ、側面部および底面部へと連なる様に形成されたゲートトレンチと、
    前記ゲートトレンチの前記側面部および前記底面部を覆うように形成されたゲート絶縁膜と、
    前記ゲートトレンチに埋没される様に形成されたゲート電極と、
    前記半導体層の前記表面の一部と前記ゲート電極を覆うように形成された層間絶縁膜と、
    前記層間絶縁膜上に形成されたゲートフィンガーと、
    前記ゲートフィンガーに重ならない領域に形成された表面ソース電極とを備え、
    平面視において、
    前記半導体層は四角形状であり、前記ゲートフィンガーは、前記半導体層の第１辺の中央部付近に形成されたゲートパッド部と、前記半導体層の前記第１辺と直行する第２辺から対辺の第４辺へ向かって延びた第１突出部および前記半導体層の前記第４辺から対辺の前記第２辺へ向かって延びた第２突出部とを含むことを特徴とする半導体装置。
  2. 平面視において、
    前記ゲートフィンガーは、
    前記ゲートパッド部から前記第１辺および第２辺に沿って延び、その先端に前記第１突出部を有する第１ゲートフィンガー部と、
    前記ゲートパッド部から前記第１辺および前記第４辺に沿って延び、その先端に前記第２突出部を有する第２ゲートフィンガー部とを有し、
    前記第１ゲートフィンガー部および第２ゲートフィンガー部は、前記ゲートパッド部に対して対称な形状に形成されていることを特徴とする、請求項１に記載の半導体装置。
  3. 前記ゲート電極はポリシリコンを含むことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記ゲートフィンガーはアルミニウムであることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
  5. 平面視において、
    前記第１突出部および前記第２突出部は、前記半導体層の前記第１辺の中間点および第３辺の中間点を繋いだ中間線を基準に線対称であることを特徴とする請求項１に記載の半導体装置。
  6. 平面視において、
    前記第１突出部および前記第２突出部は、前記半導体層の前記第２辺および前記第４辺の外周に沿って延びるゲートフィンガー部によって前記ゲートパッド部と接続されていることを特徴とする請求項５に記載の半導体装置。
  7. 平面視において、
    前記半導体層の外周の前記第１突出部および前記第２突出部が対向する部位には、前記ゲートフィンガーが形成されていないことを特徴とする請求項６に記載の半導体装置。
  8. 前記半導体層は、
    前記表面に接するように形成された第１導電型のソース領域を含む表面不純物層と、
    前記第１導電型のソース領域と接するように前記側面部の一部まで到達するように形成された第２導電型のチャネル層と、を備え、
    前記ソース領域は前記表面電極と電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
  9. 前記第２導電型のチャネル層と接するように前記半導体層の裏面まで到達するように形成された第１導電型のドレイン領域と、
    前記半導体層の裏面側で前記ドレイン領域と電気的に接続するドレイン電極とを備えることを特徴とする請求項８に記載の半導体装置。
  10. 前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする請求項９に記載の半導体装置。
  11. 前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする請求項９に記載の半導体装置。
  12. 平面視において、
    前記ゲートトレンチは前記半導体層の表面にストライプ状に形成された複数のゲートトレンチを含むことを特徴とする請求項１に記載の半導体装置。
  13. 平面視において、
    前記複数のゲートトレンチは前記半導体層の表面に等間隔に形成されていることを特徴とする請求項１２に記載の半導体装置。
  14. 前記ゲート電極は、前記ゲートトレンチの側面全体に選択的に形成されたポリシリコン層と、当該ポリシリコン層の内部空間に埋め込まれた当該ポリシリコン層よりも抵抗値の小さい低抵抗層とを含むことを特徴とする請求項１に記載の半導体装置。
  15. 前記低抵抗層は、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、窒化チタン（ＴｉＮ）、銅（Ｃｕ）、タングステン（Ｗ）、ポリ炭化シリコンのいずれかを含むことを特徴とする請求項１４に記載の半導体装置。
  16. 前記半導体層は、ＳｉＣ層であることを特徴とする請求項１〜１５のいずれか一項に記載の半導体装置。
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