JP2020109811A - Semiconductor device - Google Patents

Abstract

To improve non-saturation characteristics to reduce a switching loss by shortening a switching time.SOLUTION: In a structure in which an electric field blocking layer 4 is formed to obtain a low saturation current and a low on-resistance while obtaining the withstand capability, a JFET part 3 is prevented from being pinched off until a drain voltage Vd reaches a pinch off voltage of a gate channel. This causes pinch off in the gate channel. A pinch-off voltage of a vertical MOSFET can be made to be the pinch-off voltage of the gate channel. Therefore, it is possible to suppress non-saturation characteristics in a saturated region. Therefore, a mirror voltage during a mirror period can be made almost constant, a switching time can be shortened, and a switching loss can be reduced.SELECTED DRAWING: Figure 1

Description

本発明は、ＭＯＳ構造の半導体素子を有した半導体装置に関し、特に半導体材料として炭化珪素（以下、ＳｉＣという）を用いたＳｉＣ半導体装置に適用されると好適なものである。 The present invention relates to a semiconductor device having a semiconductor element having a MOS structure, and is particularly suitable when applied to a SiC semiconductor device using silicon carbide (hereinafter referred to as SiC) as a semiconductor material.

従来より、ＭＯＳ構造の半導体素子を有した半導体装置が提案されている。例えば、ＭＯＳ構造の半導体素子として、大電流が流せるようにチャネル密度を高くしたトレンチゲート構造を有するＭＯＳＦＥＴがある。このＭＯＳＦＥＴは、ｎ^＋型基板上に形成したｎ型ドリフト層の上にｐ型ベース領域とｎ型ソース領域とが順に形成され、ｎ型ソース領域の表面からｐ型ベース領域を貫通してｎ型ドリフト層に達するように複数本のトレンチゲート構造が形成された構造とされる。 Conventionally, a semiconductor device having a semiconductor element having a MOS structure has been proposed. For example, as a semiconductor device having a MOS structure, there is a MOSFET having a trench gate structure having a high channel density so that a large current can flow. In this MOSFET, a p-type base region and an n-type source region are sequentially formed on an n-type drift layer formed on an n ⁺ -type substrate, and the surface of the n-type source region penetrates the p-type base region to n-type. A plurality of trench gate structures are formed so as to reach the type drift layer.

このようなトレンチゲート構造のＭＯＳＦＥＴにおいて、ｐ型ベース領域からトレンチゲート構造よりも深い位置まで形成されたｐ型電界緩和層をトレンチゲート構造に対して交差するように備えた構造が提案されている（特許文献１参照）。このような構造とする場合、ｐ型電界緩和層の間におけるｎ型ドリフト層をＪＦＥＴ部として、半導体素子のオン時には、ＪＦＥＴ部を通じて電流が流れるようにできる。そして、ＪＦＥＴ部の両側がｐ型電界緩和層で挟まれた構造であるため、電界のせり上がりを抑制して耐圧を向上させることができ、ＪＦＥＴ部およびｐ型電界緩和層のピッチを狭ピッチ化することができる。このため、ＪＦＥＴ部とｐ型電界緩和層を合わせた面積に対するＪＦＥＴ部の割合を高くすることができ、ＪＦＥＴ抵抗の低減を図ることができて、オン抵抗の低減を図ることが可能となる。 In such a trench gate structure MOSFET, a structure has been proposed in which a p type electric field relaxation layer formed from the p type base region to a position deeper than the trench gate structure is provided so as to intersect the trench gate structure. (See Patent Document 1). In such a structure, the n-type drift layer between the p-type electric field relaxation layers can be used as the JFET portion so that a current can flow through the JFET portion when the semiconductor element is turned on. Since the JFET portion has a structure in which both sides are sandwiched by p-type electric field relaxation layers, it is possible to suppress the rise of the electric field and improve the breakdown voltage, and the pitch between the JFET portion and the p-type electric field relaxation layer is narrow. Can be converted. Therefore, the ratio of the JFET portion to the total area of the JFET portion and the p-type electric field relaxation layer can be increased, the JFET resistance can be reduced, and the ON resistance can be reduced.

また、ＪＦＥＴ部の幅を狭くすることでより電界のせり上がりが抑制されるようにしつつ、ＪＦＥＴ抵抗の低減のためにＪＦＥＴ部のｎ型不純物濃度を高くすることで、耐圧向上とオン抵抗の低減の両立が図れるようにしている。 Further, by narrowing the width of the JFET part, the rise of the electric field is further suppressed, and by increasing the n-type impurity concentration of the JFET part in order to reduce the JFET resistance, it is possible to improve the breakdown voltage and the on-resistance. We are trying to achieve both reductions.

特許第４７９３４３７号公報Japanese Patent No. 4793437

しかしながら、本発明者らが鋭意検討を行った結果、ＭＯＳＦＥＴのピンチオフ電圧が通常期待される電圧よりも低い電圧になることが確認された。具体的には、ピンチオフ電圧は通常はチャネル部分がピンチオフされる際のドレイン電圧Ｖｄとして決まり、１０〜１５［Ｖ］程度になるが、シミュレーションにより、それよりも低い電圧になることが確認された。図８は、その結果を示した図である。この図に示されるように、ドレイン電圧Ｖｄが６［Ｖ］程度となるときがピンチオフ電圧となっていた。 However, as a result of diligent studies by the present inventors, it was confirmed that the pinch-off voltage of the MOSFET is lower than the voltage normally expected. Specifically, the pinch-off voltage is usually determined as the drain voltage Vd when the channel portion is pinched-off and is about 10 to 15 [V], but it was confirmed by simulation that the voltage is lower than that. .. FIG. 8 is a diagram showing the result. As shown in this figure, the pinch-off voltage was found when the drain voltage Vd was about 6 [V].

ピンチオフ電圧がドレイン電圧Ｖｄ＜１０［Ｖ］になっていることから、ピンチオフ電圧の低下は、チャネルよりも先にＪＦＥＴ部がピンチオフされていることを意味している。つまり、ＪＦＥＴ部がチャネルとして機能していると考えられる。以下、トレンチゲート構造の側面に形成される通常のチャネルをゲートチャネルと呼び、ＪＦＥＴ部が構成するチャネルをＪＦＥＴチャネルと呼ぶ。 Since the pinch-off voltage is the drain voltage Vd<10 [V], the decrease in the pinch-off voltage means that the JFET section is pinched off before the channel. That is, it is considered that the JFET section functions as a channel. Hereinafter, a normal channel formed on the side surface of the trench gate structure is called a gate channel, and a channel formed by the JFET section is called a JFET channel.

ＪＦＥＴチャネルは、ノーマリオン型のため、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈに影響を及ぼさないが、飽和電流に大きな影響を及ぼす。すなわち、ＪＦＥＴチャネルは、ゲートチャネルよりも短チャネル化し易く、短チャネル効果の影響を受け易い。具体的には、ＪＦＥＴ部の両側にｐ型電界緩和層が形成されているが、ｐ型電界緩和層の内部に空乏層が広がることにより、実質的にｐ型電界緩和層として機能するソース電位となる部分における電流の流れ方向の寸法が小さくなる。このため、ＪＦＥＴチャネルにおいて短チャネル効果が生じる。 Since the JFET channel is a normally-on type, it does not affect the threshold voltage Vth of the MOSFET, but has a large effect on the saturation current. That is, the JFET channel is more likely to have a shorter channel than the gate channel and more susceptible to the short channel effect. Specifically, the p-type electric field relaxation layer is formed on both sides of the JFET portion, but the depletion layer spreads inside the p-type electric field relaxation layer, so that the source potential that substantially functions as the p-type electric field relaxation layer is formed. The dimension in the flow direction of the electric current in the area where is becomes smaller. This causes a short channel effect in the JFET channel.

この短チャネル効果により、本来は、ピンチオフ電圧を超えると、ドレイン電圧Ｖｄが上昇してもドレイン電流Ｉｄが殆ど上昇しなくなるという飽和特性を示すのに、図８に示すようにドレイン電流Ｉｄが増加するという非飽和特性になり易くなる。飽和電流が非飽和特性になると、ゲート電圧の立上り時もしくは立下り時のミラー期間が平らにならず、余分にゲート−ソース間にチャージが為されて、スイッチング時間が長時間になることが知られている。このため、オン抵抗を低減したにも関わらず、スイッチング損失が増加してしまうという課題が発生する。 Due to this short channel effect, originally, when the pinch-off voltage is exceeded, the saturation characteristic that the drain current Id hardly rises even if the drain voltage Vd rises is shown, but the drain current Id increases as shown in FIG. The non-saturation characteristic of being likely to occur. It is known that when the saturation current has a non-saturation characteristic, the mirror period at the time of rising or falling of the gate voltage does not become flat and extra charge is made between the gate and source, resulting in a long switching time. Has been. Therefore, there is a problem in that switching loss increases even though the on-resistance is reduced.

本発明は上記点に鑑みて、非飽和特性を改善してスイッチング時間の短時間化によりスイッチング損失の低減を図ることが可能なトレンチゲート構造の半導体装置を提供することを目的とする。 In view of the above points, an object of the present invention is to provide a semiconductor device having a trench gate structure capable of improving non-saturation characteristics and reducing switching loss by shortening switching time.

上記目的を達成するため、請求項１に記載の半導体装置は、第１または第２導電型の半導体基板（１）と、半導体基板の上に形成され、半導体基板よりも低不純物濃度の第１導電型半導体で構成された第１導電型層（２）と、第１導電型層の上に形成されていると共に半導体基板の法線方向から見て少なくとも一方向を長手方向とする線状部分を有して構成された第２導電型の半導体からなる第２導電型の電界ブロック層（４）と、第１導電型層上に形成され、電界ブロック層に挟まれて配置されている第１導電型の半導体からなるＪＦＥＴ部（３）と、電界ブロック層およびＪＦＥＴ部の上に形成され、第１導電型層よりも高濃度の第１導電型の半導体からなる電流分散層（５）と、電流分散層の上に形成された第２導電型の半導体からなるベース領域（６）と、ベース領域の上に形成され、第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなるソース領域（８）と、ソース領域の表面からベース領域よりも深く形成されたゲートトレンチ（１１）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１２）と該ゲート絶縁膜の上に配置されたゲート電極（１３）とを備えて構成され、一方向と交差する方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、ゲート電極およびゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１４）と、コンタクトホールを通じて、ソース領域にオーミック接触させられたソース電極（１５）と、半導体基板の裏面側に形成されたドレイン電極（１６）と、を含む半導体素子を備えられている。このような構成において、ゲート電極へのゲート電圧の印加に基づいてトレンチゲート構造の側面に位置するベース領域にチャネル領域が形成されて半導体素子をオンさせ、ゲート電圧の印加を停止することで半導体素子をオフする動作を行う。そして、ＪＦＥＴ部の幅Ｌ_ＪＦＥＴおよび第１導電型不純物濃度Ｎ_ＪＦＥＴは、チャネル領域でのピンチオフ電圧をＶｐ、半導体の内蔵電圧をＶｂｉ、素電荷をｑ［Ｃ］、該ＪＦＥＴ部を構成する半導体の誘電率をε、電界ブロック層の第２導電型不純物濃度をＮ_ＤＰ［ｃｍ^−３］、半導体素子の通常作動時にゲート電極に対して印加されるゲート電圧よりも大きな値とされる設定値をＶｇｘとして、次式を満たす値に設定されている。 In order to achieve the above object, the semiconductor device according to claim 1 is a semiconductor substrate (1) of the first or second conductivity type, and a first substrate having a lower impurity concentration than the semiconductor substrate formed on the semiconductor substrate. A first conductivity type layer (2) composed of a conductivity type semiconductor, and a linear portion formed on the first conductivity type layer and having at least one direction as a longitudinal direction when viewed from the normal direction of the semiconductor substrate. A second conductivity type electric field blocking layer (4) made of a second conductivity type semiconductor having the above structure; and a second conductive type electric field blocking layer formed on the first conductivity type layer and sandwiched between the electric field blocking layers. A JFET part (3) made of a one conductivity type semiconductor, and a current spreading layer (5) formed on the electric field blocking layer and the JFET part and made of a first conductivity type semiconductor having a higher concentration than the first conductivity type layer. A base region (6) made of a second conductivity type semiconductor formed on the current spreading layer, and a first conductivity type impurity concentration higher than that of the first conductivity type layer formed on the base region. A source region (8) made of a semiconductor of the first conductivity type and a gate insulating film (12) covering the inner wall surface of the gate trench (11) formed deeper than the base region from the surface of the source region. ) And a gate electrode (13) arranged on the gate insulating film, and a trench gate structure in which a plurality of lines are arranged in stripes with a direction intersecting one direction as a longitudinal direction, and a gate electrode And an interlayer insulating film (14) covering the gate insulating film and having a contact hole formed therein, a source electrode (15) in ohmic contact with the source region through the contact hole, and a drain formed on the back surface side of the semiconductor substrate. A semiconductor element including an electrode (16) is provided. In such a configuration, the semiconductor device is turned on by forming a channel region in the base region located on the side surface of the trench gate structure based on the application of the gate voltage to the gate electrode, and stopping the application of the gate voltage. The operation of turning off the element is performed. The width L _JFET and the first conductivity type impurity concentration N _JFET of the _{JFET portion} are the pinch-off voltage Vp in the channel region, the semiconductor built-in voltage Vbi, the elementary charge q[C], and the semiconductor forming the JFET portion. Is ε, the second conductivity type impurity concentration of the electric field blocking layer is N _DP [cm ⁻³ ], and the set value is set to a value larger than the gate voltage applied to the gate electrode during normal operation of the semiconductor element. Is set to Vgx and is set to a value that satisfies the following equation.

このような構成とすることで、電界ブロック層を形成することで低飽和電流かつ低オン抵抗を得つつ耐量を得るようにした構造において、ドレイン電圧Ｖｄがゲートチャネルのピンチオフ電圧になるまでＪＦＥＴ部がピンチオフされないようにしている。これにより、ゲートチャネルでピンチオフされるようになり、縦型ＭＯＳＦＥＴのピンチオフ電圧をゲートチャネルのピンチオフ電圧とすることが可能となる。このため、飽和領域において非飽和特性になることを抑制できる。

With such a structure, in the structure in which the electric field blocking layer is formed to obtain the withstand capability while obtaining the low saturation current and the low on-resistance, the JFET part is formed until the drain voltage Vd becomes the pinch-off voltage of the gate channel. Does not get pinched off. As a result, pinch-off is performed in the gate channel, and the pinch-off voltage of the vertical MOSFET can be made the pinch-off voltage of the gate channel. Therefore, it is possible to suppress the non-saturation characteristic in the saturated region.

したがって、ミラー期間中のミラー電圧がほぼ一定になるようにでき、スイッチング時間を短時間化することができて、スイッチング損失を低減することが可能となる。よって、非飽和特性を改善してスイッチング時間の短時間化によりスイッチング損失の低減を図ることが可能なトレンチゲート構造の半導体装置にできる。 Therefore, the mirror voltage during the mirror period can be made substantially constant, the switching time can be shortened, and the switching loss can be reduced. Therefore, a semiconductor device having a trench gate structure capable of improving the non-saturation characteristic and reducing the switching time by shortening the switching time can be provided.

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。 The reference numerals in parentheses that are given to the respective components and the like indicate an example of the correspondence relationship between the components and the like and specific components and the like described in the embodiments described later.

第１実施形態にかかるＳｉＣ半導体装置の断面図である。FIG. 3 is a cross-sectional view of the SiC semiconductor device according to the first embodiment. 図１に示すＳｉＣ半導体装置の斜視断面図である。FIG. 2 is a perspective sectional view of the SiC semiconductor device shown in FIG. 1. 図１に示すＳｉＣ半導体装置のドレイン電圧Ｖｄ−ドレイン電流Ｉｄ特性を示した図である。FIG. 2 is a diagram showing a drain voltage Vd-drain current Id characteristic of the SiC semiconductor device shown in FIG. 1. 従来構造および第１実施形態の構造それぞれについて、シミュレーションによりターンオフ波形を調べた結果を示した図である。It is the figure which showed the result of having investigated the turn-off waveform by simulation about each of the conventional structure and the structure of 1st Embodiment. ｐ型ベース領域のｐ型不純物濃度を変えてＪＦＥＴ部の幅Ｌ_ＪＦＥＴとピンチオフ電圧Ｖｐとの関係について調べた結果を示す図である。It is a figure which shows the result of having investigated about the width _| variety L _{JFET of the} JFET part and the pinch-off voltage Vp, changing the p-type impurity concentration of a p-type base region. ピンチオフしないようにできるＪＦＥＴ部の幅Ｌ_ＪＦＥＴとｎ型不純物濃度Ｎ_ＪＦＥＴとの関係を示す図である。It is a figure which shows the relationship between the width _|variety L _{JFET of the} JFET part which can prevent pinch off, and n type impurity concentration N _JFET . 図１に示すＳｉＣ半導体装置の製造工程を示した斜視断面図である。FIG. 3 is a perspective cross-sectional view showing a manufacturing process of the SiC semiconductor device shown in FIG. 1. 図７Ａに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。FIG. 7B is a perspective sectional view showing a manufacturing process of the SiC semiconductor device, following FIG. 7A. 図７Ｂに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。FIG. 8 is a perspective sectional view showing a manufacturing process of the SiC semiconductor device, following FIG. 7B. 図７Ｃに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。FIG. 7C is a perspective cross-sectional view showing the manufacturing process of the SiC semiconductor device, following FIG. 7C. 図７Ｄに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。7D is a perspective cross-sectional view showing the manufacturing process of the SiC semiconductor device, following FIG. 7D. FIG. 図７Ｅに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。FIG. 8C is a perspective cross-sectional view showing the manufacturing process of the SiC semiconductor device, following FIG. 7E. 図７Ｆに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。FIG. 7C is a perspective cross-sectional view showing the manufacturing process of the SiC semiconductor device, following FIG. 7F. 従来のＳｉＣ半導体装置のドレイン電圧Ｖｄ−ドレイン電流Ｉｄ特性を示した図である。It is the figure which showed the drain voltage Vd-drain current Id characteristic of the conventional SiC semiconductor device.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In each of the following embodiments, the same or equivalent portions will be denoted by the same reference numerals for description.

（第１実施形態）
第１実施形態について説明する。本実施形態では、半導体材料としてＳｉＣを用いたＳｉＣ半導体装置を例に挙げて説明する。本実施形態のＳｉＣ半導体装置は、半導体素子として、図１および図２に示すトレンチゲート構造の反転型の縦型ＭＯＳＦＥＴが形成されたものである。これらの図に示す縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでＳｉＣ半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下では、図１および図２に示すように、縦型ＭＯＳＦＥＴの幅方向をＸ方向、Ｘ方向に対して交差する縦型ＭＯＳＦＥＴの奥行方向をＹ方向、縦型ＭＯＳＦＥＴの厚み方向もしくは深さ方向、つまりＸＹ平面に対する法線方向をＺ方向として説明する。 (First embodiment)
The first embodiment will be described. In this embodiment, a SiC semiconductor device using SiC as a semiconductor material will be described as an example. The SiC semiconductor device of the present embodiment has, as a semiconductor element, an inverted vertical MOSFET having a trench gate structure shown in FIGS. 1 and 2. The vertical MOSFETs shown in these figures are formed in a cell region of a SiC semiconductor device, and the outer periphery breakdown voltage structure is formed so as to surround the cell region, whereby the SiC semiconductor device is formed. Here, only the vertical MOSFET is shown. In the following, as shown in FIGS. 1 and 2, the width direction of the vertical MOSFET is the X direction, the depth direction of the vertical MOSFET intersecting the X direction is the Y direction, and the thickness direction or the depth of the vertical MOSFET is the same. The vertical direction, that is, the direction normal to the XY plane will be described as the Z direction.

図１および図２に示されるように、ＳｉＣ半導体装置には、ＳｉＣからなるｎ^＋型基板１が半導体基板として用いられている。ｎ^＋型基板１の主表面上にＳｉＣからなるｎ⁻型層２が形成されている。ｎ^＋型基板１は、表面が（０００１）Ｓｉ面とされ、例えばｎ型不純物濃度が５．９×１０^１８／ｃｍ^３とされ、厚さが１００μｍとされている。ｎ⁻型層２は、例えばｎ型不純物濃度が７．０×１０^１５〜１．０×１０^１６／ｃｍ^３とされ、厚さが８．０μｍとされている。 As shown in FIGS. 1 and 2, an SiC semiconductor device uses an n ⁺ type substrate 1 made of SiC as a semiconductor substrate. An n ⁻ type layer 2 made of SiC is formed on the main surface of an n ⁺ type substrate 1. The surface of the n ⁺ type substrate 1 is a (0001)Si surface, the n type impurity concentration is 5.9×10 ¹⁸ /cm ^3, and the thickness is 100 μm. The n ⁻ -type layer 2 has an n-type impurity concentration of 7.0×10 ^{15 to} 1.0×10 ¹⁶ /cm ³ and a thickness of 8.0 μm, for example.

ｎ⁻型層２の上には、ＳｉＣからなるＪＦＥＴ部３と電界ブロック層４が形成されており、ｎ⁻型層２は、ｎ^＋型基板１から離れた位置においてＪＦＥＴ部３と連結されている。 on the n ^- -type layer 2, JFET 3 and the field block layer 4 composed of SiC is formed, n ^- -type layer 2 is connected to the JFET portion 3 at a position away from the ^{n +} -type substrate 1 ing.

ＪＦＥＴ部３と電界ブロック層４は、飽和電流抑制層を構成するものであり、共に、Ｘ方向に延設され、Ｙ方向において交互に繰り返し並べられて配置された線状部分を有している。つまり、ｎ^＋型基板１の主表面に対する法線方向から見て、ＪＦＥＴ部３の少なくとも一部と電界ブロック層４は、それぞれ複数の短冊状、つまりストライプ状とされ、それぞれが交互に並べられたレイアウトとされている。 The JFET portion 3 and the electric field blocking layer 4 constitute a saturation current suppressing layer, and both have linear portions extending in the X direction and alternately arranged in the Y direction. .. That is, when viewed in the direction normal to the main surface of the n ⁺ type substrate 1, at least a part of the JFET portion 3 and the electric field blocking layer 4 are each formed into a plurality of strips, that is, stripes, and are arranged alternately. It is supposed to be a layout.

なお、本実施形態の場合、ＪＦＥＴ部３が電界ブロック層４よりも下方まで形成されたものとされている。このため、ＪＦＥＴ部３のうちストライプ状とされている部分は電界ブロック層４の下方において連結した状態になっており、ＪＦＥＴ部３のうちストライプ状とされている各部はそれぞれ複数の電界ブロック層４の間に配置された状態となっている。 In the case of the present embodiment, the JFET portion 3 is formed below the electric field blocking layer 4. Therefore, the striped portion of the JFET portion 3 is connected below the electric field blocking layer 4, and each striped portion of the JFET portion 3 has a plurality of electric field blocking layers. It is in a state of being arranged between the four.

ＪＦＥＴ部３のうちストライプ状とされている部分の各部、つまり各短冊状の部分は、幅が例えば０．４μｍ以上、好ましくは０．８μｍ以上、形成間隔となるピッチが例えば０．６〜２．０μｍとされている。また、ＪＦＥＴ部３の厚みは、例えば０．８μｍとされており、ｎ型不純物濃度は、ｎ⁻型層２よりも高くされていて、例えば０．５×１０^１７〜２．０×１０^１７／ｃｍ^３とされている。このＪＦＥＴ部３は、ノーマリオン型となっており、縦型ＭＯＳＦＥＴをオンさせる際に電流が流れる部分となる。このため、ＪＦＥＴ部３もチャネルと見做すことができる。このＪＦＥＴ部３が構成するチャネルがＪＦＥＴチャネルに相当するものである。 Each of the striped portions of the JFET portion 3, that is, each strip-shaped portion, has a width of, for example, 0.4 μm or more, preferably 0.8 μm or more, and a pitch of forming intervals of, for example, 0.6 to 2 It is set to 0.0 μm. Further, the thickness of the JFET portion 3 is, for example, 0.8 μm, the n-type impurity concentration is higher than that of the n ⁻ -type layer 2, and is, for example, 0.5×10 ^{17 to} 2.0×10 ^17. /Cm ³ . The JFET section 3 is a normally-on type, and is a section through which a current flows when the vertical MOSFET is turned on. Therefore, the JFET part 3 can also be regarded as a channel. The channel formed by this JFET section 3 corresponds to the JFET channel.

電界ブロック層４は、電界緩和層の一部となる下部を構成する部分であり、ｐ型不純物層によって構成されている。上記したように、電界ブロック層４は、ストライプ状とされている。このストライプ状とされた電界ブロック層４の各短冊状の部分は、ＭＯＳＦＥＴのオンオフ切替えの際などにドレイン電圧Ｖｄが高電圧となっても完全空乏化しないように幅や深さおよびｐ型不純物濃度が設定されている。たとえば、電界ブロック層４の各短冊状の部分は、幅が０．６μｍ、厚みが０．８μｍ、ｐ型不純物濃度が５．０×１０^１７〜１．０×１０^１８／ｃｍ^３とされている。本実施形態の場合、電界ブロック層４は、深さ方向においてｐ型不純物濃度が一定とされている。また、電界ブロック層４は、ｎ⁻型層２と反対側の表面がＪＦＥＴ部３の表面と同一平面とされている。 The electric field blocking layer 4 is a part that constitutes a part of the lower part of the electric field relaxation layer and is composed of a p-type impurity layer. As described above, the electric field blocking layer 4 has a stripe shape. Each strip-shaped portion of the electric field blocking layer 4 having the stripe shape has a width and a depth and a p-type impurity so as not to be completely depleted even when the drain voltage Vd becomes a high voltage when switching the MOSFET on and off. The concentration is set. For example, each strip-shaped portion of the electric field blocking layer 4 has a width of 0.6 μm, a thickness of 0.8 μm, and a p-type impurity concentration of 5.0×10 ^{17 to} 1.0×10 ¹⁸ /cm ^3. There is. In the case of the present embodiment, the electric field blocking layer 4 has a constant p-type impurity concentration in the depth direction. The surface of the electric field blocking layer 4 opposite to the n ⁻ type layer 2 is flush with the surface of the JFET portion 3.

さらに、ＪＦＥＴ部３および電界ブロック層４の上には、ＳｉＣからなるｎ型電流分散層５が形成されている。ｎ型電流分散層５は、後述するようにチャネルを通じて流れる電流がＸ方向に拡散できるようにする層であり、例えば、ｎ⁻型層２よりもｎ型不純物濃度が高くされている。本実施形態では、ｎ型電流分散層５は、Ｙ方向を長手方向として延設されており、ｎ型不純物濃度がＪＦＥＴ部３と同じかそれよりも高くされ、例えば厚みが０．５μｍとされている。また、ｎ型電流分散層５は、ｎ型不純物濃度が２．０×１０^１６〜５．０×１０^１７／ｃｍ^３とされている。 Further, an n-type current spreading layer 5 made of SiC is formed on the JFET part 3 and the electric field blocking layer 4. The n-type current distribution layer 5 is a layer that allows a current flowing through the channel to diffuse in the X direction as described later, and has an n-type impurity concentration higher than that of the n ⁻ -type layer 2, for example. In the present embodiment, the n-type current spreading layer 5 is extended with the Y direction as the longitudinal direction, and the n-type impurity concentration is the same as or higher than that of the JFET portion 3, and the thickness thereof is 0.5 μm, for example. ing. Further, the n-type current dispersion layer 5 has an n-type impurity concentration of 2.0×10 ^{16 to} 5.0×10 ¹⁷ /cm ³ .

なお、ここでは、ドリフト層を、便宜的にｎ⁻型層２、ＪＦＥＴ部３およびｎ型電流分散層５に分けて説明しているが、これらは共にドリフト層を構成する部分であり、互いに連結されている。 Although the drift layer is described here as being divided into the n ⁻ -type layer 2, the JFET part 3, and the n-type current spreading layer 5 for the sake of convenience, they are parts that together constitute the drift layer, and It is connected.

ｎ型電流分散層５の上にはＳｉＣからなるｐ型ベース領域６が形成されている。また、ｐ型ベース領域６の下方において、具体的にはＪＦＥＴ部３と電界ブロック層４の表面からｐ型ベース領域６の間であって、ｎ型電流分散層５が形成されていない部分に、ｐ型ディープ層７が形成されている。ｐ型ディープ層７は、電界緩和層のうち一部となる上部を構成する部分である。本実施形態では、ｐ型ディープ層７は、ＪＦＥＴ部３のうちのストライプ状の部分や電界ブロック層４の長手方向に対して交差する方向、ここではＹ方向を長手方向として延設され、Ｘ方向においてｎ型電流分散層５と交互に複数本並べられたレイアウトとされている。このｐ型ディープ層７を通じて、ｐ型ベース領域６や電界ブロック層４が電気的に接続されている。ｎ型電流分散層５やｐ型ディープ層７の形成ピッチは、後述するトレンチゲート構造の形成ピッチに合わせてある。 A p-type base region 6 made of SiC is formed on the n-type current spreading layer 5. In addition, below the p-type base region 6, specifically, between the surface of the JFET portion 3 and the electric field blocking layer 4 and the p-type base region 6, and in a portion where the n-type current spreading layer 5 is not formed. , P-type deep layer 7 is formed. The p-type deep layer 7 is a part that constitutes an upper part of the electric field relaxation layer. In the present embodiment, the p-type deep layer 7 extends in a direction intersecting the longitudinal direction of the stripe-shaped portion of the JFET portion 3 or the electric field blocking layer 4, here, the Y direction as the longitudinal direction, and A plurality of n-type current spreading layers 5 are alternately arranged in the direction. Through the p-type deep layer 7, the p-type base region 6 and the electric field blocking layer 4 are electrically connected. The formation pitch of the n-type current spreading layer 5 and the p-type deep layer 7 is adjusted to the formation pitch of a trench gate structure described later.

さらに、ｐ型ベース領域６の上にはｎ型ソース領域８が形成されている。ｎ型ソース領域８は、ｐ型ベース領域６のうち後述するトレンチゲート構造と対応する部分に形成されており、トレンチゲート構造の両側それぞれに形成されている。 Further, an n-type source region 8 is formed on the p-type base region 6. The n-type source region 8 is formed in a portion of the p-type base region 6 corresponding to a later-described trench gate structure, and is formed on both sides of the trench gate structure.

ｐ型ベース領域６は、電界ブロック層４よりも厚みが薄く、かつ、ｐ型不純物濃度が低くされており、例えばｐ型不純物濃度が３×１０^１７／ｃｍ^３とされ、厚さが０．４〜０．６μｍとされている。ｐ型ディープ層７は、厚みがｎ型電流分散層５と等しくされており、ｐ型不純物濃度は任意であるが、例えば電界ブロック層４と等しくされている。 The p-type base region 6 is thinner than the electric field blocking layer 4 and has a lower p-type impurity concentration. For example, the p-type impurity concentration is 3×10 ¹⁷ /cm ³ and the thickness is 0. It is set to 4 to 0.6 μm. The p-type deep layer 7 has the same thickness as the n-type current spreading layer 5, and the p-type impurity concentration is arbitrary, but is equal to, for example, the electric field blocking layer 4.

ｎ型ソース領域８は、後述するソース電極１５とのコンタクトを取るための領域であり、ｎ⁻型層２よりもｎ型不純物が高濃度とされている。ｎ型ソース領域８は、例えばｎ型不純物濃度が１．０×１０^１８〜５．０×１０^１９／ｃｍ^３とされ、厚みが０．３〜０．７μｍとされている。 The n-type source region 8 is a region for making contact with a source electrode 15 described later, and has a higher concentration of n-type impurities than the n ⁻ -type layer 2. The n-type source region 8 has, for example, an n-type impurity concentration of 1.0×10 ^{18 to} 5.0×10 ¹⁹ /cm ³ and a thickness of 0.3 to 0.7 μm.

さらに、ｐ型ベース領域６上のうちｐ型ディープ層７と対応する位置、換言すればｎ型ソース領域８と異なる位置であってｎ型ソース領域８を挟んでトレンチゲート構造と反対側の位置に、ｐ型連結層１０が形成されている。ｐ型連結層１０は、ｐ型ベース領域６と後述するソース電極１５とを連結することで電気的に接続するための層である。 Further, a position on the p-type base region 6 corresponding to the p-type deep layer 7, in other words, a position different from the n-type source region 8 on the opposite side of the trench gate structure with the n-type source region 8 interposed therebetween. The p-type coupling layer 10 is formed on the substrate. The p-type connection layer 10 is a layer for electrically connecting the p-type base region 6 and a source electrode 15 described later by connecting them.

ｐ型連結層１０は、コンタクト領域としてソース電極１５に接触させられる部分である。例えば、ｐ型連結層１０は、ｐ型不純物濃度が５．０×１０^１７〜１．０×１０^２０／ｃｍ^３と高濃度に設定され、厚みが０．２〜０．３μｍとされている。 The p-type coupling layer 10 is a portion that is brought into contact with the source electrode 15 as a contact region. For example, the p-type coupling layer 10 has a high p-type impurity concentration of 5.0×10 ^{17 to} 1.0×10 ²⁰ /cm ³ and a thickness of 0.2 to 0.3 μm. ..

さらに、ｎ型ソース領域８およびｐ型ベース領域６を貫通してｎ型電流分散層５に達するように、例えば幅が０．４μｍ、深さがｐ型ベース領域６とｎ型ソース領域８の合計膜厚よりも０．２〜０．４μｍ深くされたゲートトレンチ１１が形成されている。このゲートトレンチ１１の側面と接するように上述したｐ型ベース領域６およびｎ型ソース領域８が配置されている。ゲートトレンチ１１は、図２のＸ方向を幅方向、ＪＦＥＴ部３や電界ブロック層４の長手方向と交差する方向、ここではＹ方向を長手方向、Ｚ方向を深さ方向とする短冊状のレイアウトで形成されている。そして、ゲートトレンチ１１は、複数本がＸ方向に等間隔に配置されたストライプ状とされており、それぞれの間にｐ型ベース領域６およびｎ型ソース領域８が配置されている。また、各ゲートトレンチ１１の中間位置に、ｐ型ディープ層７やｐ型連結層１０が配置されている。 Further, the p-type base region 6 and the n-type source region 8 have a width of 0.4 μm and a depth of 0.4 μm, for example, so as to penetrate the n-type source region 8 and the p-type base region 6 to reach the n-type current spreading layer 5. The gate trench 11 is formed to be deeper by 0.2 to 0.4 μm than the total film thickness. The p-type base region 6 and the n-type source region 8 described above are arranged in contact with the side surfaces of the gate trench 11. The gate trench 11 has a strip-shaped layout in which the X direction in FIG. 2 is the width direction, the direction intersecting with the longitudinal directions of the JFET portion 3 and the electric field blocking layer 4, here, the Y direction is the longitudinal direction and the Z direction is the depth direction. Is formed of. The gate trench 11 has a stripe shape in which a plurality of gate trenches 11 are arranged at equal intervals in the X direction, and the p-type base region 6 and the n-type source region 8 are arranged between them. Further, the p-type deep layer 7 and the p-type coupling layer 10 are arranged at the intermediate position of each gate trench 11.

このゲートトレンチ１１の側面の位置において、ｐ型ベース領域６は、縦型ＭＯＳＦＥＴの作動時にｎ型ソース領域８とｎ型電流分散層５との間を繋ぐチャネル領域を形成する。このチャネル領域がゲートチャネルに相当するものである。このチャネル領域を含むゲートトレンチ１１の内壁面は、ゲート絶縁膜１２で覆われている。ゲート絶縁膜１２の表面にはドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極１３が形成されており、これらゲート絶縁膜１２およびゲート電極１３によってゲートトレンチ１１内が埋め尽くされ、トレンチゲート構造が構成されている。 At the side surface of the gate trench 11, the p-type base region 6 forms a channel region that connects the n-type source region 8 and the n-type current spreading layer 5 when the vertical MOSFET operates. This channel region corresponds to the gate channel. The inner wall surface of the gate trench 11 including the channel region is covered with the gate insulating film 12. A gate electrode 13 made of doped Poly-Si is formed on the surface of the gate insulating film 12, and the inside of the gate trench 11 is filled with the gate insulating film 12 and the gate electrode 13 to form a trench gate structure. Has been done.

また、ｎ型ソース領域８の表面やゲート電極１３の表面には、層間絶縁膜１４を介してソース電極１５や図示しないゲート配線層などが形成されている。ソース電極１５やゲート配線層は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ型ソース領域８と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ型連結層１０と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１５は、層間絶縁膜１４上に形成されることでＳｉＣ部分と電気的に絶縁されているが、層間絶縁膜１４に形成されたコンタクトホールを通じて、ｎ型ソース領域８およびｐ型連結層１０と電気的に接触させられている。そして、ｐ型連結層１０を通じてｐ型ベース領域６やｐ型ディープ層７および電界ブロック層４が接続されていることから、これらがすべてソース電位とされるようになっている。 Further, on the surface of the n-type source region 8 and the surface of the gate electrode 13, a source electrode 15, a gate wiring layer (not shown), etc. are formed via an interlayer insulating film 14. The source electrode 15 and the gate wiring layer are composed of a plurality of metals such as Ni/Al. At least a portion of the plurality of metals that is in contact with the n-type SiC, specifically, the n-type source region 8 is made of a metal capable of making ohmic contact with the n-type SiC. Further, at least the p-type SiC of the plurality of metals, specifically, the part that comes into contact with the p-type coupling layer 10 is made of a metal capable of making ohmic contact with the p-type SiC. Although the source electrode 15 is electrically insulated from the SiC portion by being formed on the interlayer insulating film 14, the n-type source region 8 and the p-type source region 8 are formed through the contact hole formed in the interlayer insulating film 14. It is in electrical contact with the connecting layer 10. Since the p-type base region 6, the p-type deep layer 7, and the electric field blocking layer 4 are connected through the p-type coupling layer 10, all of them are set to the source potential.

一方、ｎ^＋型基板１の裏面側にはｎ^＋型基板１と電気的に接続されたドレイン電極１６が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでＳｉＣ半導体装置が構成されている。 On the other hand, on the back side of the n ⁺ -type substrate 1 n ⁺ -type substrate 1 and electrically connected to the drain electrode 16 are formed. With such a structure, a vertical MOSFET having an n-channel type inverted trench gate structure is configured. A cell region is configured by arranging a plurality of such vertical MOSFETs. Then, an SiC semiconductor device is configured by forming an outer peripheral breakdown voltage structure such as a guard ring (not shown) so as to surround the cell region in which such a vertical MOSFET is formed.

このように構成される縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置は、例えば、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを１〜１．５Ｖとした状態で、ゲート電極１３に対して２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、縦型ＭＯＳＦＥＴは、ゲート電圧Ｖｇが印加されることにより、ゲートトレンチ１１に接する部分のｐ型ベース領域６にチャネル領域を形成する。これにより、ｎ型ソース領域８とｎ型電流分散層５との間が導通する。したがって、縦型ＭＯＳＦＥＴがオンし、ｎ^＋型基板１より、ｎ⁻型層２とＪＦＥＴ部３およびｎ型電流分散層５にて構成されるドリフト層を通じ、さらにチャネル領域からｎ型ソース領域８を通じて、ドレイン−ソース間に電流を流すという動作を行う。また、ゲート電圧Ｖｇへの印加を停止することでチャネル領域が無くなり、ｎ型ソース領域８とｎ型電流分散層５との間が非導通となって、縦型ＭＯＳＦＥＴがオフされ、ドレイン−ソース間への電流の流れが停止される。 The SiC semiconductor device having the vertical MOSFET configured as described above has a gate voltage Vg of 20 V applied to the gate electrode 13 in a state where the source voltage Vs is 0 V and the drain voltage Vd is 1 to 1.5 V, for example. It can be operated by applying. That is, the vertical MOSFET forms a channel region in the p-type base region 6 in a portion in contact with the gate trench 11 when the gate voltage Vg is applied. As a result, the n-type source region 8 and the n-type current spreading layer 5 are electrically connected. Therefore, the vertical MOSFET is turned on, the n ⁺ type substrate 1, the n ⁻ type layer 2, the JFET portion 3 and the drift layer formed by the n type current distribution layer 5 are passed through, and the channel region to the n type source region 8 are also passed. Through this, an operation of passing a current between the drain and the source is performed. Further, by stopping application of the gate voltage Vg, the channel region disappears, the n-type source region 8 and the n-type current spreading layer 5 become non-conductive, the vertical MOSFET is turned off, and the drain-source is turned off. The flow of current into the space is stopped.

このとき、本実施形態のＳｉＣ半導体装置には、ＪＦＥＴ部３および電界ブロック層４を備えてある。このため、縦型ＭＯＳＦＥＴの動作時には、ＪＦＥＴ部３および電界ブロック層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで低オン抵抗を図りつつ、低飽和電流を維持できる構造とすることが可能となる。具体的には、ＪＦＥＴ部３のうちストライプ状とされた部分と電界ブロック層４とが交互に繰り返し形成された構造とされていることから、次に示すような作動を行う。 At this time, the SiC semiconductor device of this embodiment includes the JFET portion 3 and the electric field blocking layer 4. Therefore, during the operation of the vertical MOSFET, the JFET portion 3 and the electric field blocking layer 4 function as a saturation current suppressing layer, and the saturation current suppressing effect is exerted to achieve a low on-resistance while maintaining a low saturation current. It becomes possible. Specifically, since the stripe-shaped portion of the JFET portion 3 and the electric field blocking layer 4 are alternately and repeatedly formed, the following operation is performed.

まず、ドレイン電圧Ｖｄが例えば１〜１．５Ｖのように通常作動時に印加される電圧である場合には、電界ブロック層４側からＪＦＥＴ部３へ伸びる空乏層は、ＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも小さい幅しか伸びない。このため、ＪＦＥＴ部３内へ空乏層が伸びても電流経路が確保される。そして、ＪＦＥＴ部３のｎ型不純物濃度がｎ⁻型層２よりも高くされていて、電流経路を低抵抗に構成できるため、低オン抵抗を図ることが可能となる。 First, when the drain voltage Vd is a voltage applied during normal operation, such as 1 to 1.5 V, the depletion layer extending from the electric field blocking layer 4 side to the JFET portion 3 has a stripe shape in the JFET portion 3. It only grows smaller than the width of the marked part. Therefore, even if the depletion layer extends into the JFET part 3, a current path is secured. Since the n-type impurity concentration of the JFET part 3 is higher than that of the n ⁻ -type layer 2 and the current path can be configured to have low resistance, low on-resistance can be achieved.

また、負荷短絡などによってドレイン電圧Ｖｄが通常作動時の電圧よりも高くなると、電界ブロック層４側からＪＦＥＴ部３へ伸びる空乏層がＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも伸びる。そして、ｎ型電流分散層５よりも先にＪＦＥＴ部３が即座にピンチオフされる。このとき、ＪＦＥＴ部３のうちストライプ状とされた部分の幅およびｎ型不純物濃度に基づいてドレイン電圧Ｖｄと空乏層の幅との関係が決まる。このため、通常作動時のドレイン電圧Ｖｄよりも少し高い電圧となったときにＪＦＥＴ部３がピンチオフされるように、ＪＦＥＴ部３のうちストライプ状とされた部分の幅およびｎ型不純物濃度を設定している。したがって、低いドレイン電圧ＶｄでもＪＦＥＴ部３をピンチオフすることが可能となる。このように、ドレイン電圧Ｖｄが通常作動時の電圧よりも高くなったときにＪＦＥＴ部３が即座にピンチオフされるようにすることで、低飽和電流を維持することができ、更に負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。 Further, when the drain voltage Vd becomes higher than the voltage at the time of normal operation due to load short circuit or the like, the depletion layer extending from the electric field blocking layer 4 side to the JFET portion 3 extends beyond the width of the striped portion of the JFET portion 3. .. Then, the JFET portion 3 is immediately pinched off before the n-type current distribution layer 5. At this time, the relationship between the drain voltage Vd and the width of the depletion layer is determined based on the width of the striped portion of the JFET portion 3 and the n-type impurity concentration. Therefore, the width and the n-type impurity concentration of the striped portion of the JFET portion 3 are set so that the JFET portion 3 is pinched off when the voltage becomes slightly higher than the drain voltage Vd during normal operation. doing. Therefore, it is possible to pinch off the JFET portion 3 even with a low drain voltage Vd. In this way, when the drain voltage Vd becomes higher than the voltage at the time of normal operation, the JFET section 3 is immediately pinched off, so that a low saturation current can be maintained, and further, due to load short circuit or the like. It is possible to improve the tolerance of the SiC semiconductor device.

このように、ＪＦＥＴ部３および電界ブロック層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで、更に低オン抵抗と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。 In this way, the JFET portion 3 and the electric field blocking layer 4 function as a saturation current suppressing layer and exert a saturation current suppressing effect, thereby providing a SiC semiconductor device capable of achieving both low on-resistance and low saturation current. It becomes possible.

さらに、ＪＦＥＴ部３を挟み込むように電界ブロック層４を備えることで、ＪＦＥＴ部３のうちストライプ状とされた部分と電界ブロック層４とが交互に繰り返し形成された構造とされている。このため、ドレイン電圧Ｖｄが高電圧になったとしても、下方からｎ⁻型層２に伸びてくる空乏層の伸びが電界ブロック層４によって抑えられ、トレンチゲート構造に延伸することを防ぐことができる。したがって、ゲート絶縁膜１２に掛かる電界を低下させる電界抑制効果を発揮させられ、ゲート絶縁膜１２が破壊されることを抑制できるため、高耐圧化で信頼性の高い素子とすることが可能となる。そして、このようにトレンチゲート構造への空乏層の延伸を防げるため、ドリフト層の一部を構成するｎ⁻型層２やＪＦＥＴ部３のｎ型不純物濃度を比較的高くすることができ、低オン抵抗化を図ることが可能となる。 Further, the electric field blocking layer 4 is provided so as to sandwich the JFET portion 3 so that the stripe-shaped portion of the JFET portion 3 and the electric field blocking layer 4 are alternately and repeatedly formed. Therefore, even if the drain voltage Vd becomes a high voltage, the depletion layer extending from below to the n ⁻ type layer 2 is suppressed by the electric field blocking layer 4 and prevented from extending to the trench gate structure. it can. Therefore, the electric field suppressing effect of lowering the electric field applied to the gate insulating film 12 can be exerted, and the destruction of the gate insulating film 12 can be suppressed, so that a high breakdown voltage and highly reliable element can be obtained. .. Since the extension of the depletion layer to the trench gate structure can be prevented as described above, the n-type impurity concentration of the n ⁻ -type layer 2 and the JFET portion 3 that form a part of the drift layer can be made relatively high, and the low concentration can be achieved. It becomes possible to achieve ON resistance.

また、本実施形態のＳｉＣ半導体装置では、ＪＦＥＴ部３および電界ブロック層４の幅や不純物濃度について、ドレイン電圧Ｖｄがゲートチャネルのピンチオフ電圧になるまでは、ＪＦＥＴチャネルがピンチオフされないように設定してある。つまり、上記したように、負荷短絡などによってドレイン電圧Ｖｄが通常作動時の電圧よりも高くなったときにはＪＦＥＴ部３が即座にピンチオフされるが、通常作動時の電圧においてはピンチオフされない条件に設定してある。具体的には、次式を満たすようにしている。 Further, in the SiC semiconductor device of this embodiment, the width and impurity concentration of the JFET portion 3 and the electric field blocking layer 4 are set so that the JFET channel is not pinched off until the drain voltage Vd reaches the pinch off voltage of the gate channel. is there. That is, as described above, when the drain voltage Vd becomes higher than the voltage during normal operation due to load short-circuiting or the like, the JFET section 3 is immediately pinched off, but at the voltage during normal operation, it is not pinched off. There is. Specifically, the following equation is satisfied.

なお、数式１において、Ｖｐはピンチオフ電圧である。Ｖｂｉは半導体材料の内蔵電圧であり、本実施の場合はＪＦＥＴ部３において電界ブロック層４とのＰＮ接合による空乏層広がり分相当の電圧である。ｑは素電荷［Ｃ］、Ｎ_ＪＦＥＴはＪＦＥＴ部３のｎ型不純物濃度［ｃｍ^−３］である。Ｌ_ＪＦＥＴはＪＦＥＴ部３のうちのストライプ状とされている部分の各部の幅［ｃｍ］である。εｓｉｃは、ＳｉＣの誘電率である。Ｎ_ＤＰは電界ブロック層４のｐ型不純物濃度［ｃｍ^−３］である。また、Ｖｇｘは、通常作動時に印加されるゲート電圧を想定した設定値である。設定値は、縦型ＭＯＳＦＥＴの駆動時にゲート電極１３に対して印加されるゲート電圧よりも大きな電圧としてあるが、仕様に応じて適宜設定されれば良い。例えば、縦型ＭＯＳＦＥＴの駆動時にゲート電極１３に印加されるゲート電圧が１５［Ｖ］とされるのであれば、例えばＶｇｘを２０［Ｖ］に設定している。

In Expression 1, Vp is a pinch-off voltage. Vbi is a built-in voltage of the semiconductor material, and in the case of the present embodiment, it is a voltage corresponding to the depletion layer spread due to the PN junction with the electric field block layer 4 in the JFET portion 3. q is the elementary charge [C], and N _JFET is the n-type impurity concentration [cm ⁻³ ] of the JFET part 3. L _JFET is the width [cm] of each portion of the JFET portion 3 in the stripe shape. ε sic is the dielectric constant of SiC. N _DP is the p-type impurity concentration [cm ⁻³ ] of the electric field blocking layer 4. Further, Vgx is a set value assuming a gate voltage applied during normal operation. The set value is set to a voltage higher than the gate voltage applied to the gate electrode 13 when the vertical MOSFET is driven, but may be set appropriately according to the specifications. For example, if the gate voltage applied to the gate electrode 13 at the time of driving the vertical MOSFET is 15 [V], then Vgx is set to 20 [V], for example.

このように、数式１を満たすようにＪＦＥＴ部３および電界ブロック層４の幅や不純物濃度を設定することで、ゲートチャネルでピンチオフされるようになり、縦型ＭＯＳＦＥＴのピンチオフ電圧をゲートチャネルのピンチオフ電圧とすることが可能となる。このため、飽和領域において非飽和特性になることを抑制できる。 As described above, by setting the width and the impurity concentration of the JFET portion 3 and the electric field blocking layer 4 so as to satisfy the equation 1, pinch-off is performed in the gate channel, and the pinch-off voltage of the vertical MOSFET is pinched off in the gate channel. It becomes possible to make it a voltage. Therefore, it is possible to suppress the non-saturation characteristic in the saturated region.

具体的には、図３に示されるように、ピンチオフ電圧がゲート電圧Ｖｇに対応して上昇していく値になり、ドレイン電圧Ｖｄがピンチオフ電圧を超えてからはそれ以上に上昇してもドレイン電流Ｉｄがあまり上昇しないという飽和特性を示す。これは、ゲートチャネルでピンチオフされていることを表しており、飽和領域において非飽和特性になっていないことを表している。 Specifically, as shown in FIG. 3, the pinch-off voltage has a value that rises corresponding to the gate voltage Vg, and even after the drain voltage Vd exceeds the pinch-off voltage, even if the drain voltage Vd rises further, the drain voltage Vd increases. It shows a saturation characteristic that the current Id does not rise so much. This means that the gate channel is pinched off, and that the saturation characteristic does not have non-saturation characteristics.

そして、このようにゲートチャネルでピンチオフされるようになると、ゲート電圧の立上り時もしくは立下り時のミラー期間が平らになるようにできると共にその時間を短くすることができる。例えば、特許文献１の従来構造および本実施形態の構造それぞれについて、シミュレーションによりターンオフ波形を調べたところ図４に示す結果となった。 When the gate channel is pinched off in this manner, the mirror period at the time of rising or falling of the gate voltage can be made flat and the time can be shortened. For example, when the turn-off waveforms of the conventional structure of Patent Document 1 and the structure of the present embodiment were examined by simulation, the results shown in FIG. 4 were obtained.

理想的には、ミラー期間中にミラー電圧が一定値をとり、かつ、ミラー期間が短いことが良好なスイッチング特性の条件となる。しかしながら、図４に示されるように、特許文献１の構造の場合、ミラー期間中にミラー電圧が一定にならずに傾斜した状態となり、ミラー期間も長時間となっている。このような状態になると、スイッチング時間が長時間化してしまい、スイッチング損失を増大させることになる。 Ideally, the condition for good switching characteristics is that the mirror voltage has a constant value during the mirror period and the mirror period is short. However, as shown in FIG. 4, in the case of the structure of Patent Document 1, the mirror voltage is not constant during the mirror period and is inclined, and the mirror period is also long. In such a state, switching time becomes long and switching loss increases.

これに対して、本実施形態の構造の場合には、図４に示されるように、特許文献１の場合と比較してミラー期間中のミラー電圧がほぼ一定となっており、ミラー期間も短くなっていた。 On the other hand, in the case of the structure of the present embodiment, as shown in FIG. 4, the mirror voltage during the mirror period is substantially constant and the mirror period is short as compared with the case of Patent Document 1. Was becoming.

具体的には、ドレイン電圧Ｖｄが立上がり始めたタイミングがミラー期間の開始タイミングとなるが、そこからゲート電圧Ｖｇが一定状態となって、さらに低下し始めるときがミラー期間の終了タイミングとなる。なお、一定状態の際のゲート電圧Ｖｇについて、ゲート電圧Ｖｇが厳密には一定値にならずに変化することから、その変化の中央値と想定している。このミラー期間の開始タイミングと一定状態のときのゲート電圧Ｖｇの電位差ΔＶｇを比較すると、本実施形態の構造の方が特許文献１の構造よりも電位差ΔＶｇが小さくなっている。このことは、ミラー期間中のミラー電圧の変動が小さく、ミラー電圧がほぼ一定になっていることを示している。また、ゲート電圧Ｖｇの単位時間当たりの変化量に相当するｄＶｇ／ｄｔも高くなっており、より早くミラー電圧に移行してミラー期間が短くなることが判る。 Specifically, the timing at which the drain voltage Vd starts rising is the start timing of the mirror period, and from there, the gate voltage Vg becomes a constant state, and the timing at which the gate voltage Vg starts to decrease further is the end timing of the mirror period. Note that the gate voltage Vg in the constant state is assumed to be the median value of the change because the gate voltage Vg does not strictly change to a constant value and changes. Comparing the start timing of this mirror period with the potential difference ΔVg of the gate voltage Vg in the constant state, the potential difference ΔVg in the structure of the present embodiment is smaller than that in Patent Document 1. This indicates that the fluctuation of the mirror voltage during the mirror period is small and the mirror voltage is almost constant. Further, dVg/dt corresponding to the change amount of the gate voltage Vg per unit time is also high, and it can be seen that the mirror voltage shifts to the mirror voltage earlier and the mirror period becomes shorter.

このように、ミラー期間中のミラー電圧がほぼ一定になるようにすることで、スイッチング時間を短時間化することができ、スイッチング損失を低減することが可能となる。よって、非飽和特性を改善してスイッチング時間の短時間化によりスイッチング損失の低減を図ることが可能なトレンチゲート構造のＳｉＣ半導体装置にできる。 As described above, by making the mirror voltage substantially constant during the mirror period, the switching time can be shortened and the switching loss can be reduced. Therefore, it is possible to provide a SiC semiconductor device having a trench gate structure capable of reducing the switching loss by improving the non-saturation characteristic and shortening the switching time.

このような効果が得られるようなＪＦＥＴ部３の幅Ｌ_ＪＦＥＴやｎ型不純物濃度Ｎ_ＪＦＥＴについては、ｐ型ベース領域６のｐ型不純物濃度によって若干変化する。しかしながら、基本的には、ＪＦＥＴ部３の幅Ｌ_ＪＦＥＴとｎ型不純物濃度Ｎ_ＪＦＥＴのいずれか一方が決まれば他方も決まる関係となる。例えば、ＪＦＥＴ部３のｎ型不純物濃度Ｎ_ＪＦＥＴを１．０×１０^１７／ｃｍ^３とした場合において、内蔵電圧Ｖｂｉを３［Ｖ］一定と想定して、ＪＦＥＴ部３の幅Ｌ_ＪＦＥＴとピンチオフ電圧Ｖｐとの関係について調べた。ｐ型ベース領域６のｐ型不純物濃度については、５．０×１０^１７／ｃｍ^３と１．０×１０^１８／ｃｍ^３とした。図５は、その結果を示した図である。 The width L _JFET and the n-type impurity concentration N _JFET of the JFET portion 3 that can obtain such an effect are slightly changed depending on the p-type impurity concentration of the p-type base region 6. However, basically, if either the width L _JFET of the JFET portion 3 or the n-type impurity concentration N _JFET is determined, the other is also determined. For example, assuming that the n-type impurity concentration N _JFET of the JFET part 3 is 1.0×10 ¹⁷ /cm ³ , the built-in voltage Vbi is assumed to be constant at 3 [V], and the width L _JFET of the JFET part 3 is pinched off. The relationship with the voltage Vp was investigated. The p-type impurity concentration of the p-type base region 6 was 5.0×10 ¹⁷ /cm ³ and 1.0×10 ¹⁸ /cm ³ . FIG. 5 is a diagram showing the result.

この図に示される関係は、ｐ型ベース領域６の変化に応じて若干変化するものの概ね同じになり、ＪＦＥＴ部３の幅Ｌ_ＪＦＥＴが大きくなるほどピンチオフ電圧Ｖｐが大きくなる。そして、例えば、設定値Ｖｇｘ＝２０と想定すると、ＪＦＥＴ部３の幅Ｌ_ＪＦＥＴが０．４μｍ以上であれば、ＪＦＥＴ部３がピンチオフされないようにすることができる。 The relationship shown in this figure is substantially the same although it slightly changes according to the change of the p-type base region 6, and the pinch-off voltage Vp increases as the width L _JFET of the JFET portion 3 increases. Assuming that the set value Vgx=20, for example, if the width L _JFET of the JFET portion 3 is 0.4 μm or more, the JFET portion 3 can be prevented from being pinched off.

また、ピンチオフしないようにできるＪＦＥＴ部３の幅Ｌ_ＪＦＥＴについては、ＪＦＥＴ部３のｎ型不純物濃度Ｎ_ＪＦＥＴに応じて変化する。図６は、これらの関係をシミュレーションにより調べた結果を示している。この図に示されるように、ＪＦＥＴ部３の幅Ｌ_ＪＦＥＴは、ＪＦＥＴ部３のｎ型不純物濃度Ｎ_ＪＦＥＴが高くなるほど小さくても良い。したがって、図６において、シミュレーションで得られた設定値Ｖｇｘ＝２０となるときをプロットした点を結ぶ曲線よりも上の領域となるようにＪＦＥＴ部３の幅Ｌ_ＪＦＥＴやｎ型不純物濃度Ｎ_ＪＦＥＴが設定されれば、ＪＦＥＴ部３がピンチオフしないようにできる。 Further, the width L _JFET of the JFET portion 3 that can prevent pinch-off changes depending on the n-type impurity concentration N _JFET of the JFET portion 3. FIG. 6 shows the results of examining these relationships by simulation. As shown in this figure, the width L _JFET of the JFET portion 3 may be smaller as the n-type impurity concentration N _JFET of the JFET portion 3 is higher. Therefore, in FIG. 6, the width L _JFET and the n-type impurity concentration N _JFET of the JFET part 3 are set so as to be above the curve connecting the plotted points when the set value Vgx=20 obtained by the simulation is obtained. If set, the JFET part 3 can be prevented from pinching off.

そして、ＪＦＥＴ部３のｎ型不純物濃度Ｎ_ＪＦＥＴとして最も低い値として想定されるのが５．０×１０^１６／ｃｍ^３であるが、このときに必要とされる幅Ｌ_ＪＦＥＴが０．８μｍであった。このため、ＪＦＥＴ部３のｎ型不純物濃度Ｎ_ＪＦＥＴとして想定される範囲内においては、幅Ｌ_ＪＦＥＴが０．８μｍ以上あれば、本実施形態の構造の縦型ＭＯＳＦＥＴにおいて、ＪＦＥＴ部３がピンチオフしないようにできる。 The lowest possible value for the n-type impurity concentration N _JFET of the JFET portion 3 is 5.0×10 ¹⁶ /cm ³ , but the width L _JFET required at this time is 0.8 μm. there were. Therefore, in the range assumed as the n-type impurity concentration N _JFET of the JFET portion 3, if the width L _JFET is 0.8 μm or more, the JFET portion 3 does not pinch off in the vertical MOSFET having the structure of the present embodiment. You can

以上説明したように、本実施形態では、電界ブロック層４を形成することで低飽和電流かつ低オン抵抗を得つつ耐量を得るようにした構造において、ドレイン電圧Ｖｄがゲートチャネルのピンチオフ電圧になるまでＪＦＥＴ部３がピンチオフされないようにしている。これにより、ゲートチャネルでピンチオフされるようになり、縦型ＭＯＳＦＥＴのピンチオフ電圧をゲートチャネルのピンチオフ電圧とすることが可能となる。このため、飽和領域において非飽和特性になることを抑制できる。 As described above, in the present embodiment, the drain voltage Vd becomes the pinch-off voltage of the gate channel in the structure in which the electric field blocking layer 4 is formed to obtain the withstand capability while obtaining the low saturation current and the low on-resistance. Until then, the JFET part 3 is prevented from being pinched off. As a result, pinch-off is performed in the gate channel, and the pinch-off voltage of the vertical MOSFET can be made the pinch-off voltage of the gate channel. Therefore, it is possible to suppress the non-saturation characteristic in the saturated region.

したがって、ミラー期間中のミラー電圧がほぼ一定になるようにでき、スイッチング時間を短時間化することができて、スイッチング損失を低減することが可能となる。よって、非飽和特性を改善してスイッチング時間の短時間化によりスイッチング損失の低減を図ることが可能なトレンチゲート構造のＳｉＣ半導体装置にできる。 Therefore, the mirror voltage during the mirror period can be made substantially constant, the switching time can be shortened, and the switching loss can be reduced. Therefore, it is possible to provide a SiC semiconductor device having a trench gate structure capable of reducing the switching loss by improving the non-saturation characteristic and shortening the switching time.

次に、本実施形態にかかるｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について、図７Ａ〜図７Ｇに示す製造工程中の断面図を参照して説明する。 Next, referring to the cross-sectional views during the manufacturing process shown in FIGS. 7A to 7G, regarding the method for manufacturing the SiC semiconductor device including the vertical MOSFET having the n-channel type inverted trench gate structure according to the present embodiment. explain.

〔図７Ａに示す工程〕
まず、半導体基板として、ｎ^＋型基板１を用意する。そして、図示しないＣＶＤ（chemical vapor deposition）装置を用いたエピタキシャル成長により、ｎ^＋型基板１の主表面上にＳｉＣからなるｎ⁻型層２を形成する。このとき、ｎ^＋型基板１の主表面上に予めｎ⁻型層２を成長させてある所謂エピ基板を用いても良い。そして、ｎ⁻型層２の上にＳｉＣからなるＪＦＥＴ部３をエピタキシャル成長させるか、もしくはｎ⁻型層２に対してｎ型不純物をイオン注入することでＪＦＥＴ部３を形成する。このとき、ＪＦＥＴ部３部３の幅Ｌ_ＪＦＥＴやｎ型不純物濃度Ｎ_ＪＦＥＴについて、上記した数式１を満たすように設定している。 [Steps shown in FIG. 7A]
First, an n ⁺ type substrate 1 is prepared as a semiconductor substrate. Then, an n ⁻ type layer 2 made of SiC is formed on the main surface of the n ⁺ type substrate 1 by epitaxial growth using a CVD (chemical vapor deposition) device (not shown). At this time, a so-called epi substrate in which the n ⁻ type layer 2 is previously grown on the main surface of the n ⁺ type substrate 1 may be used. Then, n ^- or a JFET portion 3 made of SiC on the type layer 2 is epitaxially grown, or the n ^- n-type impurity forming the JFET portion 3 by ion implantation with respect to the mold layer 2. At this time, the width L _JFET and the n-type impurity concentration N _JFET of the JFET part 3 part 3 are set so as to satisfy the above formula 1.

なお、エピタキシャル成長については、ＳｉＣの原料ガスとなるシランやプロパンに加えて、ｎ型ドーパントとなるガス、例えば窒素ガスを導入することで行っている。 Note that the epitaxial growth is performed by introducing a gas serving as an n-type dopant, for example, nitrogen gas, in addition to silane or propane serving as a raw material gas for SiC.

〔図７Ｂに示す工程〕
ＪＦＥＴ部３の表面に、マスク１７を配置したのち、マスク１７をパターニングして電界ブロック層４の形成予定領域を開口させる。そして、ｐ型不純物をイオン注入することで、電界ブロック層４を形成する。その後、マスク１７を除去する。 [Steps shown in FIG. 7B]
After arranging the mask 17 on the surface of the JFET part 3, the mask 17 is patterned to open the region where the electric field blocking layer 4 is to be formed. Then, the electric field blocking layer 4 is formed by ion implantation of p-type impurities. Then, the mask 17 is removed.

なお、ここでは、電界ブロック層４をイオン注入によって形成しているが、イオン注入以外の方法によって電界ブロック層４を形成しても良い。例えば、ＪＦＥＴ部３を選択的に異方性エッチングすることで電界ブロック層４と対応する位置に凹部を形成し、この上にｐ型不純物層をエピタキシャル成長させた後、ＪＦＥＴ部３の上に位置する部分においてｐ型不純物層を平坦化して電界ブロック層４を形成する。このように、電界ブロック層４をエピタキシャル成長によって形成することもできる。ｐ型ＳｉＣをエピタキシャル成長させる場合、ＳｉＣの原料ガスに加えて、ｐ型ドーパントとなるガス、例えばトリメチルアルミニウム（ＴＭＡ）を導入すれば良い。 Although the electric field blocking layer 4 is formed here by ion implantation, the electric field blocking layer 4 may be formed by a method other than ion implantation. For example, the JFET portion 3 is selectively anisotropically etched to form a concave portion at a position corresponding to the electric field blocking layer 4, and a p-type impurity layer is epitaxially grown on the concave portion. The p-type impurity layer is planarized in the portion to be formed to form the electric field blocking layer 4. Thus, the electric field blocking layer 4 can also be formed by epitaxial growth. When p-type SiC is epitaxially grown, a gas serving as a p-type dopant, such as trimethylaluminum (TMA), may be introduced in addition to the SiC source gas.

〔図７Ｃに示す工程〕
引き続き、ＪＦＥＴ部３および電界ブロック層４の上にｎ型ＳｉＣをエピタキシャル成長させることで、ｎ型電流分散層５を形成する。そして、ｎ型電流分散層５の上に、ｐ型ディープ層７の形成予定領域が開口する図示しないマスクを配置する。その後、マスクの上からｐ型不純物をイオン注入することでｐ型ディープ層７を形成する。 [Steps shown in FIG. 7C]
Subsequently, n-type SiC is epitaxially grown on the JFET part 3 and the electric field blocking layer 4 to form the n-type current spreading layer 5. Then, on the n-type current spreading layer 5, a mask (not shown) having an opening in the region where the p-type deep layer 7 is to be formed is arranged. After that, the p-type deep layer 7 is formed by ion-implanting p-type impurities from above the mask.

なお、ｐ型ディープ層７についてもイオン注入によって形成する例を示したが、イオン注入以外の方法によって形成することもできる。例えば、電界ブロック層４と同様に、ｎ型電流分散層５に対して凹部を形成したのち、ｐ型不純物層をエピタキシャル成長させ、さらにｐ型不純物層の平坦化を行うことで、ｐ型ディープ層７を形成するようにしても良い。また、ｐ型ディープ層７を形成してからイオン注入等によってｎ型電流分散層５を形成しても良い。 Although the p-type deep layer 7 is also formed by ion implantation, it can be formed by a method other than ion implantation. For example, similar to the electric field blocking layer 4, after forming a recess in the n-type current spreading layer 5, a p-type impurity layer is epitaxially grown, and the p-type impurity layer is further planarized to obtain a p-type deep layer. 7 may be formed. Alternatively, the n-type current spreading layer 5 may be formed by ion implantation or the like after forming the p-type deep layer 7.

〔図７Ｄに示す工程〕
図示しないＣＶＤ装置を用いて、ｎ型電流分散層５およびｐ型ディープ層７の上にｐ型ベース領域６およびｎ型ソース領域８を順にエピタキシャル成長させる。例えば、同じＣＶＤ装置内において、まずはｐ型ドーパントとなるガスを導入したエピタキシャル成長によってｐ型ディープ層７を形成する。続いて、ｐ型ドーパントとなるガスの導入を停止したのち、今度はｎ型ドーパントとなるガスを導入したエピタキシャル成長によってｎ型ソース領域８を形成する。 [Steps shown in FIG. 7D]
A p-type base region 6 and an n-type source region 8 are epitaxially grown in order on the n-type current spreading layer 5 and the p-type deep layer 7 using a CVD device (not shown). For example, in the same CVD apparatus, first, the p-type deep layer 7 is formed by epitaxial growth in which a gas serving as a p-type dopant is introduced. Then, after the introduction of the gas serving as the p-type dopant is stopped, the n-type source region 8 is formed by epitaxial growth with the introduction of the gas serving as the n-type dopant.

〔図７Ｅに示す工程〕
ｎ型ソース領域８の上にｐ型連結層１０の形成予定位置を開口させた図示しないマスクを配置する。そして、マスクの上からｐ型不純物をイオン注入したのち、活性化のために１５００℃以上の熱処理を行う。イオン注入する元素としては、ボロン（Ｂ）とアルミニウム（Ａｌ）のいずれか一方もしくは両方を用いている。これにより、ｎ型ソース領域８をｐ型不純物のイオン注入によって打ち返してｐ型連結層１０を形成することができる。 [Steps shown in FIG. 7E]
On the n-type source region 8, a mask (not shown) having an opening at the position where the p-type coupling layer 10 is to be formed is placed. Then, after ion-implanting p-type impurities from above the mask, heat treatment at 1500° C. or higher is performed for activation. One or both of boron (B) and aluminum (Al) is used as an element for ion implantation. Thereby, the n-type source region 8 can be repelled by ion implantation of p-type impurities to form the p-type coupling layer 10.

〔図７Ｆに示す工程〕
ｎ型ソース領域８などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ１１の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）等の異方性エッチングを行うことで、ゲートトレンチ１１を形成する。 [Steps shown in FIG. 7F]
After forming a mask (not shown) on the n-type source region 8 and the like, a region of the mask where the gate trench 11 is to be formed is opened. Then, the gate trench 11 is formed by performing anisotropic etching such as RIE (Reactive Ion Etching) using the mask.

〔図７Ｇに示す工程〕
その後、マスクを除去してから例えば熱酸化を行うことによって、ゲート絶縁膜１２を形成し、ゲート絶縁膜１２によってゲートトレンチ１１の内壁面上およびｎ型ソース領域８の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ−Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ１１内にＰｏｌｙ−Ｓｉを残すことでゲート電極１３を形成する。これにより、トレンチゲート構造が完成する。 [Steps shown in FIG. 7G]
Then, the mask is removed and then, for example, thermal oxidation is performed to form the gate insulating film 12, and the gate insulating film 12 covers the inner wall surface of the gate trench 11 and the surface of the n-type source region 8. Then, after depositing Poly-Si doped with a p-type impurity or an n-type impurity, this is etched back to leave the Poly-Si in at least the gate trench 11 to form the gate electrode 13. This completes the trench gate structure.

この後の工程については図示しないが、以下のような工程を行う。すなわち、ゲート電極１３およびゲート絶縁膜１２の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１４を形成する。また、図示しないマスクを用いて層間絶縁膜１４にｎ型ソース領域８およびｐ型ディープ層７を露出させるコンタクトホールを形成する。そして、層間絶縁膜１４の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極１５やゲート配線層を形成する。さらに、ｎ^＋型基板１の裏面側にドレイン電極１６を形成する。このようにして、本実施形態にかかるＳｉＣ半導体装置が完成する。 Although not shown in the subsequent steps, the following steps are performed. That is, the interlayer insulating film 14 formed of, for example, an oxide film is formed so as to cover the surfaces of the gate electrode 13 and the gate insulating film 12. Further, a contact hole exposing the n-type source region 8 and the p-type deep layer 7 is formed in the interlayer insulating film 14 using a mask not shown. Then, after forming an electrode material composed of, for example, a laminated structure of a plurality of metals on the surface of the interlayer insulating film 14, the electrode material is patterned to form the source electrode 15 and the gate wiring layer. Further, the drain electrode 16 is formed on the back surface side of the n ⁺ type substrate 1. In this way, the SiC semiconductor device according to the present embodiment is completed.

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。 (Other embodiments)
The present invention is not limited to the above-described embodiments, but can be appropriately modified within the scope of the claims.

（１）例えば、上記実施形態で示したＳｉＣ半導体装置を構成する各部の不純物濃度や厚み、幅等の各種寸法については一例を示したに過ぎない。 (1) For example, various dimensions such as the impurity concentration, the thickness, and the width of each part constituting the SiC semiconductor device shown in the above embodiment are merely examples.

（２）また、電界ブロック層４については、どこかの部位と接続されることでソース電位とされれば良く、縦型ＭＯＳＦＥＴの各セルにおいて、ｐ型ディープ層７やｐ型ベース領域６およびｐ型連結層１０を介してソース電極１５に接続してなくても良い。ただし、このような構成とすれば、各セルにおいて、電界ブロック層４をソース電位に固定することが可能となる。 (2) Further, the electric field blocking layer 4 may be connected to some part to be at the source potential, and in each cell of the vertical MOSFET, the p-type deep layer 7 and the p-type base region 6 and The source electrode 15 may not be connected via the p-type coupling layer 10. However, with such a configuration, it is possible to fix the electric field blocking layer 4 to the source potential in each cell.

仮に、電界ブロック層４をソース電位に固定するための接続される部位が遠くなると、縦型ＭＯＳＦＥＴを高速スイッチング駆動した際に、電界ブロック層４からソース電極１５に抜ける電流経路が長くなり、電界ブロック層４を通じての充放電時間が長くなる。これにより、スイッチング時間が長くなり、スイッチング損失を増大させてしまう。これに対して、電界ブロック層４を各セルでソース電位に固定すれば、電界ブロック層４からソース電極１５に抜ける電流経路を短くでき、電界ブロック層４を通じての充放電時間を短くできる。よって、スイッチング時間を短くできて、スイッチング損失を低減することが可能となる。 If the connected portion for fixing the electric field block layer 4 to the source potential becomes far, the current path from the electric field block layer 4 to the source electrode 15 becomes long when the vertical MOSFET is driven at high speed, and the electric field is increased. The charging/discharging time through the block layer 4 becomes longer. This prolongs the switching time and increases the switching loss. On the other hand, if the electric field blocking layer 4 is fixed to the source potential in each cell, the current path from the electric field blocking layer 4 to the source electrode 15 can be shortened, and the charging/discharging time through the electric field blocking layer 4 can be shortened. Therefore, the switching time can be shortened and the switching loss can be reduced.

（３）また、上記実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ｎチャネルタイプのＩＧＢＴの場合、上記各実施形態に対してｎ^＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。 (3) Further, in the above-described embodiment, the n-channel vertical MOSFET in which the first conductivity type is n-type and the second conductivity type is p-type is described as an example, but the conductivity type of each component is An inverted p-channel type vertical MOSFET may be used. Further, in the above description, the vertical MOSFET is taken as an example of the semiconductor element, but the present invention can be applied to an IGBT having a similar structure. In the case of the n-channel type IGBT, the conductivity type of the n ⁺ type substrate 1 is only changed from the n type to the p type with respect to the above embodiments, and other structures and manufacturing methods are the same as those in the above embodiments. Is.

（４）上記実施形態では、半導体材料としてＳｉＣを用いた半導体装置について説明したが、ＳｉＣ以外の半導体材料、例えばＩＶ属半導体であるＳｉやＧｅ、Ｃ等やＧａＮ、ＡｌＮを用いた半導体装置に対しても本発明を適用可能である。その場合、上記した数式１については、ＳｉＣの誘電率εｓｉｃに代えて、使用される半導体材料に応じた誘電率εを適用すれば良い。 (4) In the above embodiment, a semiconductor device using SiC as a semiconductor material has been described, but a semiconductor device other than SiC, for example, a semiconductor device using Si, Ge, C, etc., which are Group IV semiconductors, GaN, or AlN. The present invention can also be applied to it. In that case, with respect to the above-described numerical formula 1, the dielectric constant ε according to the semiconductor material used may be applied instead of the dielectric constant εsic of SiC.

３ ＪＦＥＴ部
４ 電界ブロック層
５ ｎ型電流分散層
６ ｐ型ベース領域
８ ｎ型ソース領域
１１ ゲートトレンチ
１３ ゲート電極
１５ ソース電極
１６ ドレイン電極 3 JFET part 4 Electric field blocking layer 5 n-type current spreading layer 6 p-type base region 8 n-type source region 11 gate trench 13 gate electrode 15 source electrode 16 drain electrode

Claims (3)

反転型の半導体素子を備えている半導体装置であって、
第１または第２導電型の半導体基板（１）と、
前記半導体基板の上に形成され、前記半導体基板よりも低不純物濃度の第１導電型半導体で構成された第１導電型層（２）と、
前記第１導電型層の上に形成されていると共に前記半導体基板の法線方向から見て少なくとも一方向を長手方向とする線状部分を有して構成された第２導電型の半導体からなる第２導電型の電界ブロック層（４）と、
前記第１導電型層上に形成され、前記電界ブロック層に挟まれて配置されている第１導電型の半導体からなるＪＦＥＴ部（３）と、
前記電界ブロック層および前記ＪＦＥＴ部の上に形成され、前記第１導電型層よりも高濃度の第１導電型の半導体からなる電流分散層（５）と、
前記電流分散層の上に形成された第２導電型の半導体からなるベース領域（６）と、
前記ベース領域の上に形成され、前記第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなるソース領域（８）と、
前記ソース領域の表面から前記ベース領域よりも深く形成されたゲートトレンチ（１１）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１２）と該ゲート絶縁膜の上に配置されたゲート電極（１３）とを備えて構成され、前記一方向と交差する方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１４）と、
前記コンタクトホールを通じて、前記ソース領域にオーミック接触させられたソース電極（１５）と、
前記半導体基板の裏面側に形成されたドレイン電極（１６）と、を含む前記半導体素子を備え、
前記ゲート電極へのゲート電圧の印加に基づいて前記トレンチゲート構造の側面に位置する前記ベース領域にチャネル領域が形成されて前記半導体素子をオンさせ、前記ゲート電圧の印加を停止することで前記半導体素子をオフする動作を行い、
前記ＪＦＥＴ部の幅Ｌ_ＪＦＥＴおよび第１導電型不純物濃度Ｎ_ＪＦＥＴは、前記チャネル領域でのピンチオフ電圧をＶｐ、前記半導体の内蔵電圧をＶｂｉ、素電荷をｑ［Ｃ］、該ＪＦＥＴ部を構成する半導体の誘電率をε、前記電界ブロック層の第２導電型不純物濃度をＮ_ＤＰ［ｃｍ^−３］、前記半導体素子の通常作動時に前記ゲート電極に対して印加されるゲート電圧よりも大きな値とされる設定値をＶｇｘとして、

を満たす値に設定されている半導体装置。 A semiconductor device comprising an inversion type semiconductor element,
A semiconductor substrate (1) of the first or second conductivity type,
A first conductivity type layer (2) formed on the semiconductor substrate and made of a first conductivity type semiconductor having an impurity concentration lower than that of the semiconductor substrate;
It is composed of a second conductivity type semiconductor formed on the first conductivity type layer and having a linear portion whose longitudinal direction is at least one direction when viewed from the normal direction of the semiconductor substrate. A second conductivity type electric field blocking layer (4),
A JFET section (3) made of a semiconductor of the first conductivity type, which is formed on the first conductivity type layer and is sandwiched between the electric field blocking layers;
A current spreading layer (5) formed on the electric field blocking layer and the JFET portion, the current spreading layer (5) made of a semiconductor of a first conductivity type having a higher concentration than that of the first conductivity type layer;
A base region (6) made of a second conductivity type semiconductor formed on the current spreading layer,
A source region (8) formed on the base region, the source region (8) made of a semiconductor of a first conductivity type having a higher impurity concentration of the first conductivity type than the first conductivity type layer;
A gate insulating film (12) covering an inner wall surface of the gate trench (11) formed deeper than the surface of the source region and deeper than the base region, and a gate electrode disposed on the gate insulating film. (13), and a trench gate structure in which a plurality of lines are arranged in stripes with a direction intersecting the one direction as a longitudinal direction,
An interlayer insulating film (14) covering the gate electrode and the gate insulating film and having a contact hole formed therein;
A source electrode (15) in ohmic contact with the source region through the contact hole;
A drain electrode (16) formed on the back surface side of the semiconductor substrate;
A channel region is formed in the base region located on a side surface of the trench gate structure based on application of a gate voltage to the gate electrode to turn on the semiconductor device, and the semiconductor device is stopped by stopping application of the gate voltage. To turn off the element,
The width L _JFET and the first conductivity type impurity concentration N _JFET of the JFET portion constitute the JFET portion, where the pinch-off voltage in the channel region is Vp, the built-in voltage of the semiconductor is Vbi, and the elementary charge is q[C]. The dielectric constant of the semiconductor is ε, the second conductivity type impurity concentration of the electric field blocking layer is N _DP [cm ⁻³ ], and the value is larger than the gate voltage applied to the gate electrode during normal operation of the semiconductor element. The set value to be set is Vgx,

A semiconductor device that is set to a value that satisfies. 前記半導体素子が複数セル配置されることでセル領域が構成されており、
前記複数セルの前記半導体素子それぞれにおいて、
前記電流分散層と共に前記電界ブロック層および前記ＪＦＥＴ部の上に形成され、前記電界ブロック層と電気的に接続された第２導電型のディープ層（７）と、
前記ソース領域を挟んで前記トレンチゲート構造と反対側に形成され、前記ベース領域を前記ソース電極に連結させる第２導電型の半導体で構成された連結層（１０）と、が備えられ、
前記ベース領域は、前記電流分散層および前記ディープ層の上に形成されていて、
前記複数セルぞれぞれで、前記電界ブロック層が前記ディープ層と電気的に接続されている請求項１に記載の半導体装置。 A cell region is configured by arranging a plurality of cells of the semiconductor element,
In each of the semiconductor elements of the plurality of cells,
A second conductivity type deep layer (7) formed on the electric field blocking layer and the JFET portion together with the current spreading layer and electrically connected to the electric field blocking layer;
A connection layer (10) formed on the opposite side of the trench gate structure with the source region interposed therebetween and configured to connect the base region to the source electrode, and the connection layer (10).
The base region is formed on the current spreading layer and the deep layer,
The semiconductor device according to claim 1, wherein the electric field blocking layer is electrically connected to the deep layer in each of the plurality of cells. 前記ＪＦＥＴ部は、前記第１導電型不純物濃度Ｎ_ＪＦＥＴが０．５×１０^１７〜２．０×１０^１７／ｃｍ^３とされ、前記幅Ｌ_ＪＦＥＴが０．８μｍ以上とされている請求項１または２に記載の半導体装置。
In the JFET portion, the first conductivity type impurity concentration N _JFET is 0.5×10 ^{17 to} 2.0×10 ¹⁷ /cm ³ and the width L _JFET is 0.8 μm or more. Alternatively, the semiconductor device according to 2.

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