JP2018049928A - Semiconductor device and manufacturing method of the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which can balance low on-resistance and low saturation current.SOLUTION: A semiconductor device has a high concentration n-type layer 20 formed at least on a lateral face of a p-type deep layer 3, that is, between the p-type layer 3 and a JFET part 2a. With this configuration, the high concentration n-type layer 20 functions as a layer for stopping extension of a depletion layer in normal operation so that extension of the depletion layer to the JFET part 2a can be inhibited and reduction in width of a current pathway can be inhibited thereby to achieve low on-resistance. In addition, when drain voltage Vd rises higher than the voltage in normal operation due to a load short-circuit and the like, the depletion layer extending from the p-type deep layer 3 side to the high concentration n-type layer 20 extends more than a thickness of the high concentration n-type layer 20 and the JFET part 2a is immediately pinched off. For this reason, low saturation current can be maintained and withstand of a SiC semiconductor device against a load short-circuit and the like can be improved.SELECTED DRAWING: Figure 1

Description

本発明は、半導体装置およびその製造方法に関し、特に炭化珪素（以下、ＳｉＣという）などのワイドバンドギャップ半導体を用いた半導体素子およびその製造方法に適用されると好適なものである。   The present invention relates to a semiconductor device and a manufacturing method thereof, and is particularly suitable when applied to a semiconductor element using a wide band gap semiconductor such as silicon carbide (hereinafter referred to as SiC) and a manufacturing method thereof.

ＳｉＣ半導体装置において、オン抵抗値の低減はスイッチング損失の低減などを図るために必要であるが、負荷短絡時に半導体素子に流れる電流値は、半導体素子のオン抵抗値に反比例して大きくなる。すなわち、オン抵抗値の小さい半導体素子ほど、負荷短絡時の飽和電流が大きな電流値となる。その結果、自己発熱により半導体素子の破損が発生し易くなるので、負荷短絡時におけるＳｉＣ半導体装置の耐量が低下することになる。このため、オン抵抗値の低減と負荷短絡時におけるＳｉＣ半導体装置の耐量向上はトレードオフの関係を有しているが、このトレードオフの関係の改善、つまり低オン抵抗値と低飽和電流の両立が望まれている。   In a SiC semiconductor device, a reduction in on-resistance value is necessary to reduce switching loss and the like, but the value of a current flowing through a semiconductor element when a load is short-circuited increases in inverse proportion to the on-resistance value of the semiconductor element. That is, the smaller the on-resistance value, the larger the saturation current when the load is short-circuited. As a result, the semiconductor element is easily damaged by self-heating, so that the tolerance of the SiC semiconductor device when the load is short-circuited is lowered. For this reason, there is a trade-off relationship between reducing the on-resistance value and improving the withstand capability of the SiC semiconductor device when the load is short-circuited. However, this trade-off relationship is improved, that is, both the low on-resistance value and the low saturation current are compatible. Is desired.

これに対して、特許文献１において、低オン抵抗値と低飽和電流を両立させるために、ｐ型ベース領域のうちのチャネル近傍の部分の不純物濃度とＪＦＥＴ部分の不純物濃度が異なった濃度となるようにした構造が提案されている。具体的には、深さ方向においてｐ型ベース領域の不純物濃度に勾配をつけ、チャネル近傍では不純物濃度が低く、下方になるにしたがって不純物濃度が高くなるようにしている。このような構成によれば、ｐ型ベース領域の不純物濃度がチャネル近傍では低くされているため、低オン抵抗が実現できる。また、ｐ型ベース領域のうちのＪＦＥＴ部分については所望の不純物濃度とすることで、隣り合うｐ型ベース領域間におけるｎ型ドリフト層がピンチオフされるようにでき、低飽和電流を実現できる。したがって、低オン抵抗値と低飽和電流を両立することが可能となる。   On the other hand, in Patent Document 1, in order to achieve both a low on-resistance value and a low saturation current, the impurity concentration in the vicinity of the channel in the p-type base region is different from the impurity concentration in the JFET portion. Such a structure has been proposed. Specifically, the impurity concentration of the p-type base region is graded in the depth direction so that the impurity concentration is low in the vicinity of the channel and increases as it goes downward. According to such a configuration, since the impurity concentration of the p-type base region is lowered in the vicinity of the channel, a low on-resistance can be realized. Further, by setting the JFET portion in the p-type base region to a desired impurity concentration, the n-type drift layer between the adjacent p-type base regions can be pinched off, and a low saturation current can be realized. Therefore, it is possible to achieve both a low on-resistance value and a low saturation current.

特許第５７３６６８３号公報Japanese Patent No. 5736683

しかしながら、特許文献１のＳｉＣ半導体装置では、より低飽和電流として高い耐量が得られるように、ｐ型ベース領域のうちのＪＦＥＴ部分の不純物濃度を濃くしたり、ＪＦＥＴ部分において隣り合うｐ型ベース領域の間隔を狭くするとに、ＪＦＥＴ抵抗が増大する。このため、低オン抵抗値と低飽和電流を両立することができなくなる。   However, in the SiC semiconductor device of Patent Document 1, the impurity concentration of the JFET portion in the p-type base region is increased or the adjacent p-type base region in the JFET portion so as to obtain a high withstand amount as a lower saturation current. As the distance between the two is reduced, the JFET resistance increases. For this reason, it becomes impossible to achieve both a low on-resistance value and a low saturation current.

本発明は上記点に鑑みて、低オン抵抗値と低飽和電流を両立することができる半導体装置およびその製造方法を提供することを目的とする。   In view of the above points, an object of the present invention is to provide a semiconductor device that can achieve both a low on-resistance value and a low saturation current, and a method for manufacturing the same.

上記目的を達成するため、請求項１に記載のＳｉＣ半導体装置は、半導体で構成された第１または第２導電型の基板（１）と、基板の上に形成され、基板よりも低不純物濃度とされた第１導電型の半導体からなるドリフト層（２）と、ドリフト層の上に形成された第２導電型の半導体からなる第２導電型領域（３、５、６、８、７１）と、ドリフト層上に形成され、第２導電型領域に挟まれて配置されたＪＦＥＴ部（２ａ）と、第２導電型領域の上に形成され、ドリフト層よりも高濃度の第１導電型の半導体からなるソース領域（７）と、第２導電型領域の一部をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（１０）と、ゲート絶縁膜上に形成されたゲート電極（１１）と、ゲート電極およびゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１２）と、コンタクトホールを通じて、ソース領域に電気的に接続されたソース電極（１３）と、基板の裏面側に形成されたドレイン電極（１４）とを有した構成とされている。具体的には、ゲート電極に対してゲート電圧を印加すると共にドレイン電極に対して印加するドレイン電圧として通常作動時の電圧を印加することでチャネル領域を形成し、ソース領域およびＪＦＥＴ層を介して、ソース電極およびドレイン電極の間に電流を流す反転型の半導体素子とされている。このような構成において、ＪＦＥＴ部と第２導電型領域との間には、ドレイン電圧として通常作動時の電圧が印加されているときには第２導電型領域からＪＦＥＴ部に伸びる空乏層の伸び量を抑制しつつＪＦＥＴ部を通じて電流を流し、ドレイン電圧として通常動作時の電圧よりも高い電圧が印加されると空乏層によってＪＦＥＴ部をピンチオフさせる空乏層調整層（２０、３０）が形成されている。   In order to achieve the above object, an SiC semiconductor device according to claim 1 is formed on a first or second conductivity type substrate (1) made of a semiconductor, and has a lower impurity concentration than the substrate. The drift layer (2) made of the first conductivity type semiconductor and the second conductivity type region (3, 5, 6, 8, 71) made of the second conductivity type semiconductor formed on the drift layer. And a JFET portion (2a) formed on the drift layer and disposed between the second conductivity type regions, and the first conductivity type formed on the second conductivity type region and having a higher concentration than the drift layer. A source region (7) made of a semiconductor, a part of the second conductivity type region as a channel region, a gate insulating film (10) formed on the channel region, and a gate electrode formed on the gate insulating film (11) and covering the gate electrode and the gate insulating film It has an interlayer insulating film (12) in which contact holes are formed, a source electrode (13) electrically connected to the source region through a contact hole, and a drain electrode (14) formed on the back side of the substrate. It has been configured. Specifically, a channel region is formed by applying a gate voltage to the gate electrode and applying a voltage during normal operation as a drain voltage to be applied to the drain electrode, and through the source region and the JFET layer. , An inversion type semiconductor element in which a current flows between the source electrode and the drain electrode. In such a configuration, the amount of extension of the depletion layer extending from the second conductivity type region to the JFET portion when the normal operation voltage is applied as the drain voltage between the JFET portion and the second conductivity type region. Depletion layer adjusting layers (20, 30) are formed by pinching off the JFET portion by the depletion layer when a current is passed through the JFET portion while being suppressed and a voltage higher than the voltage during normal operation is applied as the drain voltage.

このように、少なくともディープ層のうちの側面、つまりディープ層とＪＦＥＴ部との間に空乏層調整層を形成している。このため、通常作動時においては、空乏層調整層が空乏層の伸びを調整する層として機能し、ＪＦＥＴ部内への空乏層の伸びを抑制することが可能になり、電流経路が狭くなることを抑制できるため、低オン抵抗を図ることが可能となる。   As described above, the depletion layer adjustment layer is formed at least on the side surface of the deep layer, that is, between the deep layer and the JFET portion. For this reason, during normal operation, the depletion layer adjustment layer functions as a layer that adjusts the extension of the depletion layer, it is possible to suppress the extension of the depletion layer into the JFET portion, and the current path is narrowed. Since it can suppress, it becomes possible to aim at a low on-resistance.

また、負荷短絡などによってドレイン電圧が通常作動時の電圧よりも高くなると、ディープ層側から空乏層調整層へ伸びる空乏層が空乏層調整層の厚みよりも伸び、ＪＦＥＴ部が即座にピンチオフされる。これにより、低飽和電流を維持することができ、負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。したがって、低オン抵抗値と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。   In addition, when the drain voltage becomes higher than the normal operation voltage due to a load short circuit or the like, the depletion layer extending from the deep layer side to the depletion layer adjustment layer extends beyond the thickness of the depletion layer adjustment layer, and the JFET portion is immediately pinched off. . Thereby, a low saturation current can be maintained, and the tolerance of the SiC semiconductor device due to a load short circuit or the like can be improved. Therefore, it is possible to provide a SiC semiconductor device that can achieve both a low on-resistance value and a low saturation current.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows an example of a corresponding relationship with the specific means as described in embodiment mentioned later.

第１実施形態にかかるＳｉＣ半導体装置の断面図である。It is sectional drawing of the SiC semiconductor device concerning 1st Embodiment. 図１に示すＳｉＣ半導体装置の通常作動時の様子を示した断面図である。It is sectional drawing which showed the mode at the time of normal operation | movement of the SiC semiconductor device shown in FIG. Ｖｄ−Ｉｄ特性図である。It is a Vd-Id characteristic view. 通常作動範囲におけるＶｄ−Ｉｄ特性の拡大図である。It is an enlarged view of the Vd-Id characteristic in a normal operation range. 図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。FIG. 3 is a cross-sectional view showing a manufacturing process of the SiC semiconductor device shown in FIG. 1. 図５に続くＳｉＣ半導体装置の製造工程を示した断面図である。FIG. 6 is a cross-sectional view showing a manufacturing step of the SiC semiconductor device following FIG. 5. マスクずれが発生した場合のＳｉＣ半導体装置の断面図である。It is sectional drawing of a SiC semiconductor device when mask shift | offset | difference generate | occur | produced. 第２実施形態にかかるＳｉＣ半導体装置の断面図である。It is sectional drawing of the SiC semiconductor device concerning 2nd Embodiment. 第１、第２実施形態の変形例で説明するＳｉＣ半導体装置の断面図である。It is sectional drawing of the SiC semiconductor device demonstrated in the modification of 1st, 2nd embodiment. 第１、第２実施形態の変形例で説明するＳｉＣ半導体装置の断面図である。It is sectional drawing of the SiC semiconductor device demonstrated in the modification of 1st, 2nd embodiment. 第３実施形態にかかるＳｉＣ半導体装置の断面図である。It is sectional drawing of the SiC semiconductor device concerning 3rd Embodiment. 第４実施形態にかかるＳｉＣ半導体装置の断面図である。It is sectional drawing of the SiC semiconductor device concerning 4th Embodiment. 第５実施形態にかかるＳｉＣ半導体装置の上面レイアウト図である。It is an upper surface layout figure of the SiC semiconductor device concerning a 5th embodiment. 第５実施形態の変形例で説明するＳｉＣ半導体装置の上面レイアウト図である。It is a top surface layout view of a SiC semiconductor device explained in a modification of the fifth embodiment. 第６実施形態にかかるＳｉＣ半導体装置の断面図である。It is sectional drawing of the SiC semiconductor device concerning 6th Embodiment. 第７実施形態にかかるＳｉＣ半導体装置の製造方法を示した断面図である。It is sectional drawing which showed the manufacturing method of the SiC semiconductor device concerning 7th Embodiment. 第８実施形態にかかるＳｉＣ半導体装置の断面図である。It is sectional drawing of the SiC semiconductor device concerning 8th Embodiment.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other will be described with the same reference numerals.

（第１実施形態）
第１実施形態について説明する。本実施形態にかかるＳｉＣ半導体装置は、図１に示すように、半導体素子として縦型ＭＯＳＦＥＴが形成されたものである。縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでＳｉＣ半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下の説明では、図１の左右方向を幅方向とし、上下方向を厚み方向もしくは深さ方向として説明を行う。 (First embodiment)
A first embodiment will be described. As shown in FIG. 1, the SiC semiconductor device according to the present embodiment has a vertical MOSFET formed as a semiconductor element. The vertical MOSFET is formed in the cell region of the SiC semiconductor device, and the SiC semiconductor device is configured by forming the outer peripheral breakdown voltage structure so as to surround the cell region. Only shown. In the following description, the horizontal direction in FIG. 1 is the width direction, and the vertical direction is the thickness direction or depth direction.

ＳｉＣ半導体装置には、ＳｉＣからなるｎ+型基板１が半導体基板として用いられている。ｎ+型基板１の主表面上にＳｉＣからなるｎ-型ドリフト層２が形成されている。ｎ-型ドリフト層２は、ｎ+型基板１から離れた位置において幅狭とされたＪＦＥＴ部２ａと連結されており、このＪＦＥＴ部２ａの両側にＳｉＣからなるｐ型ディープ層３が形成されている。本実施形態の場合、ＪＦＥＴ部２ａは、後述するトレンチゲート構造の長手方向に沿って延設された短冊形状とされ、ＪＦＥＴ部２ａの周囲がｐ型ディープ層３とされている。 In the SiC semiconductor device, an n + type substrate 1 made of SiC is used as a semiconductor substrate. An n − type drift layer 2 made of SiC is formed on the main surface of n + type substrate 1. The n − type drift layer 2 is connected to a narrow JFET portion 2a at a position away from the n + type substrate 1, and a p-type deep layer 3 made of SiC is formed on both sides of the JFET portion 2a. ing. In the case of the present embodiment, the JFET portion 2a has a strip shape extending along the longitudinal direction of a trench gate structure described later, and the periphery of the JFET portion 2a is a p-type deep layer 3.

これらｎ-型ドリフト層２およびＪＦＥＴ部２ａとｐ型ディープ層３との間には高濃度ｎ型層２０が形成されている。本実施形態では、この高濃度ｎ型層２０が空乏層調整層として機能する。より詳しくは、高濃度ｎ型層２０は、少なくともｐ型ディープ層３のうちの側面、つまりｐ型ディープ層３とＪＦＥＴ部２ａとの間に形成されている。本実施形態の場合は、ｎ-型ドリフト層２の上面、つまりｎ-型ドリフト層２とｐ型ディープ層３の底部との間やｎ-型ドリフト層２のうちのＪＦＥＴ部２ａとの境界位置にも高濃度ｎ型層２０が形成されている。 A high concentration n-type layer 20 is formed between the n − -type drift layer 2 and the JFET portion 2 a and the p-type deep layer 3. In the present embodiment, the high concentration n-type layer 20 functions as a depletion layer adjustment layer. More specifically, the high concentration n-type layer 20 is formed at least on the side surface of the p-type deep layer 3, that is, between the p-type deep layer 3 and the JFET portion 2a. For this embodiment, n - top type drift layer 2, i.e. n - or between n the bottom of the type drift layer 2 and the p-type deep layer 3 - boundary between JFET portion 2a of the type drift layer 2 A high-concentration n-type layer 20 is also formed at the position.

ｎ+型基板１は、表面が（０００１）Ｓｉ面とされ、例えばｎ型不純物濃度が５．９×１０18／ｃｍ3とされ、厚さが１００μｍとされている。ｎ-型ドリフト層２は、例えばｎ型不純物濃度が１．０×１０16／ｃｍ3とされ、厚さが８．０μｍとされている。また、ＪＦＥＴ部２ａについては、例えばｎ型不純物濃度が１．０×１０16／ｃｍ3とされ、幅が０．１μｍとされている。ｐ型ディープ層３は、例えばｐ型不純物濃度が１．０×１０18／ｃｍ3とされ、厚さが１．０μｍとされている。高濃度ｎ型層２０は、ｎ-型ドリフト層２よりも高濃度とされており、例えばｎ型不純物濃度が１．０×１０18／ｃｍ3とされている。高濃度ｎ型層２０の厚さについては、ｐ型ディープ層３の側面では０．０５μｍ、ｎ-型ドリフト層２の上面では０．０７μｍとされている。 The n + type substrate 1 has a (0001) Si surface, has an n-type impurity concentration of 5.9 × 10 18 / cm 3, and a thickness of 100 μm, for example. For example, the n − type drift layer 2 has an n type impurity concentration of 1.0 × 10 16 / cm 3 and a thickness of 8.0 μm. For the JFET portion 2a, for example, the n-type impurity concentration is 1.0 × 10 16 / cm 3 and the width is 0.1 μm. For example, the p-type deep layer 3 has a p-type impurity concentration of 1.0 × 10 18 / cm 3 and a thickness of 1.0 μm. The high-concentration n-type layer 20 has a higher concentration than the n − -type drift layer 2 and has an n-type impurity concentration of 1.0 × 10 18 / cm 3 , for example. The thickness of the high-concentration n-type layer 20 is 0.05 μm on the side surface of the p-type deep layer 3 and 0.07 μm on the upper surface of the n − -type drift layer 2.

また、ＪＦＥＴ部２ａおよびｐ型ディープ層３の上には、ＪＦＥＴ部２ａと連結され、かつ、ＪＦＥＴ部２ａよりも幅広とされたＳｉＣからなるｎ型電流分散層４が形成されている。さらに、ｐ型ディープ層３の上には、ｐ型ディープ層３よりも幅が狭くされたＳｉＣからなるｐ型連結層５が形成されている。   Further, on the JFET portion 2a and the p-type deep layer 3, an n-type current spreading layer 4 made of SiC that is connected to the JFET portion 2a and wider than the JFET portion 2a is formed. Further, on the p-type deep layer 3, a p-type coupling layer 5 made of SiC having a width narrower than that of the p-type deep layer 3 is formed.

ｎ型電流分散層４は、後述するようにチャネルを通じて流れる電流が幅方向に拡散できるようにする層であり、ＪＦＥＴ部２ａよりも高濃度とされており、例えばｎ型不純物濃度が３×１０17／ｃｍ3とされ、厚さが０．６μｍとされている。また、ｐ型連結層５は、ｐ型ディープ層３と同じ濃度とされていても良いが、本実施形態ではｐ型ディープ層３よりも高濃度とされ、例えばｐ型不純物濃度が３×１０17／ｃｍ3とされ、厚さが０．６μｍとされている。 As will be described later, the n-type current distribution layer 4 is a layer that allows a current flowing through the channel to diffuse in the width direction, and has a higher concentration than the JFET portion 2a. For example, the n-type impurity concentration is 3 × 10. 17 / cm 3 and the thickness is 0.6 μm. The p-type coupling layer 5 may have the same concentration as the p-type deep layer 3, but in this embodiment, the p-type coupling layer 5 has a higher concentration than the p-type deep layer 3. For example, the p-type impurity concentration is 3 × 10 6. 17 / cm 3 and the thickness is 0.6 μm.

ｎ型電流分散層４およびｐ型連結層５の上にはＳｉＣからなるｐ型ベース領域６が形成されており、ｐ型連結層５を介してｐ型ベース領域６とｐ型ディープ層３とが連結されている。また、ｐ型ベース領域６の上には、ＳｉＣからなるｎ+型ソース領域７およびｐ+型コンタクト領域８が形成されている。ｎ+型ソース領域７は、ｐ型ベース領域６のうちｎ型電流分散層４と対応する部分の上に形成されており、ｐ+型コンタクト領域８は、ｐ型ベース領域６のうちｐ型連結層５と対応する部分の上に形成されている。 A p-type base region 6 made of SiC is formed on the n-type current spreading layer 4 and the p-type coupling layer 5, and the p-type base region 6, the p-type deep layer 3, and the like are interposed via the p-type coupling layer 5. Are connected. An n + type source region 7 and a p + type contact region 8 made of SiC are formed on the p type base region 6. The n + type source region 7 is formed on a portion of the p type base region 6 corresponding to the n type current spreading layer 4, and the p + type contact region 8 is a p type of the p type base region 6. It is formed on a portion corresponding to the coupling layer 5.

ｐ型ベース領域６は、ｐ型ディープ層３よりも厚みが薄く、かつ、ｐ型不純物濃度が低くされており、例えばｐ型不純物濃度が３×１０17／ｃｍ3とされ、厚さが０．３μｍとされている。また、ｎ+型ソース領域７は、ｎ型不純物濃度がｎ型電流分散層４よりも高濃度とされており、ｐ+型コンタクト領域８は、ｐ型不純物濃度がｐ型ベース領域６よりも高濃度とされている。 The p-type base region 6 is thinner than the p-type deep layer 3 and has a low p-type impurity concentration. For example, the p-type impurity concentration is 3 × 10 17 / cm 3 and the thickness is 0. .3 μm. The n + type source region 7 has an n type impurity concentration higher than that of the n type current spreading layer 4, and the p + type contact region 8 has a p type impurity concentration higher than that of the p type base region 6. High concentration.

また、ｐ型ベース領域６およびｎ+型ソース領域７を貫通してｎ型電流分散層４に達するように、例えば幅が０．８μｍ、深さがｐ型ベース領域６とｎ+型ソース領域７の合計膜厚よりも０．２〜０．４μｍ深くされたゲートトレンチ９が形成されている。このゲートトレンチ９の側面と接するように上述したｐ型ベース領域６およびｎ+型ソース領域７が配置されている。ゲートトレンチ９は、図１の紙面左右方向を幅方向、紙面法線方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図１には１本しか示していないが、ゲートトレンチ９は、複数本が紙面左右方向に等間隔に配置され、それぞれｐ型ディープ層３の間に挟まれるように配置されていてストライプ状とされている。例えば、ゲートトレンチ９のピッチとなるセルピッチ、つまり隣り合うゲートトレンチ９の配置間隔の半分となるハーフセルピッチは、例えば１．５５μｍとされている。ゲートトレンチ９の幅については任意であるが、ハーフセルピッチよりも小さくされている。 Further, for example, the width is 0.8 μm and the depth is the p-type base region 6 and the n + -type source region so as to penetrate the p-type base region 6 and the n + -type source region 7 and reach the n-type current spreading layer 4. The gate trench 9 is formed 0.2 to 0.4 μm deeper than the total film thickness of 7. The p-type base region 6 and the n + -type source region 7 are arranged so as to be in contact with the side surface of the gate trench 9. The gate trench 9 is formed in a line layout in which the horizontal direction in FIG. 1 is the width direction, the normal direction is the longitudinal direction, and the vertical direction is the depth direction. Although only one gate trench 9 is shown in FIG. 1, a plurality of gate trenches 9 are arranged at equal intervals in the left-right direction on the page, and are arranged so as to be sandwiched between the p-type deep layers 3, respectively. It is made into a shape. For example, the cell pitch that is the pitch of the gate trench 9, that is, the half cell pitch that is half of the arrangement interval of the adjacent gate trenches 9 is, for example, 1.55 μm. The width of the gate trench 9 is arbitrary, but is smaller than the half cell pitch.

さらに、ｐ型ベース領域６のうちゲートトレンチ９の側面に位置している部分を、縦型ＭＯＳＦＥＴの作動時にｎ+型ソース領域７とｎ型電流分散層４との間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ９の内壁面にゲート絶縁膜１０が形成されている。そして、ゲート絶縁膜１０の表面にはドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極１１が形成されており、これらゲート絶縁膜１０およびゲート電極１１によってゲートトレンチ９内が埋め尽くされている。 Further, a portion of the p-type base region 6 located on the side surface of the gate trench 9 is used as a channel region that connects the n + -type source region 7 and the n-type current spreading layer 4 when the vertical MOSFET is operated. A gate insulating film 10 is formed on the inner wall surface of the gate trench 9 including the channel region. A gate electrode 11 made of doped Poly-Si is formed on the surface of the gate insulating film 10, and the gate trench 9 is completely filled with the gate insulating film 10 and the gate electrode 11.

また、ｎ+型ソース領域７およびｐ+型コンタクト領域８の表面やゲート電極１１の表面には、層間絶縁膜１２を介してソース電極１３などが形成されている。ソース電極１３は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ+型ソース領域７やｎ型ドープの場合のゲート電極１１と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ+型コンタクト領域８と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１３は、層間絶縁膜１２上に形成されることで電気的に絶縁されている。そして、層間絶縁膜１２に形成されたコンタクトホールを通じて、ソース電極１３はｎ+型ソース領域７およびｐ+型コンタクト領域８と電気的に接触させられている。 A source electrode 13 and the like are formed on the surface of the n + -type source region 7 and the p + -type contact region 8 and the surface of the gate electrode 11 via an interlayer insulating film 12. The source electrode 13 is composed of a plurality of metals, such as Ni / Al. Of the plurality of metals, at least the n-type SiC, specifically, the n + -type source region 7 and the portion in contact with the gate electrode 11 in the case of n-type doping are made of a metal capable of ohmic contact with the n-type SiC. Yes. In addition, at least a portion of the plurality of metals that contacts the p-type SiC, specifically, the p + -type contact region 8 is made of a metal that can make ohmic contact with the p-type SiC. The source electrode 13 is electrically insulated by being formed on the interlayer insulating film 12. The source electrode 13 is in electrical contact with the n + type source region 7 and the p + type contact region 8 through a contact hole formed in the interlayer insulating film 12.

さらに、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１４が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでＳｉＣ半導体装置が構成されている。 Further, on the back side of the n + -type substrate 1 n + -type substrate 1 and electrically connected to the drain electrode 14 are formed. With such a structure, an n-channel type inverted MOSFET having a trench gate structure is formed. A cell region is configured by arranging a plurality of such vertical MOSFETs. An SiC semiconductor device is configured by forming an outer peripheral breakdown voltage structure such as a guard ring (not shown) so as to surround a cell region where such a vertical MOSFET is formed.

このように構成される縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置は、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを例えば１〜１．５Ｖとした状態で、ゲート電極１１に対して例えば２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、ゲート電圧が印加されることにより、縦型ＭＯＳＦＥＴは、ゲートトレンチ９に接する部分のｐ型ベース領域６にチャネル領域が形成され、ドレイン−ソース間に電流が流れるという動作を行う。   The SiC semiconductor device having the vertical MOSFET configured as described above has a gate voltage Vg of, for example, 20 V with respect to the gate electrode 11 in a state where the source voltage Vs is 0 V and the drain voltage Vd is, for example, 1 to 1.5 V. It is operated by applying it. That is, when the gate voltage is applied, the vertical MOSFET performs an operation in which a channel region is formed in the p-type base region 6 in contact with the gate trench 9 and a current flows between the drain and the source.

このとき、少なくともＪＦＥＴ部２ａとｐ型ディープ層３との間に高濃度ｎ型層２０を配置していることから、この高濃度ｎ型層２０が空乏層調整層として機能することで、次の作動を行うことになる。   At this time, since the high-concentration n-type layer 20 is disposed at least between the JFET portion 2a and the p-type deep layer 3, the high-concentration n-type layer 20 functions as a depletion layer adjustment layer, so that Will be performed.

具体的には、図２の一点鎖線で示すように、ドレイン電圧Ｖｄが例えば１〜１．５Ｖのように通常作動時に印加される電圧である場合には、ｐ型ディープ層３側から高濃度ｎ型層２０へ伸びる空乏層は、高濃度ｎ型層２０の厚みよりも小さい幅しか伸びない。つまり、高濃度ｎ型層２０が空乏層の伸びをストップする層として機能する。このため、ＪＦＥＴ部２ａ内への空乏層の伸びを抑制することが可能になり、電流経路が狭くなることを抑制できるため、低オン抵抗を図ることが可能となる。   Specifically, as shown by the alternate long and short dash line in FIG. 2, when the drain voltage Vd is a voltage applied during normal operation, for example, 1 to 1.5 V, a high concentration is applied from the p-type deep layer 3 side. The depletion layer extending to the n-type layer 20 extends only with a width smaller than the thickness of the high-concentration n-type layer 20. That is, the high-concentration n-type layer 20 functions as a layer that stops the extension of the depletion layer. For this reason, it is possible to suppress the depletion layer from extending into the JFET portion 2a, and it is possible to suppress the current path from being narrowed, thereby achieving a low on-resistance.

また、高濃度ｎ型層２０のうち空乏層が伸びていない部分については電流経路として機能する。そして、高濃度ｎ型層２０がＪＦＥＴ部２ａよりもｎ型不純物濃度が高濃度になっており、低抵抗となっていることから、高濃度ｎ型層２０が電流経路として機能することで、さらに低オン抵抗化を図ることが可能となる。   Further, a portion of the high concentration n-type layer 20 where the depletion layer does not extend functions as a current path. Since the high-concentration n-type layer 20 has an n-type impurity concentration higher than that of the JFET portion 2a and has a low resistance, the high-concentration n-type layer 20 functions as a current path. Further, it is possible to reduce the on-resistance.

また、負荷短絡などによってドレイン電圧Ｖｄが通常作動時の電圧よりも高くなると、ｐ型ディープ層３側から高濃度ｎ型層２０へ伸びる空乏層が高濃度ｎ型層２０の厚みよりも伸びる。そして、ｎ型電流分散層４よりも先にＪＦＥＴ部２ａが即座にピンチオフされる。このとき、高濃度ｎ型層２０の厚みおよびｎ型不純物濃度に基づいてドレイン電圧Ｖｄと空乏層の幅との関係が決まる。このため、通常作動時のドレイン電圧Ｖｄよりも少し高い電圧となったときにＪＦＥＴ部２ａがピンチオフされるように、高濃度ｎ型層２０の厚みおよびｎ型不純物濃度を設定することで、低いドレイン電圧ＶｄでもＪＦＥＴ部２ａをピンチオフすることが可能となる。このように、ドレイン電圧Ｖｄが通常作動時の電圧よりも高くなったときにＪＦＥＴ部２ａが即座にピンチオフされるようにすることで、低飽和電流を維持することができ、負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。   In addition, when the drain voltage Vd becomes higher than the voltage during normal operation due to a load short circuit or the like, the depletion layer extending from the p-type deep layer 3 side to the high-concentration n-type layer 20 extends beyond the thickness of the high-concentration n-type layer 20. Then, the JFET portion 2a is immediately pinched off prior to the n-type current spreading layer 4. At this time, the relationship between the drain voltage Vd and the width of the depletion layer is determined based on the thickness of the high-concentration n-type layer 20 and the n-type impurity concentration. Therefore, by setting the thickness of the high-concentration n-type layer 20 and the n-type impurity concentration so that the JFET portion 2a is pinched off when the voltage becomes slightly higher than the drain voltage Vd during normal operation, it is low Even with the drain voltage Vd, the JFET portion 2a can be pinched off. In this way, when the drain voltage Vd becomes higher than the voltage during normal operation, the JFET portion 2a is immediately pinched off, so that a low saturation current can be maintained, and a SiC due to a load short circuit or the like can be maintained. It becomes possible to improve the tolerance of the semiconductor device.

したがって、低オン抵抗値と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。   Therefore, it is possible to provide a SiC semiconductor device that can achieve both a low on-resistance value and a low saturation current.

さらに、ｐ型ディープ層３をｐ型ベース領域６よりもゲート電極１１の中心線側に張り出させ、ＪＦＥＴ部２ａの幅が狭くなるようにしている。このため、ドレイン電圧Ｖｄが高電圧になったとしても、下方からｎ-型ドリフト層２に伸びてくる空乏層の伸びがｐ型ディープ層３によって抑えられ、トレンチゲート構造に延伸することを防ぐことができる。したがって、ゲート絶縁膜１０に掛かる電界を低下させることが可能となり、信頼性の高い素子とすることが可能となる。そして、このようにトレンチゲート構造への空乏層の延伸を防げるため、ｎ-型ドリフト層２やＪＦＥＴ部２ａのｎ型不純物濃度を比較的濃くすることができ、低オン抵抗化を図ることが可能となる。 Further, the p-type deep layer 3 is projected from the p-type base region 6 to the center line side of the gate electrode 11 so that the width of the JFET portion 2a is narrowed. For this reason, even if the drain voltage Vd becomes a high voltage, the extension of the depletion layer extending from below to the n − -type drift layer 2 is suppressed by the p-type deep layer 3 and prevented from extending to the trench gate structure. be able to. Therefore, the electric field applied to the gate insulating film 10 can be reduced, and a highly reliable element can be obtained. Since the depletion layer can be prevented from extending to the trench gate structure in this way, the n type impurity concentration of the n − type drift layer 2 and the JFET portion 2a can be made relatively high, and the on-resistance can be reduced. It becomes possible.

よって、低オン抵抗かつ高信頼性の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置とすることが可能となる。   Therefore, it is possible to obtain a SiC semiconductor device having a vertical MOSFET with low on-resistance and high reliability.

なお、本実施形態のＳｉＣ半導体装置は、ゲート電圧Ｖｇを印加していないときには、チャネル領域が形成されていないため、ドレイン−ソース間に電流が流れないノーマリオフ型の半導体素子となる。しかしながら、ＪＦＥＴ部２ａについては、ゲート電圧Ｖｇを印加していないときでもドレイン電圧Ｖｄが通常作動時の電圧よりも高くならないとピンチオフしないため、ノーマリオン型となる。   Note that the SiC semiconductor device of this embodiment is a normally-off type semiconductor element in which no current flows between the drain and the source because the channel region is not formed when the gate voltage Vg is not applied. However, the JFET portion 2a is normally on since it does not pinch off unless the drain voltage Vd is higher than the voltage during normal operation even when the gate voltage Vg is not applied.

図３は、高濃度ｎ型層２０が備えられた本実施形態の構造と高濃度ｎ型層２０が備えられていない従来構造とについて、ドレイン電圧Ｖｄに対するドレイン電流Ｉｄの特性であるＶｄ−Ｉｄ特性を比較した結果を示している。ゲート電圧を２０Ｖとし、ドレイン電圧を変化させた場合の特性を示している。この図に示されるように、従来構造では、ドレイン電圧Ｖｄが高いときのドレイン電流Ｉｄ、つまり飽和電流値が大きな値であった。これに対して、本実施形態の構造では、ドレイン電圧Ｖｄが高くなっても飽和電流値があまり大きな値にならず、例えば従来構造に対して１／５程度まで低下していた。   FIG. 3 shows Vd−Id, which is a characteristic of the drain current Id with respect to the drain voltage Vd, for the structure of the present embodiment provided with the high concentration n-type layer 20 and the conventional structure not provided with the high concentration n-type layer 20. The result of comparing the characteristics is shown. The characteristics are shown when the gate voltage is 20 V and the drain voltage is changed. As shown in this figure, in the conventional structure, the drain current Id when the drain voltage Vd is high, that is, the saturation current value is large. On the other hand, in the structure of this embodiment, even when the drain voltage Vd is increased, the saturation current value is not so large, and has been reduced to, for example, about 1/5 of the conventional structure.

このように、本実施形態のＳｉＣ半導体装置によれば、ドレイン電圧Ｖｄが高電圧になっても、ドレイン電流Ｉｄを低下させられる。このため、低飽和電流を実現することができる。   Thus, according to the SiC semiconductor device of the present embodiment, the drain current Id can be reduced even if the drain voltage Vd becomes a high voltage. For this reason, a low saturation current can be realized.

一方、図４は、本実施形態の構造と従来構造について、ＳｉＣ半導体装置の通常作動範囲と想定されるドレイン電圧Ｖｄの範囲でのＶｄ−Ｉｄ特性を比較した結果、すなわち図３中の通常作動範囲を拡大した図を示している。この図に示されるように、通常作動範囲では、本実施形態の構造もほぼ従来構造と同様の特性となった。具体的には、同じドレイン電圧Ｖｄの際に、僅かながら従来構造の方が本実施形態の構造よりもドレイン電流Ｉｄが大きくなっていたが、殆ど同じ値となった。このことから、本実施形態の構造としても従来構造と同等のオン抵抗にできることが判る。   On the other hand, FIG. 4 shows the result of comparing the Vd-Id characteristics in the range of the drain voltage Vd assumed to be the normal operation range of the SiC semiconductor device, that is, the normal operation in FIG. The figure which expanded the range is shown. As shown in this figure, in the normal operating range, the structure of the present embodiment also has substantially the same characteristics as the conventional structure. Specifically, at the same drain voltage Vd, the drain current Id was slightly larger in the conventional structure than in the structure of the present embodiment, but almost the same value. From this, it can be seen that the on-resistance equivalent to that of the conventional structure can be achieved in the structure of this embodiment.

したがって、上記したように、低オン抵抗値と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。   Therefore, as described above, it is possible to provide a SiC semiconductor device that can achieve both a low on-resistance value and a low saturation current.

なお、本実施形態の場合、高濃度ｎ型層２０をｎ-型ドリフト層２のうちｐ型ディープ層３よりも下方部分の上面にも形成している。このため、ｐ型ディープ層３からｎ-型ドリフト層２側に伸びる空乏層の伸び量も抑制され、よりオン抵抗の低減を図ることが可能となる。 In the present embodiment, the high-concentration n-type layer 20 is also formed on the upper surface of the n − -type drift layer 2 below the p-type deep layer 3. For this reason, the extension amount of the depletion layer extending from the p-type deep layer 3 to the n − -type drift layer 2 side is also suppressed, and the on-resistance can be further reduced.

また、ＪＦＥＴ部２ａや高濃度ｎ型層２０などのｎ型不純物濃度や厚みの一例を示したが、これらについては一例を示したに過ぎない。例えば、ＪＦＥＴ部２ａや高濃度ｎ型層２０については、所望のピンチオフ条件を満たすようにｎ型不純物濃度や厚みを設定している。   Further, although examples of n-type impurity concentrations and thicknesses such as the JFET portion 2a and the high-concentration n-type layer 20 are shown, these are merely examples. For example, for the JFET portion 2a and the high-concentration n-type layer 20, the n-type impurity concentration and thickness are set so as to satisfy a desired pinch-off condition.

具体的には、ＪＦＥＴ部２ａについては、例えば半導体素子の耐圧の１０％でピンチオフする条件として設計されている。すなわち、ＪＦＥＴ部２ａのｎ型不純物濃度をＮｄ１、厚みをＷ１、ピンチオフ電圧をＶｐ１、素電荷をｑ１、誘電率をε１として次の数式１を満たすようにｎ型不純物濃度Ｎｄ１、厚みＷ１を設計している。   Specifically, the JFET portion 2a is designed as a condition for pinching off at 10% of the breakdown voltage of the semiconductor element, for example. That is, the n-type impurity concentration Nd1 and the thickness W1 are designed so that the following formula 1 is satisfied, where the n-type impurity concentration of the JFET portion 2a is Nd1, the thickness is W1, the pinch-off voltage is Vp1, the elementary charge is q1, and the dielectric constant is ε1. doing.

（数１）Ｖｐ１＝（ｑ１×Ｎｄ１×Ｗ１2）／２ε１＜半導体素子の耐圧の１０％
一方、高濃度ｎ型層２０については、例えば半導体素子の耐圧の０．１％でピンチオフしない条件として設計されている。すなわち、高濃度ｎ型層２０のｎ型不純物濃度をＮｄ２、ｐ型ディープ層３の側面上での厚みをＷ２、ピンチオフ電圧をＶｐ２、素電荷をｑ２、誘電率をε２として次の数式２を満たすようにｎ型不純物濃度Ｎｄ２、厚みＷ２を設計している。 (Expression 1) Vp1 = (q1 × Nd1 × W1 2 ) / 2ε1 <10% of the breakdown voltage of the semiconductor element
On the other hand, the high concentration n-type layer 20 is designed, for example, as a condition that does not pinch off at 0.1% of the breakdown voltage of the semiconductor element. That is, assuming that the n-type impurity concentration of the high-concentration n-type layer 20 is Nd2, the thickness on the side surface of the p-type deep layer 3 is W2, the pinch-off voltage is Vp2, the elementary charge is q2, the dielectric constant is ε2, and The n-type impurity concentration Nd2 and the thickness W2 are designed so as to satisfy.

（数２）Ｖｐ２＝（ｑ２×Ｎｄ２×Ｗ２2）／２ε２＞半導体素子の耐圧の０．１％
次に、本実施形態にかかるｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について、図５および図６に示す製造工程中の断面図を参照して説明する。 (Expression 2 ) Vp2 = (q2 × Nd2 × W2 2 ) / 2ε2> 0.1% of the breakdown voltage of the semiconductor element
Next, a manufacturing method of the SiC semiconductor device including the vertical MOSFET having the n-channel type inversion trench gate structure according to the present embodiment will be described with reference to cross-sectional views in the manufacturing process shown in FIGS. explain.

〔図５（ａ）に示す工程〕
まず、半導体基板として、ｎ+型基板１を用意する。そして、エピタキシャル成長により、ｎ+型基板１の主表面上にＳｉＣからなるｎ-型ドリフト層２を形成したのち、ｎ-型ドリフト層２の上にＳｉＣからなる高濃度ｎ型層２０の一部を形成し、さらにＳｉＣからなるｐ型ディープ層３を形成する。 [Step shown in FIG. 5A]
First, an n + type substrate 1 is prepared as a semiconductor substrate. Then, after forming n − type drift layer 2 made of SiC on the main surface of n + type substrate 1 by epitaxial growth, a part of high-concentration n type layer 20 made of SiC is formed on n − type drift layer 2. And a p-type deep layer 3 made of SiC is formed.

〔図５（ｂ）に示す工程〕
ｐ型ディープ層３の上にＪＦＥＴ部２ａと対応する位置を開口させた図示しないマスクを形成し、そのマスクを用いてｐ型ディープ層３を除去してトレンチ３ａを形成し、トレンチ３ａの底部においてｎ-型ドリフト層２を露出させる。 [Step shown in FIG. 5B]
A mask (not shown) having an opening corresponding to the JFET portion 2a is formed on the p-type deep layer 3, and the p-type deep layer 3 is removed using the mask to form a trench 3a. The bottom of the trench 3a N − type drift layer 2 is exposed.

〔図５（ｃ）に示す工程〕
ｐ型ディープ層３のうちトレンチ３ａ以外の表面をマスクで覆ったままの状態で埋め込みエピタキシャル成長を行うことによって、高濃度ｎ型層２０とＪＦＥＴ部２ａを形成する。例えば、ｎ型層を濃度差を付けて形成し、成長初期時には高濃度、その後は低濃度で形成されるようにする。これにより、トレンチ３ａの側面にまず高濃度ｎ型層２０が形成され、更にトレンチ３ａ内を埋め尽くすようにＪＦＥＴ部２ａが形成される。この後、図示しないマスクを除去する。また、必要に応じて、ｐ型ディープ層３や高濃度ｎ型層２０およびＪＦＥＴ部２ａの表面の平坦化を行う。 [Step shown in FIG. 5 (c)]
High-concentration n-type layer 20 and JFET portion 2a are formed by performing buried epitaxial growth while the surface of p-type deep layer 3 other than trench 3a is covered with a mask. For example, the n-type layer is formed with a concentration difference, and is formed at a high concentration at the initial stage of growth and at a low concentration thereafter. As a result, the high-concentration n-type layer 20 is first formed on the side surface of the trench 3a, and the JFET portion 2a is formed so as to fill the trench 3a. Thereafter, a mask (not shown) is removed. Further, as necessary, the surfaces of the p-type deep layer 3, the high-concentration n-type layer 20, and the JFET portion 2a are planarized.

〔図５（ｄ）に示す工程〕
ｐ型ディープ層３や高濃度ｎ型層２０およびＪＦＥＴ部２ａの表面にｎ型電流分散層４をエピタキシャル成長させる。 [Step shown in FIG. 5 (d)]
An n-type current distribution layer 4 is epitaxially grown on the surfaces of the p-type deep layer 3, the high-concentration n-type layer 20, and the JFET portion 2a.

〔図５（ｅ）に示す工程〕
ｎ型電流分散層４のうちＪＦＥＴ部２ａや高濃度ｎ型層２０から離れた位置にｐ型不純物をイオン注入し、活性化することでｐ型連結層５を形成する。 [Step shown in FIG. 5 (e)]
A p-type coupling layer 5 is formed by ion-implanting and activating p-type impurities at a position away from the JFET portion 2a and the high-concentration n-type layer 20 in the n-type current spreading layer 4.

〔図６（ａ）に示す工程〕
ｎ型電流分散層４およびｐ型連結層５の上にｐ型ベース領域６およびｎ+型ソース領域７をエピタキシャル成長させる。 [Step shown in FIG. 6A]
A p-type base region 6 and an n + -type source region 7 are epitaxially grown on the n-type current spreading layer 4 and the p-type coupling layer 5.

〔図６（ｂ）に示す工程〕
ｎ+型ソース領域７の一部にｐ型不純物をイオン注入することでｐ+型コンタクト領域８を形成する。 [Step shown in FIG. 6B]
A p + -type contact region 8 is formed by ion-implanting a p-type impurity into a part of the n + -type source region 7.

〔図６（ｃ）に示す工程〕
ｎ+型ソース領域７などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ９の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことで、ゲートトレンチ９を形成する。 [Step shown in FIG. 6 (c)]
After a mask (not shown) is formed on the n + -type source region 7 and the like, a region where the gate trench 9 is to be formed in the mask is opened. Then, by performing anisotropic etching such as RIE (Reactive Ion Etching) using the mask, the gate trench 9 is formed.

その後、マスクを除去してから例えば熱酸化を行うことによって、ゲート絶縁膜１０を形成し、ゲート絶縁膜１０によってゲートトレンチ９の内壁面上およびｎ+型ソース領域７の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ−Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ９内にＰｏｌｙ−Ｓｉを残すことでゲート電極１１を形成する。 Then, after removing the mask, for example, thermal oxidation is performed to form the gate insulating film 10, and the gate insulating film 10 covers the inner wall surface of the gate trench 9 and the surface of the n + -type source region 7. Then, after depositing Poly-Si doped with p-type impurities or n-type impurities, this is etched back to leave the Poly-Si at least in the gate trench 9 to form the gate electrode 11.

〔図６（ｄ）に示す工程〕
ゲート電極１１およびゲート絶縁膜１０の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１２を形成する。また、層間絶縁膜１２の表面上に図示しないマスクを形成したのち、マスクのうち各ゲート電極１１の間に位置する部分、つまりｐ+型コンタクト領域８と対応する部分およびその近傍を開口させる。この後、マスクを用いて層間絶縁膜１２をパターニングすることでｐ型ディープ層３およびｎ+型ソース領域７を露出させるコンタクトホールを形成する。そして、層間絶縁膜１２の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極１３を形成する。 [Step shown in FIG. 6 (d)]
An interlayer insulating film 12 made of, for example, an oxide film is formed so as to cover the surfaces of the gate electrode 11 and the gate insulating film 10. Further, after forming a mask (not shown) on the surface of the interlayer insulating film 12, a portion of the mask located between the gate electrodes 11, that is, a portion corresponding to the p + -type contact region 8 and its vicinity are opened. Thereafter, the interlayer insulating film 12 is patterned using a mask to form a contact hole exposing the p-type deep layer 3 and the n + -type source region 7. And after forming the electrode material comprised by the laminated structure of a some metal, for example on the surface of the interlayer insulation film 12, the source electrode 13 is formed by patterning an electrode material.

〔図６（ｅ）に示す工程〕
ｎ+型基板１の裏面側にドレイン電極１４を形成する。これにより、本実施形態にかかるＳｉＣ半導体装置が完成する。 [Step shown in FIG. 6 (e)]
A drain electrode 14 is formed on the back side of the n + type substrate 1. Thereby, the SiC semiconductor device according to the present embodiment is completed.

以上説明したように、本実施形態のＳｉＣ半導体装置では、少なくともｐ型ディープ層３のうちの側面、つまりｐ型ディープ層３とＪＦＥＴ部２ａとの間に高濃度ｎ型層２０を形成している。   As described above, in the SiC semiconductor device of this embodiment, the high-concentration n-type layer 20 is formed at least on the side surface of the p-type deep layer 3, that is, between the p-type deep layer 3 and the JFET portion 2a. Yes.

このため、通常作動時においては、高濃度ｎ型層２０が空乏層の伸びをストップする層として機能し、ＪＦＥＴ部２ａ内への空乏層の伸びを抑制することが可能になり、電流経路が狭くなることを抑制できるため、低オン抵抗を図ることが可能となる。また、負荷短絡などによってドレイン電圧Ｖｄが通常作動時の電圧よりも高くなると、ｐ型ディープ層３側から高濃度ｎ型層２０へ伸びる空乏層が高濃度ｎ型層２０の厚みよりも伸び、ＪＦＥＴ部２ａが即座にピンチオフされる。これにより、低飽和電流を維持することができ、負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。したがって、低オン抵抗値と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。   For this reason, during normal operation, the high-concentration n-type layer 20 functions as a layer that stops the extension of the depletion layer, and it is possible to suppress the extension of the depletion layer into the JFET portion 2a. Since the narrowing can be suppressed, a low on-resistance can be achieved. Further, when the drain voltage Vd becomes higher than the voltage during normal operation due to a load short circuit or the like, the depletion layer extending from the p-type deep layer 3 side to the high-concentration n-type layer 20 extends beyond the thickness of the high-concentration n-type layer 20. The JFET portion 2a is immediately pinched off. Thereby, a low saturation current can be maintained, and the tolerance of the SiC semiconductor device due to a load short circuit or the like can be improved. Therefore, it is possible to provide a SiC semiconductor device that can achieve both a low on-resistance value and a low saturation current.

なお、本実施形態で説明したＳｉＣ半導体装置において、縦型ＭＯＳＦＥＴは、ＪＦＥＴ部２ａがトレンチゲート構造の直下に位置した構造となっていると、電流経路を最短にできるため好ましい。しかしながら、マスクのアライメントずれなどにより、図７に示すように、トレンチゲート構造の直下からずれた位置にＪＦＥＴ部２ａが位置した構造と有っていても、上記効果を得ることができる。   In the SiC semiconductor device described in the present embodiment, it is preferable that the vertical MOSFET has a structure in which the JFET portion 2a is located immediately below the trench gate structure because the current path can be minimized. However, even if the JFET portion 2a is located at a position shifted from directly below the trench gate structure as shown in FIG. 7 due to misalignment of the mask, the above effect can be obtained.

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して高濃度ｎ型層２０の代わりになる層を備えるようにしたものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Second Embodiment)
A second embodiment will be described. This embodiment is provided with a layer that replaces the high-concentration n-type layer 20 with respect to the first embodiment, and the others are the same as those of the first embodiment. Only the different parts will be described.

図８に示すように、本実施形態では、第１実施形態のＳｉＣ半導体装置に備えていた高濃度ｎ型層２０に代えて、低濃度ｐ型層３０を備えてある。本実施形態では、この低濃度ｐ型層３０が空乏層調整層として機能する。低濃度ｐ型層３０は、少なくともｐ型ディープ層３のうちの側面、つまりｐ型ディープ層３とＪＦＥＴ部２ａとの間に形成されている。そして、本実施形態の場合は、ｎ-型ドリフト層２の上面、つまりｎ-型ドリフト層２とｐ型ディープ層３の底部との間やｎ-型ドリフト層２とＪＦＥＴ部２ａとの境界位置にも低濃度ｐ型層３０が形成されている。 As shown in FIG. 8, in this embodiment, a low concentration p-type layer 30 is provided instead of the high concentration n-type layer 20 provided in the SiC semiconductor device of the first embodiment. In the present embodiment, the low concentration p-type layer 30 functions as a depletion layer adjustment layer. The low concentration p-type layer 30 is formed at least on the side surface of the p-type deep layer 3, that is, between the p-type deep layer 3 and the JFET portion 2a. In the case of this embodiment, n - type upper surface of the drift layer 2, i.e. n - boundary -type drift layer 2 and the JFET portion 2a - between and n the bottom of the type drift layer 2 and the p-type deep layer 3 A low-concentration p-type layer 30 is also formed at the position.

低濃度ｐ型層３０は、ＪＦＥＴ部２ａやｐ型ディープ層３よりも不純物濃度が低くされており、例えばｐ型不純物濃度が１．０×１０17／ｃｍ3とされている。低濃度ｐ型層３０の厚さについては、ｐ型ディープ層３の側面では０．０５μｍ、ｎ-型ドリフト層２の上面では０．０７μｍとされている。 The low-concentration p-type layer 30 has an impurity concentration lower than that of the JFET portion 2a and the p-type deep layer 3. For example, the p-type impurity concentration is 1.0 × 10 17 / cm 3 . The thickness of the low-concentration p-type layer 30 is 0.05 μm on the side surface of the p-type deep layer 3 and 0.07 μm on the upper surface of the n − -type drift layer 2.

なお、低濃度ｐ型層３０のｐ型不純物濃度やｐ型ディープ層３の側面上での厚みについては、所望のピンチオフ条件を満たすように設計している。具体的には、低濃度ｐ型層３０については、例えば半導体素子の耐圧の０．１％でピンチオフしない条件として設計されている。すなわち、低濃度ｐ型層３０のｐ型不純物濃度をＮａ、ｐ型ディープ層３の側面上での厚みをＷ３、ピンチオフ電圧をＶｐ３、素電荷をｑ３、誘電率をε３として次の数式３を満たすようにｎ型不純物濃度Ｎｄ３、厚みＷ３を設計している。   Note that the p-type impurity concentration of the low-concentration p-type layer 30 and the thickness on the side surface of the p-type deep layer 3 are designed to satisfy a desired pinch-off condition. Specifically, the low-concentration p-type layer 30 is designed, for example, as a condition that does not pinch off at 0.1% of the breakdown voltage of the semiconductor element. That is, assuming that the p-type impurity concentration of the low-concentration p-type layer 30 is Na, the thickness on the side surface of the p-type deep layer 3 is W3, the pinch-off voltage is Vp3, the elementary charge is q3, and the dielectric constant is ε3, The n-type impurity concentration Nd3 and the thickness W3 are designed so as to satisfy.

（数３）Ｖｐ３＝（ｑ３×Ｎａ×Ｗ３2）／２ε３＞半導体素子の耐圧の０．１％
また、高濃度ｎ型層２０を低濃度ｐ型層３０に代えることに伴って、ＪＦＥＴ部２ａの不純物濃度を変更しており、ｎ型不純物濃度を１．０×１０17／ｃｍ3としている。なお、ここで説明するＪＦＥＴ部２ａのｎ型不純物濃度についても、ＪＦＥＴ部２ａの厚みと共に、第１実施形態で説明した数式２を満たす設計とされている。 (Expression 3) Vp3 = (q3 × Na × W3 2 ) / 2ε3> 0.1% of the breakdown voltage of the semiconductor element
Further, as the high-concentration n-type layer 20 is replaced with the low-concentration p-type layer 30, the impurity concentration of the JFET portion 2a is changed so that the n-type impurity concentration is 1.0 × 10 17 / cm 3 . . Note that the n-type impurity concentration of the JFET portion 2a described here is designed to satisfy Equation 2 described in the first embodiment together with the thickness of the JFET portion 2a.

このように、低濃度ｐ型層３０をＪＦＥＴ部２ａとｐ型ディープ層３との間に配置した場合、ＪＦＥＴ部２ａと低濃度ｐ型層３０との不純物濃度差がＪＦＥＴ部２ａとｐ型ディープ層３との不純物濃度差よりも少なくなる。このため、低濃度ｐ型層３０からＪＦＥＴ部２ａ側に伸びる空乏層の伸び量が抑制される。したがって、空乏層によってＪＦＥＴ部２ａ内での電流経路が狭められることを抑制することが可能となり、低オン抵抗を図ることが可能となる。よって、本実施形態の構成としても、第１実施形態と同様の効果を得ることが可能となる。   As described above, when the low-concentration p-type layer 30 is disposed between the JFET portion 2a and the p-type deep layer 3, the impurity concentration difference between the JFET portion 2a and the low-concentration p-type layer 30 is different from that of the JFET portion 2a and the p-type layer 30. This is smaller than the impurity concentration difference with the deep layer 3. For this reason, the extension amount of the depletion layer extending from the low concentration p-type layer 30 to the JFET portion 2a side is suppressed. Therefore, it is possible to suppress the current path in the JFET portion 2a from being narrowed by the depletion layer, and to achieve a low on-resistance. Therefore, even with the configuration of the present embodiment, it is possible to obtain the same effect as that of the first embodiment.

なお、本実施形態のＳｉＣ半導体装置の製造方法は、第１実施形態とほぼ同じである。すなわち、第１実施形態で説明した高濃度ｎ型層２０を形成する際に、それに代えて低濃度ｐ型層３０を形成する以外は、第１実施形態と同じ工程を行えば、本実施形態のＳｉＣ半導体装置を製造することができる。   The manufacturing method of the SiC semiconductor device of the present embodiment is almost the same as that of the first embodiment. That is, when the high concentration n-type layer 20 described in the first embodiment is formed, the same steps as in the first embodiment are performed except that the low concentration p-type layer 30 is formed instead. SiC semiconductor devices can be manufactured.

（第１、第２実施形態の変形例）
上記第１実施形態で説明した高濃度ｎ型層２０と第２実施形態で説明した低濃度ｐ型層３０を組み合わせて形成することもできる。例えば、図９に示すように、ｎ-型ドリフト層２の上面に高濃度ｎ型層２０を備え、ｐ型ディープ層３の側面に低濃度ｐ型層３０を備える。または、図１０に示すように、ｎ-型ドリフト層２の上面に低濃度ｐ型層３０を備え、ｐ型ディープ層３の側面に高濃度ｎ型層２０を備える。これらの構造としても、第１、第２実施形態と同様の効果を得ることができる。 (Modification of the first and second embodiments)
The high-concentration n-type layer 20 described in the first embodiment and the low-concentration p-type layer 30 described in the second embodiment can be combined. For example, as shown in FIG. 9, a high-concentration n-type layer 20 is provided on the upper surface of the n − -type drift layer 2, and a low-concentration p-type layer 30 is provided on the side surface of the p-type deep layer 3. Alternatively, as shown in FIG. 10, a low-concentration p-type layer 30 is provided on the upper surface of the n − -type drift layer 2, and a high-concentration n-type layer 20 is provided on the side surface of the p-type deep layer 3. Even with these structures, the same effects as those of the first and second embodiments can be obtained.

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態に対してスーパージャンクション構造を適用したものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態のように高濃度ｎ型層２０を有する縦型ＭＯＳＦＥＴに対してスーパージャンクション構造を適用した場合について説明するが、第２実施形態のような低濃度ｐ型層３０を有する縦型ＭＯＳＦＥＴに対しても適用可能である。 (Third embodiment)
A third embodiment will be described. In this embodiment, a super junction structure is applied to the first and second embodiments, and the other aspects are the same as those in the first and second embodiments. Therefore, the present embodiment is different from the first and second embodiments. Only the part will be described. Here, the case where the super junction structure is applied to the vertical MOSFET having the high-concentration n-type layer 20 as in the first embodiment will be described, but the low-concentration p-type layer 30 as in the second embodiment is described. The present invention is also applicable to a vertical MOSFET having

図１１に示すように、本実施形態では、ｐ型ディープ層３よりも下方において、ｎ-型ドリフト層２側に伸びるｐ型カラム層４０が備えられている。図１１では、ｐ型カラム層４０がｎ+型基板１に接する構造としているが、ｎ+型基板１から離れた構造であっても良い。 As shown in FIG. 11, in this embodiment, a p-type column layer 40 extending toward the n − -type drift layer 2 is provided below the p-type deep layer 3. In Figure 11, the p-type column layer 40 has a structure in contact with the n + -type substrate 1, may have a structure in which apart from the n + -type substrate 1.

このように、ｐ型カラム層４０を形成することで、ｎ-型ドリフト層２をｎ型カラム層とするＰＮ接合のスーパージャンクション構造が構成されている。このようなスーパージャンクション構造を有する縦型ＭＯＳＦＥＴに対しても、高濃度ｎ型層２０を形成している。このため、第１実施形態と同様の効果を得ることができる。 In this way, by forming the p-type column layer 40, a super junction structure of a PN junction having the n − type drift layer 2 as the n-type column layer is configured. The high-concentration n-type layer 20 is also formed for the vertical MOSFET having such a super junction structure. For this reason, the effect similar to 1st Embodiment can be acquired.

なお、本実施形態の構造のＳｉＣ半導体装置も、基本的には第１実施形態のものと同様の製造方法によって製造できる。ｐ型カラム層４０については、ｎ-型ドリフト層２に対してトレンチを形成したのち、埋め込みエピタキシャル成長を行い、さらにエッチバックしてｐ型カラム層４０の表面の平坦化を行うことで形成できる。これ以外については、第１実施形態と同様の方法により、本実施形態のＳｉＣ半導体装置を製造できる。 Note that the SiC semiconductor device having the structure of this embodiment can also be basically manufactured by the same manufacturing method as that of the first embodiment. The p-type column layer 40 can be formed by forming a trench in the n − -type drift layer 2, performing buried epitaxial growth, and further etching back to planarize the surface of the p-type column layer 40. Except for this, the SiC semiconductor device of this embodiment can be manufactured by the same method as in the first embodiment.

（第４実施形態）
第４実施形態について説明する。本実施形態は、第１〜第３実施形態に対してソース電極１３のコンタクト構造を変更したものであり、その他については第１〜第３実施形態と同様であるため、第１〜第３実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態のように高濃度ｎ型層２０を有する縦型ＭＯＳＦＥＴに対してソース電極１３のコンタクト構造を変更した場合について説明するが、第２実施形態のような低濃度ｐ型層３０を有する縦型ＭＯＳＦＥＴに対しても適用可能である。 (Fourth embodiment)
A fourth embodiment will be described. In the present embodiment, the contact structure of the source electrode 13 is changed with respect to the first to third embodiments, and the others are the same as those of the first to third embodiments. Only the parts different from the form will be described. Here, a case will be described in which the contact structure of the source electrode 13 is changed with respect to the vertical MOSFET having the high-concentration n-type layer 20 as in the first embodiment, but the low-concentration p as in the second embodiment is described. The present invention can also be applied to a vertical MOSFET having a mold layer 30.

図１２に示すように、ｎ+型ソース領域７を挟んでトレンチゲート構造の反対側にコンタクトトレンチ５０が形成されている。そして、このコンタクトトレンチ５０の底面においてｐ型ベース領域６の表層部にｐ+型コンタクト領域８が形成されている。このような構造は、ｎ+型ソース領域７を形成した後に、エッチングによってコンタクトトレンチ５０を形成し、その後にｐ+型コンタクト領域８を形成するためのイオン注入を行うことによって実現できる。 As shown in FIG. 12, a contact trench 50 is formed on the opposite side of the trench gate structure with the n + type source region 7 interposed therebetween. A p + type contact region 8 is formed in the surface layer portion of the p type base region 6 on the bottom surface of the contact trench 50. Such a structure can be realized by forming the contact trench 50 by etching after forming the n + -type source region 7 and then performing ion implantation for forming the p + -type contact region 8.

このように、コンタクトトレンチ５０によってｎ+型ソース領域７の一部を除去することで、ソース電極１３とｐ型ベース領域６とのコンタクトを図るようにしても良い。 In this manner, contact between the source electrode 13 and the p-type base region 6 may be achieved by removing a part of the n + -type source region 7 by the contact trench 50.

（第５実施形態）
第５実施形態について説明する。本実施形態は、第１〜第４実施形態に対してＪＦＥＴ部２ａの上面レイアウトを変更したものであり、その他については第１〜第４実施形態と同様であるため、第１〜第４実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態のように高濃度ｎ型層２０を有する縦型ＭＯＳＦＥＴに対してレイアウト構成を変更した場合について説明するが、第２実施形態のような低濃度ｐ型層３０を有する縦型ＭＯＳＦＥＴに対しても適用可能である。 (Fifth embodiment)
A fifth embodiment will be described. In this embodiment, the top surface layout of the JFET portion 2a is changed with respect to the first to fourth embodiments, and the other aspects are the same as those of the first to fourth embodiments. Only the parts different from the form will be described. Here, the case where the layout configuration is changed for the vertical MOSFET having the high-concentration n-type layer 20 as in the first embodiment will be described, but the low-concentration p-type layer 30 as in the second embodiment is used. The present invention can also be applied to a vertical MOSFET having the same.

上記第１実施形態では、ＪＦＥＴ部２ａをトレンチゲート構造の長手方向に沿って短冊状に形成している。これに対して、本実施形態では、図１３に示すように、トレンチゲート構造の長手方向に対して交差、ここでは直交するようにＪＦＥＴ部２ａをレイアウトすることで、トレンチゲート構造とＪＦＥＴ部２ａとが格子状にレイアウトされた構造としている。   In the first embodiment, the JFET portion 2a is formed in a strip shape along the longitudinal direction of the trench gate structure. On the other hand, in the present embodiment, as shown in FIG. 13, by laying out the JFET portion 2a so as to intersect, in this case, perpendicular to the longitudinal direction of the trench gate structure, the trench gate structure and the JFET portion 2a. Are arranged in a grid pattern.

このように、トレンチゲート構造とＪＦＥＴ部２ａとが格子状のレイアウトとなるようにしても、第１実施形態と同様の効果を得ることができる。   As described above, even if the trench gate structure and the JFET portion 2a have a lattice-like layout, the same effect as that of the first embodiment can be obtained.

（第５実施形態の変形例）
第５実施形態のように、トレンチゲート構造とＪＦＥＴ部２ａとが格子状のレイアウトとなる場合に限らず、他のレイアウトとなるようにすることもできる。例えば、図１４に示すように、ＪＦＥＴ部２ａを四角形などの枠体形状で構成し、各ＪＦＥＴ部２ａを格子状に並べた構造としても良い。 (Modification of the fifth embodiment)
As in the fifth embodiment, the trench gate structure and the JFET portion 2a are not limited to the lattice layout, but may be other layouts. For example, as shown in FIG. 14, the JFET portion 2a may be configured in a frame shape such as a quadrangle, and the JFET portions 2a may be arranged in a lattice shape.

（第６実施形態）
第６実施形態について説明する。本実施形態は、第１〜第５実施形態に対してトレンチゲート構造の縦型ＭＯＳＦＥＴに代えてプレーナ構造の縦型ＭＯＳＦＥＴとしたものであり、その他については第１〜第５実施形態と同様であるため、第１〜第５実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態のように高濃度ｎ型層２０を有する縦型ＭＯＳＦＥＴに対してプレーナ構造とする場合について説明するが、第２実施形態のような低濃度ｐ型層３０を有する縦型ＭＯＳＦＥＴに対しても適用可能である。 (Sixth embodiment)
A sixth embodiment will be described. In this embodiment, a vertical MOSFET having a planar structure is used instead of the vertical MOSFET having a trench gate structure as compared with the first to fifth embodiments, and the rest is the same as in the first to fifth embodiments. Therefore, only different parts from the first to fifth embodiments will be described. Here, a case where a planar structure is used for the vertical MOSFET having the high-concentration n-type layer 20 as in the first embodiment will be described, but the low-concentration p-type layer 30 as in the second embodiment is provided. The present invention can also be applied to a vertical MOSFET.

具体的には、図１５に示すようなプレーナ構造の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置に対しても、高濃度ｎ型層２０を備える構造を適用できる。プレーナ構造の場合、ｎ-型ドリフト層２の上にｐ型ベース領域６を形成し、ｐ型ベース領域６の表層部にｎ+型ソース領域７を形成した構造とされる。また、ｐ型ベース領域６に挟まれるようにＪＦＥＴ部２ａが形成されている。そして、ｐ型ベース領域６のうちｎ+型ソース領域７とＪＦＥＴ部２ａとの間に位置している部分の表面側をチャネル領域として、チャネル領域上にゲート絶縁膜１０を介してゲート電極１１が形成された構造とされる。 Specifically, a structure including the high-concentration n-type layer 20 can also be applied to an SiC semiconductor device having a planar type vertical MOSFET as shown in FIG. In the case of a planar structure, a p-type base region 6 is formed on the n − -type drift layer 2, and an n + -type source region 7 is formed on the surface layer portion of the p-type base region 6. A JFET portion 2 a is formed so as to be sandwiched between the p-type base regions 6. Then, the surface side of the portion of the p-type base region 6 located between the n + -type source region 7 and the JFET portion 2a is defined as a channel region, and the gate electrode 11 is formed on the channel region via the gate insulating film 10. The structure is formed.

このような構造においても、少なくともｐ型ベース領域６の側面に高濃度ｎ型層２０を備えることで、第１実施形態と同様の効果を得ることができる。   Even in such a structure, by providing the high-concentration n-type layer 20 on at least the side surface of the p-type base region 6, the same effect as that of the first embodiment can be obtained.

また、本実施形態の場合、高濃度ｎ型層２０をｎ-型ドリフト層２の上面にも形成している。このため、ｐ型ベース領域６からｎ-型ドリフト層２側に伸びる空乏層の伸び量も抑制され、よりオン抵抗の低減を図ることが可能となる。 In the present embodiment, the high-concentration n-type layer 20 is also formed on the upper surface of the n − -type drift layer 2. For this reason, the extension amount of the depletion layer extending from the p-type base region 6 to the n − -type drift layer 2 side is also suppressed, and the on-resistance can be further reduced.

（第７実施形態）
第７実施形態について説明する。本実施形態は、第１〜第６実施形態に対して高濃度ｎ型層２０や低濃度ｐ型層３０の形成方法を変更したものであり、その他については第１〜第６実施形態と同様であるため、第１〜第６実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態のように高濃度ｎ型層２０を有する縦型ＭＯＳＦＥＴに対して本実施形態の製造方法を適用する場合について説明するが、第２実施形態のような低濃度ｐ型層３０を有する縦型ＭＯＳＦＥＴに対しても適用可能である。 (Seventh embodiment)
A seventh embodiment will be described. In the present embodiment, the method for forming the high-concentration n-type layer 20 and the low-concentration p-type layer 30 is changed with respect to the first to sixth embodiments, and the rest is the same as in the first to sixth embodiments. Therefore, only different parts from the first to sixth embodiments will be described. Here, the case where the manufacturing method of this embodiment is applied to the vertical MOSFET having the high-concentration n-type layer 20 as in the first embodiment will be described, but the low-concentration p as in the second embodiment is described. The present invention can also be applied to a vertical MOSFET having a mold layer 30.

本実施形態では、第１実施形態で説明した図５（ｃ）に示す埋め込みエピタキシャル成長に代えて、他の手法によって高濃度ｎ型層２０を形成する。   In this embodiment, instead of the buried epitaxial growth shown in FIG. 5C described in the first embodiment, the high concentration n-type layer 20 is formed by another method.

具体的には、図１６（ａ）に示すように、高濃度ｎ型層２０のうちｐ型ディープ層３よりも下方位置の部分を形成したのち、ｐ型ディープ層３をエピタキシャル成長させる。続いて、図１６（ｂ）に示すように、ｐ型ディープ層３の上にｎ型層６０を形成する。ｎ型層６０についてはエピタキシャル成長によって形成しても良いが、ここではｎ型不純物をイオン注入することによって形成している。また、ｎ型層６０の不純物濃度については、高濃度ｎ型層２０と同じ程度となるようにしている。その後、図１６（ｃ）に示すように、ｐ型ディープ層３に加えてｎ型層６０を貫通するようにトレンチ３ａを形成する。このトレンチ３ａは、第１トレンチに相当する。そして、アニール処理、例えばエッチングガスとなる水素（Ｈ２）とアルゴン（Ａｒ）の混合ガス雰囲気中において加熱する。これにより、図１６（ｄ）に示すように、溶融したｎ型層６０がトレンチ３ａ内に垂れるように流動し、ｐ型ディープ層３の側面などに付着して高濃度ｎ型層２０の残りの部分が形成される。この後は、第１実施形態で説明した各工程を実施することで、図１と同様の構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置を製造できる。   Specifically, as shown in FIG. 16A, after forming a portion of the high-concentration n-type layer 20 below the p-type deep layer 3, the p-type deep layer 3 is epitaxially grown. Subsequently, as shown in FIG. 16B, an n-type layer 60 is formed on the p-type deep layer 3. The n-type layer 60 may be formed by epitaxial growth, but here it is formed by ion implantation of n-type impurities. Further, the impurity concentration of the n-type layer 60 is set to be approximately the same as that of the high-concentration n-type layer 20. Thereafter, as shown in FIG. 16C, a trench 3 a is formed so as to penetrate the n-type layer 60 in addition to the p-type deep layer 3. The trench 3a corresponds to a first trench. Then, annealing is performed, for example, heating is performed in a mixed gas atmosphere of hydrogen (H 2) and argon (Ar) serving as an etching gas. As a result, as shown in FIG. 16 (d), the molten n-type layer 60 flows so as to hang down in the trench 3 a, adheres to the side surface of the p-type deep layer 3, etc., and remains in the high-concentration n-type layer 20. Are formed. Thereafter, the SiC semiconductor device including the vertical MOSFET having the same structure as that shown in FIG. 1 can be manufactured by performing the steps described in the first embodiment.

このように、ｎ型層６０をｐ型ディープ層３の上に形成しておき、アニール処理によってｎ型層６０を溶融させて流動させることで、ｐ型ディープ層３の側面などに高濃度ｎ型層２０を形成するようにしても良い。   In this way, the n-type layer 60 is formed on the p-type deep layer 3, and the n-type layer 60 is melted and fluidized by an annealing process, so that a high concentration n is formed on the side surface of the p-type deep layer 3 or the like. The mold layer 20 may be formed.

（第８実施形態）
第８実施形態について説明する。本実施形態は、第１〜第７実施形態に対してｐ型連結層５およびｐ+型コンタクト領域８の形成方法を変更したものであり、その他については第１〜第７実施形態と同様であるため、第１〜第７実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態のように高濃度ｎ型層２０を有する縦型ＭＯＳＦＥＴに対して本実施形態の製造方法を適用する場合について説明するが、第２実施形態のような低濃度ｐ型層３０を有する縦型ＭＯＳＦＥＴに対しても適用可能である。 (Eighth embodiment)
An eighth embodiment will be described. In the present embodiment, the method for forming the p-type coupling layer 5 and the p + -type contact region 8 is changed with respect to the first to seventh embodiments, and the rest is the same as in the first to seventh embodiments. Therefore, only different parts from the first to seventh embodiments will be described. Here, the case where the manufacturing method of this embodiment is applied to the vertical MOSFET having the high-concentration n-type layer 20 as in the first embodiment will be described, but the low-concentration p as in the second embodiment is described. The present invention can also be applied to a vertical MOSFET having a mold layer 30.

まず、第１実施形態で説明した図５（ａ）〜（ｄ）に示す工程まで行う。続いて、図１７（ａ）に示すように、ｎ型電流分散層４に対してｐ型連結層５を形成することなく、ｐ型ベース領域６やｎ+型ソース領域７を形成し、更にトレンチゲート構造を形成する。この後、図１７（ｃ）に示すように、トレンチゲート構造から離れた位置において、ｎ+型ソース領域７やｐ型ベース領域６およびｎ型電流分散層４を貫通してｐ型ディープ層３に達するトレンチ７０を形成する。このトレンチ７０は、第２トレンチに相当する。そして、図１７（ｄ）に示すように、埋め込みエピタキシャル成長によって、ｐ型連結層５およびｐ+型コンタクト領域８として機能するｐ型層７１を形成する。 First, the steps shown in FIGS. 5A to 5D described in the first embodiment are performed. Subsequently, as shown in FIG. 17A, the p-type base region 6 and the n + -type source region 7 are formed on the n-type current spreading layer 4 without forming the p-type coupling layer 5. A trench gate structure is formed. Thereafter, as shown in FIG. 17C, the p-type deep layer 3 penetrates the n + -type source region 7, the p-type base region 6 and the n-type current spreading layer 4 at a position away from the trench gate structure. A trench 70 reaching to is formed. This trench 70 corresponds to a second trench. Then, as shown in FIG. 17D, a p-type layer 71 that functions as the p-type coupling layer 5 and the p + -type contact region 8 is formed by buried epitaxial growth.

このように、ｐ型連結層５およびｐ+型コンタクト領域８として機能するｐ型層７１をエピタキシャル成長によって形成するようにしても良い。 Thus, the p-type layer 71 functioning as the p-type coupling layer 5 and the p + -type contact region 8 may be formed by epitaxial growth.

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。 (Other embodiments)
The present invention is not limited to the embodiment described above, and can be appropriately changed within the scope described in the claims.

例えば、上記各実施形態は、互いに無関係なものではなく、組み合わせが明らかに不可な場合を除き、適宜組み合わせが可能である。   For example, the above-described embodiments are not irrelevant to each other and can be combined as appropriate unless the combination is clearly impossible.

また、第１実施形態等では、ｐ型ディープ層３をソース電極１３に接続することでソース電位とする構造について説明した。これに対して、ｐ型ディープ層３をｐ型ベース領域６から分離した構造とし、ｐ型ディープ層３への電圧印加に伴ってＪＦＥＴ部２ａの空乏層の伸び量を調整する第２ゲートとして機能させるようにしても良い。その場合、ｐ型ディープ層３は、ゲート電極１１に電気的に接続してゲート電圧が印加される構成としたり、ドレイン電極１４に接続してドレイン電圧が印加される構成とすることができる。   In the first embodiment and the like, the structure in which the p-type deep layer 3 is connected to the source electrode 13 to obtain the source potential has been described. On the other hand, the p-type deep layer 3 is separated from the p-type base region 6, and the second gate for adjusting the extension amount of the depletion layer of the JFET portion 2 a in accordance with the voltage application to the p-type deep layer 3. You may make it function. In that case, the p-type deep layer 3 can be configured to be electrically connected to the gate electrode 11 and applied with a gate voltage, or connected to the drain electrode 14 and applied to the drain voltage.

また、ＪＦＥＴ部２ａの幅は一定である必要は無く、例えばドレイン電極１４側の方に向かって徐々に幅が狭くなるような断面テーパ形状となっていても良い。   Further, the width of the JFET portion 2a does not have to be constant, and for example, the JFET portion 2a may have a cross-sectional taper shape in which the width gradually decreases toward the drain electrode 14 side.

また、各部の不純物濃度は一定でなくても良い。例えば、ｐ型ディープ層３がドレイン電極１４に近づくほどｐ型不純物濃度が低く、ソース電極１３に近づくほどｐ型不純物濃度が高くなるような不純物濃度勾配を有した構造であっても良い。   Moreover, the impurity concentration of each part may not be constant. For example, a structure having an impurity concentration gradient in which the p-type impurity concentration decreases as the p-type deep layer 3 approaches the drain electrode 14 and increases as the p-type deep layer 3 approaches the source electrode 13 may be employed.

同様に、上記各実施形態で説明したＳｉＣ半導体装置を構成する各部の寸法や不純物濃度については一例を示したに過ぎない。各部の寸法や不純物濃度については、高濃度ｎ型層２０や低濃度ｐ型層３０およびＪＦＥＴ部２ａのピンチオフ条件等にモとづて、適宜設定すれば良い。   Similarly, the dimensions and impurity concentrations of the respective parts constituting the SiC semiconductor device described in the above embodiments are merely examples. The dimensions and impurity concentration of each part may be appropriately set based on the pinch-off conditions of the high-concentration n-type layer 20, the low-concentration p-type layer 30, and the JFET portion 2a.

例えば、高濃度ｎ型層２０の幅を広くすることもできる。例えば、高濃度ｎ型層２０の幅を全域０．２μｍとする場合、ｎ型不純物濃度を３．０×１０17／ｃｍ3とし、ＪＦＥＴ部２ａの幅を０．４μｍ、１．０×１０18／ｃｍ3とすることができる。また、ハーフセルピッチを広くし、例えば３μｍとすることもできる。また、ｎ型電流分散層４やｐ型連結層５の厚みを薄くして不純物濃度を濃くする構成にでき、例えば厚みを０．４μｍとし、それぞれのｎ型不純物濃度やｐ型不純物濃度を６．０×１０17／ｃｍ3とすることもできる。また、ｐ型ディープ層３の厚みを薄くして不純物濃度を濃くする構成にでき、例えば厚みを０．６μｍとし、ｐ型不純物濃度を２．０×１０18／ｃｍ3とすることもできる。また、低濃度ｐ型層３０を備える構造についても、ここで示した一例と同寸法および同不純物濃度を適用できる。ただし、ここで挙げたものも一例であり、他の寸法、不純物濃度とすることもできる。 For example, the width of the high concentration n-type layer 20 can be increased. For example, when the width of the high-concentration n-type layer 20 is 0.2 μm in all regions, the n-type impurity concentration is 3.0 × 10 17 / cm 3, and the width of the JFET portion 2 a is 0.4 μm, 1.0 × 10 18 / cm 3 . Further, the half cell pitch can be increased, for example, 3 μm. Further, the n-type current distribution layer 4 and the p-type coupling layer 5 can be made thin to increase the impurity concentration. For example, the thickness is set to 0.4 μm, and the n-type impurity concentration and the p-type impurity concentration are set to 6 μm. It can also be set to 0.0 × 10 17 / cm 3 . Further, the thickness of the p-type deep layer 3 can be reduced to increase the impurity concentration. For example, the thickness can be 0.6 μm and the p-type impurity concentration can be 2.0 × 10 18 / cm 3 . In addition, the same dimensions and the same impurity concentration as the example shown here can be applied to the structure including the low-concentration p-type layer 30. However, those listed here are only examples, and other dimensions and impurity concentrations may be used.

また、上記第１実施形態等では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対してｎ+型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。 In the first embodiment and the like, an n-channel type vertical MOSFET in which the first conductivity type is n-type and the second conductivity type is p-type has been described as an example. An inverted p-channel type vertical MOSFET may be used. In the above description, a vertical MOSFET has been described as an example of a semiconductor element, but the present invention can be applied to an IGBT having a similar structure. The IGBT only changes the conductivity type of the n + type substrate 1 from the n-type to the p-type with respect to the above-described embodiments, and the other structures and manufacturing methods are the same as those of the above-described embodiments.

また、上記実施形態では半導体装置としてＳｉＣ半導体装置を例に挙げて説明したが、Ｓｉを用いた半導体装置に対しても本発明を適用できるし、他のワイドバンドギャップ半導体装置、例えばＧａＮ、ダイヤモンド、ＡｌＮなどを用いた半導体装置に対して上記各実施形態を適用することもできる。   In the above embodiment, the SiC semiconductor device is described as an example of the semiconductor device. However, the present invention can be applied to a semiconductor device using Si, and other wide band gap semiconductor devices such as GaN and diamond. The above embodiments can also be applied to semiconductor devices using AlN or the like.

２ ｎ-型ドリフト層
２ａ ＪＦＥＴ部
３ ｐ型ディープ層
４ ｎ型電流分散層
６ ｐ型ベース領域
７ ｎ+型ソース領域
１０ ゲート絶縁膜
１１ ゲート電極
１３ ソース電極
１４ ドレイン電極 2 n − type drift layer 2 a JFET portion 3 p type deep layer 4 n type current spreading layer 6 p type base region 7 n + type source region 10 gate insulating film 11 gate electrode 13 source electrode 14 drain electrode

Claims (19)

半導体で構成された第１または第２導電型の基板（１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の半導体からなるドリフト層（２）と、
前記ドリフト層の上に形成された第２導電型の半導体からなる第２導電型領域（３、５、６、８、７１）と、
前記ドリフト層上に形成され、前記第２導電型領域に挟まれて配置されたＪＦＥＴ部（２ａ）と、
前記第２導電型領域の上に形成され、前記ドリフト層よりも高濃度の第１導電型の半導体からなるソース領域（７）と、
前記第２導電型領域の一部をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（１０）と、
前記ゲート絶縁膜上に形成されたゲート電極（１１）と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１２）と、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極（１３）と、
前記基板の裏面側に形成されたドレイン電極（１４）とを有し、
前記ゲート電極に対してゲート電圧を印加すると共に前記ドレイン電極に対して印加するドレイン電圧として通常作動時の電圧を印加することで前記チャネル領域を形成し、前記ソース領域および前記ＪＦＥＴ層を介して、前記ソース電極および前記ドレイン電極の間に電流を流す反転型の半導体素子を備え、
前記ＪＦＥＴ部と前記第２導電型領域との間には、前記ドレイン電圧として前記通常作動時の電圧が印加されているときには前記第２導電型領域から前記ＪＦＥＴ部に伸びる空乏層の伸び量を抑制しつつ前記ＪＦＥＴ部を通じて電流を流し、前記ドレイン電圧として前記通常動作時の電圧よりも高い電圧が印加されると前記空乏層によって前記ＪＦＥＴ部をピンチオフさせる空乏層調整層（２０、３０）が形成されている半導体装置。 A first or second conductivity type substrate (1) made of a semiconductor;
A drift layer (2) made of a first conductivity type semiconductor formed on the substrate and having a lower impurity concentration than the substrate;
A second conductivity type region (3, 5, 6, 8, 71) made of a second conductivity type semiconductor formed on the drift layer;
A JFET portion (2a) formed on the drift layer and disposed between the second conductivity type regions;
A source region (7) formed on the second conductivity type region and made of a first conductivity type semiconductor having a higher concentration than the drift layer;
A part of the second conductivity type region as a channel region, a gate insulating film (10) formed on the channel region;
A gate electrode (11) formed on the gate insulating film;
An interlayer insulating film (12) covering the gate electrode and the gate insulating film and having contact holes formed therein;
A source electrode (13) electrically connected to the source region through the contact hole;
A drain electrode (14) formed on the back side of the substrate;
The channel region is formed by applying a gate voltage to the gate electrode and a normal operation voltage as a drain voltage to be applied to the drain electrode, and through the source region and the JFET layer. , Comprising an inversion type semiconductor element for passing a current between the source electrode and the drain electrode,
A depletion layer extending from the second conductivity type region to the JFET portion when the normal operation voltage is applied as the drain voltage between the JFET portion and the second conductivity type region. A depletion layer adjustment layer (20, 30) that causes a current to flow through the JFET portion while suppressing and pinches off the JFET portion by the depletion layer when a voltage higher than the normal operation voltage is applied as the drain voltage. A formed semiconductor device. 前記第２導電型領域は、
前記ドリフト層の上に形成されたディープ層（３）と、
前記ディープ層に対して連結されていると共に前記ソース電極に接続され、前記チャネル領域が形成されるベース領域（６）と、を有し、
前記ＪＦＥＴ部は、前記ディープ層に挟まれており、
前記空乏層調整層は、前記ＪＦＥＴと前記ディープ層との間に形成されている請求項１に記載の半導体装置。 The second conductivity type region is
A deep layer (3) formed on the drift layer;
A base region (6) connected to the deep layer and connected to the source electrode and forming the channel region;
The JFET part is sandwiched between the deep layers,
The semiconductor device according to claim 1, wherein the depletion layer adjustment layer is formed between the JFET and the deep layer. 前記空乏層調整層は、前記ＪＦＥＴ部よりも不純物濃度が高くされた第１導電型の高濃度層（２０）である請求項２に記載の半導体装置。   3. The semiconductor device according to claim 2, wherein the depletion layer adjustment layer is a first conductivity type high concentration layer (20) having an impurity concentration higher than that of the JFET portion. 前記高濃度層は、前記ドリフト層と前記ＪＦＥＴ部との間および前記ドリフト層と前記ディープ層との間にも形成されている請求項３に記載の半導体装置。   The semiconductor device according to claim 3, wherein the high-concentration layer is also formed between the drift layer and the JFET portion and between the drift layer and the deep layer. 前記空乏層調整層は、前記ドリフト層と前記ＪＦＥＴ部との間および前記ドリフト層と前記ディープ層との間にも形成されており、前記空乏層調整層のうち前記ドリフト層と前記ＪＦＥＴ部との間および前記ドリフト層と前記ディープ層との間に形成された部分は、前記ディープ層よりも不純物濃度が低くされた第２導電型の低濃度層（３０）とされている請求項２に記載の半導体装置。   The depletion layer adjustment layer is also formed between the drift layer and the JFET portion and between the drift layer and the deep layer, and among the depletion layer adjustment layer, the drift layer, the JFET portion, The part formed between the drift layer and the deep layer is a low-concentration layer (30) of a second conductivity type having an impurity concentration lower than that of the deep layer. The semiconductor device described. 前記空乏層調整層は、前記ＪＦＥＴ部よりも不純物濃度が低くされた第２導電型の低濃度層（３０）である請求項２に記載の半導体装置。   3. The semiconductor device according to claim 2, wherein the depletion layer adjustment layer is a second conductivity type low concentration layer (30) having an impurity concentration lower than that of the JFET portion. 前記低濃度層は、前記ドリフト層と前記ＪＦＥＴ部との間および前記ドリフト層と前記ディープ層との間にも形成されている請求項６に記載の半導体装置。   The semiconductor device according to claim 6, wherein the low concentration layer is also formed between the drift layer and the JFET portion and between the drift layer and the deep layer. 前記空乏層調整層は、前記ドリフト層と前記ＪＦＥＴ部との間および前記ドリフト層と前記ディープ層との間にも形成されており、前記空乏層調整層のうち前記ドリフト層と前記ＪＦＥＴ部との間および前記ドリフト層と前記ディープ層との間に形成された部分は、前記ＪＦＥＴ部よりも不純物濃度が高くされた高濃度層（２０）とされている請求項６に記載の半導体装置。   The depletion layer adjustment layer is also formed between the drift layer and the JFET portion and between the drift layer and the deep layer, and among the depletion layer adjustment layer, the drift layer, the JFET portion, The semiconductor device according to claim 6, wherein a portion formed between the drift layer and the deep layer is a high concentration layer (20) having an impurity concentration higher than that of the JFET portion. 前記低濃度層は、第２導電型不純物濃度が前記ディープ層よりも低くされている請求項５ないし８のいずれか１つに記載の半導体装置。   The semiconductor device according to claim 5, wherein the low-concentration layer has a second conductivity type impurity concentration lower than that of the deep layer. 前記ディープ層は、前記ベース領域よりも厚くされている請求項２ないし９のいずれか１つに記載の半導体装置。   The semiconductor device according to claim 2, wherein the deep layer is thicker than the base region. 前記ディープ層と前記空乏層調整層および前記ＪＦＥＴ部の上には前記ＪＦＥＴ部よりも幅が広くされた第１導電型の電流分散層（４）が備えられていると共に、前記ディープ層の上には、該ディープ層と前記ベース領域とを連結する第２導電型の連結層（５）が備えられている請求項２ないし１０のいずれか１つに記載の半導体装置。   On the deep layer, the depletion layer adjusting layer, and the JFET portion, a first conductivity type current spreading layer (4) having a width wider than that of the JFET portion is provided. The semiconductor device according to claim 2, further comprising a second conductive type connection layer (5) for connecting the deep layer and the base region. 前記ソース領域および前記ベース領域を貫通して前記電流分散層に達しするゲートトレンチ（９）が形成され、
前記ゲート絶縁膜および前記ゲート電極が前記ゲートトレンチ内に形成されることでトレンチゲート構造が構成されている請求項１１に記載の半導体装置。 A gate trench (9) penetrating the source region and the base region and reaching the current spreading layer is formed;
The semiconductor device according to claim 11, wherein a trench gate structure is configured by forming the gate insulating film and the gate electrode in the gate trench. 前記トレンチゲート構造は、複数本が一方向を長手方向として延設されることでストライプ状に形成されており、
前記ＪＦＥＴ部は、前記トレンチゲート構造に対して交差する方向を長手方向として、複数本が延設されている請求項１２に記載の半導体装置。 The trench gate structure is formed in a stripe shape by extending a plurality of trench gates with one direction as a longitudinal direction,
The semiconductor device according to claim 12, wherein a plurality of the JFET portions are extended with a direction intersecting the trench gate structure as a longitudinal direction. 前記半導体はワイドバンドギャップ半導体である請求項１ないし１３のいずれか１つに記載の半導体装置。   The semiconductor device according to claim 1, wherein the semiconductor is a wide band gap semiconductor. 半導体で構成された第１または第２導電型の基板（１）を用意することと、
前記基板の上に、前記基板よりも低不純物濃度の第１導電型の半導体からなるドリフト層（２）を形成することと、
前記ドリフト層の上に、第２導電型の半導体からなるディープ層（３）を形成することと、
前記ディープ層の一部を除去してトレンチ（３ａ）を形成したのち、該トレンチを半導体からなる空乏層調整層（２０、３０）および第１導電型の半導体からなるＪＦＥＴ部（２ａ）によって埋め込むことで、前記ディープ層の側面に前記空乏層調整層を形成しつつ、前記ディープ層に挟まれる前記ＪＦＥＴ部を形成することと、
前記ディープ層と前記空乏層調整層および前記ＪＦＥＴ部の上に、前記ＪＦＥＴ部よりも幅が広く前記ＪＦＥＴ部に連結される第１導電型の半導体からなる電流分散層（４）を形成すると共に、前記ディープ層の上に、該ディープ層に連結される第２導電型の半導体からなる連結層（５）を形成することと、
前記電流分散層および前記連結層の上に、前記連結層に連結される第２導電型の半導体からなるベース領域（６）を形成することと、
前記ベース領域の上に、前記ドリフト層よりも高濃度の第１導電型の半導体からなるソース領域（７）を形成することと、
前記ベース領域の一部をチャネル領域として、該チャネル領域上にゲート絶縁膜（１０）を形成することと、
前記ゲート絶縁膜上にゲート電極（１１）を形成することと、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１２）を形成することと、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極（１３）を形成することと、
前記基板の裏面側にドレイン電極（１４）を形成することとを含む、反転型の半導体素子を備えた半導体装置の製造方法。 Providing a first or second conductivity type substrate (1) made of a semiconductor;
Forming a drift layer (2) made of a first conductivity type semiconductor having a lower impurity concentration than the substrate on the substrate;
Forming a deep layer (3) made of a second conductivity type semiconductor on the drift layer;
After removing a part of the deep layer to form a trench (3a), the trench is filled with a depletion layer adjusting layer (20, 30) made of a semiconductor and a JFET portion (2a) made of a first conductivity type semiconductor. By forming the JFET portion sandwiched between the deep layers while forming the depletion layer adjustment layer on the side of the deep layer,
On the deep layer, the depletion layer adjustment layer, and the JFET portion, a current spreading layer (4) made of a first conductivity type semiconductor that is wider than the JFET portion and connected to the JFET portion is formed. Forming a connection layer (5) made of a second conductivity type semiconductor connected to the deep layer on the deep layer;
Forming a base region (6) made of a second conductivity type semiconductor coupled to the coupling layer on the current spreading layer and the coupling layer;
Forming a source region (7) made of a first conductivity type semiconductor having a higher concentration than the drift layer on the base region;
Forming a part of the base region as a channel region and forming a gate insulating film (10) on the channel region;
Forming a gate electrode (11) on the gate insulating film;
Forming an interlayer insulating film (12) covering the gate electrode and the gate insulating film and having a contact hole formed;
Forming a source electrode (13) electrically connected to the source region through the contact hole;
Forming a drain electrode (14) on the back side of the substrate; and a method of manufacturing a semiconductor device comprising an inversion type semiconductor element. 前記空乏層調整層および前記ＪＦＥＴ部を形成することは、
前記ディープ層の上に前記空乏層調整層を形成するための半導体層（６０）を形成することと、
前記半導体層と共に前記ディープ層に前記トレンチを形成することと、
アニール処理によって前記半導体層を流動させて前記トレンチ内における少なくとも前記ディープ層の側面に前記空乏層調整層を形成することと、
前記空乏層調整層と共に前記ＪＦＥＴ部によって前記トレンチ内を埋め込むことと、を含んでいる請求項１５に記載の半導体装置の製造方法。 Forming the depletion layer adjustment layer and the JFET portion,
Forming a semiconductor layer (60) for forming the depletion layer adjusting layer on the deep layer;
Forming the trench in the deep layer together with the semiconductor layer;
Forming the depletion layer adjusting layer on at least a side surface of the deep layer in the trench by flowing the semiconductor layer by annealing;
The method for manufacturing a semiconductor device according to claim 15, further comprising: embedding the trench by the JFET portion together with the depletion layer adjustment layer. 前記空乏層調整層および前記ＪＦＥＴ部を形成することの後に、前記ディープ層と前記空乏層調整層および前記ＪＦＥＴ部の表面の平坦化を行うことを含み、
前記平坦化を行ったのちに、前記電流分散層および前記連結層を形成する請求項１５または１６に記載の半導体装置の製造方法。 Flattening the surfaces of the deep layer, the depletion layer adjustment layer, and the JFET portion after forming the depletion layer adjustment layer and the JFET portion,
The method for manufacturing a semiconductor device according to claim 15, wherein the current spreading layer and the coupling layer are formed after the planarization. 前記電流分散層および前記連結層を形成することは、
前記電流分散層をエピタキシャル成長によって形成することと、
前記電流分散層のうち前記ＪＦＥＴ部および前記空乏層調整層から離れた位置に、第２導電型不純物をイオン注入することで前記連結層を形成することと、を含んでいる請求項１５ないし１７のいずれか１つに記載の半導体装置の製造方法。 Forming the current spreading layer and the coupling layer includes:
Forming the current spreading layer by epitaxial growth;
The connection layer is formed by ion-implanting a second conductivity type impurity at a position away from the JFET portion and the depletion layer adjustment layer in the current spreading layer. The manufacturing method of the semiconductor device as described in any one of these. 半導体で構成された第１または第２導電型の基板（１）を用意することと、
前記基板の上に、前記基板よりも低不純物濃度の第１導電型の半導体からなるドリフト層（２）を形成することと、
前記ドリフト層の上に、第２導電型の半導体からなるディープ層（３）を形成することと、
前記ディープ層の一部を除去して第１トレンチ（３ａ）を形成したのち、該第１トレンチを半導体からなる空乏層調整層（２０、３０）および第１導電型の半導体からなるＪＦＥＴ部（２ａ）によって埋め込むことで、前記ディープ層の側面に前記空乏層調整層を形成しつつ、前記ディープ層に挟まれる前記ＪＦＥＴ部を形成することと、
前記ディープ層と前記空乏層調整層および前記ＪＦＥＴ部の上に、前記ＪＦＥＴ部に連結される第１導電型の半導体からなる電流分散層（４）を形成することと、
前記電流分散層の上に、第２導電型の半導体からなるベース領域（６）を形成することと、
前記ベース領域の上に、前記ドリフト層よりも高濃度の第１導電型の半導体からなるソース領域（７）を形成することと、
前記ソース領域と前記ベース領域および前記電流分散層を貫通して前記ディープ層に達する第２トレンチ（７０）を形成することと、
前記第２トレンチ内に、前記ディープ層と連結された第２導電型層（７１）を形成することと、
前記ベース領域の一部をチャネル領域として、該チャネル領域上にゲート絶縁膜（１０）を形成することと、
前記ゲート絶縁膜上にゲート電極（１１）を形成することと、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１２）を形成することと、
前記コンタクトホールを通じて、前記ソース領域および前記第２導電型層に電気的に接続されたソース電極（１３）を形成することと、
前記基板の裏面側にドレイン電極（１４）を形成することとを含む、反転型の半導体素子を備えた半導体装置の製造方法。 Providing a first or second conductivity type substrate (1) made of a semiconductor;
Forming a drift layer (2) made of a first conductivity type semiconductor having a lower impurity concentration than the substrate on the substrate;
Forming a deep layer (3) made of a second conductivity type semiconductor on the drift layer;
After removing a part of the deep layer to form the first trench (3a), the first trench is formed into a depletion layer adjusting layer (20, 30) made of a semiconductor and a JFET portion made of a first conductivity type semiconductor ( 2a), forming the JFET portion sandwiched between the deep layers while forming the depletion layer adjustment layer on the side surfaces of the deep layer;
Forming a current spreading layer (4) made of a first conductivity type semiconductor connected to the JFET portion on the deep layer, the depletion layer adjusting layer, and the JFET portion;
Forming a base region (6) made of a second conductivity type semiconductor on the current spreading layer;
Forming a source region (7) made of a first conductivity type semiconductor having a higher concentration than the drift layer on the base region;
Forming a second trench (70) penetrating the source region, the base region and the current spreading layer to reach the deep layer;
Forming a second conductivity type layer (71) connected to the deep layer in the second trench;
Forming a part of the base region as a channel region and forming a gate insulating film (10) on the channel region;
Forming a gate electrode (11) on the gate insulating film;
Forming an interlayer insulating film (12) covering the gate electrode and the gate insulating film and having a contact hole formed;
Forming a source electrode (13) electrically connected to the source region and the second conductivity type layer through the contact hole;
Forming a drain electrode (14) on the back side of the substrate; and a method of manufacturing a semiconductor device comprising an inversion type semiconductor element.
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